DE3038187C2 - Feldeffekt-Speichertransistor - Google Patents

Feldeffekt-Speichertransistor

Info

Publication number
DE3038187C2
DE3038187C2 DE3038187A DE3038187A DE3038187C2 DE 3038187 C2 DE3038187 C2 DE 3038187C2 DE 3038187 A DE3038187 A DE 3038187A DE 3038187 A DE3038187 A DE 3038187A DE 3038187 C2 DE3038187 C2 DE 3038187C2
Authority
DE
Germany
Prior art keywords
insulating layer
layer
gate insulating
field effect
memory transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3038187A
Other languages
English (en)
Other versions
DE3038187A1 (de
Inventor
Masaharu Aoyama
Shunichi Yokohama Kanagawa Hiraki
Toshio Yokosjuka Kanagawa Yonezawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3038187A1 publication Critical patent/DE3038187A1/de
Application granted granted Critical
Publication of DE3038187C2 publication Critical patent/DE3038187C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

Die Erfindung betrifft einen Feldeffekt-Speichertransistor nach dem Oberbegriff des Patentanspruches 1. Ein solcher Speichertransistor dient zur Speicherung von Daten unter Ausnutzung der Ladungsträgeranlagerung an der Zwischenfläche der beiden Gate-Isolierschichten.
Es gibt zwei Möglichkeiten zum Einschreiben von Daten des Pegels »1« und des Pegels »0« in einen als leistungsloses Speicherelement benutzten Feldeffekttransistor (FET). Bei der ersten Möglichkeit wird eine Spannung zwischen die Gate-Elektrode und das Halbleiter-Substrat angelegt, um einen sogenannten Tunneleffekt herbeizuführen. Die Ladungsträger im Substrat werden dabei in die Gate-Isolierschicht injiziert und an der Grenzfläche der beiden Gate-Isolierschichten oder in der zweiten Gate-Isolierschicht (Niedrigfeldschicht) eingefangen. Beim zweiten Verfahren wird zur Herbeiführung eines Lawineneffekts eine hohe Spannung zwischen die Source-Elektroden und die Drain-Elektroden angelegt. Dabei werden Ladungsträger aus dem Substrat in die Gate-Isolierschicht injiziert und in der Niedrigfeldschicht cingcfangcn. Bei einem FET zur Speicherung von Daten unter Ausnutzung des Tunneleffekts werden die Ladungsträger hauptsächlich an und in der Nähe der Zwischenfläche der beiden Isolierschichten aus einer Siliziumnitrid- bzw. SiaN.t-Schicht oder einer Aluminiumoxid- bzw. A^C^-Schicht und einer dünnen Siliziumoxid- bzw. SiC^-Schicht eingefangen bzw. angelagert Bei einem den Lawineneffekt für die Datenspeicherung ausnutzenden FET wird als erdfreie Gate-Elektrode in die SiO^-Schicht eingebettetes polykristallines
ίο Silizium als die Niedrigfeldschicht zur Speicherung der Ladungsträger benutzt
Bei einem Vergleich zwischen einem mit dem Tunneleffekt und einem mit dem Lawineneffekt arbeitenden FET zeigt sich eine Überlegenheit des den Tunneleffekt ausnutzenden FETs, weil sich bei ihm die Daten leichter löschen lassen und er eine höhere Integrationsdichte zuläßt
Fig. 1 zeigt Kennlinien zur Verdeutlichung der Beziehung zwischen der Gate-Spannung Vc und der Schwellenwertspannung V,h eines FETs herkömmlichen Aufbaus, welcher den Tunneleffekt ausnutzt.
In F i g. 1 steht die Kurve A für die Kennlinie eines MAOS-FETs, während die Kurve B die Kennlinie eines MNOS-FETs darstellt. Bei ersterem bestehen die doppelten Gate-Isolierschichten aus einer auf dem Substrat gebildeten SiO2-Schicht und einer auf letzterer ausgebildeten Aluminiumoxid- bzw. A^Oa-Schicht. Beim MNOS-FET besteht die doppelte Gate-Isolierschicht aus einer SiO2-Schicht auf dem Substrat und einer auf letzterer Schicht ausgebildeten Siliziumnitrid- bzw. Si3N4-Schicht.
Wie aus den Kennlinien von Fig. 1 ersichtlich ist, muß im Fall des MAOS-FETs (Kurve A) eine Gate-Spannung von über etwa ±40 V und im Fall des MNOS-FETs (Kurve B) eine solche von über ±10 V und unter —20 V angelegt werden, um die Schwellenwertspannung V,h zu ändern. Dies bedeutet, daß das Einschreiben und Löschen der Daten erst dann erfolgen kann, wenn eine ziemlich hohe Gate-Spannung angelegt worden ist.
Dieser bisherige FET ist damit mit den Nachteil behaftet, daß zum Einschreiben und Löschen von Daten eine außerordentlich große Gate-Spannung angelegt werden muß.
Die US-PS 36 49 884 und die Zeitschrift »Solid State Electronics«, Bd. 21, 1978, Seiten 685 bis 687, beschäftigen sich beide mit dem Problem, einen Feldeffekt-Speichertransistor, der eine Gate-Isolation aus einer S1O2-Schicht und einer weiteren Isolierschicht besitzt und der den Tunnel-Effekt zwischen dem Substrat und der weiteren Isolierschicht ausnutzt, so auszubilden, daß für das Einschreiben und Löschen von Daten geringere Spannungen zwischen der Gate-Elektrode und dem Substrat benötigt werden als bei den obigen bekannten Feldeffekt-Speichertransistoren, bei denen die weitere Isolierschicht aus S13N4 oder aus AI2O3 besteht. Hierzu sieht die US-PS 36 49 884 vor, für die weitere Isolierschicht ebenfalls S1O2 mit überschüssigem Si zu verwenden, während gemäß »Solid State Electronics« (a. a. O.) diese weitere Isolierschicht aus T1O2 bestehen soll.
Weiterhin sind aus der US-PS 36 04 988 Feldeffekt-Speichertransistoren bekannt, bei denen die zweite Gate-Isolierschicht aus Halbleitermaterialien, wie ZnS, GaAs oder GaP, besteht. Bei diesen Feldeffekt-Speichertransistoren wird jedoch nicht der Tunneleffekt zwischen dem Substrat und der zweiten Gate-Isolierschicht ausgenutzt, sondern der Tunneleffekt zwischen der Gate-Elektrode und der zweiten isolierschicht. Die-
ser Tunneleffekt erfordert aber hohe Spannungen, was in vielen Fällen unerwünscht ist
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Feldeffekt-Speichertransistor, der eine Gate-Isolation aus einer SiÖ2-Schicht smd einer weiteren Isolierschicht besitzt und der den Tunnel-Effekt zwischen dem Substrat und der weiteren Isolierschicht ausnutzt, so auszubilden, daß für das Einschreiben und Löschen von Ds ΐ2η geringere Spannungen zwischen Gate-Elektrode und Substrat benötigt werden als bei bekannten Feldeffekt-Speichertransistoren, bei denen die weitere Isolierschicht aus S'öN4 oder aus AI2O3 besteht
Diese Aufgabe wird bei einem Feldeffekt-Speichertransistor nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß dadurch gelöst, daß die zweite Gate-Isolierschicht aus Siliziurncarbid besteht
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 7.
Mit Siliciumcarbid wird ein vorteilhaftes Material angegeben, aus dem die zweite Gate-Isolierschicht hergestellt werden kann, um die angestrebten geringeren Spannungen zwischen Gate-Elektrode und Substrat zu erreichen.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt
F i g. 1 Kennlinien der Beziehung zwischen der Gate-Spannung von Vc und der Schwellenwertspannung V,/, bei einem bisherigen Tunneleffekt-FET,
F i g. 2 eine in vergrößertem Maßstab gehaltene Teilschnittansicht einer ersten Ausführungsform des erfindungsgemäßen Feldeffekt-Speichertransistors,
F i g. 3 eine Kennlinie der Beziehung zwischen der Gate-Spannung Vc und der Schwellenwertspannung V,/, bei dem Speichertransistor nach F i g. 2,
Fig.4A bis 4N schematische Schnittdarstellungen der Fertigungsgänge bei der Herstellung des Speichertransistors nach F i g. 2,
F i g. 5 eine F i g. 2 ähnelnde Darstellung einer anderen Ausführungsform der Erfindung und
F i g. 6 eine den F i g. 2 und 5 ähnelnde Darstellung noch einer anderen Ausführungsform der Erfindung.
F i g. 1 ist eingangs bereits erläutert worden.
F i g. 2 veranschaulicht den Aufbau eines FET-Speichertransistors mit den beiden Gate-Isolierschichten zur Speicherung von Daten unter Ausnutzung des Tunneleffekts.
In einem n-Typ-Siliziumsubstrat 1 sind eine p + -Sourcezone 2 und eine ρ+ -Drainzone 3 ausgebildet. Eine Gate-Isolierschicht 4 aus z. B. Siliziumdioxid (S1O2) ist auf dem Kanalbereich des Substrats 1, d. h. zwischen p+-Sourcezone 2 und p + -Drainzone 3 ausgebildet. Die SiO2-Schicht 4 besitzt vorzugsweise eine Dicke von nur etwa 5—10 nm und auf ihr ist eine Gate-Isolierschicht 5 aus Siliziumcarbid (SiC) mit einer Dicke von vorzugsweise 100 nm ausgebildet. Die Oberfläche der SiC-Schicht 5, mit Ausnahme ihrer Hauptfläche, ist von einer SiO2-Schicht 6 umgeben. Auf der SiC-Schicht 5 ist eine Gate-Elektrode 7 aus Aluminium vorgesehen. Eine Source-Elektrode 8 und eine Drain-Elektrode 9 aus Aluminium sind auf der Sourcezone 2 bzw. der Drainzone 3 ausgebildet. Bei der Herstellung werden eine Gate-Zuleitung 10, eine Source-Zuleitung 11 und eine Drain-Zuleitung 12 auf der Gate-Elektrode 7, der Source-Elektrode 8 bzw. der Drain-Elektrode 9 geformt. Weiterhin sind eine mit der Isolierschicht 6 geformte Feldoxidationsschicht 13 und eine Passivierungsschicht 14 vorgesehen.
Wenn bei einem Feldeffekttransistor mit dem Aufbau gemäß F i g. 2 eine positive Spannung -an die Gate-Elek trode 7 angelegt wird, werden im Le:;ungsband des Substrats 1 enthaltene Elektronen aufgrund des Tunneleffekts in die eine Dicke von etwa 5—10 nm besitzende SiO2-Schicht injiziert und dabei hauptsächlich an der Zwischenfläche der SiO2-Schicht 4 und der SiC-Schicht 5 sowie in der Nähe derselben eingefangen bzw. angelagert Infolgedessen verschiebt sich die Schwellenwenspannung V,h des FETs in positiver Richtung.
Dasselbe gilt für die Fehlstellen bei Anlegung einer negativen Spannung. Wenn an die Gate-Elektrode 7 eine negative Spannung angelegt wird, werden die im Leitungsband des Substrats 1 vorhandenen Elektronenfehlstellen durch die SiO2-Schicht 4 injiziert und hauptsächlich an der Zwischenfläche zwischen SiO2-Schicht 4 und SiC-Schicht 5 sowie in deren Nähe aufgrund des Tunneleffekts eingefangen bzw. angelagert Infolgedessen verschiebt sich die Schwellenwertspannung des FETs in negativer Richtung.
Wie erwähnt, beträgt bei dem Speichertransistor gemäß F i g. 2 die Dicke der SKVSchicht 4 vorzugsweise etwa 5—10 nm. Diese Dicke wird gewählt, um die Injektion von Ladungsträgern vom Substrat 1 durch die SiO2-Schicht 4 in die SiC-Schicht 5 zu verbessern.
Die SiO2-Schicht 6 ist vorgesehen, um das Entweichen der zwischen SiO2-Schicht 4 und SiC-Schicht 5 eingefangenen Ladungsträger über die Source-Elektrode 8 und die Drain-Elektrcde 9 nach außen zu verhindern.
Die die Beziehung zwischen Gate-Spannung Vc und Schwellenwertspannung V,h des FETs gemäß F i g. 2 angebende Kennlinie ist in F i g. 3 veranschaulicht
Wie aus dieser Kennlinie ersichtlich ist, kann die Schwellenwertspannung V,a mit kleinen Gate-Spannungen von weniger als ± 10 V variiert werden. Infolgedessen ist das Einschreiben und Löschen von Daten mit einer niedrigeren Gate-Spannung als bei bisherigen FETs möglich. Der Grund dafür, weshalb sich die Schwellenwertspannung V1/, mit einer kleinen Spannung ändern läßt, ist dem Umstand zuzuschreiben, daß die SiC-Schicht 5 mit hoher Wirksamkeit Elektronen und Elektronenfehlstellen (»Löscher«) an der Zwischenfläche zwischen SiC-Schicht 5 und SitVSchicht 4 sowie in deren Nähe einfängt.
Wie weiterhin aus F i g. 3 hervorgeht, umschließt der Änderungsbereich der Schwellenwertspannung V1/, des FETs gemäß F i g. 2 sowohl positive als auch negative Werte, und der Pegel, an dem die Schwellenwertspannung Null beträgt, befindet sich praktisch im Zentrum zwischen der maximalen und der minimalen Schwellenwertspannung auf der Kennlinie. Für das Auslesen der Daten ist es daher nicht nötig, eine Gate-Spannung anzulegen, um den Pegel der Bezugs-Schwellenwertspannung auf die Mitte zwischen maximaler und minimaler Schwellenwertspannung zu verlegen.
Mit der beschriebenen Ausführungsform werden verschiedene Wirkungen erreicht. Aufgrund des doppelten Gate-Isolierschichtaufbaus aus der Gate-Isolier-SiC-Schicht 5 und der SiO2-Schicht 4 ist die Einfang- bzw. Anlagerungsfunktion an ihrer Zwischenfläche größer als bei bisherigen Speichertransistoren, außerdem besitzt das Siliziumcarbid selbst Halbleitereigenschaften.
Eine weitere Verbesserung der Spannungsfestigkeit und der Isolierwirkung der Isolierschicht 5 kann dadurch erreicht werden, daß die SiC-Schicht 5 mit Stickstoff oder Sauerstoff dotiert wird.
Im folgenden ist ein Verfahren zur Herstellung des Feldeffekt-Speichertransistors gemäß F i g. 2 anhand
der F i g. 4A bis 4N beschrieben.
Ein n-Typ-Siliziumsubstrat 1 mit der Kristallorientierung (100) und mit einem spezifischen Widerstand von etwa 3 bis 5 Ω · cm wird bereitgestellt (vgl. F i g. 4A).
Die Hauptfläche des Substrats 1 wird einer thermischen Oxidation unterworfen, so daß gemäß Fig.4B eine SiO2-Schicht 13 als Feldisolierschicht geformt wird.
Die SiCVSchicht 13 wird sodann zur Ausbildung von öffnungen 21 und 22 an den Stellen, welche den die Source-Zone bildenden Teil und dem die Drain-Zone bildenden Teil des Substrats 1 entsprechen, geätzt (vgl. F ig. 4C).
Der über die Öffnungen 21 und 22 freigelegte Teil des Substrats 1 wird hierauf gemäß Fig.4D zur Bildung von SiOrSchichten 23 und 24 oxidiert.
Danach werden durch die SKVSchichten 23 und 24 hindurch Borionen in das Substrat implantiert, um in diesem gemäß Fig.4E ρ+-Zonen 2 und 3 auszubilden, die als Source- und Drain-Zonen dienen.
Gemäß F i g. 4F wird der über dem Kanalbereich (Bereich zwischen p+ Zone 2 und p+-Zone 3) des Substrats 1 befindliche SiCVFiIm durch Ätzen selektiv abgetragen, so daß gemäß F i g. 4F eine mit dem Kanalbereich in Verbindung stehende öffnung 25 entsteht.
Das Gebilde wird hierauf in trockener Sauerstoffgasatmosphäre auf 8000C erwärmt, wobei gemäß Fig.4 auf dem Kanalbereich eine SiCVSchicht (Gate-Isolierschicht) 4 mit einer Dicke von etwa 5 bis 10 nm ausgebildet wird.
Auf der Hauptfläche des Gebildes wird durch Hochfrequenz-Plasmasprühen Siliziumcarbid (SiC) abgelagert. Sodann wird das Gebilde 10 Minuten lang bei 5000C in einer gasförmigen Stickstoffatmosphäre wärmebehandelt, um gemäß Fi g. 4H eine etwa 100 nm dikke SiC-Schicht 26 entstehen zu lassen.
Die SiC-Schicht 26 wird sodann selektiv geätzt, um gemäß F i g. 41 alle Abschnitte, mit Ausnahme der als Gate-Isolierschicht 5 zu benutzenden, abzutragen.
Gemäß Fig.4J werden im Anschluß hieran die SiCVSchichten 23 und 24 geätzt, um Kontaktlöcher 27 und 28 zu bilden und in diesen die Source-Zone 2 und die Drain-Zone 3 freizulegen.
Nach dem Auftragen von Aluminium auf die Hauptfläche des Gebildes erfolgen eine Musterbildung sowie eine etwa 30 Minuten dauernde Wärmebehandlung bei etwa 4500C, um gemäß Fig.4K die Gate-Elektrode 7, die Source-Elektrode 8 und die Drain-Elektrode 9 auszubilden. Als nächstes wird durch chemisches Aufdampfen eine Passivierungsschicht 14 auf die Gesamtfläche des Gebildes aufgebracht (vgl. F i g. 4L).
Gemäß F i g. 4M wird hierauf die Passivierungsschicht 14 geätzt, um Kontaktlöcher 29, 30 und 31 auszubilden, die mit der Gate-Elektrode 7, der Source-Elektrode 8 bzw. der Drain-Elektrode 9 in Verbindung stehen.
Gemäß Fig.4M ist das Kontaktloch 29 aJs in dem über dem Kanalbereich des Substrats 1 befindlichen Abschnitt der Gate-Elektrode 7 ausgebildet veranschaulicht Tatsächlich ist das Kontaktloch 29 jedoch in einem Abschnitt der Gate-Elektrode 7 vorgesehen, der von dem über dem Kanalbereich befindlichen Abschnitt dieser Elektrode 7 entfernt ist
Gemäß Fig.4E werden beim Verbindungsvorgang eine Gate-Zuleitung 10, eine Source-Zuleitung 11 und eine Drain-Zuleitung 12 durch die Kontaktlöcher 29,30 bzw. 31 hindurch mit der Gate-Elektrode 7, der Source-Elektrode 8 bzw. der Drain-Elektrode 9 verbunden.
Nach den in Verbindung mit den F i g. 4A bis 4N beschriebenen Verfahren wird ein erfindungsgemäßer Feldeffekt-Speichertransistor erhalten.
In Fi g. 5 ist eine andere Ausführungsform der Erfindung dargestellt, die sich von der vorstehend beschriebenen Ausführungsform nur dadurch unterscheidet, daß die SiCVSchicht 6 nicht vorhanden ist. Die den vorher beschriebenen Teilen entsprechenden Teile sind dabei mit denselben Bezugsziffern bezeichnet und werden nicht mehr im einzelnen erläutert.
ίο Da bei der Ausführungsform gemäß F i g. 5 die die Seitenflächen bzw. Flanken der SiC-Schicht 5 bedeckende SiCVSchicht 6 (F i g. 2) nicht ausgebildet wird, kann angenommen werden, daß an der Zwischenfläche zwischen der SiCVSchicht 4 und der SiC-Schicht 5 sowie in ihrer Nähe eingefangene bzw. angelagerte Ladungsträger, wenn auch in äußerst geringer Menge, über die Source-Elektrode 8 und die Drain-Elektrode 9 entweichen können.
Mit dieser abgewandelten Ausführungsform lassen sich jedoch im wesentlichen dieselben Wirkungen, wie mit der Ausführungsform gemäß F i g. 2 erzielen.
Fig.6 veranschaulicht noch eine andere Ausführungsform der Erfindung, bei welcher die SiC-Schicht 5 vollständig von der SiÖ2-Schicht 4 und einer Isolierschicht 41 umgeben bzw. umschlossen ist. Die SiC-Schicht 5 ist somit von der erdfreien bzw. »schwimmenden« Gate-Konstruktion, bei welcher sie in das Gate-Isolierschichtgebilde aus der SiCVSchicht 4 und der Isolierschicht 41 eingebettet ist. Für das Injizieren von Ladungsträgern wird bei dieser Konstruktion, wie im Falle der Ausführungsform nach F i g. 2, eine Gate-Spannung an die Gate-Elektrode 7 angelegt, um die Ladungsträger über die SiCVSchicht 4 zur SiC-Schicht 5 zu treiben und sie in der Zwischenfläche zwischen der SiCVSchicht 4 und der SiC-Schicht 5 sowie in deren Nähe einzufangen bzw. anzulagern.
Da bei dieser Ausführungsform die SiC-Schicht 5 von der SiCVSchicht 4 und der Isolierschicht 41 umschlossen ist, wird das Entweichen der eingefangenen Ladungsträger über die Source-Elektrode 8 und der Drain-Elektrode 9 nach außen verhindert, während ein Entweichen der Ladungsträger über die Gate-Elektrode 7 ebenfalls verhindert wird, so daß die Fähigkeit des Speichertransistors zur Aufrechterhaltung oder Beibehaltung von Daten beträchtlich verbessert wird. Bei dieser Ausführungsform ist die Ausbildung der Isolierschicht 41 einfach; außerdem wird dabei die Spannungsfestigkeit verbessert
Obgleich die Ausführungsformen gemäß Fig.2, 5 und 6 in Verbindung mit der Datenspeicherung unter Ausnutzung des Tunneleffekts beschrieben sind, können die Speichertransistoren gemäß diesen Ausführungsformen ohne jede Änderung des Aufbaus auch für die Anlagerung bzw. das Einfangen von Ladungsträgern unter Ausnutzung des Lawineneffekts benutzt werden. In diesem Fall wird eine negative Spannung an die Source-Elektrode 8 und die Drain-Elektrode 9 angelegt Der Lawineneffekt wird an der Berührungeebene zwischen der Source-Elektrode 8 und dem Kanalbereich sowie an der Berührungsebene zwischen der Drain-Elektrode 9 und dem Kanalbereich hervorgerufen. Darüber hinaus tritt im Mittelabschnitt des Kanalbereichs der Tunneleffekt auf. Die in die SiO2-Schicht 4 injizierten Elektronen bewegen sich zur SiC-Schicht 5 und werden an der Zwischenfläche zwischen der SiO2-Schicht 4 und SiC-Schicht 5 sowie in ihrer Nähe eingefangen.
Bei den Ausführungsformen gemäß Fig.4 und 5 betragen aus den in Verbindung mit Fig.5 genannten
Gründende Dicke der SiCVSchicht 4 vorzugsweise 5 bis 10 mn und die Dicke der SiC-Schicht 5 vorzugsweise etwa 100 nm.
Hierzu 4 Blatt Zeichnungen
10
15
20
45
.50
J5
•0
•5

Claims (7)

Patentansprüche:
1. Feldeffekt-Speichertransistor mit einem Halbleiter-Substrat eines ersten Leitungstyps, mit im Substrat ausgebildeten Source- oder Drain-Zonen eines zweiten Leitungstyps, mit einer auf dem Substrat ausgebildeten ersten Gate-Isolierschicht aus Siliziumdioxid, mit einer auf der ersten Gate-Isolierschicht ausgebildeten zweiten Gate-Isolierschicht, und mit einer auf der zweiten Gate-Isolierschicht angeordneten Gate-Elektrode, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht (5) aus Siliziumcarbid besteht.
2. Feldeffekt-Speichertransistor nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht (5) aus mit Stickstoff dotiertem Siliziumcarbid besteht
3. Feldeffekt-Speichertransistor nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht (5) aus mit Sauerstoff dotiertem Siliziumcarbid besteht
4. Feldeffekt-Speichertransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Gate-Isolierschicht (4) eine Dicke von etwa 5—10 nm besitzt.
5. Feldeffekt-Speichertransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Gate-Isolierschicht (5) eine Dicke von etwa 100 nm besitzt.
6. Feldeffekt-Speichertransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Isolierschicht (6) vorgesehen ist, welche die zweite Gate-Isolierschicht (5) unter Freilassung ihrer der Gate-Elektrode (7) zugewandten Hauptfläche umgibt.
7. Feldeffekt-Speichertransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeicimet, daß eine Isolierschicht (41) vorgesehen ist, welche die zweite Gate-Isolierschicht (5) vollständig umschließt.
DE3038187A 1979-10-13 1980-10-09 Feldeffekt-Speichertransistor Expired DE3038187C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13205979A JPS5656677A (en) 1979-10-13 1979-10-13 Semiconductor memory device

Publications (2)

Publication Number Publication Date
DE3038187A1 DE3038187A1 (de) 1981-04-23
DE3038187C2 true DE3038187C2 (de) 1985-06-20

Family

ID=15072544

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3038187A Expired DE3038187C2 (de) 1979-10-13 1980-10-09 Feldeffekt-Speichertransistor

Country Status (3)

Country Link
US (1) US4507673A (de)
JP (1) JPS5656677A (de)
DE (1) DE3038187C2 (de)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
US5266829A (en) * 1986-05-09 1993-11-30 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4899205A (en) * 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4881114A (en) * 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US5293073A (en) * 1989-06-27 1994-03-08 Kabushiki Kaisha Toshiba Electrode structure of a semiconductor device which uses a copper wire as a bonding wire
US5272361A (en) * 1989-06-30 1993-12-21 Semiconductor Energy Laboratory Co., Ltd. Field effect semiconductor device with immunity to hot carrier effects
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US6746893B1 (en) * 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US7196929B1 (en) * 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US5886368A (en) 1997-07-29 1999-03-23 Micron Technology, Inc. Transistor with silicon oxycarbide gate and methods of fabrication and use
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US6794255B1 (en) 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US6965123B1 (en) * 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6531751B1 (en) * 1998-12-03 2003-03-11 Agere Systems Inc. Semiconductor device with increased gate insulator lifetime
US6614692B2 (en) * 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6804136B2 (en) 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US6996009B2 (en) 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US7221586B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) * 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US20050269621A1 (en) * 2004-06-03 2005-12-08 Micron Technology, Inc. Flash memory devices on silicon carbide
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060068551A1 (en) * 2004-09-27 2006-03-30 Saifun Semiconductors, Ltd. Method for embedding NROM
US7638850B2 (en) * 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US20060146624A1 (en) * 2004-12-02 2006-07-06 Saifun Semiconductors, Ltd. Current folding sense amplifier
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838323A (zh) * 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US20070141788A1 (en) * 2005-05-25 2007-06-21 Ilan Bloom Method for embedding non-volatile memory with logic circuitry
EP1746645A3 (de) * 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Speicherzellenanordnung mit sub-minimalem Wortleitungsabstand und Verfahren zu deren Herstellung
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US20070096199A1 (en) * 2005-09-08 2007-05-03 Eli Lusky Method of manufacturing symmetric arrays
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US20070087503A1 (en) * 2005-10-17 2007-04-19 Saifun Semiconductors, Ltd. Improving NROM device characteristics using adjusted gate work function
US20070120180A1 (en) * 2005-11-25 2007-05-31 Boaz Eitan Transition areas for dense memory arrays
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) * 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US20070173017A1 (en) * 2006-01-20 2007-07-26 Saifun Semiconductors, Ltd. Advanced non-volatile memory array and method of fabrication thereof
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) * 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) * 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) * 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
TWI685085B (zh) * 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3455020A (en) * 1966-10-13 1969-07-15 Rca Corp Method of fabricating insulated-gate field-effect devices
JPS497870B1 (de) * 1969-06-06 1974-02-22
BE756782A (fr) * 1969-10-03 1971-03-01 Western Electric Co Organe de memoire ayant une structure comportant deux couches isolantesentre un semiconducteur et une couche de metal
US4151537A (en) * 1976-03-10 1979-04-24 Gte Laboratories Incorporated Gate electrode for MNOS semiconductor memory device
US4161743A (en) * 1977-03-28 1979-07-17 Tokyo Shibaura Electric Co., Ltd. Semiconductor device with silicon carbide-glass-silicon carbide passivating overcoat
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4163985A (en) * 1977-09-30 1979-08-07 The United States Of America As Represented By The Secretary Of The Air Force Nonvolatile punch through memory cell with buried n+ region in channel
DE2746234A1 (de) * 1977-10-14 1979-04-19 Itt Ind Gmbh Deutsche Feldeffekt-speichertransistor und speichermatrix

Also Published As

Publication number Publication date
US4507673A (en) 1985-03-26
JPS5656677A (en) 1981-05-18
DE3038187A1 (de) 1981-04-23

Similar Documents

Publication Publication Date Title
DE3038187C2 (de) Feldeffekt-Speichertransistor
DE2805170C2 (de)
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE2711895C2 (de) Speicher-Feldeffekttransistor mit zwei Gateelektroden und Verfahren zu dessen Herstellung
DE60300477T2 (de) Nichtflüchtige Speichervorrichtung mit vertikalen Nanoröhren
DE19702110A1 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE19747776C2 (de) Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung
DE2627827A1 (de) Integrationstechnik fuer n-kanal- mnosfet-halbleiterbauelemente mit festem und variablem schwellenwert
DE2149303A1 (de) Halbleiter-Speichervorrichtung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
EP1410442A1 (de) Elektronisches bauelement und herstellungsverfahren für ein elektronisches bauelement
DE3236469C2 (de)
DE2644832A1 (de) Feldeffekt-transistor und verfahren zu seiner herstellung
DE2432352C3 (de) MNOS-Halbleiterspeicherelement
DE4130555A1 (de) Halbleitervorrichtung mit hoher durchbruchsspannung und geringem widerstand, sowie herstellungsverfahren
DE2845328A1 (de) Speichertransistor
DE2949171A1 (de) Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung
DE19946437A1 (de) Ferroelektrischer Transistor
DE2503864B2 (de) Halbleiterbauelement
DE2703871C2 (de) Halbleiterspeicher mit wenigstens einem V-MOS-Transistor
EP0019722A1 (de) Integrierte Ladungsverschiebe-Mikroschaltung
DE2748222A1 (de) Kondensatorspeicheranordnung
DE19924571A1 (de) Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
DE2063726A1 (de) Verfahren zum Herstellen eines MNOS-Speicherelements
DE2543138C3 (de)

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 29/78

8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee