DE3049437C2

DE3049437C2 - Matrixanordnung einer Vielzahl von Verarbeitungselementen

Info

Publication number: DE3049437C2
Application number: DE3049437A
Authority: DE
Inventors: Kenneth E. Stow Ohio Batcher
Original assignee: GOODYEAR AEROSPACE CORP AKRON OHIO US
Current assignee: GOODYEAR AEROSPACE CORP AKRON OHIO US
Priority date: 1979-12-31
Filing date: 1980-12-30
Publication date: 1984-11-15
Also published as: DE3049437A1; US4314349A; IT8027013A0; CA1154168A; GB2062915B; GB2062915A; GB2140589A; JPS56101262A; IT1134924B; GB8324470D0; FR2472784A1; GB2140589B

Description

Die Erfindung betrifft eine Matrixanordnung einer Vielzahl von Verarbeitungselementen, die untereinander verbunden sind, wobei jedes Verarbeitungselement einen Speicher umfaßt, ferner einen Addierer, ein erstes und ein zweites Datenregister, die mit dem Addierer verbunden sind und ihm Datenbits zuführen, sowie ein Übertragregister, das mit dem Addierer verbunden ist und von diesem aus arithmetischen Operationen resultierende Datenbits erhält.

Neuerlich gehen die Anforderungen an Datenprozessoren dahin, daß sie in der Lage sind, eine große Vielzahl von Daten arithmetisch und logisch in kurzen Zeiträumen zu ve: arbeiten, um vorher erhaltene Resultate laufend auf den letzten Stand zu bringen oder auch große Felder zu überwachen, von denen Daten gewonnen werden, und an denen Korrelationen vorgenommen werden können. Beispielsweise beabsichtigen die USA zur Zeit, Bildsensoren in Erdumlauf zu setzen, welche Daten in einer Menge von bis zu ID¹³ Bits pro Tag erzeugen können. Für solch ein Bildsystem werden vielfältige Verarbeitungsaufgaben wie beispielsweise geometrische Korrektur, Korrelation, Bildregistrierung, Merkmalswahl, multispektrale Klassifikation sowie Flächenmessung erfordert, um nützliche Information aus der Masse der erhaltenen Daten zu gewinnen, und zwar \Ard erwartet, daß die Arbeitsbelastung für ein Datenverarbeitungssystem, das in Verbindung mit solchen im Erdumlauf kreisenden Bildfühlern verwendet wird, im Bereich zwischen 10⁹ und 10¹⁰ Operation je Sekunde liegt.

Schnelle Verarbeitungssysteme und komplizierte Parallelprozessoren, die zur simultanen Verarbeitung einer Vielzahl von Daten in der Lage sind, sind seit einer Reihe von Jahren bekannt. Und zwar betreffen die früheren US-PS 38 00 289, 38 12 467 und 39 36 806 des Anmelders sämtlich eine Konstruktion zur starken Vergrößerung der Datenverarbeitungsfähigkeit von Digitalcomputern. Ähnlich betrifft die US-PS 38 63 233, welche wie die vorliegende Anmeldung auf die Goodyear Aero-

space Corporation übertragen ist, insbesondere ein Datenverarbeitungselement für einen assoziativen oder parallelen Prozessor, der auch die Datenverarbeitungsgeschwindigkeit erhöht, indem er eine Vielzahl von Recheneinheiten, eine für jedes Wort, in der Speicheranordnung enthält Jedoch besitzen selbst uie beachtlichen Fortschritte dieser bekannten Lehren nicht die Fähigkeit, große Mengen von oben beschriebenen Daten kostenwirksam zu handhaben. Ein System der geforderten Art umfaßt Tausende von Verarbeitungselementen, von denen jedes sein eigenes arithmetisches und logisches Netzwerk enthält, welches in Verbindung mit seinem eigenen Speicher arbeitet, wobei es die Fähigkeit besitzt, mit anderen ähnlichen Verarbeitungselementen innerhalb des Systems zu kommunizieren. Mit Tausenden von solchen Verarbeitungselementen, die simultan arbeiten (Massenparallelismus), kann die erforderliche Geschwindigkeit erzielt werden. Aufgrund der Tatsache, daß typische Satellitenbilder Millionen «on Bildelementen (oder Pixels) umfassen, welche im allgemeinen gleichzeitig verarbeitet werden können, eignet sich ferner solch ein Aufbau gut zur lösung des vorerwähnten Problems.

Eine bekannte Matrixanordnung von Verarbeitungselementen der eingangs genannten Art (GB-PS 14 45 714) zur Verarbeitung großer Datenmengen läßt bei entsprechender Auslegung hohe Verarbeitungsgeschwindigkeiten zu, ist aber bei sehr großen Datenmengen relativ aufwendig.

Der Erfindung liegt die Aufgabe zugrunde, eine Matrixanordnung der eingangs genannten Art zu schäften, die eine kostengünstigere Verarbeitung großer Datenmengen zuläßt als die bekannte Anordnung.

Die Aufgabe ist erfindungsgemäß dadurch gelöst, daß jedes Verarbeitungselement eine Datensammelschiene zur Verbindung mit benachbarten Verarbeitungselementen innerhalb der Matrixanordnung und zum Datentransfer zwischen dem Speicher, dem Addierer, dem ersten und dem zweiten Datenregister und dem Übertragregister umfaßt, sowie ein Schieberegister wahlweise veränderlicher Länge, das funktionsmäßig mit dem ersten Datenregister und dem Addierer verbunden ist und eine Vielzahl einzelner Schieberegister mit zwischengeschalteten Verknüpfungsgliedern (Multiplexer) aufweist, welche die einzelnen Schieberegister wahlweise miteinander verbinden.

Das Vorsehen eines Schieberegisters wahlweise veränderlicher Länge ermöglicht die Anpassung an unterschiedliche Wortlängen und erhöht damit die Geschwindigkeit bei der bitseriellen Berechnung, was zu erheblicher Kostenverminderung führt.

Schieberegister variabler Länge in Verarbeitungselementen sind an sich bekannt (GB-PS 12 20 088 und IEEE-Transactions on Computers, Vol. C-18, Ko. 9, p. 800—816), lassen aber jeweils nur das Arbeiten mit zwei verschiedenen Wortlängen zu.

Weiterbildungen der Erfindung betreffen vorteilhafte Ausgestaltungen einzelner Bausteine des Verarbeitungselementes, insbesondere des Übertragregisters gemäß einer bestimmten Transferfunktion, sowie die Verknüpfung mehrerer Verarbeitungselemente miteinander.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand der Zeichnungen beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines Verarbeitungssystems zur parallelen Massenverarbeitung, welches die Verknüpfung der Matrixanoidnung zeigt, die eine Vielzahl von Verarbeitungselementen umfaßt,

F i g. 2 ein Blockschaltbild eines einzelnen Verarbeitungselementes, das den Grundbaustein der Matrixanordnung von F i g. 1 bildet,

Fig.3, bestehend aus den Fig.3A—3C, ein Schalibild d*;r Steuersignal-Erzeugungss.ihaltung der Verarbeitungselemente, welche auf einem Chip angebracht ist und die Summenoder-Bäume und die Paritäts-Bäume enthält,
F i g. 4 ein detailliertes Schaltbild der grundsätzlichen

to Schaltung eines Verarbeitungselementes und

F i g. 5, umfassend die F i g. 5A, 5B, Schaltbilder des Schaltungskreises, der zur Beseitigung nicht arbeitender oder schlecht funktionierender Verarbeitungselemente aus der Matrixanordnung verwendet wird.

Aus F i g. 1 ist ersichtlich, daß ein großer Parallelprozesscr allgemein durch das Bezugszeichen 10 bezeichnet ist. Ein Hauptelement des Prozessors 10 ist die Matrixanordnung 12, welche in einer bevorzugten Ausführungsform eine Matrix aus 128 χ 128 Verarbeitungselementen, also insgesamt 16 384 Verarbeitungselemente umfaßt, die nachfolgend zu beschreiben sind. Die Matrixanordnung 12 nimmt auf ihrer linken Seite Daten auf und gibt auf ihrer rechten Seite Daten ab über 128 parallele Leitungen. Die maximale Transfergeschwindigkeit von 128-Bit-Datenspalten beträgt 10 MHz für eine maximale Bandbreite von 1,28 Milliarden Bits je Sekunde. Eingabe, Ausgabe oder beide können simultan mit der Verarbeitung stattfinden.
Elektronische Schalter 24 wählen die Eingabe der Matrixanordnung 12 aus der 128-Bit-Eingabeschnittstelle des Prozessors 10 oder von dem Eingaberegister 16. Ähnlich kann die Ausgabe der Matrixanordnung 12 über Schalter 26 zu der 128-Bit-Ausgabeschnittstelle des Prozessors 10 oder zu dem Ausgaberegister 14 gelenkt werden. Diese Schalter 24, 26 werden durch die Programm- und Datenbehandlungseinheit 18 unter geeigneter Programmsteuerung gesteuert. Steuersignale zu der Matrixanordnung 12 und Statusbit von der Matrixanordnung können mit dem externen Steuer-Interface des Prozessors 10 oder mit der Matrixsteuereinheit 20 verbunden sein. Auch dieser Transfer wird durch elektronische Schalter 22 bewerkstelligt, welche der Steuerung durch die Behandlungseinheit 18 unterliegen.

Die Matrixsteuereinheit 20 sendet Steuersignale und Speicheradressen an alle Verarbeitungselemente der Matrixanordnung 12 und erhält Statusbits von diesen. Die Einheit 20 ist ausgelegt zur Durchführung von Buchführungsvorgängen wie zum Beispiel Adressenberechnung, Schleifensteuerung, Verzweigung, Abruf von Unterprogrammen u. dgl. Sie arbeitet simultan mit der Verarbeitungselementsteuerung derart, daß die volle Verarbeitungskapazität der Verarbeitungselemente der Matrixanordnung 12 auf die zu behandelnden Daten angewandt werden kann. Die Steuereinheit 20 umfaßt drei getrennte Steuereinheiten; die Verarbeitungselement-Steuereinheit führt mikrokodierte Vektorverarbeitungsprogramme aus und steuert die Verarbeitungselemente und ihre zugehörigen Speicher; die Eingabe/ Ausgabe-Steuereinheit steuert das Schieben von Daten durch die Matrixanordnung 12; und die Hauptsteuereinheit führt die Anwendungsprogramme aus, führt die skalare Verarbeitung intern durch und macht Aufrufe an J:e Verarbeitungselement-Steuereinheit für sämtliche Vektorverarbeitung.

Die Programm- und Datenbehandlungseinheit 18 handhabt den Datenfluß zwischen den Einheiten des Prozessors 10, lädt Programme in die Steuereinheit 20, führt Systemtests und Diagnoseprogramme aus und

sorgt für. Programmentwicklungsmöglichkeiten. Die Einzelheiten dieses Aufbaus sind nicht wichtig zum Verständnis der Erfindung, aber es sollte bemerkt werden, daß die Einheit 18 günstigerweise einen Minicomputer umfassen kann wie beispielsweise den Digital Equipment Corporation (DEC) PDP-11/34 mit Schnittstellenleitungen (Interfaces) zu der Steuereinheit 20, der Matrixanordnung 12 (Register 14, 16) und dem externen Computer-Interface. Wie allgemein bekannt ist, kann die Einheit 18 auch periphere Geräte umfassen, beispielsweise ein Magnetbandgerät 28, Platten 30, einen Zeilendrucker 32 und ein alphanumerisches Endgerät 34.

Zwar hat der Aufbau von F i g. 1 eine gewisse Bedeutung für die Wirkung des Gesamtsystems, das die Erfindung enthält, es versteht sich aber, daß die Einzelheiten is dieses Aufbaus nicht erforderlich sind zur Würdigung des Rahmens und der Breite des Erfindungsgedankens. An dieser Stelle soll nur gesagt werden, daß die Matrixanordnung 12 den Erfindungsgedanken umfaßt, der hier im einzelnen zu beschreiben ist, und daß diese Matrixan-Ordnung eine große Vielzahl von untereinander verbundenen Verarbeitungselementen umfaßt, von denen jedes seinen eigenen Speicher hat, arithmetische Berechnungen durchführen kann, ein volles Komplement Boolescher Funktionen durchzuführen in der Lage ist und ferner in der Lage ist wenigstens mit den orthogonal benachbarten Verarbeitungselementen auf allen Seiten zu verkehren, die hier mit Norden, Süden, Osten und Westen bezeichnet werden.

Wie aus F i g. 2 ersichtlich, ist ein einzelnes Verarbeitungselement allgemein durch das Bezugszeichen 36 bezeichnet Das Verarbeitungselement umfaßt ein P-Register 38, welches zusammen mit seiner Eingabelogik 40 sämtliche Logik- und Weiterleitungsfunktionen für das Verarbeitungselement 36 durchführt Die A-, B- und C-Register 42 bis 46, das Schieberegister 48 variabler Länge und die zugehörige Logik des Volladdierers 50 bilden das Rechenwerk des Verarbeitungselementes 36. Das G-Register 52 ist vorgesehen, um das Maskieren arithmetischer und logischer Operationen zu steuern, während das S-Register 54 dazu verwendet wird, Daten in das und aus dem Verarbeitungselement 36 zu schieben, ohne seine Operationen zu stören. Schließlich sind die vorerwähnten Elemente des Verarbeitungselementes 36 mittels einer doppelseitig gerichteten Daten-Sammelschiene 58 zu einem einzigen verknüpften Speicher 56 mit direktem Zugriff (RAM) verbunden.

Gemäß derzeitiger Konstruktion ist das Verarbeitungselement 36 durch LSl-Technik auf eine solche Größe reduziert daß ein einzelner Chip acht solche VerarbeitürigseleiTierue enthalten kanr. zusammen mit einem Paritäts-Baum, einem Summenoder-Schaltkreis und einer zugehörigen Steuerdecodierung. In der bevorzugten Ausführungsform sind die acht Verarbeitungselemente auf einen Chip in zwei Reihen zu je vier Spalten angeordnet Da sich die Größe von RAM-Speichern durch die LSI-Technik zur Zeit rasch ändert, wird es vorgezogen, den Speicher 56, obwohl er einen Teil des Verarbeitungselementes 36 ausmacht von der integrierten Schaltung des restlichen Aufbaus des Verarbeitungselementes getrennt zu halten, so daß, wenn es die Technologie erlaubt größere Speicher mit den Verarbeitungselementen vereinigt werden können, ohne die gesamte Systemkonstruktion zu ändern.

Die Datenschiene 58 ist der hauptsächliche Datenweg für das Verarbeitungselement 36. Während jedes Maschinenzyklus kann er ein Datenbit von irgendeiner von sechs Quellen zu einer oder mehreren Empfangsstellen transferieren. Die Quellen umfassen ein aus der adressierten Stelle in dem RAM-Speicher 56 gelesenes Bit, den Zustand der Register B, C, P oder 5 oder den Zustand der Äquivalenzfunktion, die durch das Element 60 erzeugt wird und den Äquivalenzzustand anzeigt der zwischen den Ausgängen der Register P und G besteht Die Äquivalenzfunktion wird während einer Ausblendnegieroperation (masked-negate) als Quelle verwendet.

Die Bestimmungsorte eines Datenbits auf der Datenschiene 58 sind die adressierten Stellen des Speichers 56, die Register A, G oder 5, die mit dem Register /'verbundene Logik, der Eingang zu dem Summenoder-Baum und der Eingang zu dem Paritätsbaum.

Vor Betrachtung der Schaltung des Verarbeitungselementes 36 im einzelnen sollte F i g. 3 beachtet werden, in welcher die Schaltung 62 zur Erzeugung der Steuersignale zum Betrieb der Verarbeitungselemente gezeigt ist Die Schaltung von F i g. 3 ist in ein LSI-Chip einbezogen, welches acht Verarbeitungselemente umfaßt und ist verantwortlich für die Steuerung dieser zugeordneten Elemente.

Grundsätzlich umfaßt die Schaltung von F i g. 3 eine Decodierlogik, die Steuersignale auf den Leitungen L 0 bis LF durch Programmsteuerung erhält und diese Signale verwandelt in die Steuersignale K1 bis K 27 zum Anlegen an die Verarbeitungselemente 36, den Summenoder-Baum oder den Paritäts-Baum. Zusätzlich erzeugt die Schaltung in F i g. 3 aus dem Haupttakt des Systems alle anderen zur Steuerung des Verarbeitungselementes 36 notwendigen Taktimpulse.

Ein Fachmann kann aus der Schaltung von F i g. 3 die Beziehung zwischen der programmierten Eingabefunktion auf den Leitungen LO bis LF und den Steuersignalen K1 bis K 27 direkt ableiten. Zum Beispiel ergeben die Inverter 64,66 Ki = LC. Ähnlich ergeben die Inverter 68 bis 72 und das NAND-Glied 74 K 16=LO · L 1. Desgleichen ergibt sich /C18 = L2L3L4L6.

Taktimpulse zur Steuerung der Verarbeitungselemente 36 werden im wesentlichen auf die gleiche Art wie die Steuersignale erzeugt Das ist dem Fachmann ohne weiteres ersichtlich aus einer Betrachtung der Schaltung 62 von F i g. 3. Beispielsweise gilt für den Takt S-CLK=S-CLK-ENABLE ■ Main CLK aufgrund der Inverter 76, 78 und des NAND-Gliedes 80. Ähnlich gilt Takt G-CLK=LS ■ MAINCLK aufgrund von Invertern 76,82 und eines NAND-Gliedes 84.

Ferner ist aus Schaltung 62 von F i g. 3 zu ersehen, daß eine Einrichtung zur Bestimmung eines Paritätsfehlers und des Summenoders der Daten sämtlicher Verarbeitungselemente auf der Datenschiene vorgesehen ist Das Datenbit auf der Datenschiene kann dem Summenöder-Baum geliefert werden, der ein Baum von Inklusiv-Oder-Logikelementen ist welcher das Inklusiv-Oder aller Verarbeitungselement-Datenschienenzustände bildet und die Ergebnisse der Matrixsteuereinheit 20 zuführt

Um die Anwesenheit von Verarbeitungselementen in bestimmten Zuständen zu ermitteln, sind Gruppen von acht Verarbeitungselementen oder-mäßig verknüpft in einem Summenoder-Baum mit acht Eingängen, dessen Ausgangssignal dann einem Oder-Baum mit 2048 Eingängen außerhalb des Chips zugeführt wird, um ein Summenoder sämtlicher 16 384 Verarbeitungselemente zu erhalten.

Fehler in dem RAM-Speicher 56 können auf übliche Art bestimmt werden durch Paritätserzeugung und eine Prüfschaltung. Bei jeder Gruppe von acht Verarbeitungselementen 36 gibt es einen Paritätsfehler-Flipflop

7 8

86, der auf binär 1 gesetzt wird, wenn ein Paritätsfehler nen der Signale K 25, K 26 hinsichtlich der Beseitigung

in einem zugeordneten Speicher 56 ermittelt wird. Wie gewählter Verarbeitungselemente wird unten anhand

in der Schaltung 62 gezeigt, umfaßt der Summenoder- von F i g. 5 erörtert.

Baum die drei durch das Bezugszeichen 88 bezeichneten Aus Fig. 4 und ihrer Korrelation mit Fig. 2 ist er-Verknüpfungsglieder, während der Paritätsfehler-Baum 5 sichtlich, daß der Volladdierer Verknüpfungsglieder aus sieben Exklusiv-Oder-Gliedern besteht, die durch 94—100 umfaßt. Dieser Volladdierer steht in Verbindas Bezugszeichen 90 bezeichnet sind. Während Lese- dung mit dem Register B, das einen Flipflop 102 aufoperationen wird das Paritätsausgangssignal am Ende weist, welcher das Summenbit erhält, ferner mit dem des Zyklus durch den M-Takt in den Haltekreis im Flip- Register C, das einen Flipflop 104 aufweist, welcher das flop 86 aufgenommen. Während Schreibvorgängen wird 10 Obertragbit erhält, und steht außerdem in Verbindung die Parität über den Paritätsbit-Stift des Chips an einen mit dem Schieberegister 48 variabler Länge, welches Paritätsspeicher abgegeben. Der Paritätsspeicher um- Schieberegister 106—110 mit 16, 8 und 4 Bits aufweist, faßt einen den Elementen 56 ähnlichen Speicher mit sowie Flipflops 112,114 und Multiplexer 116—120.
Direktzugriff. Der während Schreibvorgängen bei dem Der Addierer erhält ein Ausgangssignal von dem Paritätsbit gespeicherte Paritätszustar.d wird exklusiv- is Schieberegister, und zwar das Ausgangssignal des A-oder-mäßig mit dem Ausgangssignal des Paritäts- Registers 122, und ein Eingangssignal von der Logik-Baums 90 während Leseoperationen verknüpft, um den und Leit-Untereinheit, und zwar das Ausgangssignal des Halte-Flipflop(latch)86 zu beeinflussen. P-Registers 124. Jeweils wenn die Kontrolleitung K2\

Wie gezeigt, bestimmt das Steuersignal K 23, ob eine eine logische 1 ist und BC-CLK getaktet wird, addiert Lese- oder Schreiboperation ausgeführt wird, während 20 der Addierer die zwei Eingangsbits von den Registern A K 24 zum Löschen des Paritätsfehler-Flipflops 86 ver- und P zu dem Übertragbit, das in dem C-Register 104 wendet wird. Der Summenoder-Baum 88 verknüpft gespeichert ist, um eine Zweibit-Summe zu bilden. Das oder-mäßig sämtliche Datenbits D0—D7 auf den züge- Bit geringster Wertigkeit der Summe wird durch Takt in hörigen Datenschienenleitungen der acht Verarbei- das Z?-Register 102 eingelesen, und das mit höchster tungselemente 36 des Chips. Wie ersichtlich werden die 25 Wertigkeit der Summe wird durch Takt in das C-Regi-Paritätssignale und die Summenoder-Signale über die ster 104 eingelesen, so daß es das Übertragbit für den gleiche Gatter-Matrix 92 transferiert, welche durch nächsten Maschinenzyklus wird. Wenn K 21 auf einer K 27 gesteuert wird, um zu bestimmen, ob Parität oder logischen 0 ist, wird das P-Bit durch 0 ersetzt
Summenoder von dem Chip zu der Matrixsteuereinheit Wie gezeigt, setzt die Steuerleitung K 12 das C-Regi-20 transferiert wird. Die Ausgänge der Flipflops 86 30 ster 4 auf den Binär-1-Zustand, während die Steuerleisämtlicher V^rarbeitungselemente sind mit dem tung K13 das C-Register auf den Binär-0-Zustand zu-2048-Eingangs-Summenoder-Baum derartig verbunden, rücksetzt. Die Steuerleitung K16 leitet den Zustand des daß das Vorhandensein irgendeines gesetzten Flipflops ß-Registers 102 auf die doppelseitig gerichtete Daten-86 abgefragt werden kann. Durch Verbindung eines schiene 58, während die Steuerleitung K 22 das Aus-Flipflops, der bei einem Fehler hält oder verriegelt, kann 35 gangssignal des C-Registers auf die Datenschiene leitet, die Matrixsteuereinheit 20 der Reihe nach Spalten von In Betrieb enthält der Volladdierer von F i g. 4 eine Verarbeitungselementen sperren, bis die Spalte gefun- Übertragfunktion, die folgendermaßen ausgedrückt den ist, die das fehlerhafte Element enthält wird:

Wie nachfolgend weiter erörtert wird, wird das Steu- _c .„ „„ . _c

ersignal K 25 dazu verwendet, die Paritäts- und Sum- 40 *~

menoder-Ausgänge von dem Chip zu sperren, wenn das Der neue Zustand des Übertragregisters C, dem Flip-Chip gesperrt und nicht weiter im System verwendet flop 104, ist äquivalent den und-mäßig verbundenen Zuwird, ständen der Register A und P oder den und-mäßig ver-

Während die Verwendung von Summen-Oder-und bundenen Zuständen der Register B und C oder den

Paritätsfunktionen bekannt ist, ist ihre Verwendung in 45 und-mäßig verbundenen Zuständen der Register A und

der Erfindung wichtig, um beim Lokalisieren fehlerhaf- C. Diese Übertragfunktion wird erhalten unbeschadet

ter Verarbeitungselemente zu helfen, so daß diese EIe- der Tatsache, daß keine Rückkopplung von Ausgangssi-

mente aus dem Operationssystem entfernt werden kön- gnalen des C-Registers zu seinen Eingangssignalen vor-

nen. Die Bäume 88,90, die über das Netzwerk 92 gegen- handen ist, da der JK-Flipflop 104 der Regel folgt:

seitig ausschließend getort sind, sorgen für die Möglich- 50 --._<_ ,q ^

kcit, Spalten von Verarbcitur.gselerner.ten 36 auf Parität "~ ^J

zu prüfen, und bieten ferner das Summenoder-Netz- Der neue Zustand des Registers C ist das Komple-

werk zur Bestimmung des Vorhandenseins von Verar- ment des gegenwärtigen Zustands des Registers C, und-

beitungsdementen in besonderen Logikzuständen, um mäßig verbunden mit dem J-Eingang, oder das Komple-

auf diese Weise die Antwortstelle auf eine Suchopera- 55 ment des K-Eingang, und-mäßig verbunden mit dem

tion festzustellen. Die Anzahl von für dieses Verfahren gegenwärtigen Zustand des Registers C. Dementspre-

erforderlichen Schaltkreiselementen ist auf einem Mini- chend folgt in der Schaltung von F i g. 4 der Flipflop 104

mum gehalten worden unter Verwendung eines einzi- der Regel:

gen Ausgangssignals für die zwei Bäume, wobei dieses g^_ . „^ .. „^

Ausgangssignal durch Programmsteuerung mehrfach 60 *~ ( A-·

ausgenützt wird. Der zuletzt angegebene Ausdruck ist der zuerst ange-

Schließlich ist aus F i g. 3 zu ersehen, daß das Sperrsi- gebenen Übertragfunktion äquivalent

gnal, das zur Beseitigung einer vollständigen Spalte von Bezüglich des Summenausdrucks erhält das Register

Verarbeitungselement-Chips aus der Matrixanordnung B, der Flipflop 102, ein Summenbit, welches eine Exklu-

12 verwendet wird, zu diesem Zweck das Signal K 25, 65 siv-Oder-Funktion der Zustände der Register A, P und

K 26 erzeugt Wie oben erwähnt, sperrt das Steuersi- Cist entsprechend dem Ausdruck:

gnal K 25 die Summenoder- und Paritätsausgänge für B*~A P C

zugeordnete Verarbeitungselemente. Weitere Funktio- *~

9 10

Das Glied 98 erzeugt A Pvon den Gliedern 94 und erhält Daten von der Datenschiene 58 entweder in dem

96, welches Ergebnis das Glied 100 exklusiv-oder-mäßig wahren Zustand oder komplementär über den Inverter

mit Cverknüpft, um den Summenausdruck zu erhalten. 130. Die Logikschaltung 40 ist dann unter der Kontrolle

Das Schieberegister des Rechenwerkes des Verarbei- der Steuersignale K 8— K11 in der Lage, alle sechzehn tungselementes 36 hat dreißig Stufen. Diese Stufen ge- s Booleschen Logikfunktionen auszuführen, die zwischen statten den Schieberegistern, variierende Längen zu ha- den Daten von der Datenschiene und den in dem P-Reben, um so verschiedene Wortgrößen unterzubringen gister 124 vorhandenen Daten ausgeführt werden kön- und damit die Zeit für Rechenoperationen in bitseriellen nen. Das Resultat wird dann in dem P-Register 124 geBerechnungen wesentlich zu vermindern, wie sie bei der speichert. Multiplikation auftreten. to Es versteht sich, daß bei K 7-0 die Verknüpfungs-

Steuerleitungen Ki-K4 steuern Multiplexer glieder 130 und 132 gesperrt sind. Die Steuerleitungen 116—120 so, daß bestimmte Teile des Schieberegisters /C8 und K9 gestatten dann, daß 0,1, Doder Dzu dem umgangen werden können, was bewirkt, daß die Länge J-Eingang des P-Registers dem Flipflop 124, getort wird, des Schieberegisters wahlweise auf 2,6,10,14,18,22,26 D ist der Zustand der Datenschiene 58. Unabhängig oder 30 Stufen eingestellt wird. Datenbits werden in das 15 davon gestatten die Steuerleitungen K10 und K 11, daß Schieberegister über das S-Register 102 eingeführt, 0,1, D oder D zu dem K-Eingang gesandt wird. Gemäß welche die Summenbits von dem Addierer sind. Die der Regel der J-K-Flipflop-Operation wird der neue Zu-Datenbits verlassen das Schieberegister durch das A- stand des P-Registers folgendermaßen definiert: Register 122 und laufen zurück durch den Addierer. Die A- und 5-Register fügen dem Rundweg zwei Verzöge- 20 P*-JP KP. rungsstufen zu. Dementsprechend beträgt die Rundweglänge eines Rechenprozesses 4, 8, 12, 16, 20, 24, 28 Wie ersichtlich, können durch Wahl aller vier Zustän- oder 32 Stufen je nachdem, wie die Zustände der Steuer- de von K alle sechzehn logische Funktionen von P und leitungen KX-K 4 die Multiplexer 116—120 regulie- D erhalten werden, ren. 25 Wie oben besprochen, kann das Ausgangssignal des

Das Schieberegister gibt Daten an das /4-Register 122 Registers P in arithmetischen Berechnungen des Verar-

ab, welches über Steuerleitungen K 1, K 2 und Multiple- beitungselementes 36 verwendet werden oder kann zu

xer 120 zwei andere Eingänge wählen kann. Ein Eingang der Datenschiene 58 geleitet werden. Wenn K 21 auf

ist eine logische 0. Dieser wird verwendet, um das Schie- einer logischen 1 ist, wird der augenblickliche Zustand

beregister in einen Gesamt-0-Zustand zu löschen. Der 30 des Registers P für die Addierlogik freigegeben. Wenn

andere Eingang ist die doppelseitig gerichtete Daten- X 14 eine logische 0 ist, wird das Ausgangssignal des

schiene 58. Diese kann verwendet werden, um Daten Registers P für die Datenschiene freigegeben. Wenn

direkt in den Addierer einzuführen. K15 eine logische 0 ist, wird das Ausgangssignal des

Das A-Register 122 wird durch A-CLK getaktet und Registers P exklusiv-oder-mäßig mit dem Komplement

die anderen 30 Stufen des Schieberegisters werden 35 des G-Registers 132 verknüpft und das Resultat wird für

durch SR-CLK getaktet. Da die letzte Stufe des Schie- die Datenschiene freigegeben. Es ist zu bemerken, daß

beregisters einen gesonderten Takt hat, können Daten bestimmte Transfers auf die Datenschiene über doppel-

von der doppelseitig gerichteten Datenschiene 58 oder seitig gerichtete Übertragungsglieder 134 und 136 er-

eine logische 0 in den Addierer eingeführt werden, ohne zielt werden, welche durch die Steuersignale K 14 und

Daten in dem Schieberegister zu stören. 40 TC\5 freigegeben werden. Diese Gliederarten sind dem Wie oben erläutert, liefert das P-Register 124 ein Ein- Fachmann wohlbekannt

gangssignal an den Addierer 50, wobei ein solches Ein- Das Maskierregister G, bezeichnet durch das Bezugs-

gangssignal von einem der orthogonal angrenzenden zeichen 132, umfaßt einen einfachen D-Flipflop. Das Re-

Verarbeitungselemente 36 oder von der Datenschiene gister G liest den Zustand der doppelseitig gerichteten

58 zugeführt wird. Das P-Register 124 erhält Daten von 45 Datenschiene bei dem positiven Übergang von G-CLK.

dem P-Register benachbarter Verarbeitungselemente Die Steuerleitung K19 steuert das Maskieren oder das

36 mittels des Multiplexers 126 durch Steuerung von Ausblender, der Takte der arithmetischen Untereinheit

Steuersignalen K 5, K 6. Bei dem Transferieren von Da- (A-CLK, SR-CLK und BC-CLK). Wenn K~l9=\ ist,

ten von dem Multiplexer 126 zu dem P-Register 124 werden diese Takte nur zu den arithmetischen Unter-

erfolgt der Transfer über einen Inverter 128 und über 50 einheiten derjenigen Verarbeitungselemente gesandt,

UND-Glieder 130, 132. Der Transfer wird bewirkt wo G=I. Die arithmetischen Untereinheiten derjenigen

durch die Steuerung des Steuersignais K 7, um den ech- Verarbeitungseiemente, bei denen G=O ist, werden

ten Wert und das Komplement der Daten an den J- bzw. nicht getaktet, und kein Registerund keine Untereinhei-

K-Eingang des Flipflops 124 anzulegen. Die Daten wer- ten ändern den Zustand. Wenn K19=0 ist, nehmen die

den unter Steuerung des Taktes P-CLK in den Halte- 55 arithmetischen Untereinheiten aller Verarbeitungsele-

kreis aufgenommen (latched). Wie bemerkt, sind das mente an der Operation teil.

wahre und das Komplement-Ausgangssignal des P-FHp- Die Steuerleitung K 20 steuert das Maskieren der Lo-

flops 124 auch darauf eingerichtet, zu den /»-FHpflops gik- und Leit-Untereinheit Wenn K 20=1 ist, wird der

benachbarter Verarbeitungselemente 36 geleitet zu Takt P-CLK nur zu den Logik- und Leit-Untereinheiten

werden. Das Komplement wird von dem Chip weggelei- 60 derjenigen Verarbeitungselemente gesandt, wo G=I.

tet, welches das unmittelbare Verarbeitungselement Die Logik- und Leit-Untereinheiten derjenigen Verar-

enthält, aber wird an dem Bestimmungsort durch einen beitungselemente, bei denen G=O ist, werden nicht ge-

Trefber invertiert, um den wahren Zustand des P-FHp- taktet und ihre Register Pändern den Zustand nicht

flops zu Hef ern. Der wahre Zustand wird nicht invertiert Translationsoperationen werden ausgeblendet, wenn

und wird den benachbarten Verarbeitungselementen 65 die Steuerleitung K 20=1 ist In den Verarbeitungsele-

auf demselben Chip zugeführt. Wie im einzelnen in menten, wo G=I ist, wird das Register Pgetaktet durch

F i g. 4 gezeigt, steht die Logikschaltung 40 unter der P-CLK und erhält den Zustand seines Nachbarn. In den- Kontrolle von Steuerleitungen KS-K 11. Diese Logik jenigen Elementen, wo G=O ist, wird das Register P

nicht getaktet und ändert den Zustand nicht. Ohne Rücksicht darauf, ob C = O oder G= 1 ist, sendet jedes Verarbeitungselement den Zustand eines Registers P zu seinen Nachbarn.

Nun wird die Äquivalenzfunktion betrachtet, für welche durch das Inklusiv-Oder-Glied 138 gesorgt ist, welches ein logisches 1-Signal liefert, wenn seine Eingangssignale von den P- und G-Registern gemeinsame Logikzustände aufweisen. Anders ausgedrückt liefert das G'^;ed 138 die Ausgangsfunktion P G. Dieses Resultat wird dann der Datenschiene zugeführt.

Das Register S umfaßt einen D-Flipflop 140 mit der Eingabe unter der Kontrolle des Multiplexers 142. Das Ausgangssignal von dem Register S wird auf die Datenschiene 58 übertragen mittels des doppelseitigen gerichteten Übertragungsg'.icdcs 144. Der Füpflop 140 liest den Zustand seines Eingangs bei dem Übergang des Taktimpulses S-CLK-IN. Wenn die Steuerleitung K 17 auf einer logischen 0 ist, erhält der Multiplexer 142 den Zustand des Registers S des westlich unmittelbar benachbarten Verarbeitungselementes. In diesem Fall schiebt jeder Impuls S-CLK-IN die Daten in den Registern 5 um eine Stelle nach Osten. Um den Zustand des S-Registers 140 in dem örtlichen Speicher zu speichern, wird die Steuerleitung K 18 auf eine logische 0 gesetzt, um das doppelseitig gerichtete Übertragungsgatter 144 freizugeben und das komplementäre Ausgangssignal S-Registers 140 durch den Inverter 146 und zu der Datenschiene 58 durchzulassen. Das 5-Register 140 kann mit einem Datenbit von dem lokalen Speicher 56 geladen werden, in dem K 17 auf eine logische 1 gesetzt wird und so die Datenschiene 58 für die Eingabe von dem Flipflop 140 freigegeben wird.

Wie oben erwähnt, hat der große Parallelprozessor 10 die besondere Eigenschaft, daß die Matrixanordnung 12 in der Lage ist, einen Satz von Spalten von Verarbeitungselementen 36 zu umgehen, falls ein Irrtum oder Fehler in diesem Satz auftreten sollte. Wie oben besprochen, hat jedes Chip zwei Verarbeitungselemente 36 in jeder von vier Spalten der Matrixanordnung. Die Erfindung sperrt Spalten von Chips und dementsprechend Sätze von Spalten von Verarbeitungselementen. Grundsätzlich werden die Spalten einfach dadurch außer Betrieb gesetzt, daß die Sätze von Spalten übersprungen werden durch gegenseitige Verbindung der Eingänge und Ausgänge der östlichsten und westlichsten Verarbeitungselemente auf den Chips, welche den Satz von Spalten bilden. Das Verfahren der Sperrung der Ausgangssignale des Summenoder-Baumes und des Pa-itäts-Baumes der Chips ist oben beschrieben worden. Es ist aber auch erforderlich, die Ausgaben der P- und S-Register zu umgehen, welche mii den östlichen und westlichen Nachbarchips in Verbindung stehen.

Wie in F i g. 5A gezeigt, umfaßt ein Chip acht Verarbeitungselemente PEO-PET, die angeordnet sind wie früher beschrieben. Das Register 5 jedes Verarbeitungselementes kann Daten von dem Register 5 des unmittelbar westlich benachbarten Verarbeitungselementes erhalten und kann Daten auf das Register 5 des unmittelbar östlich benachbarten Verarbeitungselementes transferieren. Falls freigegeben, gestattet das Chip, daß Daten von 5-/N0 über die 5-Register von PEO-PE3 fließen und dann bei S-OUTi hinaus zu dem Nachbarchip. Ein ähnlicher Datenfluß erfolgt von S-/N 7 nach S-OUTA. Wenn es erwünscht ist, eine Spalte von Chips zu sperren, werden die Ausgangsgatter der Spalte von Chips gesperrt, welche die 5-Registerdaten zu dem benachbarten östlichen Chip leiten. Das heißt.

das Steuersignal K 25 kann die Ausgabeglieder 148,150 sperren und gleichzeitig damit die Umgehungsglieder 152, 154 freigeben. Dieses verbindet 5-/N0 mit S- OUT3 und S-/N7 mit S-OUTA für alle Chips in der Spalte miteinander.

In Fig.5B ist zu sehen, daß die Verbindungen zwischen den P-Registem östlich-westlich benachbarter Chips auch umgangen werden können. P- Registerdaten werden von dem Chip auf der Westseite über Inverter

ίο 156, 158 erhalten und werden zu diesem durch Gatter 160, 162 übertragen. Ähnlich werden P- Registerdaten von dem Chip auf der Ostseite erhalten über Inverter 164, 166 und zu diesem über Glieder 168,170 übertragen. Wenn der Chip freigegeben ist und P-Registerdaten nach Westen zu leiten sind, dann wird die Steuerleitung K 6 auf eine logische 1 gesetzt und K 26 auf eine logische 0, so daß die Glieder 160,162 freigegeben werden und die Glieder 168,170 gesperrt werden. Bei Weiterleitung nach Osten werden K 6 auf 0 und K 26 auf 1 gesetzt. Um den Chip zu sperren, werden K6 und K 26 beide auf eine logische 0 gesetzt, um alle Ost-West-Ausgaben des f-Registers von dem Chip zu sperren, und K 25 wird gesetzt, um den doppelseitig gerichteten Umgehungsgattern 172, 174 zu gestatten. IVEST-O mit OST-3 und WEST-7 mit EAST-A zu verbinden. Dieses verbindet die P-Register PE3 des West-Chips mit PEO des Ost-Chips sowie PEA des West-Chips mit PEl des Ost-Chips.

Durch Sperren der Paritäts- und Summenoder-Bäume und durch Überspringen der Eingänge und Ausgänge angrenzender P- und 5-Register der Chips in einer Spalte kann eine ganze Spalte von Chips außer Dienst gestellt werden, falls ein Fehler ermittelt wird. Es versteht sich, daß zwar die Verarbeitungseiemente der gesperrten Chips nach Sperrung nicht aufhören zu arbeiten, aber einfach die Auswirkung ihrer Ausgangssignale auf das System als Ganzes beseitigt wird. Ferner leuchtet ein, daß durch Beseitigung von Spalten nichts unternommen zu werden braucht bezüglich der Verbindung zwischen nördlichen und südlichen Nachbarn untereinander. Schließlich wird durch Beseitigung kompletter Chips anstelle von Spalten von Verarbeitungselementen die Menge von Umgehungsgattern stark vermindert In der bevorzugten Ausfuhrungsform der Erfindung umfaßt die Matrixanordnung 12 128 Reihen und 132 Spalten von Verarbeitungselementen 36.

Anders ausgedrückt sind 64 Reihen und 33 Spalten von Chips vorhanden. Dementsprechend ist eine extra Spalte von Chips über die zur Erzielung der erwünschten quadratischen Anordnung notwendigen Spalten vorhanden. Dies gestattet die Aufrechterhaltung einer quadratischen Anordnung selbst dann, wenn ein fehlerhaftes Chip gefunden ist und eine Spalte von Chips aus dem Dienst entfernt werden muß.

Es wird also eine Matrixariordnung einer Vielzahl von Verarbeitungselementen für Parallelprozessoren offenbart, welche eine rasche Parallelverarbeitung bei gegenüber dem Stand der Technik verminderten Systemkosten zulassen. Jedes Verarbeitungselement enthält ein Schieberegister variabler Länge, welches sehr schnelle bitseriellc arithmetische Berechnungen gestattet.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Matrixanordnung einer Vielzahl von Verarbeitungselementen, die untereinander verbunden sind, wobei jedes Verarbeitungselement einen Speicher umfaßt, ferner einen Addierer, ein erstes und ein zweites Datenregister, die mit dem Addierer verbunden sind und ihm Datenbits zuführen, sowie ein Übertragregister, das mit dem Addierer verbunden ist und von diesem aus arithmetischen Operationen resultierende Datenbits erhält, dadurch gekennzeichnet, daß jedes Verarbeitungselement (36) eine Datensammelschiene (58) zur Verbindung mit benachbarten Verarbeitungselementen (36) innerhalb der Matrixanordnung und zum Datentransfer zwischen dem Speicher (56), dem Addierer (50), dem ersten und dem zweiten Datenregister (42, 38) und dem Obertragregister (46) umfaßt sowie ein Schieberegister (48) wahlweise veränderlicher Lange, das funktionsmäßig mit dem ersten Datenregister (42) und dem Addierer (50) verbunden ist und eine Vielzahl einzelner Schieberegister (106, 108, 110) mit zwischengeschalteten Verknüpfungsgliedern (Multiplexer 116,118,120) aufweist, welche die einzelnen Schieberegister wahlweise miteinander verbinden.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Obertragregister (46) nach der Regel C — AP PC AC arbeitet, worin A der Zustand des ersten Datenregisters (42), P der Zustand des zweiten Datenregisters (38) und C der Zustand des Übertragregisters (46) sind.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Übertragregister (46) einen J-K-Flipflop (104) umfaßt.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß jedes Verarbeitungselement (36) ein Summenregister (44) umfaßt, das zwischen das Schieberegister (48) und den Addierer (50) zwischengeschaltet ist und nach der Regel B*-A P C arbeitet, worin B, A, P und C die jeweiligen Zustände des Summenregisters, des ersten und zweiten Datenregisters sowie des Übertragregisters sind. '

5. Anordnung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß jedes Verarbeitungselement (36) eine Logikeinrichtung (40) umfaßt, die mit dem zweiten Datenregister (38) verbunden ist zur Durchführung von sechzehn logischen so Funktionen, die zwischen den Daten des zweiten Datenregisters und einem Datenbit von der Datensammelschiene (58) möglich sind.

6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das zweite Datenregister (38) jedes Verarbeitungselementes (36) kommunikativ verbunden ist mit dem zweiten Datenregister (38) orthogonal benachbarter Verarbeitungselemente (36) innerhalb der Matrixanordnung (12).

7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Verarbeitungselemente (36) in Gruppen verbunden sind, wobei die Verarbeitungselemente (36) jeder Gruppe miteinander in Verbindung stehen und jede Gruppe funktionsmäßig mit benachbarten Gruppen zur Kommunikation mit diesen verbunden ist, und daß jede Gruppe Einrichtungen zum Unterbrechen der Kommunikation ihrer Verarbeitungselemente mit benachbarten Gruppen umfaßt

8. Anordnung nach Ansprach 7, dadurch gekennzeichnet, daß die Einrichtung zum Unterbrechen zwei Richtungsschalter umfaßt, welche Eingänge und Ausgänge der Gruppen miteinander verbinden.

9. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß jede Gruppe einen Summenoder-Baum (88) einer Vielzahl von Oder-Gliedern umfaßt, welche Datenbits von der Datensammelschiene jedes Verarbeitungselementes innerhalb der Gruppe erhalten, sowie einen Paritäts-Baum (90) einer Vielzahl von Exklusiv-Oder-Gliedern, welche Datenbits von jeder solchen Datensammelschiene innerhalb der Gruppe erhalten, wobei die Ausgänge der Oder-Glieder und der Exklusiv-Oder-GIieder gegenseitig exklusiv zu einem einzigen Ausgang verbunden sind.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Exklusiv-Oder-Glieder des Paritäts-Baums (90) mit einem Flipflop (86) verbunden sind.

11. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß jede Gruppe Sperreinrichtungen umfaßt, die mit dem Summenoder-Baum (88) und dem Paritäts-Baum (90) verbunden sind, um Ausgangssignale von diesen wahlweise freizugeben und zu sperren.