DE3123611C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Halbleiterspeicher nach dem Oberbegriff des Hauptanspruches.

Ein derartiger Halbleiterspeicher als Festwertspeicher (ROM) ist bekannt aus der US-PS 39 38 108. Die darin angegebenen Differenzverstärker stellen den Zustand einer Speicherzelle dadurch fest, daß sie den Potentialunterschied zwischen dem Gate eines Referenztransistors mit einem festen Referenzpotential und dem Gate eines anderen mit einem Spaltenleiter der Speicher­ zelle gekoppelten Transistors detektieren. Dafür wird eine Blind­ zelle, die die gleichen Abmessungen wie die Speicherzelle auf­ weist und deren Gate an eine feste Spannung gelegt ist, dazu benutzt, den Referenzspannungspegel zu erhalten. Die Blindzelle befindet sich außerhalb des Gebietes der Speicherzelle. Während das Gate der Blindzelle auf einem gewissen festen Potential zwischen Erdpotential und der Speisespannung gehalten wird, variieren die Gates der mit einem selektierten Spaltenleiter gekoppelten Transistoren zwischen Erdpotential und der Speise­ spannung, wenn auf den Speicher zugegriffen wird. Eine Zugriffs­ zeit von 200-300 Nanosekunden wird für den bekannten Speicher angegeben.

Es ist die Aufgabe der Erfindung, einen Halbleiterspeicher gemäß Oberbegriff des Hauptanspruches anzu­ geben, bei dem die Zugriffszeit zu den im Halbleiterspeicher gespeicherten Daten wesentlich kürzer ist gegenüber der Zugriffs­ zeit bei Speichern nach dem Stand der Technik.

Diese Aufgabe wird gemäß der Erfindung durch die im Kennzeichen des Hauptanspruches angegebenen Merkmale gelöst.

Bei dem Halbleiterspeicher nach der Erfindung wird kein festes Referenzpotential verwendet, sondern ein Referenzpotential, das erzeugt wird mittels einer Spalte von Referenzzellentran­ sistoren in Zusammenarbeit mit dem dazugehörenden Erreger­ transistor und dem dazugehörenden Entladetransistor, wobei die Referenzzellentransistoren parallel mit den in Reihen angeordneten Speicherzellentransistoren mit den Wortleitungen ein- und ausgeschaltet werden. Dabei ergibt sich ein vom Ein- und Ausschalten abhängiges variierendes Referenzpotential. Da das Referenzpotential bei jeder Reihenadreßumschaltung ansteigt und danach wieder auf seinen alten Wert zurückfällt, wird das Referenzpotential dem "langsam" abfallenden Potential einer Bitleitung für den Fall, daß die Bitleitung bis auf eine Spannung unterhalb des Referenzpotentials entladen werden muß (der Speicherzellentransistor ist leitend), entgegen gesteuert. Dabei ergibt sich eine schnellere Zugriffszeit der Speichermatrix.

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Insbesondere bei der Ausgestaltung nach dem Patentanspruch 3 ist es auf einfache Weise möglich, mit Hilfe der Erregertransistoren eine Spalte auszuwählen und somit eine Adressierung über wenige Anschlüsse innerhalb der Speicher­ matrix durchzuführen.

Eine Ausführungsform der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher be­ schrieben. Es zeigt

Fig. 1 ein Schaltbild eines Halbleiterspeichers nach der Erfindung, und

Fig. 2 eine graphische Darstellung von Wellen­ formen zur Erläuterung der Wirkung der Erfindung.

Fig. 1 zeigt einen Halbleiterspeicher nach der Erfindung. Der dargestellte Speicher ist über eine Maske programmierbar und ist vom nichtlöschbaren Typ. Die Speicher­ anordnung kann jedoch in andere Arten nichtflüchtiger Speicher, wie elektrisch programmierbare Speicher vom nichtlöschbaren oder vom löschbaren Typ, aufgenommen werden. In dieser Figur ist ein programmier­ bares Speicherelement, wie ein Transistor, innerhalb eines Kreises dargestellt, während ein nichtprogrammierbarer Transistor ohne einen solchen Kreis dargestellt ist.

Eine Anzahl von Spalten und Zeilen programmier­ barer Speicherzellentransistoren 10 sind in einer Speicher­ matrix 11 angeordnet. Spaltenleitungen oder Bit­ leitungen 12 erstrecken sich senkrecht zwischen den Spalten von Speicherzellentransistoren 10. Obgleich die An- oder Abwesenheit eines Speicherzellentransistors 10 an einem besonderen Speicherplatz vorher bestimmt werden kann, sind in der Figur alle Plätze der Speicherzellentransistoren ausgefüllt und angeschlossen. Es ist aber einleuchtend, daß während der Herstellung einige dieser Plätze maskiert werden können, derart, daß entweder ein Speicherzellen­ transistor 10 ausgeschlossen oder eine Verbindung mit dem Speicherzellentransistor unterbrochen wird.

Die Source-Elektroden der Speicherzellen­ transistoren 10 sind mit einer gemeinsamen Erdklemme V _ss gekoppelt, während die Drain-Elektroden mit den Bitleitungen 12 gekoppelt sind. Die Bitleitungen sind an einem Ende mit einer Speisespannungsquelle V _cc über Erregerbelastungstransistoren 14 gekoppelt, die von Spalten­ dekodierleitungen Y ₀ . . Y ₁₅ gesteuert werden, während diese Leitungen weiter am anderen Ende mit der gemeinsamen Erd­ klemme V _ss über Abschalttransistoren bzw. Entladetransistoren 15 gekoppelt sind, deren Gate-Elektroden mit der Speisespannungsquelle V _cc über einen Busleiter 13 verbunden sind. Jede Spalten­ dekodierleitung ist mit zwei Bitleitungen 12 gekoppelt.

Innerhalb der Speichermatrix selber ist in un­ mittelbarer Nähe des von den Speicherzellentransistoren eingenommenen Gebietes eine Spalte von Referenzzellen­ transistoren 16 samt einer Referenzbitleitung 18 angeordnet. Die Source-Elektroden der Referenzzellentransistoren 16 sind mit der gemeinsamen Erdklemme V _ss und die Drain- Elektroden sind mit der Referenzbitleitung 18 gekoppelt. Die Referenzbitleitung 18 ist an einem Ende mit der Speise­ spannungsquelle V _cc über einen Erregerbelastungstransistor 20 gekoppelt, dessen Gate mit der Speisespannungsquelle V _cc verbunden ist, während die letztere Leitung am anderen Ende weiter mit der gemeinsamen Erdklemme V _ss über einen Ab­ schalttransistor 22 gekoppelt ist, dessen Gate mit der Speisespannungsquelle V _cc über den Busleiter 13 verbunden ist.

Eine Anzahl von Wort- oder Zeilendekodier­ leitungen R ₀ . . . R ₁₂₇ erstreckt sich waagerecht entlang der Zeilen von Speicherzellentransistoren 10, wobei jede Zeile auch einen Referenzzellentransistor 16 enthält. Jede der Zeilendekodierleitungen ist mit allen Gate- Elektroden der in einer bestimmten Zeile liegenden Speicher­ zellentransistoren 10 und mit dem Gate des Referenzzellen­ transistors 16 in derselben Zeile gekoppelt.

Ein Differenzdetektionsverstärker 23 empfängt Differenzeingangssignale von den Bitleitungen 12 und der Referenzbitleitung 18. Das Eingangssignal der Referenz­ bitleitung 18 wird von den Gate-Elektroden zweier Referenz­ eingangstransistoren 24 a und 24 b empfangen. Die Eingangs­ signale jedes mit einer Spaltendekodierleitung zusammen­ wirkenden Paares von Bitleitungen werden von den Gate- Elektroden eines Paares von Haupteingangstransistoren, wie 26 a, 26 b für die zwei mit der Dekodierleitung Y ₀ gekoppelten Bitleitungen und 28 a, 28 b für die zwei mit der Dekodier­ leitung Y ₁₅ gekoppelten Bitleitungen, empfangen .

Die Drain-Elektroden der zwei Referenzeingangs­ transistoren 24 a, 24 b sind mit einem ersten gemeinsamen Drainknoten verbunden, der mit der Speisespannungsquelle V _cc über einen Verarmungs-Belastungstransistor 30 gekoppelt ist, dessen Gate mit seiner Source verbunden ist. Die Drain- Elektroden der Haupteingangstransistoren 26 a, 26 b, 28 a, 28 b sind ebenfalls mit einem zweiten gemeinsamen Drainknoten D verbunden, der mit der Speisespannungsquelle V _cc über einen anderen Verarmungs-Belastungstransistor 32 gekoppelt ist, dessen Gate mit seiner Source verbunden ist.

Die Source-Elektroden eines Referenzeingangs­ transistors 24 a und der entsprechenden Haupteingangs­ transistoren 26 a und 28 a sind gemeinsam mit einem ersten Sourceknoten S ₀ und über einen ersten Steuertransistor 34 mit der gemeinsamen Erdklemme V _ss verbunden. Die Source- Elektroden des anderen Referenzeingangstransistors 24 b und der anderen Haupteingangstransistoren 26 b, 28 b sind eben­ falls gemeinsam mit einem zweiten Sourceknoten S ₁ und über einen zweiten Steuertransistor 36 mit der gemeinsamen Erdklemme V _ss verbunden.

Die Steuertransistoren 34 und 36 können von Eingangsschaltspannungen V _{R 0} bzw. V _{R 1} gesteuert werden, deren Amplituden gleich der der Speisespannung V _cc sind. Die Spannungen V _{R 0} und V _{R 1} selektieren eine der zwei Bitleitungen 12, die mit jeder der Spaltendekodierleitungen Y ₀ . . . Y ₁₅ zusammenwirken. Obgleich für jede Spaltendekodier­ leitung Y ₀ . . . Y ₁₅ zwei Bitleitungen 12 dargestellt sind, ist der Grund dazu in erster Linie eine Raumeinsparung auf dem Kristallblock. Erwünschtenfalls kann für jede Bitleitung eine Spaltendekodierleitung vorhanden sein, wobei nur einer der Steuertransistoren 34 oder 36 erforder­ lich ist und der andere weggelassen werden kann.

In der in der vorliegenden Ausführungsform dar­ gestellten Speichereinheit sind 16 Spaltendekodierleitungen und zwei Speicherzellenspalten für jede Dekodierleitung für insgesamt 32 Spalten von Speicherzellen vorhanden. Weiter sind 128 Wortleitungen oder Zeilendekodierleitungen mit einer Zeile von Speicherzellen für jede Wortleitung vor­ handen, was eine Gesamtanzahl von 128 Zeilen von Speicher­ zellen ergibt. Die Gesamtanzahl von Speicherbits ist 128 × 32 oder 4096 Bits. Acht solcher Speichereinheiten können auf einer einzigen Scheibe derart kombiniert werden, daß z. B. ein 4 K × 8 (32 K)-Speicher erhalten wird.

Bei einer bestimmten Anordnung weist der Referenz­ zellentransistor 16 eine Größe etwa gleich der Hälfte der der Speicherzellentransistoren 10 auf, so daß der erstere Transistor einen zweimal größeren Widerstand als die letzteren Transistoren aufweist. Die Erregerbelastungs­ transistoren 14 und 20 weisen die gleiche Größe und einen niedrigeren Widerstand als die Speicherzellentransistoren 10 auf. Die Abschalttransistoren 15 weisen Widerstände gleich dem des Abschalttransistors 22 auf der Referenz­ bitleitung 18 auf. Nach einer Abwandlung kann der Referenz­ zellentransistor 16 die gleiche Größe wie der Speicher­ zellentransistor 10 aufweisen, während der Erreger­ belastungstransistor 14 einen Widerstand gleich der Hälfte des Widerstandes des Erregerbelastungstransistors 20 auf­ weisen kann. Nach einer anderen Abwandlung kann der Referenz­ zellentransistor 16 die gleiche Größe wie der Speicher­ zellentransistor 10 aufweisen, während die Erregerbelastungs­ transistoren 14 die gleiche Größe wie der Erregerbelastungs­ transistor 20 und die Abschalttransistoren 15 von dem Wider­ stand des Abschalttransistors 22 verschiedene Widerstände aufweisen können. Der Erregerbelastungstransistor 20 auf der Referenzleitung 18 ist mit seinem Gate (und seiner Drain) an die Speisespannungsquelle V _cc angeschlossen, während die Erregerbelastungstransistoren 14 auf den Hauptbitleitungen 12 von der betreffenden Spaltendekodierleitung Y ₀ . . . Y ₁₅ selektiert werden, deren Potential, wenn sie selektiert wird, auf der Speisespannung V _cc und, wenn sie nicht selektiert wird, auf Erdpotential V _ss liegt. Die Abschalttransistoren 15 liegen zur Entladung ihrer respektiven Bitleitungen auf Erdpotential, wenn diese Bitleitungen von dem selek­ tierten Zustand in den nichtselektierten Zustand übergehen.

Die relativen Widerstände der Erregerbelastungs­ transistoren 14 und der Abschalttransistoren 15 auf den Hauptbitleitungen 12 sind derart gewählt, daß das Potential an einer selektierten Bitleitung 12 bei einem einge­ schalteten Speicherzellentransistor 10 um 1 V niedriger ist als wenn dieser Transistor ausgeschaltet ist, wobei die entsprechende Zeilendekodierleitung R ₀ . . . R ₁₂₇ und die ent­ sprechende Spaltendekodierleitung Y ₀ . . . Y ₁₅ selektiert sind. Da der Referenzzellentransistor 16 eine Verstärkung gleich der Hälfte der der Speicherzellentransistoren 10 aufweist und auch von derselben Zeilendekodierleitung gesteuert wird, liegt das Referenzpotential typisch halbwegs zwischen den zwei Potentialpegeln der Bitleitung. Weiter wird der Widerstand des Erregerbelastungstransistors 14 verhältnis­ mäßig niedrig gewählt, so daß dieser Transistor schnell die Streukapazität auf einer Bitleitung 12 von Erd­ potential auf den endgültigen Wert aufladen kann, wenn die entsprechende Spaltendekodierleitung Y ₀ . . . Y ₁₅ selektiert wird.

Beim Betrieb sei angenommen, daß die Spalten­ dekodierleitung Y ₀, die Zeilendekodierleitung R ₂ und die Gate-Eingangsspannung V _{R 0} für den Steuertransistor 34 gewählt sind. Der Steuertransistor 34 wird leitend und bringt die Sourceleitung S ₀ auf etwa 1 V, wodurch ein Strom­ weg zu Erde für alle mit der Sourceleitung S ₀ verbundenen Transistoren erhalten wird; es handelt sich hier um die Referenzeingangstransistoren 24 a und z. B. die Haupteingangs­ transistoren 26 a und 28 a. (Die Referenzbitleitung 18 wird immer ausgewählt, weil sie mit den Gate-Elektroden der beiden Eingangstransistoren 24 a und 24 b verbunden ist.)

Die Bitleitung 12 a, die mit dem Gate des Haupteingangs­ transistors 26 a verbunden ist, wird ausgewählt. Infolge der Selektion dieser Bitleitung und der Selektion der Zeilendekodierleitung R ₂ wird der Speicherzellentransistor 10 a am Schnittpunkt dieser zwei Leitungen selektiert.

Das Potential der selektierten Bitleitung 12 a ist entweder höher oder niedriger als das Potential der Referenzbitleitung 18, abhängig davon, ob der selektierte Speicherzellentransistor 10 a aus- bzw. eingeschaltet ist. Dies wird durch die Spannungsteileranordnung des Erreger­ belastungstransistors 14 in Reihe mit dem Abschalttransistor 15 erhalten, die gegebenenfalls von dem Speicherzellen­ transistor 10 überbrückt wird. Die nichtselektierten Paare von Bitleitungen werden über die Abschalttransistoren 15 auf Erdpotential gehalten. So ergibt ein Differenz­ eingangssignal, das zwischen den Gate-Elektroden der Eingangstransistoren 24 a und 26 a angelegt wird, ein ver­ stärktes Differenzausgangssignal über den Drainknoten und D.

Da das absolute Potential der Bitleitungen nicht bedeutend ist, können die Erregerbelastungstransistoren 14 und 20 Hochleistungstransistoren für kurze Bitleitungs­ aufladezeilen sein. Die über der Referenzbitleitung 18 und der selektierten Bitleitung 12 aufgebaute Differenz­ spannung kann weiter so niedrig sein wie es die Empfindlich­ keit des Differenzverstärkers gestattet.

Fig. 2 zeigt einen Vergleich zwischen den Bit­ leitungsauflade- und -entladewellenformen für eine aus dem Stand der Technik bekannte Speicheranordnung und für einen Halbleiterspeicher nach der Erfindung. Für die bekannte Anordnung stellt die Kurve 40 die Aufladung einer Bitleitung von ihrem Null-(0)-Zustand auf ihren "Eins"-(1)- Zustand und die Kurve 42 die Entladung der Bitleitung von ihrem "Eins"-(1)-Zustand auf den "Null"-(0)-Zustand dar. Der Spannungsbezugspegel V _REF ist ein konstanter Pegel zwischen dem Null- und dem Eins-Pegel. Der Schnittpunkt 44 auf dem Bezugspegel V _REF stellt den Punkt dar, an dem die beiden Kurven 40 und 42 ihren Übergang oberhalb und unter­ halb des Bezugspegels V _REF erreicht haben. Der Übergangs­ punkt 44, der der Zeitpunkt ist, zu dem am frühesten der Differenzverstärker die Differenzspannung detektieren kann, tritt zum Zeitpunkt t ₂ nach dem Anfangszeitpunkt t ₀ auf.

Für den Halbleiterspeicher nach der Erfindung zeigt die Kurve 46 die Aufladung einer Bitleitung, die Kurve 48 die Entladung einer anderen Bitleitung und die Kurve 50 die Spannung an der Referenzbitleitung. Statt auf einem festen Bezugsspannungspegel zu liegen, ändert sich die Spannung an der Referenzbitleitung derart, daß sie immer nahezu halbwegs zwischen den zwei Spannungspegeln der Bitleitungen liegt. Da die Aufladezeit einer Bit­ leitung kürzer als die Entladezeit ist, steigt die Bezugs­ spannung zugleich mit der Aufladungskurve 46 an, bis der Übergangspunkt 52 erreicht wird, der der Punkt ist, an dem alle drei Kurven 56, 58, 50 sich schneiden. Dieser Über­ gangspunkt 52 tritt zum Zeitpunkt t ₁ auf, der ein Zeitpunkt ist, der eher als t ₂, der Übergangspunkt für die bekannte Anordnung, auftritt. Die Spannung an der Referenzbitleitung ändert sich, weil der Referenzzellentransistor 16 auf der Referenzbitleitung 18 von derselben Wortleitungsspannung gesteuert wird, die auch die Speicherzellentransistoren 10 auf der Bitleitung 12 steuert.

Aus dem Vergleich der beiden graphischen Dar­ stellungen der Fig. 2 geht hervor, daß der Halbleiter­ speicher nach der Erfindung einen schnelleren Zugriff auf den Speicher gestattet als mit der bekannten Anordnung erzielt werden kann. Zugriffszeiten von nur 100 bis 150 Nanosekunden können erreicht werden, während diese Zeiten für die bekannte Anordnung 200 bis 300 Nanosekunden betragen.

Obgleich in der dargestellten Ausführungsform ein 32 K-ROM beschrieben ist, ist es jedem Fachmann klar, daß die Erfindung auch bei Speichern mit anderen Dichten und Konfigurationen angewendet werden kann. Die Prinzipien der Erfindung können auch bei EPROM's und EEPROM's ange­ wandt werden.

Claims (5)

1. Halbleiterspeicher mit einer Speichermatrix aus in Zeilen und Spalten angeordneten Feldeffekt-Speicherzellentransistoren, einer Anzahl Bitleitungen, von denen je eine mit einer zugeordneten Spalte der Speicherzellentransistoren gekoppelt ist, einer Anzahl von Wortleitungen, von denen je eine mit den Gate-Elektroden einer zugeordneten Zeile von Speicherzellen­ transistoren gekoppelt ist, sowie Detektoren mit Differenzver­ stärkern, die zwischen einer Referenzleitung und jeweils einer der Bitleitungen eingeschaltet sind und deren Ausgangssignal vom leitenden Zustand eines Speicherzellentransistors an einer durch Selektion einer bestimmten Wortleitung und einer bestimmten Bitleitung bestimmten Adresse abhängt, dadurch gekennzeichnet, daß die Speichermatrix eine Spalte von Referenzzellentransistoren (16) aufweist, die parallel zu den Spalten der Speicherzellentransistoren (10) innerhalb desselben Gebietes der Speichermatrix wie die Speicherzellentransistoren liegt, wobei alle Referenzzellentransistoren an eine Referenz­ bitleitung (18) angeschlossen sind, die die Referenzleitung darstellt, und die Gate-Elektrode des in einer bestimmten Zeile liegenden Referenzzellentransistors (16) mit der zur Zeile gehörenden Wortleitung (R 0 bis R 127) gekoppelt ist, daß alle Bitleitungen (12) und die Referenzbitleitung (18) über je einen Erregertransistor (14, 20) mit dem einen Pol einer Betriebsspannung und über je einen Entladetransistor (15, 22) mit dem anderen Pol der Betriebsspannung gekoppelt sind und daß die Erregertransistoren (14, 20) und die Entladetransistoren (15, 22) sowie die Speicherzellentransistoren (10) und die Referenzzellen­ transistoren (16) in der Größe und in dem Widerstand im einge­ schalteten Zustand derart aufeinander bezogen sind, daß bei ein­ geschalteten Erregertransistoren (14, 20) einer Bitleitung (12) und der Referenzbitleitung (18) und bei eingeschalteten Ent­ ladetransistoren (15, 22) die Bitleitung (12) bei einem nichtleitenden Speicherzellentransistor (10 ) an der selektierten Speicherzellenadresse einen Spannungswert über der Spannung der Referenzbitleitung (18) und bei einem leitenden Speicher­ zellentransistor (10) an der selektierten Speicheradresse einen Spannungswert unterhalb der Spannung der Referenzbit­ leitung (18) annimmt.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Referenzzellentransistoren (16), die Speicherzellentransistoren (10), die Erregertransistoren (14, 20) und die Entladetransistoren (15, 22) derart aufeinander bezogen sind, daß das Potential der Referenzbitleitung (18) nahezu in der Mitte zwischen einem ersten und einem zweiten Spannungswert liegt, den die selektierte Bitleitung (12) bei einem nichtleitenden bzw. einem leitenden Speicherzellentran­ sistor (10) annimmt.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Spaltendekodier­ leitungen (Y 0, . . . Y 15 ) vorgesehen sind, die je mit wenigstens einer Gateelektrode der Erregertransistoren (14), die mit den Bitleitungen (12) in Reihe geschaltet sind, verbunden sind.

4. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Erregertransistoren (14, 20) untereinander nahezu gleiche Leitungswiderstandswerte auf­ weisen, die größer als die der Speicherzellentransistoren ( 10) sind.

5. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Gateelektroden der Entlade­ transistoren (15, 22) zusammengeschaltet und mit dem einen Pol der Betriebsspannung verbunden sind.