DE3230064A1 - Anordnung zum synchronen demultiplexen eines zeitmultiplexsignals - Google Patents

Anordnung zum synchronen demultiplexen eines zeitmultiplexsignals

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DE3230064A1
DE3230064A1 DE19823230064 DE3230064A DE3230064A1 DE 3230064 A1 DE3230064 A1 DE 3230064A1 DE 19823230064 DE19823230064 DE 19823230064 DE 3230064 A DE3230064 A DE 3230064A DE 3230064 A1 DE3230064 A1 DE 3230064A1
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Heinrich Ing.(grad.) 8033 Planegg Fladerer
Johann Ing.(grad.) 8000 München Magerl
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal

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  • Signal Processing (AREA)
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Description

AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA <» η ι g λ q np
Anordnung zum synchronen Demultiplexen eines Zeitmultiplexsignals
Die Erfindung bezieht sich auf eine Anordnung zum Mtweisen synchronen Demultiplexen eines Zeitmultiplexsignals in einem blockweise auftretenden Rahmenkennungswort.
Derartige Anordnungen sind aus der Zeitschrift "Telcom-Report", 2 (1979) Beiheft Digital-Übertragungstechnik, Seite 59 bis 64 für eine Bitrate bis 139 Mbit/s bekannt.
Die Serien-ParallelWandlung erfolgte bisher mittels Schieberegister derart, daß die Daten nacheinander in das Register eingeschrieben und parallel zu Zeitpunkten ausgelesen wurden, die ein ganzes Vielfaches des Eingabetaktes sind. Ein praktisch einsetzbarer Demultiplexer ist in der DE-PS 28 56 565 beschrieben. Da die Datenerkennungszeit (set-up- and hold-time) der verwendeten Speicherelemente ausreichend klein gegen die Bitlänge des zu verteilenden seriellen Zeitmultiplexsignals sein muß, sind bei einer Bitfolge von beispielsweise 565 Mbit/s sehr schnelle Flipflops mit entsprechend hoher Verlustleistung erforderlich.
Die Synchronisierung wurde, wie aus der genannten Zeitschrift entnehmbar ist, am Eingang des Demultiplexers vorgenommen. Bei einer Bitfolge des Zeitmultiplexsignals
^ von 565 Mbit/s ergeben sich aber geschwindigkeitsbedingte Schwierigkeiten.
Wke 1 Korn / 10.08.1982
Aufgabe der Erfindung ist es, einen synchronen Demultiplexer anzugeben, der für hohe Bitfolge geeignet ist und die CCITT-Empfehlung nach dem Gelbbuch, Vol. III, Seiten 219 bis 220 (Fascicle III.3, Rec.G 922, Abschnitt 3.A-) erfüllt. Weiter soll ein möglichst großer Teil der Anordnung in einer integrierten Schaltung (Gate-Array) in ECL-Technologie (Emitter-Coupled-Logic) realisierbar sein.
Nach der genannten CCITT-Empfehlung darf die Kanalzuordnung erst dann geändert werden, wenn das Rahmenkennungswort viermal hintereinander nicht erkannt worden ist.
Ausgehend von einer Anordnung der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß eingangsseitig eine Kettenschaltung aus n-1 Leitungselementen mit einer Signallaufzeit einer Bitlänge des Zeitmultiplexsignals vorgesehen ist, daß im anschließenden Übertragungsweg ein erster Speicher mit η D-Flipflops, deren Eingang entweder mit dem Eingang der Kettenschaltung oder mit dem Ausgang jeweils eines Leitungselementes verbunden ist, ein zweiter Speicher, ein dritter Speicher, ein mit dem zweiten Speicher und dem dritten Speicher verbundener Kanalverteiler und ein vierter Speicher vorgesehen sind, daß im Steuerweg zwischen dem zweiten Speicher und dem Karialverteiler ein Decodierer, ein fünfter Speicher, ein sechster Speicher und ein Codierer vorgesehen sind und daß hinter dem fünften und sechsten Speicher eine Verknüpfungsanordnung mit nachgeschaltetem Rahmenzähler vorgesehen sind, der den sechsten Speicher und die Verknüpfungsanordnung steuert.
Ausgestaltungen der erfindungsgemäßen Anordnung sind den Unteransprüchen zu entnehmen.
Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert.
Figur 1 zeigt einen erfindungsgemäßen synchronen Demultiplexer,
Figur 2 zeigt detailliert den Demultiplexer mit Serienparallelwandler und erstem Speicher,
Figur 3 zeigt detailliert die weiter im Übertragungsweg liegenden Teile der Anordnung,
Figur 4 zeigt detailliert die im Steuerweg der Kanalverteilung liegenden. Teile der Anordnung,
Figur 5 zeigt den Rahmenzähler und
Figur 6 zeigt einen Pulsplan zur Erläuterung der Wirkungsweise der Synchronisation.
Figur 1 zeigt ein Ausführungsbeispiel des erfindungsgemäßen synchronen Demultiplexer. Die Anordnung enthält einen Eingang 1, einen Demultiplexer 2 mit erstem Speicher 39, weitere Speicher 7, 8, 10, 16 und 17, einen Kanalverteiler.9, Ausgänge 11 bis 14, einen Decodierer 15, einen Codierer 18, eine Verknüpfungsanordnung 21, einen Rahmenzähler 23 und eine Taktversorgung 27 mit einem Eingang 30.
Die Wirkungsweise der Anordnung nach Figur 1 wird zusammen mit den Detailanordnungen nach den Figuren 2 bis 5 und dem Pulsplan nach Figur 6 erläutert.
Figur 2 enthält eine Kettenschaltung 31 aus Leitungselementen 32 bis 34, einen Abschlußwiderstand 35 mit dem r> Wert des Wellenwiderstandes der Kettenschaltung 31, einen ersten Speicher 39 mit D-Flipflops 40 bis 43 mit Ausgängen 3 bis 6 sowie einen gemeinsamen Takteingang Außerdem ist dem Eingang 1 eine Entscheiderstufe 45 mit Eingang 44 vorgeschaltet.
_ ι/- ίο. VPA 82 P 1 6 4 9 OE
Figur 3 zeigt den anschließenden Übertragungsweg zwischen den Eingängen 3 bis 6 und den Ausgängen 11 bis mit den Speichern 7, 8 und 10 und mit dem Kanalverteiler 9. Mit Bezugszeichen, die aus zwei durch einen Punkt verbundenen Ziffern bestehen, sind D-Flipflops bezeichnet. Die erste Ziffer bezeichnet den Kanal, die zweite Ziffer die Position des D-Flipflops in Übertragungsrichtung. Mit 31 bis 34 sind Multiplexer bezeichnet, die Steuereingänge 19 und 20 aufweisen.
10
Figur 4 zeigt detailliert den Decodierer 15, die Speicher 16 und 17 und die Verknüpfungsanordnung 21 sowie den Codierer 18,
Der Decodierer 15 besteht aus vier UND-Gattern 34 bis 38, deren Eingänge mit Q- oder Q-Ausgängen von D-Flipflops nach Figur 3 entsprechend der Bezeichnung verbunden sind. Ein Querstrich über der D-Flipflop-Bezeichnung bedeutet eine Abnahme am invertierten Ausgang Ü.
Die Speicher 16 und 17 bestehen jeweils aus vier D-Flipflops (39 bis 42; 43 bis 46). Die Takteingänge der D-Flipflops (39 bis 42) im Speicher 16 sind mit einem Taktanschluß 28, die Takteingänge der D-Flipflops (43 bis 46) im Speicher 17 sind mit dem Ausgang eines UND-Gatters 47 verbunden. Ein Eingang dieses UND-Gatters ist mit dem Takteingang 28 und der andere Eingang ist mit dem Steuersignaleingang 24 verbunden.
Die Verknüpfungsanordnung 21 enthält ODER-Gatter 48 bis 51 und 56, UND-Gatter 52 bis 55 und einen Ausgang 22.
^. Die Figur 5 zeigt den Rahmenzähler 23 mit einer Ansteueranordnung 57, einem Schieberegister 58, einer Setzimpulsanordnung 59 und einer Überwachungsanordnung 60.
Die Ansteueranordnung 57 enthält ein RS-Flipflop 61, ein ODER-Gatter 62, einen Inverter 63, ein D-Flipflop 64, ein UND-Gatter 65 und ein UND-Gatter 66 mit invertierenden Eingängen. Die Setzimpulsanordnung 59 besteht aus einem D-Flipflop 67 und einem UND-Gatter 68. Das Schieberegister 58 enthält vier D-Flipflops 69 bis 72. Die Überwachungsanordnung 60 besteht aus einem NOR-Gatter 73, einem UND-Gatter 74 und einem RS-Flipflop 75.
Wird an den Eingang 44 in Figur 2 ein AMI-codiertes (Alternate-Mark- Inversion) Zeitmultiplexsignal angelegt, so wird dieses in der Entscheiderstufe 45 in ein binäres Zeitmultiplexsignal umgesetzt. Dieses läuft über den Eingang 1 in den Figuren 1 und 2 in den Demultiplexer Wie Figur 2 zeigt, läuft das Zeitmultiplexsignal dort in die Kettenschaltung 31. Die einzelnen Leitungselemente 32 bis 34 weisen eine Signallaufzeit auf, die einer Bitlänge des Zeitmultiplexsignals am Eingang 1 entspricht. Beispielsweise bei einer Bitfolge von 565 Mbit/s sind Leitungselemente in Form von Kabeln etwa 40 cm lang. Streifenleitungen auf einem Träger mit hohem Verkürzungsfaktor können eine erheblich geringere Länge aufweisen.
An den Eingang 28 wird der durch vier geteilte Takt T des Zeitmultiplexsignals am Eingang 1 angelegt. Mit die-
T
sem Takt -r übernehmen die vier D-Flipflops 40 bis 43 die Signale an den Außenanschlüssen 1 und 38 sowie an den Abgriffen 36 und 37 der Kettenschaltung 31 und geben sie an die Ausgänge 3 bis 6 weiter.
Figur 3 zeigt den weiteren Übertragungsweg. Der Spei- * eher 7 enthält im ersten Kanal vier D-Flipflops 1.1 bis 1.4, im zweiten Kanal vier D-Flipflops 2.1 bis 2.4, im dritten Kanal vier D-Flipflops 3.1 bis 3.4 und im vierten Kanal drei D-Flipflops 4.1 bis 4.3. Zur Vereinfachung des Speichers 5 wurden viele platzsparende D-Flip-
flops ohne invertierenden Ausgang Q verwendet. Damit ein einfacher Decodierer 15 verwendet werden kann, werden die Daten nach den D-Flipflops 1.3, 2.2, 3.2 und 4.2 invertiert weitergeschoben. Somit benötigen lediglieh diese D-Flipflops und das D-Flipflop 2.3 für die Decodierung einen invertierenden Ausgang ü neben dem nicht invertierenden Ausgang Q. In den fünfzehn D-Flipflops des Speichers 7 kann ein zwölfstelliges Rahmenkennungswort 111110100000 in vier benachbarten überlappenden Positionen auftreten. Bei der ersten Position ist es beispielsweise in den D-Flipflops 3.4, 2.4, 1.4, 4.3, 3.3, 2.3, 1.3, 4.2,3.2, 2.2, 1.2 und 4.1 in der Reihenfolge des Rahmenkennungswortes enthalten; in der zweiten Position liegt es zwischen den D-Flipflops 2.4 und 3.1, in der dritten Position zwischen den D-Flipflops 1.4 und 2.1 und in der vierten Position zwischen den D-Flipflops 4.3 und 1.1.
Die Ausgänge der D-Flipflops im Speicher 7 sind durch im Übertragungsweg nachfolgende D-Flipflops und die angeschlossenen UND-Gatter 35 bis 38 des Decodierers 15 in Figur 4 belastet. Eine zu große Belastung führt bei 140 Mbit/s oder 565 Mbit/s Übertragungsgeschwindigkeit zu unzulässigen Betriebsverhältnissen, die einen Funktionsausfall bewirken. Deshalb werden vor der Kanalverteilung die vier abgeleiteten Zeitmultiplexsignale um einen Schritt weitergeschoben, was mittels des zweiten Speichers 8 möglich ist.
Der Kanalverteiler 9 wird jetzt nur noch an die weniger belasteten D-Flipflops 1.4, 2.4, 3.4, 1.5, 2.5, 3.5 und 4.4 angeschlossen.
Im Kanalverteiler 9 erfassen je nach dem an den Steuereingängen 26 und 27 anliegenden Codewort die vier Multiplexer 31 bis 34 die synchrone der vier Positionen und schalten diese über den Speicher 10 auf die Ausgänge 11 ·
bis 14 durch. Die Zwischenspeicherung ist wegen der hohen Bitrate notwendig. Die D-Flipflops 1.6, 2.6, 3.6 und 4.5 geben die Datensignale - bedingt durch den Aufbau des Speichers 7 - invertiert ab. 5
Im Decodierer 15 nach Figur 4 erfaßt eines der UND-Gatter 35 bis 38 das Rahmenkennungswort und gibt ein Signal an ein nachgeschaltetes D-Flipflop im Speicher 16 ab. Dieses wird über das nachgeschaltete D-Flipflop im Speieher 17 an den Codierer 18 und die Verknüpfungsanordnung 21 dann weitergegeben, wenn am Eingang 24 ein Steuersignal S vom Rahmenzähler 23 anliegt. Dies ist der Fall, wenn die Anordnung nicht synchron arbeitet und im D-Flipflop 69 im Schieberegister 58 die Information "kein Rahmenkennungswort erkannt" gespeichert ist. Der Codierer 18 setzt die ihm angebotenen Signale in einen Code K1, K2 für die Steuerung des Kanalverteilers 9 um.
Im nichtsynchronen Zustand schaltet die Verknüpfungsan-Ordnung 21 alle Eingänge des Speichers 17 auf ihren Ausgang 22 durch. Beim ersten erkannten Rahmenkennungswort wird das entsprechende Ausgangssignal des Speichers im nachfolgenden D-Flipflop des Speichers 17 gespeichert und zum Ausgang 22 weitergeleitet über den es in den Rahmenzähler 22 gelangt. Das Steuersignal S erhält jetzt den logischen Zustand "0", wodurch die Taktversorgung des Speichers 17 abgeschaltet wird und nur noch über den durchgeschalteten Kanal Impulse zum Ausgang 22 gelangen können. Der synchrone Zustand ist bei drei erkannten Rahmenkennungswörtern erreicht. Dies ändert sich erst dann, wenn das Steuersignal S den logischen Zustand "1" annimmt und alle ODER-Gatter 48 bis 51 durch-
■'* schaltet.
Die Ausgangsimpulse der Verknüpfungsanordnung 21, die "Rahmenkennungswort erkannt" bedeuten, werden über den Anschluß 22 (siehe Figur 5) in das Schieberegister 58
des Rahmenzählers 22 eingespeist. Dieses Schieberegister 58 wird mit den Ausgangsimpulsen der Ansteueranordnung 57 getaktet.
Das RS-Flipflop 61 wird mit dem Setzimpuls SI der Setzimpulsanordnung 59 gesetzt. Zurückgesetzt wird es, wenn die Anordnung nicht synchron ist und das D-Flipflop 69 die Information "kein Rahmenkennungswort erkannt" gespeichert hat, wobei die Verknüpfung über das UND-Gatter 66 erfolgt. Die Freigabesignale für den Takt des Schieberegisters 58, also entweder das Ausgangssignal des RS-Flipflops 61 oder der Rahmentakt RT aus der Taktversorgung 27 werden mit dem ODER-Gatter 62 verknüpft und zum D-Flipflop 64 weitergeleitet, das über
den Inverter 63 getaktet wird. Das Ausgangssignal dieses D-Flipflops 64 gibt über das UND-Gatter 65 den Takt ^ für das Schieberegister 58.
T
Der Takt χ liegt demnach ständig am Schieberegister 58', wenn die Anordnung nicht synchron ist und im D-Flipflop 69 die Information "kein Rahmenkennungswort erkannt" ge-
T
speichert ist. Ein Taktimpuls -r liegt pro Rahmen an, wenn die Anordnung synchron ist oder das D-Flipflop 69 die Information "Rahmenkennungswort erkannt" gespeichert hat.
In der Überwachungsanordnung 60 speichert das RS-Flipflop 75, ob die Anordnung synchron oder nichtsynchron ist. Synchron ist sie dann, wenn drei Rahmenkennungs-Wörter hintereinander richtig erkannt wurden. Dies ist dann der Fall, wenn das UND-Gatter 74 ein Signal abgibt. Werden hintereinander vier Rahmenkennungsworter nicht
^ erkannt, so gibt das■NOR-Gatter 73 ein Signal ab und setzt das RS-Flipflop 75 zurück, die Anordnung ist nicht synchron.
Beim ersten erkannten Rahmenkennungswort wechselt am D-Flipflop 69 das Signal vom logischen Zustand "O" zum logischen Zustand "1". Ein Bit später wechselt der Q-Ausgang des D-Flipflops 67 in der Setzimpulsanordnung 59 vom logischen Zustand "1" in den logischen Zustand "0". Durch die Verknüpfung dieser beiden Signale mit dem UND-Gatter 68 steht der Setzimpuls 57 für die Taktversorgung 27 mit einer Breite von einem Bit zur Verfügung.
Der Pulsplan nach Figur 6 zeigt wesentliche Funktionsabläufe.
a) ist der logische Zustand am Eingang des D-Flipflops 40,
b) ist der logische Zustand am Ausgang des D-Flipflops 40,
c) ist der logische Zustand am Eingang des D-Flipflops 41, d) ist der logische Zustand am Ausgang des D-Flipflops 41 und
e) ist der logische Zustand am Ausgang 22 des ODER-Gatters 56 und somit der Verknüpfungsanordnung 21;
f) ist weiterhin der logische Zustand am Ausgang des D-Flipflops 69 im Schieberegister 58,
g) ist der logische Zustand am Ausgang des RS-Flipflops 75 in der Überwachungsanordnung 60 und
h) ist der logische Zustand am Ausgang des D-Flipflops 64
in der Ansteueranordnung 57.
25
Es bedeuten
A) erstes erkanntes Rahmenkennungswort,
B) zweites erkanntes Rahmenkennungswort,
C) drittes erkanntes Rahmenkennungswort,
D) erstes nichterkanntes Rahmenkennungswort,
E) zweites nichterkanntes Rahmenkennungswort,
F) drittes nichterkanntes Rahmenkennungswort, •η G) viertes nichterkanntes Rahmenkennungswort,
H) erstes erneut erkanntes Rahmenkennungswort und I) zweites jetzt nicht erkanntes Rahmenkennungswort.
Im Zeitraum bis ti wird gesucht. Im Zeitraum zwischen ti und t2 wird aufsynchronisiert, d.h. es wird viermal hintereinander ein Rahmenkennungswort gefunden. Bis zum Zeitpunkt t2 ist die Anordnung nicht synchron. Im Zeitraum zwischen t2 und t4 ist die Anordnung synchron. Im Zeitraum zwischen tj5 und t4 wird absynchronisiert, d.h. es wurde viermal hintereinander kein Rahmenkennungswort gefunden. Ab dem Zeitpunkt t4 ist die Anordnung wieder nichtsynchron. Im Zeitraum von t4 bis t5 wird gesucht, im Zeitraum von t5 bis t6 wird aufsynchronisiert und ab dem Zeitpunkt t6 wird wieder gesucht.
*) bedeutet, daß das erste Bit des Rahmenkennungswortes im dritten Kanal des Speichers 7 liegt; **) bedeuten, daß das erste Bit des Rahmenkennungswortes im zweiten Kanal des Speichers 7 liegt. Die Rahmenlänge ist in der Darstellung stark verkürzt; die Gatterlaufzeiten wurden zur besseren Übersicht nicht berücksichtigt.
Aus dem Takt T des eingangsseitigen Zeitmultiplexsignals kann mittels eines Verstärkers, eines Phasenschiebers
und eines Frequenzteilers 4:1 der Takt 7- gewonnen werden.
25
14 Patentansprüche
6 Figuren

Claims (14)

  1. Patentansprüche
    /1.Anordnung zum bitweisen synchronen Demultiplexen eines Zeitmultiplexsignals mit einem blockweise auftretenden Rahmenkennungswort,
    dadurch gekennzeichnet, daß eingangsseitig eine Kettenschaltung (31) aus n-1 Leitungselementen (32 bis 34) mit einer Signallaufzeit einer Bitlänge des Zeitmultiplexsignals vorgesehen ist, daß im anschließenden Übertragungsweg ein erster Speicher (39) mit η D-Flipflops (40 bis 43), deren Eingang entweder mit dem Eingang (1) der Kettenschaltung (31) oder mit dem Ausgang (36 bis 38) jeweils eines Leitungselementes (32 bis 34) verbunden ist, ein zweiter Spei- eher (7), ein dritter Speicher (8), ein mit dem zweiten Speicher (7) und dem dritten Speicher (8) verbundener Kanalverteiler (9) und ein vierter Speicher (10) vorgesehen sind,
    daß im Steuerweg zwischen dem zweiten Speicher (7) und dem Kanalverteiler (9) ein Decodierer (15), ein fünfter Speicher (16) ein sechster Speicher (17) und ein Codierer (18) vorgesehen sind und
    daß hinter dem fünften (16) und sechsten (17) Speicher eine Verknüpfungsanordnung (21) mit nachgeschaltetem Rahmenzähler (23) vorgesehen sind, der den sechsten Speicher (17) und die Verknüpfungsanordnung (21) steuert (Figur 1).
  2. 2. Anordnung nach Anspruch 1,
    dadurch gekennzeichnet, daß Leitungselemente (32 bis 34) mit einem Wellenwiderstand von 5OA, 60fLoder 75X1 vorgesehen sind.
  3. 3. Anordnung nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, daß als Leitungselemente (32 bis 34) Kabelstücke vorgesehen sind (Figur 2).
  4. 4. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
    daß als Leitungselemente (32 bis 34) Streifenleitungen vorgesehen sind.
    5
  5. 5. Anordnung nach Anspruch 4,
    dadurch gekennzeichnet,
    daß Streifenleitungen auf einem Träger mit einem Verkürzungsfaktor von 3 bis 5 vorgesehen sind. 10
  6. 6. Anordnung nach einem der Ansprüche 1 bis 5 für vier abgehende Kanäle zur Synchronisierung auf ein zwölfstelliges blockweises Rahmenkennungswort, dadurch gekennzeichnet, daß im zweiten Speicher (7) im ersten Kanal vier D-Flipflops (1.1 bis 1.4), im zweiten Kanal vier D-Flipflops (2.1 bis 2.4), im dritten Kanal vier D-Flipflpps (3.1 bis 3.4) sowie im vierten Kanal drei D-Flipflops (4.1 bis 4.3) in Kette geschaltet sind, wobei im ersten Kanal beim dritten D-Flipflop (1.3) und im zweiten, dritten und vierten Kanal beim zweiten D-Flipflop (2.2, 3.2, 4.2) der (3-Ausgang verwendet wird, während bei den restlichen D-Flipflops der Q-Ausgang angeschlossen ist (Figur 3).
  7. 7. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß im dritten (8) und vierten (10) Speicher nur D-Flipflops (1.5, 2.5, 3.5, 4.5; 1.6, 2.6, 3.6, 4.6) mit lediglich einem Q-Ausgang vorgesehen sind und daß die Takteingänge (C) aller dieser D-Flipflops miteinander verbunden sind (Figur 3).
    .^
  8. 8. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß im Kanalverteiler (9) vier Multiplexer (31 bis 34) mit je zwei Eingängen (19, 20) für ein Steuercodewort (K1, K2) vorgesehen sind,
    daß beim ersten Multiplexer (31) der erste Eingang mit dem Q-Ausgang des D-Flipflops (3.5) im dritten Kanal, der zweite Eingang mit dem Q-Ausgang des D-Flipflops · (2.5) im zweiten Kanal, der dritte Eingang mit dem Ausgang des D-Flipflops (1.5) im ersten Kanal und der vierte Eingang mit dem Q-Ausgang des D-Flipflops (4.4) im vierten Kanal des dritten Speichers (8) verbunden ist, daß beim zweiten Multiplexer (32) der erste Eingang mit dem Q-Ausgang des D-Flipflops (2.5) im zweiten Kanal, der zweite Eingang mit dem Q-Ausgang des D-Flipflops (1.5) im ersten Kanal und der dritte Eingang mit dem Ausgang des D-Flipflops (4.4) im vierten Kanal des dritten Speichers (8) und der vierte Eingang mit dem Q-Ausgang des letzten D-Flipflops (2.4) im zweiten Kanal des zweiten Speichers (7) verbunden ist, daß beim dritten Multiplexer (33) der erste Eingang mit dem Q-Ausgang des D-Flipflops (1.5) im ersten Kanal und der zweite Eingang mit dem Q-Ausgang des D-Flipflops (4.4) im vierten Kanal des dritten Speichers (8) und der dritte Eingang mit dem Q-Ausgang des letzten D-Flipflops (3.4) im dritten Kanal und der vierte Eingang mit dem Q-Ausgang des letzten D-Flipflops (2.4) im zweiten Kanal des zweiten Speichers (7) verbunden ist und daß beim vierten Multiplexer (34) der erste Eingang mit dem Q-Ausgang des D-Flipflops (4.4) im vierten Kanal des dritten Speichers (8), der zweite Eingang mit dem Ausgang des ersten D-Flipflops (3.4) im dritten Kanal, der dritte Eingang mit dem Q-Ausgang des letzten D-Flipflops (2.4) im zweiten Kanal und der vierte Eingang mit dem Q-Ausgang des letzten D-Flipflops (1.4) im ersten Kanal des zweiten Speichers (7) verbunden ist (Figur 3).
    ■^
  9. 9. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß im Decodierer (15) vier UND-Gatter (35 bis 38) mit invertierenden Eingängen vorgesehen sind,
    daß die Eingänge des ersten UND-Gatters (35) mit den Ausgängen des zweiten (1.2), des dritten (1.3) und des vierten (1.4) D-Flipflops im ersten Kanal und mit den Ausgängen des ersten (2.1, 3.1, 4.1), des zweiten (2.2, 3.2, 4.2) und des dritten (2.3, 3.3, 4.3) D-Flipflops im zweiten, dritten und vierten Kanal des zweiten Speichers (7) verbunden sind, wobei beim dritten D-Flipflop (1.3) im ersten Kanal und beim zweiten D-Flipflop (3.2) im dritten Kanal der S-Ausgang und bei den restlichen D-Flipflops der Q-Ausgang benutzt wird, daß die Eingänge des zweiten UND-Gatters (36) mit den Ausgängen des zweiten (1.2, 2.2) des dritten (1.3, 2.3) und des vierten (1.4, 2.4) des zweiten und dritten Kanals und mit den Ausgängen des ersten (3.1, 4.1), zweiten (3.2, 4.2) und dritten (3.3, 4.3) D-Flipflops im dritten und vierten Kanal verbunden sind, wobei beim zweiten D-Flipflop (4.2) im vierten Kanal der S-Ausgang und bei den restlichen D-Flipflops der Q-Ausgang benützt wird,
    daß die Eingänge des dritten UND-Gatters (37) mit den Ausgängen des zweiten (1.2, 2.2, 3.2), dritten (1.3, 2.3, 3.3) und vierten (1.4, 2.4, 3.4) D-Flipflops im ersten, zweiten und dritten Kanal und mit den Ausgängen des ersten (4.1), zweiten (4.2) und dritten (4.3) D-Flipflops im vierten Kanal des zweiten Speichers (7) verbunden sind, wobei beim dritten D-Flipflop (1.3, 2.3) im ersten und zweiten Kanal der Q-Ausgang und bei den restlichen D-Flipflops der Q-Ausgang benutzt wird und daß die Eingänge des vierten UND-Gatters (38) mit den Ausgängen des ersten (1.1, 2.1, 3.1, 4.1), zweiten (1.2, 2.2, 3.2, 4.2) und dritten (1.3, 2.3, 3.3, 4.3) D-Flipflops im ersten, zweiten, dritten und vierten
    ^ Kanal des zweiten Speichers (7) verbunden sind,"wobei beim dritten D-Flipflop (1.3) im ersten Kanal und beim zweiten D-Flipflop (4.2) im vierten Kanal der Q-Ausgang und bei den restlichen D-Flipflops im Q-Ausgang benötigt wird (Figur 4).
    £' VPA 82 P 1 6 49OE
  10. 10. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß im fünften Speicher (16) nach jedem der vier Ausgänge des Decodierers (15) ein D-Flipflop (39 bis 42) mit einem Q-Ausgang vorgesehen ist und daß die Takteingänge (C) aller D-Flipflops (39 bis 42) miteinander verbunden sind (Figur 4).
  11. 11. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß im sechsten Speicher (17) nach jedem Ausgang des fünften Speichers (16) ein D-Flipflop (43 bis 46) mit einem Q-Ausgang vorgesehen ist und daß ein fünftes UND-Gatter (47) vorgesehen ist, dessen erster Eingang als Takteingang (28) und dessen zweiter Eingang (24) als Steuersignalseingang dient und dessen Ausgang mit den Takteingängen (C) aller D-Flipflops (43 bis 46) verbunden ist (Figur 4).
  12. 12. Anordnung nach Anspruch 6,
    dadurch gekennzeichnet, daß in der Verknüpfungsanordnung (21) ODER-Gatter (48 bis 51), deren einer Eingang jeweils mit dem Q-Ausgang eines D-Flipflops (43 bis 46) im sechsten Speicher (17) und deren anderer Eingang jeweils mit dem Steuersignaleingang (24) verbunden sind, sechste UND-Gatter (52 bis 55), deren Eingang mit dem Ausgang jeweils eines der ODER-Gatter (48 bis 51) und deren anderer Eingang jeweils mit dem D-Eingang des vorgeschalteten D-Flipflops (43 bis 46) im sechsten Speicher (17) verbunden ist,und ein weiteres ODER-Gatter (56) vorgesehen ist, dessen Eingänge jeweils mit einem Ausgang der UND-Gatter (52
    "^ bis 55) verbunden sind (Figur 4).
  13. 13. Anordnung nach Anspruch 6,
    ■ dadurch gekennzeichnet,
    daß in dem Rahmenzähler (22) ein Schieberegister (58), dessen Eingang mit dem Ausgang (22) der Verknüpfungsanordnung (21) verbunden ist und eine der Kanalzahl im Übertragungsweg entsprechende Anzahl von D-Flipflops (68 bis 71) mit Q-Ausgang aufweist, eine Ansteueranordnung (57) für das Schieberegister (58), eine Setzimpulsanordnung (59) für eine Taktversorgung (27) und eine Überwachungsanordnung (60) vorgesehen sind (Figur 5).
  14. 14. Anordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Anwendung bei der Verarbeitung eines Zeitmultiplexsignals einer Bitfolge von 565 Mbit/s.
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