DE3237539A1 - Mikroelektronisches schattenmaskierverfahren zur verminderung des punchthrough - Google Patents

Mikroelektronisches schattenmaskierverfahren zur verminderung des punchthrough

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Roy Lynwood 92683 Westminster Calif. Maddox
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Description

T 5257
Mikroelektronisches Schattenmaskierverfahren zur Verminderung des Punchthrough
Die Erfindung bezieht sich auf Schattenmaskenverfahren bei der mikroelektronischen Fabrikation, insbesondere im Zusammenhang mit Silizium-auf-3aphir-(S0S)-Verfahren.
Die Herstellung von integrierten Schaltungen, wie beispielsweise Metalloxidhalbleiter-(MOS)-Schaltungen unter Verwendung einer Maske und photolithographischen Verfahren ist bekannt. Eines dieser Verfahren, welches als das selbstausrichtende Gateverfahren bekannt ist, verwendet ein Gateleitermuster zur Abschirmung der Kanalzone der Vorrichtung gegenüber der N+- oder P+-Ionenimplantation während der Ausbildung der Quelle und der Drains der Vorrichtung. In solchen Verfahren schirmt die "gesarate Abmessung des Gates, L, die Kanalzone ab, die eine Fläche L mal W besitzt (wobei W innerhalb der Kanalzone liegt), und zwar gegenüber der N+- oder P+-Ionenimplantation infolge der Dicke des Gateleiters.
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Die Source- und Drain-Zonen der gemäß einem solchen selbstausrichtenden Gateverfahren hergestellten Vorrichtung werden nicht in merklicher Weise durch das Gate überlappt, und daher wird die Miller-Kapazität der Vorrichtung minimiert.
Obwohl ein solches Verfahren für zahlreiche übliche kommerzielle Produkte ausreichend ist, überlappen sich in einem gewissen Ausmaß, abhängig von der Dotierkonzentrationsverteilung der Kanalzone der Vorrichtung,die Verarmungslagen in den Source- und Drain-Zonen, wenn der Kanal der Vorrichtung auf Submikrometerdimensionen reduziert wird, wie beispielsweise bei VLSI- oder stark integrierten Vorrichtungen. Es sei darauf hingewiesen, daß bei der Anreicherungsbetriebsart, der Verarmungsbetriebsart, der starken oder tiefen Verarmungsbetriebsart der Vorrichtung, die Kanalzone durch eine vertikale N+- und P+-Zone für die Source und Drain begrenzt ist, und zwar hinab bis zu mindestens einem Abstand von 0,25 Mikrometern gegenüber der Silizium/Silizium-Dioxidgrenzfläche, und üblicherweise durch die gesamte Si-Schicht hindurch zum Saphir. Diese Begrenzung ergibt sich infolge der vertikalen Neigung der Ätzungen des Gateleiters. Unmittelbar unterhalb der Kanalzone überlappen sich die Verarmungsschichten nebenher, und der Punchthrough wird verstärkt. Symptome des Punchthrough sind die Drain-Source-Spannungsabhängigkeit vom Unter-Schwellwert-Strom. Dies ist auch als ein Kurzkanaleffekt bekannt.
Eine Lösungsmöglichkeit für ein Kanalherstellungsverfahren zur Bildung der Source- und Drain-Zonen als MOS-Vorrichtung ist in US-PS 4 198 250 beschrieben, wobei dort folgendes verwendet wird: ein geätztes Gatemaskierglied und das Gateoxid unterhalb der Gateunterschneidung zur Bildung von Überhängen. Wenn ein Substrat der Ionenimplantation mit ei-
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ner solchen Maske unterworfen wird, so wird eine viel flachere Störstellenkonzentration in dem Substrat unterhalb der Überhänge implantiert, als in der Substratzone, die nicht durch das Maskierglied geschützt ist. Ein solches Verfahren sieht eine Selbstausrichtung für das Gate vor, und die Source- und Drain-Zonen sind durch das Gate mehr überlappt, als dies bei dem einfachen selbstausrichtenden Gate-Verfahren der Fall ist. Die Miller-Kapazität wird verglichen mit dem üblichen S.A.G. (Self-Aligned Gates selbstausrichtenden Gates)-Verfahren-etwas erhöht, aber die Wahrscheinlichkeit für einen Punchthrough wird vermindert.
Der Nachteil des oben beschriebenen Verfahrens besteht darin, daß die Größe der Unterschneidung für im Submikroraeterbereich liegende Gateabmessungen nicht kontrollierbar oder steuerbar ist. Bei einem beschriebenen Verfahren für 2 - 4 μΐη Gatelängen ist die Unterschneidung typischerweise 0,25 bis 0,5 μπι auf jeder Seite. Es ist jedoch offensichtlich, daß jede Unterschneidung bei einer 0,5 μα Gatelänge
zu signifikant ist, beispielsweise sind nur 300 A bei einer Seitenunterschneidung 12#, was von Wafer zu Wafer und bei einem einzelnen Wafer nicht gleichförmig wegen der isotropischen Ätzungen ist, die gemäß dem Stand der Technik erforderlich sind.
Zusammenfassung der Erfindung. Kurz gesagt beschreibt die Erfindung allgemein ein Verfahren zur Bildung einer dotierten Zone in einem Substrat, und zwar in Ausrichtung mit einem Schaltungsglied. Insbesondere sieht die Erfindung . folgende Schritte vor: Ausbildung eines Maskenglieds an einem oberen Schicht- oder Lagenteil des Substrats, wobei das Masken- oder Maskierglied den Umriß des Schaltungsglieds definiert, und Ätzen der Lage oder Schicht .unter Verwendung des Maskierglieds als eine Maske zur Definition
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des SchaltjUngsglieds, wobei die Ätzung solange fortgesetzt wird, bis 'das Schaltungsglied abfallende oder abgeschrägte Seitenstirnflächen aufweist. Sodann wird eine Verunreinigung oder Störstelle(n) in das Substrat ionenimplantiert, um so die dotierte Zone zu bilden, wobei die Dosierung und Energie der implantierten Ionen derart ausgewählt wird, daß die Ionen partiell durch die Teile des Schaltungsgliedes unterhalb der abfallenden oder geneigten Seitenstirnflächen blockiert werden, wodurch eine schwächer dotierte oder flachere Verteilung der implantierten Species in der Substratzone unter den geneigten Seitenstirnflächen, einer Verlängerung der dotierten Zone, erreicht wird, als in der dotierten Zone.
Die neuen, für die Erfindung als charakteristisch angesehenen Merkmale werden im folgenden, und insbesondere in den beigefügten Ansprüchen beschrieben, Jie Erfindung selbst, sowohl hinsichtlich ihres Aufbaus als auch ihrer Arbeitsweise, kann zusammen mit weiteren Zielen und Vorteilen am besten anhand der folgenden Beschreibung von Ausführungsbeispielen zusammen mit der Zeichnung verstanden werden; in der Zeichnung zeigt:
Fig. 1 einen Querschnitt durch eine Si-
licium-auf-Saphir-Struktur gemäß dem Stand der Technik;
Fig. 2 einen Querschnitt einer erfindungs
gemäßen Silicium-auf-Saphir-Struktur unter Verwendung des abgestunpten pyramidenförmigen Gateelements;
Fig. 3a bis 3e Querschnitte einer Silicium-auf-
Saphir-Struktur, wobei die Reihen-
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folge der Schritte dargestellt ist, die zur Bildung der dotierten Source- und Drain-Zonen in der erwähnten Schicht gemäß der Erfindung dienen.
In folgenden sei nunmehr das bevorzugte Ausführungsbeispiel der Erfindung beschrieben. Fig. 1 ist eine Querschnittsansicht einer Silicium-auf-Saphir-Struktur unter Verwendung eines selbstausgerichteten Gateverfahrens (S.A.G. -Verfahren). Die Fig. 1 zeigt das Saphir-(Al2O3)-Substrat, eine darauf befindliche Siliciumschicht mit stark implantierten Zonen (P++ und N++) in KreuzSchraffierung und die Form sowie die Position des Gateleiters. Das Gateoxid ist aus Gründen der Einfachheit nicht dargestellt, obwohl die Gateoxiddicke "t +βοχ in der Figur ebenso wie die Dicke des Gate t_ dargestellt ist.
Der erfindungsgemäße Herstellungsprozeß basiert auf der Analyse der Submikrometer-Gatelängenstruktur der Verariaungsschichten, die vorausgesagt oder analysiert wird, und zwar durch Vorrichtungs-Leistungscomputerprogramrae, vie GEMINI (GEMINI Programm der Stanford University Electronics Laboratory) und andere, welche die elektrische Feldverteilung in zwei Dimensionen in dem Kanal berechnen und in der Lage sind, Fabrikationsprozeßparameterdaten von Computer" Programmen, wie beispielsweise SUPREM (SUPREM Programm des Standford University Electronics Laboratory) zu verwenden. Wenn die Länge der Kanalzone irgendwie vergrößert wird, und zwar in der Kanalzone annähernd 0,25 |im unterhalb der Si-SiO^-Grenzfläche (v/o die Gesamt-SOo-Schichtdicke w 0,5 μΐη ist), so v/erden die Bedingungen für den Punchthrough reduziert, und das Kurzkanalverhalten der Vorrichtung kann eliminiert werden, und zwar bei den richtigen
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Konstruktionseinschränkungen hinsichtlich der Kanaldotiermittel-Konzentrationsprofile .
Fig. 2 zeigt eine Querschnittsansicht ein er gemäß der Erfindung hergestellten CMOS/SOS-Vorrichtung. Die Gateelemente in sowohl den N-KOS-und P-MOS-Transistoren sind im Querschnitt in der Form eines Trapezoids dargestellt. Dreidimensional wäre die Form des Gateelements eine abgestumpfte Pyramide. In Fig. 2 erkennt man, daß die Seiten der Pyramide gegenüber der senkrechten Richtung zur Oberfläche um einen V/inkel o£ abgeschrägt sind, wobei «*. größer als 30° ist. Der abgestumpfte Teil der Pyramide hat einen obere Hauptoberfläche mit einer Länge gleich "L" von annähernd
0,5 bis 0,75 Mikron. Die Dicke des Gate t liegt typischeres S
weise zwischen 3000 und 4000 A. Die Länge der Basis der Pyramide beträgt L0^. , d.h. L + 2t tang <X_. Die typischen ex-
O O
perimentellen Daten zeigen L = 0,7 μ (wobei t = 3050 A).
Der Abstand zwischen der unteren oder Bodenoberfläche des Gateelements und der oberen Hauptoberfläche der Siliciumstruktur, der äquivalent zur Dicke des Gateoxids ist, be-
trägt t , was annähernd 100 bis 350 A ausmacht.
Das erfindungsgemäße Herstellungsverfahren richtet sich speziell auf die I-Iaskiereigenschaft eines Schaltungsglieds, wie beispielsweise den Gateleiter, und zwar als Funktion seiner Dicke bezüglich der N+- und P+-Ionenimplantationen und auch auf die Neigung oder Abschrägung der Gateleiterkanten hinsichtlich ihrer Abweichung gegenüber der Vertikalen. Obwohl, wenn die Dicke,t, des Gateleiters an irgendeinem Punkt auf der Dimension des Gateleixers weniger ist als erforderlich zur Abschirmung oder Kaskierung der Kanalzone von den Ii+- oder P+3.A.G.-Implantationen, t , v/erden die Dotiermittelionen in das Silicium unmittelbar unterhalb der Si-SiOp-Grenzschicht in einem Ausmaß eindringen, was von dem Ausmaß abhängt, mit dem die Gateleiverdicke kleiner
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als t ist. Ein. Gateleiter mit Kanten, die gegenüber der Vertikalen um irgendeinen Winkel oC abweichen, wird daher eine degenerierte dotierte S-und D-Zone besitzen, die unterhalb der Maximaleabmessung L7. des Gate sich.erstreckt, und zwar mit einer Tiefenverteilung, die von <*. abhängt, wie dies im Querschnitt der erfindungsgemäßen Vorrichtung gemäß Fig. 2 dargestellt ist. Das Ätzverfahren erfordert eine definitiv anisotrope Charakteristik derart, daß das abgeschrägte Resistkantenprofil des Gatemusters getreu in dem Gateleiter reproduziert wird. ICs gibt kein Maskierglied des Gateleiters neben dem Resist, und somit ist ein Oxidations- und Ätzschritt weniger als beim Stand der Technik erforderlich. Das Gateoxid (100 bis 350 A) wird nicht geätzt. Es ist wichtig darauf hinzuweisen, daß dies Figur zeigt, daß die Kanaldimension bei ungefähr 0,25 -μ-πι unterhalb der Si-SiOp-Grenzflache, wo der Punchthrough der S-und D-Verarmungszonen zuvor ein Problem war, nunmehr auf eine Abmessung von L0^ > L erhöht ist. Demgemäß kann die Hauptquelle oder -Ursache für das Kurzkanalverhalten von Submikrometer MOSFET-Vorrichtungen durch das erfindungsgemäße Verfahren eliminiert oder zumindestens im starken Ausmaß bei der erfindungsgemäßen Struktur reduziert v/erden.
Als nächstes sei die Siliciumstruktur selbst betrachtet, und man erkennt, daß die Source- und Drain-Zonen bestimmt werden durch die Ionenimplantation durch die Gateoxidschicht, wobei die Zone unter der Gatepyramide gegenüber der Implantation durch das Gatematerial mit der Dicke t maskiert ist. Die ionenimplantierten Gebiete sind in Fig. 2 durch die quergestrichelten Zonen angedeutet, um zu zeigen, daß die Größe der Implantation oder Konzentration der Dotiermittelspecies derart gesteuert wird., daß eine bestimmte Implantation durch die dünnen abgeschrägten Kanten des Gateelements erfolgt, um eine leichtere und flachere degeneriert dotierte Zone direkt unter den verjüngten
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Kanten des Gates "benachbart zur oberen Hauptoberfläche des Siliciumhalbleiters zu bilden. Die Figur zeigt, daß diese flachere degeneriert dotierte Zone sich in den Halbleiterkörper um einen Abstand von annähernd 0,25 μ erstreckt. Der größte Teil der Ionenimplantation wird in den Halbleiterkörper in den Zonen implantiert, die nicht durch das Maskierglied, gebildet durch das Gateelement, geschützt sind. Direkt unterhalb des Mittelteils des Gateelements ergibt sich praktisch keine Ionenimplantation in den Halbleiterkörper.
Das GEMINI-Programm kann dazu verwendet werden, um das Vorrichtungsverhalten bezüglich des Kurzkanaleffekts vorauszusagen und steht auf einer Basis ähnlich dem "Bell Criterion". Vergl. dazu die folgende Literaturstelle: J.R.Brews et al, IEDM Washington, D.C, USA, Dezember 1979). Wenn L*. oder L groß genug sind, daß der Sub-Schwellwert-MOSFET-Strom eine vernachlässigbare Abhängigkeit von der Drainversorgungsspannung Vq besitzt, so ist das Kriterium für L oder L .^ groß genug und hängt von der Kanaldotiermittelkonzentration ab und seinem Profil bezüglich der Tiefe in das Silicium von der Si-SiOp-Grenzflache.
Ein abgeschrägter Gatekantenleiter kann in einfacheer V/eise durch das erfindungsgemäße Verfahren hergestellt werden. Eine Bildumkehr tfesisttechnik unter Verwendung der Elektronenstrahlbelichtung eines positiven Photoresist, gefolgt von einer optischen UV-Flutbelichtung ergibt das positive Photoresistverhalten wie ein negativer Resist. Vergl. dazu die Literaturstelle W.G.Oldham, E.Heike, IEEE Trans.EDL-I(10), 217, 1980. Die dieses Verfahren verwendenden Resistkantenprofile sind mit einem gewissen Winkel-X gegenüber der Vertikalen abgeschrägt. \Ίβηη ein Trockenätzverfahren (Fineline Lithography, Roger Newman ed., North Holland Publishing Co., Amsterdam, 1980, Kapitel 4., R.L.I-iaddox, H.R.Splinter), wie beispielsweise Ionenfräsen, reaktives Ionenätzen, Parallel-
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-JT-
plattenplasmaätzen oder reaktives Ionenstrahlätzen, verwendet wird, so kann ein geätztes Gateleiterprofil mit einem Neigungswinkel Oi. getreu aus dem Resistprofil reproduziert werden.
Zudem gestattet die Charakteristik der abgeschrägten Gateleiterkantenprofile eine stark erleichterte Schrittabdeckungsbedingung im Hinblick auf die Leiterlagen, abgeschieden auf der Oberseite des Gateleitermusters, die hin und her gehen und noch immer die Kontinuität beibehalten, wie dies für VLSI erforderlich ist.
Ein möglicher Nachteil hinsichtlich der vorliegenden Konfiguration besteht in der erhöhten Miller-Kapazität, hervorgerufen durch das Gateelektrodenüberlappen der abgeschrägten Gatekanten. Dieses Überlappen ist gleich X = t tangoC · Mit einem Winkel in der Größenordnung von 45° beträgt der Strom t ungefähr 0,3 μπι. Daher würde sich eine Hiller-Kapazität von ungefähr 30% der Kanalgateeingangskapazität ergeben. Für Submikrometervorrichtungen ist jedoch die Gateeingangskapazität nicht mehr der dominante Faktor, verglichen mit der Verbindungskapazität, und somit wurde die Geschwindigkeit der ■Vorrichtung nicht annähernd so beeinflußt, wie dies der Fall wäre, wenn die maßstäbliche Wiedergabe beispielsweise auf eine 4 μπι Gatelänge erfolgte. Es sei ferner darauf hingewiesen, daß OC durch die Elektronenstrahllithographie (Electron Beam Lithographie, S3L) oder andere ResisVerarbeitungsvariable bezüglich des Bildumkehrverfahrens (W.G. Oldham, E.Heinke, ΙΞΞΞ Trans.EDL-1 (10), 217, 1980) eingestellt werden kann, so daß die Überlappungskapazität weniger als J>0% beträgt. Auch t kann für eine Reduktion eingestellt werden. Die Verminderung der Hiller-Kapazitat vermindert jedoch auch L^ , und es muß "ein Kompromiß gemacht werden.
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- ys -
Die Fig.3a bis 3e zeigen die Schrittfolge zur Bildung der Gateelemente und der implantierten Source- und Drain-Zonen gemäß der Erfindung.
Fig. 3a zeigt einen zusammengesetzten Körper einer Silicium-auf-Saphir-Struktur, die für das erfindungsgemäße lonenimplantieren verwendet werden kann. Die Siliciumschicht auf dem Saphirsubstrat hat typischerweise eine Dicke zwischen
4500 und 6000 A. Die Struktur weist eine Gateoxidlage auf der oberen Hauptoberfläche der Siliciumlage auf, und zwar gefolgt von einer polykristallinen Silicium-(Polysilicium)-Lage über der Oxidlage. Die Polysiliciumlage ist typischerweise mit Phosphor dotiert, so daß sie Endlosleitfähigkeit .,
zeigt und eine Dicke zwischen 800 und 1200 A aufweist. Eine Molysilicidlage ist über der P+- oder N+-Siliciumlage aufgebracht, und eine Photoresistlage oder -schicht ist über der Holysilicidlage oder -schicht aufgebracht. Die Verwendung irgendeines geeigneten feuerfesten Metallsilicids (beispielsweise Tantalsilicid, Wolframsilicid oder Titansilicid) sind ebenfalls im Rahmen der Erfindung. Die Verwendung einer Polysilicium-Molysilicidlage wird im bevorzugten Ausführungsbeispiel vorgesehen, weil durch eine solche Struktur eine größere Leitfähigkeit vorgesehen wird und im Hinblick auf die Stabilität für Ultra-LSI-Vorrichtungen, d.h. auf einem ultragroßen Maßstab integrierte Vorrichtungen. Andere leitende Schichten können auch Verwendung finden.Gemäß den erfindungsgemäßen Verfahrensschritten handelt es sich bei der Photoresistschicht um eine positive Photoresistschicht.
Als nächstes sei Fig. 3b betrachtet, wo der Schritt dargestellt ist, gemäß welchem die Photoresistschicht selektiv mit einem Elektronenstrahl in einen vorbestimmten Muster belichtet wird. Die Photoresistschicht wird dort belichtet, wo der Elektronenstrahl hindurchtritt, und dieser Photoresist-
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schichtteil verbleibt nach der weiteren Verarbeitung..
Der Elektronenstrahl wird auf den Resist im wesentlichen senkrecht zur Oberfläche der Resistschicht gerichtet..Wenn er in die Dicke der Schicht eindringt, so wird der Elektronenstrahl gestreut und divergiert von der Oberfläche. Der Nettoeffekt des Streuens der Elektronen in der Resistschicht ist die Belichtung des Resist in einem Querschnitt, der ein Trapezoid repräsentiert, wie dies in Fig. 3b gezeigt ist. Da das durch den Elektronenstrahl belichtete Gebiet typischerweise das eines Gateelements ist, oder die Kanalstruktur in einer selbstausgerichteten HOS-MIS-IiES-Vorrichtung, ist die tatsächliche geometrische Struktur belichtet in der Resistschicht die einer abgestumpften Pyramide. Die Verwendung eines Elektronenstrahls für die Belichtung eines positiven Resist ist ebenfalls in dem bereits erwähnten Artikel von W.G.Qldham, E.Heinke, IEEE Trans.EDL-I (10), 217, 1980, beschrieben.
Folgend auf die Belichtung mit dem Elektronenstrahl wird die gesamte Photoresistschicht mit ultravioelttem Licht überflutet. Das ultraviolette Licht reagiert unterschiedlich mit den Teilen des Resistmaterial, belichtet durch den Elektronenstrahl, verglichen mit den Teilen, die nicht belichtet wurden. Der Nettoeffekt besteht darin, daß nach dem Ätzen der Photoresistschicht die Teile, die mit dem Elektronenstrahl belichtet wurden, verbleiben, wie dies in Fig. 3c dargestellt ist. Die abgestumpfte pyramidenförmigen Resiststruktur wird sodann als eine Maske zur Entfernung von Teilen der leitenden Schicht verwendet, die nicht unter der Maske liegen. Die Entfernung dieser Teile der Leitschicht wird durch ein übliches ätzverfahren erreicht, wie beispielsweise das reaktive lonenätzen oder Ionenfräsen.
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Das Ätzverfahren läßt abgestumpfte Pyramidenelemente zurück, die aus einer oberen Schicht aus Resistmaterial bestehen, und zwar gefolgt von einer niedriger leitenden Schicht oder Schichten. Derartige abgestumpfte pyramidenförmige Strukturen liegen auf der Siliciumoxidoberflache des Körpers, wie dies in Fig. 3d gezeigt ist.
Der nächste Verfahrensschritt besteht darin, die verbleibende Resistschicht von der Oberseite der Pyramide zu entfernen. Dies wird durch das Verfahren des Plasma-Ätzens ausgeführt.
Die Struktur, die verbleibt, ist in Fig.3© gezeigt, die aus einem abgestumpften pyramidenförmigen Gateelement besteht, welches über dem Siliciumhalbleiterkörper liegt. Eine solche Struktur wird sodann als eine Maske für das Ionenimplantieren der Source- und Drain-Zonen des Halbleiterkörpers verwendet, und zwar in einer selbstausrichtenden Art, wie dies bei Verfahren gemäß dem Stand der Technik bekannt ist. Die Störstellenprofilverteilung in den Source- und Drain-Zonen und im Kanal nach der Ionenplantation ist im wesentlichen so, wie dies in Fig. 3e gezeigt ist. Der Nettoeffekt besteht darin, daß der Abstand zwischen den Source- und Drain-Zonen am dichtesten an der Oberfläche des Halbleiterkörpers ist und weiter auseinanderliegt, wenn der Abstand gegenüber der Oberfläche ansteigt.
Es sei darauf hingewiesen, daß eine gewisse Implantation in der Substratzone unterhalb der abgeschrägten Seitenstirnflächen des Gate-Type-Schaltungselements erfolgt. Eine solche Implantation hat die Bildung von leichter dotierten Source- und Drain-Zonen unterhalb dieser Seitenstirnflächen zur Folge, v/ohingegen stärker dotierte Source- und Drain-Zonen in den Silicium-Zonen, nicht geschützt durch das i-Iaskierglied, vorgesehen werden. Die Dosierungen und die Energie der im-
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plantierten Ionen werden derart ausgewählt, daß die Ionen teilweise durch den Teil der Gatestruktur unterhalb.der abgeschrägten Seitenstirnflächen blockiert sind, um so eine flachere Verteilung der implantierten Species in der Zone direkt unterhalb der abgeschrägten Seitenstirnflächen als in den anderen Zonen vorzusehen.
Das Ergebnis der Aufoildung das Gateelements gemäß der Erfindung ist ein selbstausrichtendes Verfahren, bei dem der Abstand zwischen den Source- und Drain-Zonen in der Tiefe des Halbleiterkörpers (d.h. der Halbleiterzonen tiefer als 0,25 μ gegenüber der oberen Hauptoberfläche), um einen relativ größeren Abstand voneinander angeordnet sind, als die Oberfläche, wodurch das Problem des Punchthrough minimiert wird.
Obwohl die Erfindung, verkörpert anhand eines mikroelektronischen Schattenmaskierverfahrens, zur Verminderung des Punchthrough (Durchbruchs) dargestellt und beschrieben wurde, so soll doch die Erfindung nicht auf die gezeigten Einzelheiten beschränkt sein, da verschiedene Modifikationen und strukturelle Abwandlungen vorgenommen werden können, ohne daß der Rahmen der Erfindung verlassen wird.
Der Fachmann erkennt, daß die erfindungsgemäße Halbleitervorrichtung durch verschiedene Halbleitertechnologien und unterschiedliche Kombinationen von bekannten- Verfahrensschritten ausgeführt werden kann, wobei hier die bevorzugten Ausführungsbeispiele lediglich beispielshaft dargestellt sind. Die Eindringtiefe der verschiedenen Zonen und Regionen, und insbesondere die Konfiguration und der Abstand zwischen den aktiven Zonen der Halbleitervorrichtungen und auch die Konzentrationen der DotiermittelsTDecies und/oder ihre Konzentratiorisprofile können abhängig von den gewünschten Eigenschaften gewählt werden. Diese oder v/eitere Abwandlungen können vom Fachmann, ohne den Rahmen der Erfindung zu verlassen, vor-
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genommen "werden.
Die Erfindung ist ferner nicht auf die speziellen Ausfüh-. rungsbeispiele eines mikroelektronischen Schattenmaskierverfahrens zur Verminderung des Punchthrough, wie beschrieben, beschränkt. Beispielsweise sei darauf hingewiesen, daß andere Halbleitermaterialien als Silicium, beispielsweise A1J1-By-Verbindungen, verwendet werden können. Ferner können die Halbleitertypen im Ausführungsbeispiel ausgetauscht werden und entsprechend einem solchen Austauch können der Spannungspegel und die statischen oder dynamischen Signale an die verschiedenen Klemmen und Gates der Vorrichtung angelegt werden, wie auch die Spannungsquellen für den speziellen Anwendungsfall ausgewählt werden können. Es können auch ■ andere Arten von Halbleiterschaltungen verwendet werden, und zwar einschließlich der folgenden: Bipolarsperrschicht-Feldeffekttransistor, MNOS (Metallelektrode-Siliciumnitrid , Siliciumoxid-Halbleiter), MAOS (Metallaluminiumoxid, Siliciumoxid, Halbleiter) MAS (Metall, Aluminiumoxid, Halbleiter), schwimmende Gate-FETs und AI-IOS FETs (Lawinen-MOS FETs).
Zusammenfassend sieht die Erfindung folgendes vor:
Verfahren zur Ausbildung einer dotierten Zone in einem Substrat in Ausrichtung mit einem Schaltungsglied zur Bildung eines Maskierglieds auf der Schicht, wobei das Maskierglied den Umriß auf dem Schaltungsglied definiert; Ätzen der Schicht unter Verwendung des Maskierglieds als einer Maske zur Definition des Schaltungsglieds, wobei das Atzen derart fortgesetzt wird, daß das Schaltungsglied abfallende oder abgeschrägte Seitenstirnflächen besitzt. Darauffolgend wird eine Dotiermittelspecies oder -art in das Substrat implantiert, um so die dotierte Zone zu bilden, wobei die Dosierung und Energie der implantierten Ionen derart ausge-
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wählt ist, daß die Ionen teilweise durch den Teil des Schaltungsglieds unterhalb der abgestreckten Seitenstirnflächen blockiert werden, wodurch eine leichter dotierte und flachere Verteilung der implantierten Specieszone als in anderen Zonen vorgesehen wird.
(Molysilicid=Molybdänsilicid)
-Zk-
Leerseite

Claims (1)

  1. Ansprüche:
    Verfahren zur Steuerung der Störstellenprofilverteilung in einem Körper aus Halbleitermaterial, der eine leitende Schicht aufweist,
    gekennzeichnet durch folgende Schritte:
    Definition eines Maskierglieds auf einer sich seitlich erstreckenden Hauptoberfläche des Körpers in einem vorbestimmten Muster,
    Ätzen der Oberfläche und des Körpers durch die leitende Lage unter Verwendung des Maskierglieds als Maske zur Bildung abgestumpfter pyramidenförmiger Gateelemente,und Ionenimplantation aktiver Zonen der Halbleiterschaltung unter Verwendung der Gateelemente als einer Maske.
    2. Verfahren nach Anspruch 1, wobei die Schritte zur Definition eines Maskenglieds folgende Sehritte aufweisen; Aufbringen einer Schicht aus Photoresist auf der sich seitlich erstreckenden Hauptoberfläche des Körpers, Belichtung der Photoresistschicht mit einem Elektronenstrahl und ultraviolettem Licht in einem vorbestimmten Muster,
    Ätzen der Photoresistschicht zur Entfernung nicht belichteter Teile der Schicht.
    3· Verfahren nach Anspruch 1,
    dadurch gekennzeichnet, daß die leitende Schicht eine feuerfeste Metallpolysilicium-Zusamnensetzung ist.
    4. Verfahren nach Anspruch 3»
    dadurch gekennzeichnet, daß das feuerfeste Metall HoIy-
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    silicid ist.
    5. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 1, dadurch gekennzeichnet, daß die Ionenimplantation die Source- und Drain-Zonenimplantation aufweist.
    6. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 1,
    dadurch gekennzeichnet, daß der Körper aus Halbleitermaterial eine Gateoxidschicht, eine Polysiliciumschicht über der Oxidschicht und eine Molysilicidschicht über der Polysiliciumschicht aufweist.
    7. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 2,
    dadurch gekennzeichnet, daß der Photoresist ein positiver Photoresist ist.
    8. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 2,
    dadurch gekennzeichnet, daß der Schritt des Belichtens der Photoresistschicht die Belichtung der Schicht in einem Muster von Zonen umfaßt, wo der Photoresist nach der darauffolgenden Verarbeitung verbleiben soll.
    9. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 2,
    dadurch gekennzeichnet, daß der Schritt der darauffolgenden Belichtung der Photoresistschicht mit ultraviolettem Licht erfolgt.
    10. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 6,
    dadurch gekennzeichnet, daß ein Schritt zur Entwicklung
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    der Photoresistschicht und zur Entfernung des nicht belichteten Teils vorgesehen ist.
    11. Verfahren zur Herstellung einer MOS integrierten Schaltungsstruktur an einem vorbestimmten Teil des Substrats unter Verwendung der folgenden Schritte; Ausbildung einer kontinuierlichen Siliciumschicht auf dem Substrat,
    Ausbildung einer kontinuierlichen Siliciumoxidschicht auf der Siliciumschicht, wobei mindestens die vorbestimmten Teile abgedeckt werden,
    Ausbildung einer polykristallinen Siliciumschicht auf der Oxidschicht derart, daß die Siliciumschicht gegenüber den Teilen isoliert ist,
    Ausbildung einer leitenden Schicht auf der poylkristallinen Siliciumschicht,
    Ausbildung einer Photoresistschicht über der leitenden Schicht, und
    Ätzen der Photoresistschicht zur Bildung einer Struktur mit einer vorbestimmten Fora.
    12. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 11,
    dadurch gekennzeichnet, daß die dotierte erste photokristalline Siliciumschicht mit Phosphor dotiert ist.
    15. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 11,
    dadurch gekennzeichnet, daß die erste Siliciumschicht
    eine Dicke zwischen 4500 und 6000 A aufweist.
    14. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 13»
    dadurch gekennzeichnet, daß die erste Siliciumoxidschicht
    eine Dicke zwischen 100 und 350 A besitzt.
    15. Verfahren zur Herstellung einer integrierten MOS-SiIi-
    ciumschaltungsstruktur mit einem vorbestimmten Gebiet auf einem Siliciumkörperteil unter Verwendung der folgenden Schritte:
    Ausbildung einer kontinuierlichen Siliciuraoxidschicht auf dem Körperteil unter Abdeckung von mindestens einem Gebiet,
    Ausbildung einer polykristallinen Siliciumschicht auf der Oxidschicht derart, daß die Siliciumschicht von dem Körperteil an dem erwähnten Gebiet isoliert ist, Ausbildung einer leitenden Schicht auf der polykristallinen Siliciumschicht,
    Ausbildung einer Maskierschicht auf der leitenden Schicht, Ätzen der Maskierschicht zur Bildung einer Maskierstruktur mit einem vorbestimmten Muster, Ätzen der leitenden Schichten und des polykristallinen Siliciums unter Verwendung der Maskierstruktur als einer Maske, wodurch eine abgestumpfte pyramidenförmig geformte leitende Struktur auf der Oxidschicht ausgebildet wird, und . -.. .
    Ionenimplantation aktiver Zonen der Halbleiterschaltung unter Verwendung der Gateelemente als einer Maske.
    16. Verfahren nach Anspruch 15, wobei die leitende Schicht eine Dicke zwischen 3000 und 4000 A besitzt.
    17. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere Anspruch 16,
    dadurch gekennzeichnet, daß die leitende Schicht aufgebaut ist aus einer ersten Endlospolysiliciumschicht mit einer Dicke zwischen 800 und 1200 A und einer zweiten Schicht aus feuerfestem Metallsilicid.
    18. Verfahren zur Steuerung der Störstellenprofilverteilung in einem Halbleitfirmetallkörper, der auf einer Haupt-
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    Oberfläche eine leitende Schicht aufweist, gekennzeichnet durch folgende Schritte: Ausbildung einer Maskierschicht über der leitenden Schicht,
    Belichtung der Maskierschicht in einem vorbestimmten Muster durch einen Elektronenstrahl, darauffolgende Belichtung der gesamten Maskierschicht mit ultraviolettem Licht,
    Ätzen der Maskierschicht zur Entfernung des nicht belichteten Teils der Schicht,
    Ätzen der Oberfläche und des Körpers durch die leitende Schicht unter Verwendung des Maskierglieds als Maske, um so abgestumpfte pyramidenförmige Elemente zu bilden, und
    Ionenimplantation aktiver Zonen der Halbleiterschaltung unter Verwendung der erwähnten Elemente als Maske, so daß die Zonen schwächer dotiert werden und die implantierte Dotiermittelverteilung flacher direkt unterhalb der abgeschrägten Seiten der Elemente ist als in den Zonen, die von dem Maskierglied wegliegen.
    19* Verfahren nach Anspruch 18,
    dadurch gekennzeichnet, daß die leitende Schicht eine feuerfeste Metall-Polyslliciumzusammensetzung ist.
    20. Verfahren nach Anspruch 19» wobei das feuerfeste Metall ausgewählt ist aus der folgendes enthaltenden Gruppe: Kolysilicid, Tantalsilicid, V/olframsilicid und Titansilicid.
    21. Verfahren nach Anspruch 18,
    dadurch gekennzeichnet, daß die Ionenimplantation die Implantation yon Source- und Drain-Zonen eines Feldeffekttransistors umfaßt.
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    22. Verfahren nach Anspruch 18, wobei der Halbleitermaterialkörper eine Gatoxidschicht, eine Poylsiliciumschicht über der Oxidschicht und eine feuerfeste Hetallsilicidschicht über der Polysiliciumschicht aufweist.
    23. Verfahren nach Anspruch 18, wobei die Maskierschicht ein positiver Photoresist ist.
    24. Ein MOS-Verfahren zur Ausbildung von Source- und Drain-Zonen in einem Substrat mit einer Gateoxidschicht und einer Polysiliciumschicht, wobei folgende Schritte vorgesehen sind:
    Definition eines Maskierglieds auf der Polysiliciumschicht in einem vorbestimmten I luster, Atzen der Polysiliciumschicht zur Bildung eines Gates unter Verwendung des Maskierglieds als einer Maske, wobei der Ätzvorgang eine abgestumpfte pyramidenförmige Gatestruktur mit abgeschrägten Kantenstirnflächen bildet, und wobei die Basis der pyramidenförmigen Gatestruktur auf der Gateoxidschicht angeordnet ist, Ionenimplantation des Substrats zur Bildung der Source- und Drain-Zonen durch das Gateoxid, wobei die Dosierung und Energie der implantierten Ionen derart ausgewählt sind, daß eine niedrigere Konzentration und flachere Verteilung der Störstellen in den Substratzonen unterhalb der abgeschrägten Kantenstirnflächen implantiert wird, als in den Substratzonen, die nicht durch die GateStrukturen geschützt sind, wobei während darauffolgender Verarbeitungsschritte die niedrigere Konzentration der Verunreinigungen (Störstellen) nicht wesentlich diffundiert, wodurch eine genauere Ausrichtung zwischen der Gatestruktur und dem Source- und Drain-Zonen vorgesehen wird.
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    25. Verfahren zur Bildung eines MOS-Feldtransistörs auf einem Substrat unter Verwendung der folgenden Schritte: Ausbildung einer Gateoxidschicht auf dem Substrat, Ausbildung einer Lage aus Polysilicium über der Gateoxidschicht,
    Definition eines Maskengliedes auf der Polysiliciumschicht in einer vorbestimmten Form einschließlich der abgeschrägten Seitenstirnflächen,
    Ätzen der Polysiliciumschicht unter Verwendung des Maskiergliedes als eine Maske zur Bildung eines Gates für den Feldeffekttransistor, einschließlich Ätzens der Polysiliciumschicht unter dem Maskierglied zur Bildung des Gates mit abgeschrägten Seitenstirnflächen, die sich von den abgeschrägten Seitenstirnflächen des Maskierglieds aus erstrecken,
    Ionenimplantation des Substrats zur Bildung von Source- und Drain-Zonen durch Ionenimplantation durch das Gateoxid derart, daß eine gewisse Implantation in der Substratzone unterhalb der abgeschrägten Seitenstirnflächen des Gates auftritt, wodurch leichter dotierte Source- und Drain-Zonen unterhalb der Seitenstirnflä- <hen und stärker dotierte Source- und Drain-Zonen in den Substratgebieten ausgebildet werden, die durch das I'Iaskierglied nicht geschützt sind, v/obei während der darauffolgenden Ve rar be it tungs schritte die niedrigere Konzentration der Störstellen in den leichter dotierten Source- und Drain-Zonen nicht wesentlich unter das Gate diffundiert, wodurch eine genauere Ausrichtung zwischen dem Gate und den Source- und Drain-Zonen erreicht wird.
    26. In einem Verfahren zur Ausbildung einer dotierten Zone in einem Substrat, welches in Ausrichtung mit einem Schaltungsglied sich befindet,
    gekennzeichnet durch folgende Schritte:
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    Ausbildung eines Maskierglieds auf einer Schicht, wobei das Maskierglied den Umriß des Schaltungsglieds definiert,
    Ätzen der Schicht unter Verwendung des Maskierglieds als Maske zur Definition des Schaltungsgliedes, wobei der Ätzvorgang derart fortgesetzt wird, daß das Schaltungsglied abgeschrägte Seitenstirnflächen besitzt, Ionenimplantation einer Verunreinigung (Störstelle) in das Substrat derat, daß die dotierte Zone gebildet wird, wobei die Dosierung und Energie der implantierten Ionen derart ausgebildet ist, daß Ionen partiell durch den Teil des Schaltungsglieds unterhalb der abgeschrägten Seitenstirnflächen blockiert ist, wodurch eine geringer dotierte und flachere Verteilung der implantierten Species in den abgeschrägten Seitenstirnflächen, die eine Verlängerung der dotierten Zone sind, erreicht wird, als in den anderen Zonen, wodurch in den darauffolgenden Verarbeitungsschritenn die leichter dotierten Zonen nicht in substantieller Weise unter das Schaltungsglied diffundieren.
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DE (1) DE3237539A1 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0412701A2 (de) * 1989-07-31 1991-02-13 Canon Kabushiki Kaisha Dünnschicht-Transistor und seine Herstellung
EP0493113A2 (de) * 1990-12-28 1992-07-01 Sharp Kabushiki Kaisha Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
EP0519692A2 (de) * 1991-06-17 1992-12-23 Sharp Kabushiki Kaisha Dünnfilmtransistor und Verfahren zu dessen Herstellung
US5474941A (en) * 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
EP1049167A3 (de) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement und dessen Herstellungsverfahren

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4514896A (en) * 1981-03-25 1985-05-07 At&T Bell Laboratories Method of forming current confinement channels in semiconductor devices
US4444605A (en) * 1982-08-27 1984-04-24 Texas Instruments Incorporated Planar field oxide for semiconductor devices
JPS61127174A (ja) * 1984-11-26 1986-06-14 Toshiba Corp 半導体装置の製造方法
KR970003903B1 (en) * 1987-04-24 1997-03-22 Hitachi Mfg Kk Semiconductor device and fabricating method thereof
FR2651068B1 (fr) * 1989-08-16 1994-06-10 France Etat Procede de fabrication de transistor mos mesa de type silicium sur isolant
US6964890B1 (en) 1992-03-17 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
TW403972B (en) * 1993-01-18 2000-09-01 Semiconductor Energy Lab Method of fabricating mis semiconductor device
KR100267755B1 (ko) * 1993-03-18 2000-10-16 김영환 박막트랜지스터 제조방법
US5830787A (en) * 1993-03-18 1998-11-03 Lg Semicon Co., Ltd. Method for fabricating a thin film transistor
US5401982A (en) * 1994-03-03 1995-03-28 Xerox Corporation Reducing leakage current in a thin-film transistor with charge carrier densities that vary in two dimensions
FR2724769B1 (fr) * 1994-09-16 1996-12-06 Thomson Csf Procede de realisation de diodes laser a emission surfacique
TW362289B (en) * 1997-12-22 1999-06-21 United Microelectronics Corp Manufacturing method of metal oxide semiconductor field effect transistor
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
JP3883706B2 (ja) * 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
ATE252889T1 (de) 1998-08-19 2003-11-15 Skyepharma Canada Inc Injizierbare wässerige propofoldispersionen
US6617644B1 (en) * 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1006589B1 (de) * 1998-12-03 2012-04-11 Semiconductor Energy Laboratory Co., Ltd. MOS-Dünnfilmtransistor und Herstellungsverfahren
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6362033B1 (en) * 1999-12-14 2002-03-26 Infineon Technologies Ag Self-aligned LDD formation with one-step implantation for transistor formation
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
TWI286338B (en) * 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
US6690034B2 (en) 2000-07-31 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4954366B2 (ja) * 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG138468A1 (en) * 2001-02-28 2008-01-28 Semiconductor Energy Lab A method of manufacturing a semiconductor device
US20030081906A1 (en) * 2001-10-26 2003-05-01 Filhaber John F. Direct bonding of optical components
KR100493018B1 (ko) * 2002-06-12 2005-06-07 삼성전자주식회사 반도체 장치의 제조방법
US7319236B2 (en) * 2004-05-21 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US7224021B2 (en) * 2005-09-09 2007-05-29 International Business Machines Corporation MOSFET with high angle sidewall gate and contacts for reduced miller capacitance
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
US8298881B2 (en) 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
US10903330B2 (en) * 2013-11-27 2021-01-26 General Electric Company Tapered gate electrode for semiconductor devices
JP5977804B2 (ja) * 2014-11-18 2016-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090289A (en) * 1976-08-18 1978-05-23 International Business Machines Corporation Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS
US4114256A (en) * 1977-06-24 1978-09-19 Bell Telephone Laboratories, Incorporated Reliable metal-to-junction contacts in large-scale-integrated devices
US4149904A (en) * 1977-10-21 1979-04-17 Ncr Corporation Method for forming ion-implanted self-aligned gate structure by controlled ion scattering
US4182023A (en) * 1977-10-21 1980-01-08 Ncr Corporation Process for minimum overlap silicon gate devices
US4268951A (en) * 1978-11-13 1981-05-26 Rockwell International Corporation Submicron semiconductor devices
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0412701B1 (de) * 1989-07-31 1996-09-25 Canon Kabushiki Kaisha Dünnschicht-Transistor und seine Herstellung
EP0412701A2 (de) * 1989-07-31 1991-02-13 Canon Kabushiki Kaisha Dünnschicht-Transistor und seine Herstellung
US5410172A (en) * 1989-07-31 1995-04-25 Canon Kabushiki Kaisha Thin film transistor and preparation thereof
EP0493113A2 (de) * 1990-12-28 1992-07-01 Sharp Kabushiki Kaisha Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
EP0493113B1 (de) * 1990-12-28 1997-03-19 Sharp Kabushiki Kaisha Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
US5474941A (en) * 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
EP0519692A3 (en) * 1991-06-17 1993-07-21 Sharp Kabushiki Kaisha Thin film transistor and method for manufacturing the same
EP0519692A2 (de) * 1991-06-17 1992-12-23 Sharp Kabushiki Kaisha Dünnfilmtransistor und Verfahren zu dessen Herstellung
EP1049167A3 (de) * 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement und dessen Herstellungsverfahren
US7573069B2 (en) 1999-04-30 2009-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7858987B2 (en) 1999-04-30 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8097884B2 (en) 1999-04-30 2012-01-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8748898B2 (en) 1999-04-30 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

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Publication number Publication date
CA1194613A (en) 1985-10-01
JPS5875871A (ja) 1983-05-07
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