DE3245276A1 - Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen - Google Patents

Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen

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DE3245276A1
DE3245276A1 DE19823245276 DE3245276A DE3245276A1 DE 3245276 A1 DE3245276 A1 DE 3245276A1 DE 19823245276 DE19823245276 DE 19823245276 DE 3245276 A DE3245276 A DE 3245276A DE 3245276 A1 DE3245276 A1 DE 3245276A1
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Description

Beschreibung
Verfahren zum Ausbilden von Submikrometer-Merkmalen in Halbleiterbauelementen
Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Ausbilden eines Merkmals in einem Halbleiterbauelement gemäß Oberbegriff des Anspruchs 1. Die Erfindung zielt speziell ab auf ein Verfahren zur Ausbildung von Submikrometer-Merkmalen in integrierten Transistor-Halbleiterschaltungen.
Kurzkanal-Feldeffekttransistoren mit isoliertem Gate (Kurzkanal bedeutet etwa 2 ,um), auch bekannt als Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) sind für den Hochfrequenzbetrieb, typischerweise oberhalb von 50 MHz, erwünscht. In der Deutschen Patentanmeldung P 31 15 596 sind Verfahren zum Herstellen von Feldeffekttransistoren mit isoliertem Gate beschrieben, bei denen die äußersten Endbereiche der Gate- und Source- (und Drain-)Zonen extrem kleine Abstände (50 nm oder weniger) aufweisen. Die Transistoren zeichnen sich daher durch wünschenswert kleine Source-Kanal-Widerstände aus.
Die in der oben erwähnten Patentanmeldung dargestellten Verfahren sehen die Ausbildung dünner Siliciumdioxidschichten auf den Seitenwänden der aus polykristallinem Silicium bestehenden Gateelektroden durch thermisches Wachsen vor» Die sich ergebende Seitenwandoxidschicht ist nützlich als Abstandsschicht zum Ausrichten der Source bezüglich des Gatezonen-Kanals»
Obschon durch thermisches Wachsen von Siliciumdioxid auf dem aus polykristallinem Silicium ("Polysilicium1") bestehendem Gate ziemlich dünne Schichten (etwa 20 mn) des benötigten Seitenwandoxids gebildet werden können,, ergibt sich eine unerwünschte Beschränkung dieses thermischen Wachsens durch folgende Umstände: (1) das Wachsen des Oxids auf Polysilicium läßt sich nicht einfach steuern und erfolgt nicht gleichmäßig, was auf die polykristalline Struktur des darunter befindlichen PoIysiliciums zurückzuführen ist? (2) gleichzeitig mit dem Wachsen des Seitenwandoxids wird entsprechend die Source-Drain-Länge der Polysilicium-Gateelektrode verkürzt, so daß die Steuerung der kritischen Länge der Gateelektrode und somit des darunter befindlichen Transistorkanals beeinträchtigt wird; (3) das gleichzeitig über der Source=· und Drainzone gewachsene
BAD
..324527S
Oxid drückt die Oberseiten von Source und Drain unerwünscht weit unter die Höhe der Oberseite der Kanalzone (etwa um die halbe Dicke des gewachsenen Oxids); und (4) es ist ein separater Ätzschritt erforderlich, um dasjenige gewachsene Oxid zu entfernen, welches über Source und Drain liegt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art anzugeben, das einen oder mehrere dieser Nachteile des Standes der Technik vermeidet.
Diese Aufgabe wird bei einem Verfahren der eingangs angegebenen Art durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Bei dem erfindungsgemäßen Verfahren wird die Seitenwandoxidschicht durch Rückzerstäuben gebildet, so daß die dem Stand der Technik anhaftenden Nachteile, soweit sie auf die Ausbildung der Seitenwandoxidschicht durch thermisches Wachsen zurückzuführen sind, beseitigt werden. Darüber hinaus ist es möglich, Seitenwandoxidschichten auf solchen Materialien ^zu bilden, die sich für thermisches Wachsen nicht eignen, z. B. auf organischem Abdeckmaterial.
Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der Zeichnung näher erläutert. Es zeigen:
Figur 1-5 jeweils eine Querschnittansicht einer Feldeffekttransistorstruktur mit isoliertem Gate in verschiedenen Stufen des erfindungsgemäßen Verfahrens 9
Figur 6 einen anderen Feldeffekttransistor mit isoliertem Gate, der nach dem erfindungsgemäßen Verfahren hergestellt wird9
Figuren 7-12 Querschnittansichten einer Feldeffekttransistorstruktur mit isoliertem Gate in verschiedenen Stufen des erfindungsgemäßen Verfahrens, und
Figur 13 eine Draufsicht auf die in Fig. 12 dargestellte Transistorstruktur.
Gemäß Figur 1 besitzt ein typischerweise n-leitender Silicium-Halbleiterkörper (10) eine ebene horizontale Hauptfläche 10.5$, typischerweise eine (100)-Kristallebene. Der Körper besitzt in der Nachbarschaft der Oberfläche eine gleichförmige Netto-
i f> Donatorkonzentration von etwa 10 Störstellen, pro cm . Auf sich ergänzenden Abschnitten der Fläche 10.5 sind in einem herkömmlichen Muster zur Bildung mehrerer ähnlicher Transistor-Bauelementstrukturen auf der Hauptfläche 10,5 eine relativ dünne Gateoxidschicht 11 aus thermisch gewachsenem Silicium-
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dioxid und eine relativ dicke Feldoxidschicht 13 angeordnet. Auf den freiliegenden Oberseiten der Gateoxidschicht 11 und der Feldoxidschicht 13 befindet sich eine Schicht 12 aus polykristallinem Silicium ("Polysilicium"). Oben auf einem begrenzten Abschnitt der Polysiliciumschicht 12 befindet sich eine aus Abdeckmaterial bestehende Schicht (Resistschicht) 14, die typischerweise aus dem Resist HPF-204 von Hunt besteht. Weiterhin ist eine Hilfs-Siliciumdioxidschicht 15 vorgesehen.
Die beiden Schichten 14 und 15 können vorab hergestellt sein, beispielsweise nach dem dreistufigen Verfahren, das von J.M. Moran und D. Maydan in einem Artikel "High Resolution, Steep Profile, Resist Patterns" in Bell System Technical Journal, Vol. 58, Seiten 1027 - 1036 (1979) beschrieben ist. Als Ergebnis dieses dreistufigen Verfahrens, welches reaktives Sauerstoffionenätzen zum Ausbilden der Resistschicht 14 verwendet, bilden sich an den vertikalen Seitenwänden der ein Muster aufweisenden Resistschicht 14 Seitenwand-Aufbauschichten 16 aus Siliciumdioxid während der letzten Phase dieses reaktiven Sauerstoffionenätzens (wenn Teile der Polysiliciumschicht 12 freigelegt werden und nach physikalischem
Rückzerstäuben mit den Sauerstoffionen reagieren)« Die- Breite der so zu einem Muster ausgebildeten Schichten 14 und 15 beträgt typischerweise 1 bis 2 .jam.
Dann wird vorzugsweise die Oxid-Aufbauschicht 16 zusammen mit der in Form eines Musters vorliegenden oxidschicht 15 vollständig entfernt, indem sie bei Zimmertemperatur mit einer Lösung aus gepufferter Flußsäure behandelt werden (NH^F und HF in einem typischen Molverhältnis von 3OsI). Als nächstes wird unter Verwendung der mit einem Muster versehenen Resistschicht 14 als Schutzmaske die Struktur gemäß Figur 1 in eine geeignete Kammer eingebracht und mit Chlorgas bei einem Druck von etwa 10 ,wnHg anisotrop geätzt, wobei die HF-Leistungsdichte etwa 0„l Watt/cm und die HF-Frequenz etwa 13 κ 56 MHz beträgt« Unter "anisotropen" Itzen soll verstanden werdenj, daß in dem geätzten Material an denjenigen Stellen im wesentlichen vertikale Seitenwände gebildet werden, die unter Kanten einer während des Ätzvorgangs verwendeten Schutzmaske liegen^ d. h., an Schnittstellen von geätzten Bereichen mit nicht-geätztem Material. Hierdurch erhält die Polysiliciumschicht 12 ein solches Muster (Fig. 2),. daß sie als Polysilicium-Gateelektrodenschicht vorbestimmter Breite (typischerweise etwa 1 bis 2 pm) dienta vjid im wesentlichen vertikale Seitenwände 12.5 aufgrund der Anisotropie des Chlorätzens aufweist.
BAD ORIGINAL
Die Oberseite der sich ergebenden, in Fig. 2 gezeigten Struktur wird dann (vorteilhafterweise in derselben Kammer, die für das vorausgehende Chlorionenätzen verwendet wurde) einem vertikalen Bombardement von Sauerstoffionen 17 ausgesetzt, die sich zum anisotropen, reaktiven Ionenätzen der Gateoxidschicht 11 eignen. Hierdurch wird eine Seitenwand-Siliciumdioxidschicht 21 (Fig. 3) auf den vertikalen Seitenwänden 12.5 der Gateelektrodenschicht 12 gebildet (außerdem auf den sich ergebenden Seitenwänden der Gateoxidschicht 11). Um ein vollständiges Entferner der freiliegenden Teile der Siliciumdioxidschicht 11 in den über den späteren Source- und Drainzonen liegenden Zonen zu gewährleisten, erfolgt das reaktive Ionenätzen vorzugsweise solange, daß etwa 1,5 nm Silicium von dem Körper 10 an denjenigen freiliegenden Stellen der Fläche 10.5 entfernt werden, die unter den Flächenbereichen zwischen dem Feldoxid und der Gateelektrode liegen. Während dieses reaktiven Ionenätzens des Gateoxids wird gleichzeitig ein oben gelegener Teil der Resistschicht 11 entfernt. Dadurch, daß für das Sauerstoffionenätzen dieselbe Kammer verwendet wird wie zuvor beim Chlorionenätzen, werden während des Sauerstoffionenätzens Reste von Chlor automatisch aus der Kammer entfernt.
Das reaktive Sauerstoffionenätzen des freiliegenden Teils der SiliciumdioxidscMcht 11 erfolgt beispielsweise in einer Kammerf die reinen Sauerstoff (teilweise ionisiert) oder eine (teilweise ionisierte) Gasmischung aus Sauerstoff und etwa 0s5 bis 1?0 vol% Tetrafluorkohlenstoff (CF^) enthält. Für die Anisotropie des Ätzens wird ein relativ niedriger Sauerstoff druck verwendet, normalerweise in dem nutzbaren Bereich von 2 bis 4 ;umHg, bei einer relativ hohen HF-Leistungsdichte, normalerweise in dem geeigneten Bereich von etwa O5,25 bis O5,75 Watt/cm bei einer HF-Frequenz von typischerweise etwa 13,56 MHz.
Es wird angenommen, daß während dieses reaktiven Sauerstoffionenätzens der Oxidschicht 11 die Sauerstoff ionen mit dem von dem freiliegenden Abschnitt dieser SiliciumdioxidscMcht 11 (und anschließend von dem freiliegenden Abschnitt des Siliciumkörpers 10) rückzerstäubten Silicium reagieren, um ein Plasma zu bilden^ aus dem die Seitenwand-Siliciuändioxidschicht 21 (Fig» 3) auf der Seitenwand 12.5 der Gateelektrodenschicht 12 niedergeschlagen wird. Andererseits kann es seinj, daß ein Transport von Silicium und Sauerstoff aus der SiliciumdioxidscMcht 11 zur Bildung der Seitenwandoxidschicht 21 erfolgt,
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indem ein Bombardement mit anderen Ionen als Sauerstoff erfolgt.
In solchen Fällen, in denen der den Körper 10 bedeckende Abschnitt der Oxidschicht 11 zwischen der Polysiliciumschicht 12 und der Feldoxidschicht 13 nur teilweise geätzt wird, kann die Seitenwandoxidschicht 21 eine so geringe (am Boden gemessene) Dicke haben wie etwa 5 nm, in jedem Fall liegt sie normalerweise in dem Bereich von 5 nm bis 50 nm. Andererseits liegt in solchen Fällen, daß diese Oxidschicht 11 überätzt wird und das Ätzen in das darunterliegende Silicium des Körpers fortschreitet, die Dicke der Seitenwandoxidschicht 21 typischerweise in dem Bereich von etwa 50 bis 200 nm.
Die Dicke der Seitenwandoxidschicht 21 nimmt zu, wenn die Zeit des reaktiven Ionenätzens zunimmt und der Ätzvorgang unter die ursprüngliche Fläche 10.5 des Siliciumkörpers 10 fortschreitet. Die Dicke des Seitenwandoxids kann somit dadurch gesteuert werden, daß die Dicke der Gateoxidschicht 11 (zusätzlich die Dicke des durch das reaktive Ionenätzen entfernten Siliciums) und die Zeitdauer des reaktiven Ionenätzens gesteuert werden. Die Seitenwandoxidschicht dient als Abstandshalter, um den Abstand (der dichte-
sten Annäherung) der (zu bildenden) Source und Drain von der Gatezone des herzustellenden Feldeffekttransistors zu steuernο
Nachdem dieser Schritt des reaktiven Sauerstoffionenätzens durchgeführt istj, wird der verbleibende freiliegende Teil der Oxidschicht 11 vollständig entfernt, beispielsweise durch Plasmaätzen mit Freon 23 (eine Mischung von etwa 96 vol% CHF3 mit NH,). Um unerwünschtes isotropes Ätzen zu vermeiden, das durch irgendeine Mischung von restlichem CHF-z mit CIp bei einer späteren Wiederholung des beschriebenen Verfahrens verursacht würde, erfolgt dieses Plasmaätzen mit Freon vorteilhafterweise in einer anderen Kammer als derjenigen, die für das gerade beschriebene reaktive Sauerstoffionenätzen verwendet wird. Danach wird jede verbliebene Restschicht der organischen Resistschicht 14 nach einem herkömmlichen Verfahren entfernt, beispielsweise durch Behandeln mit einer Mischung (Volumen'5:1) aus Schwefelsäure und Wasserstoffsuperoxid bei einer Temperatur von etwa 85 0C.
Als nächstes wird gemäß Figur 4 auf der freiliegenden Oberfläche des Siliciumkörpers 10 und auf der Gateelektrode 12 Platinsilicid gebildet, um Source- und Drain-Schottkysperrscxiicht-Platinsilicid-
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elektrodenkontakte 33 und 35 sowie eine Gateelektroden-Platinsilicid-Metallisierungsschicht 34 zu bilden. Derjenige Abschnitt des Körpers 10, der direkt unter der Gateelektrode 12 liegt, bildet die Kanalzone der ersten Transistorstruktur. Zur Bildung des Platinsilicids wird beispielsweise durch Verdampfung Platin bis einer Dicke von etwa 15 nm über die gesamte aufzubauende Struktur niedergeschlagen, was typischerweise bei einer Temperatur von etwa 25 0C (d. h. Zimmertemperatur) erfolgt. Dann wird es gesintert, typischerweise durch Erwärmen in Argon und ein oder zwei Volumen-96 Sauerstoff während einer Zeit von 30 min bei einer Temperatur von etwa 625 0C, um überall dort Platinsilicid zu bilden, wo Silicium unter dem niedergeschlagenen Platin liegt. Alternativ kann, um .das Platinsilicid direkt zu bilden, auf die (typischerweise auf etwa 600 bis 650 0C) erwärmte Struktur Platin durch Zerstäuben aufgebracht werden. Dann wird das (über dem Oxid liegende) übrige Platin entfernt, wobei typischerweise mit Königswasser geätzt wird.
Anschließend wird auf der im Aufbau befindlichen Struktur 30 (Fig. 5) eine gemusterte Isolierschicht 41 gebildet. Diese Isolierschicht 41 besteht typischerweise aus Siliciumdioxid (die typischerweise aus einer Mischung von Silan und Sauerstoff gebildet
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wird) oder TEOS (Tetraäthylorthosilikat, das bei einer Temperatur von weniger als etwa 500 0C niedergeschlagen wird) einer Dicke von etwa 1000 mn,, die gebildet und mit einem Muster versehen wird durch herkömmliches chemisches Dampf niederschlagen,, an das sich selektives Maskieren und Ätzen durch Fenster anschließt. Schließlich wird eine gemusterte Metallisierungsschicht 42S 43 und 44, z. B. Aluminium, aufgebracht^ um Metallisierungskontakte mit den Platinsilicidelektroden 33, 34 und 35 zu schaffen. Das Aufbringen der Metallisierungsschicht erfolgt typischerweise durch Aufdampfen, an das sich selektives Maskieren und Ätzen anschließt. Hierdurch wird eine Feldeffekttransistorstruktur 30 mit isoliertem Gate gebildet (Fig. 5)» Um die Schottky sperr en zu erhalten, wird die Struktur vorteilhafterweise zu keiner Zeit nach dem Sintern des Platins über eine Temperatur von etwa 500 0C erwärmt. Zwischen der Aluminiummetallisierung und dem Platinsilicid kann eine z = B. aus dotiertem PoIysilicium bestehende Zwischenschicht vorgesehen sein.
Die Seitenwandschicht 21 dient somit als Schutzmaske und Abstandshalter zum Steuern der dichtesten Annäherung der Transistorsource- (und Drain-)Zone an den Transistorkanalο
Vor dem Aufbringen des Platins zur Bildung der Platinsilicidelektroden können nach Wunsch in die dann freiliegende Oberseite des Siliciumkörpers 10 signifikante Akzeptorstörstellen eingebracht werden, um dadurch die Source- und Drain-Zonen in dem Körper zu bilden, so daß das Platinsilicid nicht Schottkysperrenelektroden sondern ohm'sche Elektrodenkontakte für die Source- und Drain-Zonen bildet. Wenn weiterhin Metallsilicide verwendet werden, so z. B. Cobaltsilicid, die zum Aktivieren von Störstellen benötigte höhere Temperaturen (etwa 900 0C) vertragen, so können die Störstellen alternativ durch solche Metallsilicidelektroden 33 und implantiert werden oder durch gleichzeitig mit dem Metallniederschlagen erfolgendes Niederschlagen und anschließendes Diffundieren durch geeignete Warmbehandlung eingebracht werden.
Anstatt Platinsilicidelektroden. 33, 34 und 35 (Fig. 5) zu bilden, können z. B. durch Störstellen-Ionenimplantation selbst ausgerichtete Fremdatomzonen 57 und 58 für Source und Drain gebildet werden (Fig. 6). Während der Ionenimplantation wird die Polysilicium-Gateelektrode 12 zusammen mit der Seitenwandoxidschicht 21 als eine selbstausgerichtete Maske verwendet, die eine Versetzung der implantierten
Zonen in dem Siliciumkörper 10 von der Gateelektrode 12 schafft. In einem solchen Fall kann ferner ein p-leitender Siliciumkörper 50 (Fig. 6) in Verbindung mit n+- (stark n-)leitenden Zonen 57 und 58 zur Herstellung eines M-Kanal-Transistors verwendet werden. Außerdem kann in einem solchen Fall das reaktive Sauerstoffionenätzen der Silieiumdioxidschicht 11 einige Zeit vor dem Durchätzen der Fläche 50.5 des Siliciumkörpers 50 beendet werden., und dann kann durch die verbleibende freiliegende Dicke dieser Oxidschicht 11 zwischen der Polysili.ciumschicht 12 und der Feldoxidschicht 13 eine Ionenimplantation erfolgen, wodurch flachere PN-Übergänge der n-Zonen 57 und 58 mit der p-Zone des Körpers 10 gebildet werden. Eine gemusterte TEOS-Schicht 51, eine Sourcemetallisierung 52j, eine Gatemetallisierung 53 und eine Drainmetallisierung 54 vervollständigen eine Transistorstruktur 40. Die Fremdatome für die Zonen 57 und 58 der Transistorstruktur 40 können vor oder nach dem Entfernen der ursprünglichen Gateoxidschicht eingebracht werden, die immer noch in solchen Zonen vorhanden ist, die den.Abschnitt der Fläche 10.5 überdecken, der zwischen der Polysiliciumschicht 12 und der Feldoxidschicht 13 liegt. Die Metallisierungen 52, 53 und 54 werden typischerweise dadurch gebildet, daß zunächst dotiertes polykristallines Silicium und dann Aluminium niedergeschlagen wird.
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In dem in Fig. 6 gezeigten Bauelement 40 beträgt die Dicke der Seitenwandoxidschicht 21 vorteilhafterweise wenigstens 20, vorzugsweise etwa 50 nm, damit nach dem Aktivieren der Störstellen durch Warmbehandeln (und anschließendes Diffundieren der Source- und Drainzonen 57 und 58) die Jeweiligen oben liegenden Kanten der Gateelektrode 12 im wesentlichen mit den zugehörigen Kanten dieser Source- und Drainzonen ausgerichtet werden können, um die durch Überlappung entstehenden parasitären Kapazitäten zu minimieren. Das Aktivieren der Störstellen erfolgt typischerweise durch Warmbehandeln bei etwa 900 0C während einer Zeit von 30 min. Wiederum kann dieses Abstandhalten erfindungsgemäß ziemlich genau gesteuert werden, wenngleich die Abmessungen im Submikrometerbereich liegen.
Es versteht sich, daß, wenngleich die Gatemetallisierungen 43 und 53 (symbolisch) mit einem direkt über der Gateoxidschicht 11 befindlichen Kontaktloch dargestellt sind, das Kontaktloch normalerweise über der dicken Feldoxidschicht liegt, d. h., von der Gatezone in einer zur Zeichenebene senkrechten Richtung entfernt.
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In einem typischen Beispiel ist die Gateoxidschicht 11 etwa 25 nm dick, die polykristalline Siliciumschicht 12 ist etwa 350 nm dickj, die organische Schicht 14j die typischerweise aus Fotoresist von Hunt besteht, ist etwa I98 «pm dieks und die Siliciumschicht 15 ist etwa 120 nm dick.
Für gewöhnlich ist ein Backen der Resistschicht 14 bei hoher Temperatur (200 - 300 0C während 30 - 180 min) ratsam, um das Resistmaterial zu härten, damit es der weiteren Verarbeitung, z. B. dem Plasmaätzen zum Bilden der Polysilicium-Gateelektrodenschicht 12j widersteht.
In einem anderen Beispiel enthält eine Struktur 70 (Fig. 7) einen p-leitenden Silicium-Halbleiterkörper 60, dessen Ebene horizontale Hauptfläche 60.5j die typischerweise parallel zu der (lOO)-Ebene orientiert ist, eine auf ihr gewachsene Gateoxidschicht 61 und eine Feldoxidschicht 62 trägt. Auf dieser Gateoxidschicht 61 befindet sich eine polykristalline Siliciumschicht 63. Auf der Oberseite dieser polykristallinen Siliciumschicht 63 befindet sich eine Aluminiumschicht 64, die typischerweise durch Dampfniederschlagung bis zu einer Dicke von etwa 1_um gebildet ist» Auf der Oberseite der Aluminiumschicht 64 befindet sich eine organische
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Resistschicht 65. Weiterhin befindet sich auf der Oberseite der Resistschicht 65 eine gemusterte Siliciumdioxidschicht 66 und eine gemusterte Fotoresistschicht 67, um die Struktur 70 gemäß Fig. 7 zu vervollständigen. Die Struktur 70 ähnelt somit der in Fig. 1 gezeigten Struktur in einem früheren Verfahrenszustand der letzteren, mit Ausnahme der zusätzlichen Aluminiumschicht 64. Die gemusterte Siliciumdioxidschicht 66 kann beispielsweise durch Plasmaätzen oder reaktives Ionenätzen mit CHF^-Gas oder Freon 23 gebildet sein.
Dann wird die Oberseite der Struktur 70 mit Sauerstoff ionen 68 (Fig. 7) einem reaktiven anisotropen Ionenätzen ausgesetzt. Dieses Ätzen mit Sauerstoff kann in derselben Kammer erfolgen, in der zuvor die Oxidschicht 66 geätzt wurde. Hierzu wird beispielsweise (teilweise ionisierter) reiner Sauerstoff oder eine (teilweise ionisierte) Gasmischung aus Sauerstoff und etwa 0,5 bis 1,0 vol% Tetrafluorkohlenstoff (CF^) bei einem relativ niedrigen Druck in einem nutzbaren Bereich von etwa 2 bis 4 ,umHg, typischerweise 3,5jumHg in Verbindung mit einer HF-Leistung in einem Nutzbereich zwischen 0,25 und 0,75 Watt/cm2, typischerweise etwa 0,5 Watt/cm bei einer typischen Frequenz von etwa 13,56 MHz verwendet.
IAD QRIGiNAL
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Als Ergebnis der Fortsetzung des reaktiven Ionen™ ätzens durch das Resistmaterial bilden sich Aluminiumoxid-Aufbauschichten 71 auf den sich ergebenden vertikalen Seitenwänden 65.5 (Fig. 8) der hierdurch in der Resistschicht 65 gebildeten Öffnung. Die Dicke der Aufbauschichten 71 (gemessen an deren Boden) ist proportional zu der Dicke des durch dieses Ätzen entfernten Aluminiums von der Aluminiumschicht 64, wie es durch die Zeitdauer des reaktiven lonenätzens bestimmt wird. Typischerweise werden etwa 20 nm Aluminium am Boden der sich ergebenden Öffnung in der Resistschicht durch Überätzen mit den Sauerstoffionen 68 entfernt. Als nächstes wird die bis dahin hergestellte Struktur (Fig. 8) einem reaktiven Ionenätzen beispielsweise mit Freon 23 (einer Mischung aus 96 vol% CHF, und NH,) ausgesetzt, um die gemusterte Siliciumdioxidschicht 66 zu entfernen.
Als nächstes wird das Ätzen mit Sauerstoffionen 81 (Fig. 9) erneut aufgenommen und solange fortgesetzt, bis die organische Schicht 81 vollständig entfernt ist. Hierdurch wird die Aluminiumschicht 64 in den Flächenbereichen zwischen benachbarten Aluminiumoxid-Aufbauschichten 71 freigelegt und typischerweise um 50 nm (zusätzlich zu der obigen^ 20 nm betragenden Überätzurg dux-ch das frühere reaktive Ionenätzen bei niedrigem Druck mit Sauer™
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stoffionen 68) überätzt. Dieses Ätzen der organischen Schicht und des vorher freigelegten Aluminiums mit Sauerstoff erhöht außerdem die Dicke der Aufbauschichten 71» typischerweise um einen Faktor von etwa 3 oder 4.
Als nächstes wird unter Verwendung dieser Aufbauschichten 71 als Schutzmaske gegen Ätzen der freiliegende Abschnitt der Aluminiumschicht 64 anisotropem Ionenätzen ausgesetzt, woran sich ein anisotropes Ätzen der polykristallinen Schicht 63 anschließt, wodurch die Struktur den in Fig. 10 dargestellten Zustand einnimmt, in dem die Aluminiumschicht 64 eine gemusterte Aluminiumschicht 94 und die polykristalline Siliciumschicht 63 eine gemusterte polykristalline Siliciumschicht 93 geworden ist. Beide dieser gemusterten polykristallinen Siliciumschichten besitzen eine Breite w, die durch die Dicke der Aufbauschichten 71 bestimmt wird.
Beispielsweise kann das anisotrope Ionenätzen der Aluminiumschicht 64 zur Bildung der gemusterten Schicht 94 dadurch erfolgen, daß eine Mischung von etwa 75 voljß Bortrichlorid (BCl3) und 25 % Chlor (Cl2) bei einem Druck von typischerweise etwa
20 jimHg bei einer HF-Leistungsdichte von typischer-
weise etwa 0,1 Watt/cm bei einer Frequenz von etwa 13j56 MHz verwendet wird. Das anisotrope Ätzen der polykristallinen Siliciumschicht 63 zur Bildung der gemusterten Schicht 93 kann dadurch erfolgen^ daß eine ähnliche Mischung von BCl, und Cl2 bei einem Druck von typischerweise etwa 10 umHgj, einer HF-
Leistungsdichte von typischerweise etwa O1,06 Watt/cm bei einer Frequenz von etwa 13?56 MHz verwendet wird.
Die gemeinsame Breite w der gemusterten Schichten >
93 und 94 liegt typischerweise in dem Bereich von etwa 150 bis 400 nm.
Dann wird die gemusterte Aluminiumschicht 94 isotrop geätzt, um sie vollständig zu entfernen und dadurch auch die darüberliegenden Aufbauschichten 71 zu entfernen. Hierzu kann typischerweise mit einer Lösung geätzt werden, beispielsweise mit einer wässrigen Lösung aus 16 Volumenteilen 85 %iger Phosphorsäure, einem Teil 70 %iger Salpetersäure und einem Teil Essigsäure bei etwa 45 0C während zwei Minuten. Hierdurch wird die Aluminiumschicht
94 zusammen mit den Aluminiumoxidaufbausehichten
71 gelöst und von der im Aufbau begriffenen Struktur entfernt (Fig. 11). Vorteilhafterweise wird ein weiterer reaktiver lonenätzschritt mit Sauerstoff
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durchgeführt, um Seitenwandaufbauschichten 111 (Fig. 12) aus Siliciumdioxid an den vertikalen Seitenwänden der verbleibenden Abschnitte der Polysiliciumschicht 93 zu bilden. Dann erfolgt eine Implantation von Ionen und deren Aktivierung durch Warmbehandlung, um Zonen 101, 102 und 103 zu bilden, die Source-, Drain- und Hilfs-Sourcezonen bilden, die einen Querschnitt haben, wie er in Fig. 12 dargestellt ist, und deren Grundriß in Fig. 13 dargestellt ist. Die Seitenwandschichten 111 dienen somit als Abstandsschichten zum Steuern der Stelle der dichtesten Annäherung von Source- und Drainzonen an die unter der Gateelektrode 93 liegende Gatezone. Darüberhinaus kann für den externen Zugriff zur Gateelektrode eine Transistorstruktur 110 (Figuren 12 und 13) ein Gate-Metallisierungsabschnitt 104 hinzugefügt werden.
Wie weiterhin in Fig. 12 dargestellt ist, wird der Transistor 110 dadurch metallisiert, daß zuerst eine Isolierschicht, z. B. TEOS (Tetraäthylorthosilikat) niedergeschlagen wird, diese Schicht zur Bildung einer gemusterten Isolierschicht 112 einer Musterbildung unterworfen wird und eine Metallisierungsschicht aufgebracht wird, die gemustert wird, um
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eine Soureeelektrode 113» eine Drainelektrode 114 und eine weitere (Hilfs-)Sourceelektrode 115 zu bilden« Die Sourceelektrode 113 kontaktiert durch eine Öffnung 116 in der gemusterten Isolierschicht 112 die Sourcezone 101, und die Drainelektrode 114 kontaktiert durch eine separate Öffnung 117 die Drainzone 102. Die Metallisierung für die Elektroden 113, 114 und 115 ist typischerweise mit Aluminium überzogenes η-dotiertes Polysilicium«
Wenngleich die Erfindung anhand spezieller Ausführungs formen erläutert wurde, sind verschiedene Abwandlungen möglich, ohne vom Grundgedanken der Erfindung abzuweichen. Beispielsweise kann anstelle von Aluminium in der Schicht 64 zur Bildung der gemusterten Schicht 94 ein anderes Material verwendet werden, wie z. B. Tantal oder Silicium - in Verbindung mit geeignetem anisotropem Ätzen desselben mit CClJF-bzw. CHF,. Die organische Resist- oder Abdeckungsschicht kann auch aus von Hitachi-Ltd.„ Tokyo,, Japan unter der Bezeichnung PIQ hergestelltes Polyimid oder ein von E. I. DuPont DeNemours und Co., Wilmington, Delaware unter der Bezeichnung Pyralin vertriebenes Polyimid oder eine Klasse von Novalac-Resistmaterialien sein^ die die Bezeichnung KPR tragen und von der Firma Philip A. Hunt Chemical Corp., Palisades Park, New Jersey hergestellt werden;, oder es kann sich
12/13 ..,^/
BADORiGfNAL
lim Standardprodukte handeln wie KPR, KMER, AZ 1350 oder Polychrom-Resistmaterialien. Weiterhin kann die Behandlung mit gepufferter Flußsäure (zum Entfernen der Oxid-Aufbauschicht 16 zusammen mit der gemusterten Oxidschicht 15 vor der Musterbildung der Polysiliciumschicht 12) entfallen, so daß die Oxid-Aufbauschicht 16 (sowie die gemusterte Oxidschicht 15) in Fig. 1 während des anschließenden Ätzens zur Musterbildung der Polysiliciumschicht
12 verbleibt und danach durch Ätzen mit einer Lösung entfernt wird; dies ist eine besonders dann nützliche Alternative, wenn das anschließende Ätzen der Polysiliciumschicht nicht anisotrop sein soll. Weiterhin können bei dem Bauelement gemäß Figur 12 und
13 die Hilfs-Sourcezone 103 und die Elektrode 115 entfallen.
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Leerseite

Claims (10)

  1. BLUMBACH » WESER c\@gRG£N:-:K&AftlER
    ZWSRNER . HOFFMANN
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Patentconsult Radeckestraße 43 8000 München60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsult
    Western Electric Company KINSBRON
    Incorporated
    New York N. Y. '
    Patentansprüche
    (T) Verfahren zum Ausbilden eines Merkmals (21,93) in einem Halbleiterbauelement, bei dem auf einer im wesentlichen vertikalen Seitenwand (12.,59 65.5) einer über einer zweiten Schicht (11,64) befindlichen ersten Schicht eine das Merkmal definierende Seitenwandoxidschicht (21,71) gebildet wird,
    dadurch gekennzeichnet,
    daß die Seitenwandoxidschicht (2I571) gebildet wird durch reaktives lonenätzen der zweiten Schicht (11,64), um die Seitenwandoxidschicht durch Rückzerstäuben zu bilden.
    München: R. Kramer Dipl.-Ing. . W. Weser Dlpt.-Phys. Dr. rer. nat. · E. Hoffmann Dipl.-Ing. Wiesbaden: P.G. Blumbach DipL-lng. · P, Bergen Prof.Dr. Jur. ΟίρΙ.τ^.,ΡβΙ,-Αεε,,ΡαΙ.-Αηνν.bis 1979 · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das reaktive Ionenätzen unter Verwendung von Sauerstoffionen (17,81) durchgeführt wird.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Schicht (11) aus Siliciumdioxid besteht.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste Schicht (12) aus polykristallinem Silicium besteht.
  5. 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das Seitenwandoxid (21) eine schützende Isolierschicht für die Seitenwände des aus polykristallinem Silicium bestehenden Gates (12) eines Feldeffekttransistors darstellt.
  6. 6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Schicht (64) aus Metall besteht.
  7. 7. Verfahren nach Anspruch dadurch gekennzeichnet, daß das Metall Aluminium ist.
  8. 8. Verfahren nach Anspruch 6 oder 7> dadurch gekennzeichnet, daß die erste Schicht (65) aus einem organischen Abdeckungsmittel besteht.
  9. 9. Verfahren nach Anspruch 8? dadurch gekennzeichnet s daß die zweite Schicht (64) über einer dritten Schicht (63) gebildet wird,, und daß im Anschluß an die Aus*- toildung der Seitenwandoxidschicht die erste Schicht (65) entfernt wirdj, wodurch die Seitenwandoxidschicht (71) übrigbleibt, die als Maske zur Bildung des Merkmals (93) aus der dritten Schicht (63) verwendet wird.
  10. 10. Verfahren nach Anspruch 9S dadurch gekennzeichnet s daß das Merkmal (93) das Gate eines Feldeffekttransistors ist.
DE19823245276 1981-12-07 1982-12-07 Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen Withdrawn DE3245276A1 (de)

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Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8201846A (nl) * 1982-05-06 1983-12-01 Philips Nv Sensor met een magneetveldgevoelig element en werkwijze voor het vervaardigen daarvan.
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
JPS59138379A (ja) * 1983-01-27 1984-08-08 Toshiba Corp 半導体装置の製造方法
US4533430A (en) * 1984-01-04 1985-08-06 Advanced Micro Devices, Inc. Process for forming slots having near vertical sidewalls at their upper extremities
US4587710A (en) * 1984-06-15 1986-05-13 Gould Inc. Method of fabricating a Schottky barrier field effect transistor
US4528066A (en) * 1984-07-06 1985-07-09 Ibm Corporation Selective anisotropic reactive ion etching process for polysilicide composite structures
JPS61139058A (ja) * 1984-12-11 1986-06-26 Seiko Epson Corp 半導体製造装置
US5190886A (en) * 1984-12-11 1993-03-02 Seiko Epson Corporation Semiconductor device and method of production
JP2604350B2 (ja) * 1985-06-05 1997-04-30 日本電気株式会社 エッチング方法
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length
US5007982A (en) * 1988-07-11 1991-04-16 North American Philips Corporation Reactive ion etching of silicon with hydrogen bromide
KR910010043B1 (ko) * 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
EP0416141A1 (de) * 1989-09-04 1991-03-13 Siemens Aktiengesellschaft Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich
US5110760A (en) * 1990-09-28 1992-05-05 The United States Of America As Represented By The Secretary Of The Navy Method of nanometer lithography
US5219772A (en) * 1991-08-15 1993-06-15 At&T Bell Laboratories Method for making field effect devices with ultra-short gates
US5317192A (en) * 1992-05-06 1994-05-31 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure having amorphous silicon side walls
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
US5320709A (en) * 1993-02-24 1994-06-14 Advanced Chemical Systems International Incorporated Method for selective removal of organometallic and organosilicon residues and damaged oxides using anhydrous ammonium fluoride solution
KR960006822B1 (ko) * 1993-04-15 1996-05-23 삼성전자주식회사 반도체장치의 미세패턴 형성방법
US5488579A (en) * 1994-04-29 1996-01-30 Motorola Inc. Three-dimensionally integrated nonvolatile SRAM cell and process
EP1202331A3 (de) * 1995-02-28 2002-07-31 Micron Technology, Inc. Verfahren zur Herstellung einer Struktur durch Wiederablagerung
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
DE19526011C1 (de) * 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5599738A (en) * 1995-12-11 1997-02-04 Motorola Methods of fabrication of submicron features in semiconductor devices
DE19548058C2 (de) * 1995-12-21 1997-11-20 Siemens Ag Verfahren zur Herstellung eines MOS-Transistors
DE19641288A1 (de) * 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
US6534409B1 (en) * 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
US6027860A (en) 1997-08-13 2000-02-22 Micron Technology, Inc. Method for forming a structure using redeposition of etchable layer
US5776821A (en) * 1997-08-22 1998-07-07 Vlsi Technology, Inc. Method for forming a reduced width gate electrode
US6075291A (en) * 1998-02-27 2000-06-13 Micron Technology, Inc. Structure for contact formation using a silicon-germanium alloy
DE19856082C1 (de) 1998-12-04 2000-07-27 Siemens Ag Verfahren zum Strukturieren einer metallhaltigen Schicht
US6265252B1 (en) 1999-05-03 2001-07-24 Vlsi Technology, Inc. Reducing the formation of electrical leakage pathways during manufacture of an electronic device
US6437381B1 (en) 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
US20040266115A1 (en) * 2003-06-25 2004-12-30 Bor-Wen Chan Method of making a gate electrode on a semiconductor device
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
EP1871292B1 (de) * 2005-04-04 2019-10-23 Flexible Stenting Solutions, Inc. Flexibler stent
US7371627B1 (en) * 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) * 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) * 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7538858B2 (en) * 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) * 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) * 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7988723B2 (en) 2007-08-02 2011-08-02 Flexible Stenting Solutions, Inc. Flexible stent
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US9149376B2 (en) 2008-10-06 2015-10-06 Cordis Corporation Reconstrainable stent delivery system
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP2012524641A (ja) * 2009-04-24 2012-10-18 フレキシブル ステンティング ソリューションズ，インク． 可撓性デバイス
US20160089723A1 (en) * 2010-06-29 2016-03-31 Korea Advanced Institute Of Science And Technology Method of fabricating nanostructures using macro pre-patterns

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4287660A (en) * 1974-05-21 1981-09-08 U.S. Philips Corporation Methods of manufacturing semiconductor devices
US3920483A (en) * 1974-11-25 1975-11-18 Ibm Method of ion implantation through a photoresist mask
US4037307A (en) * 1975-03-21 1977-07-26 Bell Telephone Laboratories, Incorporated Methods for making transistor structures
DE2526382C3 (de) * 1975-06-13 1979-10-25 Philips Patentverwaltung Gmbh, 2000 Hamburg Kathodenzerstäubungsverf ahren zur Herstellung geätzter Strukturen
DE2964810D1 (en) * 1978-07-29 1983-03-24 Fujitsu Ltd A method of coating side walls of semiconductor devices
JPS5539647A (en) * 1978-09-12 1980-03-19 Nec Corp Ion etching
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4211582A (en) * 1979-06-28 1980-07-08 International Business Machines Corporation Process for making large area isolation trenches utilizing a two-step selective etching technique
US4343082A (en) * 1980-04-17 1982-08-10 Bell Telephone Laboratories, Incorporated Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4343677A (en) * 1981-03-23 1982-08-10 Bell Telephone Laboratories, Incorporated Method for patterning films using reactive ion etching thereof

Also Published As

Publication number Publication date
IT1153379B (it) 1987-01-14
US4432132A (en) 1984-02-21
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IT8224641A1 (it) 1984-06-06
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GB2110876A (en) 1983-06-22
JPS58106833A (ja) 1983-06-25
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IT8224641A0 (it) 1982-12-06
FR2517881A1 (fr) 1983-06-10

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