DE3324030A1 - Input signal level converter for an integrated CMOS digital circuit - Google Patents

Input signal level converter for an integrated CMOS digital circuit

Info

Publication number
DE3324030A1
DE3324030A1 DE19833324030 DE3324030A DE3324030A1 DE 3324030 A1 DE3324030 A1 DE 3324030A1 DE 19833324030 DE19833324030 DE 19833324030 DE 3324030 A DE3324030 A DE 3324030A DE 3324030 A1 DE3324030 A1 DE 3324030A1
Authority
DE
Germany
Prior art keywords
channel mos
field effect
effect transistor
mos field
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19833324030
Other languages
German (de)
Inventor
Jürgen Ing.(grad.) 8000 München Wawersig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19833324030 priority Critical patent/DE3324030A1/en
Publication of DE3324030A1 publication Critical patent/DE3324030A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Abstract

The level circuit according to the invention consists of the series circuit of a p-channel MOS field-effect transistor comprising two n-channel MOS field-effect transistors, the p-channel MOS transistor being connected with its drain to the terminal with a supply potential Vcc and one n-channel MOS transistor being connected with its source to the terminal for the reference potential Vss. A further n-channel MOS field-effect transistor is connected with its source to a node between the two first n-channel transistors, with its gate to a node between the p-channel transistor and the n-channel transistor of the series circuit immediately connected to it. This node also forms the signal output of the level converter. The signal input is given by the gate of the two n-channel transistors forming, together with the p-channel transistor, the said series circuit, the gate of the p-channel transistor being either also connected to the signal input or being connected to the terminal for the reference potential. The level circuit has the advantage of a high gain and can be dimensioned in such a manner that the occurrence of transverse currents is eliminated in normal operation. <IMAGE>

Description

Siemens Aktiengesellschaft Unser Zeichen. Berlin und München . VPA 83 P H 6 2 DESiemens Aktiengesellschaft Our mark. Berlin and Munich. VPA 83 P H 6 2 DE

Eingangssignalpegelwandler für eine integrierte CMOS- · Digitalschaltung Input signal level converter for an integrated CMOS digital circuit

Die Erfindung "betrifft einen Eingangssignalpegelwandler für eine integrierte CMOS-Digitalschaltung, z.B. einen · dynamischen Schreib-Lesespeicher, dessen Signaleingang mit im Vergleich zu den für die Steuerung einer CMOS-Schaltung verschiedenem Pegel, z.B. TTL-Pegel, versehenen Digitalsignalen zu beaufschlagen ist und dessen am eigentlichen Eingang der CMOS-Digitalschaltung liegender Ausgang die für die CMOS-Digitalschaltung erforderli-chen Pegel aufweist. ·The invention "relates to an input signal level converter for an integrated CMOS digital circuit, e.g. a dynamic read-write memory whose signal input is compared to that for controlling a CMOS circuit different level, e.g. TTL level, is to be applied to digital signals and its am the actual input of the CMOS digital circuit, the output that is required for the CMOS digital circuit Has level. ·

Mit Hilfe eines solchen Pegelwandlers, also Eingangsbuffers, soll erreicht werden, daß aufgrund eines an den Wandlereingang gelegten digitalen TTL-Signäls ein Digitalsignal geliefert wird, dessen Pegel entweder das- Po-.-tential V55 oder das Potential V erreicht . Da die TTL-Pegel 2,4 V und 0,5 V genormt sind, muß-der ■Pegelwandler eine relativ große Verstärkung aufweisen. Ferner muß dafür gesorgt werden, daß die an die eigentliche CMOS-Schaltung weiterzugebenden Signalpegel auch bei Parameter- und/oder Versorgungsspannungsschwankungen weiterhin di'e beiden Pegeln V__ oderV ^ erreichen.With the help of such a level converter, i.e. an input buffer, it should be achieved that, based on a digital TTL signal applied to the converter input, a digital signal is supplied, the level of which reaches either the potential V 55 or the potential V. Since the TTL level are standardized 2.4 V and 0.5 V, -the ■ level converter must have a relatively large gain. Furthermore, it must be ensured that the signal levels to be passed on to the actual CMOS circuit continue to reach the two levels V__ or V ^ even in the event of parameter and / or supply voltage fluctuations.

Es ist nun Aufgabe der Erfindung eine mit der CMOS-Digitalschaltung integrierbare und ebenfalls in MOS-Technik ausgeführte Schaltung für einen solchen Pegelwandler anzugeben, der den genannten Anforderungen entspricht.It is now an object of the invention to provide one with the CMOS digital circuit to specify a circuit for such a level converter that can be integrated and also implemented using MOS technology, that meets the requirements mentioned.

Erfindungsgemäß enthält der Signalpegelwandler einen mit seinem Drainanschluß am Versorgungspotential V der CMOS-Schaltung liegenden p-Kanal-MOS-Feldeffekttransistor, dessen Sourceanschluß sowohl den Signalausgang des Pegelwandlers bildet, als auch am Drainanschluß eines ersten K-Kanal-MOS-Feldeffekttransistors liegt, dessen Source überAccording to the invention, the signal level converter includes a its drain terminal at the supply potential V of the CMOS circuit lying p-channel MOS field effect transistor, its Source connection as well as the signal output of the level converter forms, as well as at the drain connection of a first K-channel MOS field effect transistor whose source is above

die Drain-Sourcestrecke eines zweiten n-Kanal-MOS-Feldeffekttransistors am Bezugspotential V _ der CMOS-Schaltung liegt und außerdem über die Source-Drainstrecke.eines dritten n-Kanal-MOS-Feldeffekttransistors mit dem Anschluß für das Versorgungspötential V verbunden ist, wobei das Gatethe drain-source path of a second n-channel MOS field effect transistor at the reference potential V _ of the CMOS circuit and also via the source-drain path.a third n-channel MOS field effect transistor with the connection for the supply potential V is connected to the gate

CCCC

des dritten n-Kanal-MOS-Feldeffekttransistors am .Signalausgang des Signalpegelwandlers liegt, während der erste und der zweite n-Kanal-MOS-Feldeffekttransistor vom Signalein-• gang des Signalpegelwandlers gesteuert ist und das Gate . des p-Kanal-MOS-Feldeffekttransistors durch das gleiche Potential beaufschlagt ist, das an einem der vom'Signalausgang verschiedenen Anschlüsse des zweiten n-Kanal-MOS-Feldeffekttransi-stors liegt.of the third n-channel MOS field effect transistor at the signal output of the signal level converter, while the first and the second n-channel MOS field effect transistor from the signal input • output of the signal level converter is controlled and the gate. of the p-channel MOS field effect transistor by the same The potential is applied to one of the from the signal output different connections of the second n-channel MOS field effect transistor lies.

Die verschiedenen vorteilhaften Ausgestaltungen der Erfindung werden nun- anhand der Figuren 1 bis β vorgestellt. Dabei ist in Figur 1 das Schaltbild einer einfachen Ausfüh-.-rung des erfindungsgemäßen Pegelwandlers, in Figur 2 eine ■ andere Ausführungsart und in Figur 3 eine Weiterbildung der Schaltung gemäß Figur 1 dargestellt. Die übrigen Figuren beziehen sich auf das Verhalten einer Schaltung gemäß Figur T beziehungsweise Figur 3.The various advantageous embodiments of the invention are now presented with reference to Figures 1 to β. In this case, FIG. 1 shows the circuit diagram of a simple embodiment of the level converter according to the invention, in FIG. 2 another embodiment and in FIG. 3 a further development the circuit shown in FIG. The remaining figures relate to the behavior of a circuit according to FIG Figure T or Figure 3.

Die Schaltung gemäß Figur 1 für den erfindungsgemäßen .25 Pegelwandler besteht aus drei n-Kanal-MOS-Feldeffekttransistoren T1, T2, T3 -und einem p-Kanal-MOS-Feldeffekttran-■ sistor, die zweckmäßig sämtlich vom selbstsperrenden Typ sind.' Dabei· liegt der p-Kanal-MOS-Transistor T4 mit seinem Drain an der Klemme für das Versorgungspotential V undThe circuit according to Figure 1 for the inventive .25 level converter consists of three n-channel MOS field effect transistors T1, T2, T3 and a p-channel MOS field effect tran ■ sistor, all of which are expediently of the self-locking type. ' The p-channel MOS transistor T4 lies with its Drain at the terminal for the supply potential V and

C CC C

mit-seiner Source sowohl am Signalausgang A des Pegelwand-• lers als auch· am Drain des ersten n-Kanaltransistors T1,■ ■' als auch am Gate des dritten n-Kanaltransistors T3. Das Gate des p-Kanal-MOS-Feldeffekttransistors T4 ist mit dem Gate des ersten und des zweiten n-Kanal-MOS-Feldeffekt- ; transistors T1 bzw. T2 verbunden. Das Bezugspotential Vwith-its source both at the signal output A of the level wall- • lers as well as · at the drain of the first n-channel transistor T1, ■ ■ 'as well as at the gate of the third n-channel transistor T3. The gate of the p-channel MOS field effect transistor T4 is connected to the Gate of the first and second n-channel MOS field effect; transistor T1 or T2 connected. The reference potential V

liegt am Sourceanschluß des zweiten n-Kanaltransistors T9, dessen Drain mit dem Sourceanschluß des ersten n-Kanal-is at the source terminal of the second n-channel transistor T 9 , the drain of which is connected to the source terminal of the first n-channel transistor

VPA 83 P U 82 DEVPA 83 P U 82 DE

MOS-Transistors T1 und dem Sourceanschluß des dritten . η-Kanal transistors T3 unmittelbar verbunden ist.· Der Drainanschluß des dritten n-Kanal-MOS-Transistors T3 ist an den das Versorungspotential V^ führenden Anschluß ge-MOS transistor T1 and the source of the third . η-channel transistor T3 is directly connected. · The drain connection of the third n-channel MOS transistor T3 is to the connection leading to the supply potential V ^

cc legt. Schließlich ist der Signaleingang E der in Figur 1 ■ dargestellten Ausführungsform des erfindungsgemäßen Pegelwandlers gemeinsam durch das Gate des ersten n-Kanal-Transistors T1,. das Gate des zweiten n-Kanal-Transistors T2 und das Gate des p-Kanaltransistors T4 gegeben.cc sets. Finally, the signal input E is the one in FIG. 1 ■ illustrated embodiment of the level converter according to the invention commonly through the gate of the first n-channel transistor T1 ,. the gate of the second n-channel transistor T2 and given the gate of the p-channel transistor T4.

Die Schaltung gemäß Figur 1 zeigt die aus Figur 4 ersichtliche zeitliche Abhängigkeit der am Ausgang A erscheinenden und an die eigentliche CMOS-Schaltung weiterzugebenden .. Aus gangs signale vom Pegel der an den Signaleingang E angelegten digitalen Eingangssignale. Von einer Darstellung der eigentlichen CMOS-Schaltung in den Figuren wurde abgesehen, da es sich hierbei um Schaltungen handelt, die dem Stand der Technik angehören und deren Eigenschaften· ■· für das Verhalten des Pegelwandlers unerheblich sind.The circuit according to FIG. 1 shows that shown in FIG Time dependence of the output A appearing and to be passed on to the actual CMOS circuit .. Output signals at the level of the digital input signals applied to signal input E. From a representation the actual CMOS circuit in the figures has been omitted, since these are circuits that belong to the state of the art and their properties · ■ · are irrelevant for the behavior of the level converter.

' "'"

Das Hystereseverhalten der Schaltung gemäß Figur 1 ist in Figur 5 dargestellt. Die beiden Schaltpunkte der. Hysterese des Ausgangs A des Signalpegelwandlers lassen sich durch Variation der Transistoren T1 -.T4The hysteresis behavior of the circuit according to FIG. 1 is shown in FIG. The two switching points of the. The hysteresis of the output A of the signal level converter can be reduced by varying the transistors T1 -.T4

.bezüglich deren W/L-Verhältnisse einstellen. ..set with regard to their W / L ratios. .

Die Schaltung des Pegelwandlers gemäß Figur 1 zeichnet sich noch dadurch aus, daß bei Eingangsspannungen U^, : die kleiner als V + Einsatzspannung des n-Kanal-Tran-The circuit of the level converter according to Figure 1 is also characterized in that at input voltages U ^, : which is less than V + threshold voltage of the n-channel tran-

S SS S

sistors T2 bzw. die größer als V - Einsatzspannungsistor T2 or which is greater than V - threshold voltage

CCCC

des p-Kanal-Transistors T4, kein Querstrom durch die Schaltung des Pegelwandlers fließt.of the p-channel transistor T4, no cross current through the Circuit of the level converter flows.

Die Schaltung des erfindungsgemäßen Eingangspegelwandlers gemäß Figur 2 unterscheidet sich von der Schaltung gemäßThe circuit of the input level converter according to the invention according to FIG. 2 differs from the circuit according to FIG

Figur 1 dadurch, daß nur das Gate des ersten n-Kanal- : Transistors T1 und das Gate des zweiten n-Kanal-Transi-Figure 1 in that only the gate of the first n-channel : transistor T1 and the gate of the second n-channel transistor

stors Τ2 den Signaleingang E bilden,, während das Gate des p-Kanal-Transistors .T4 an der Klemme für.das Bezugspotential· V liegt. Im übrilgeh·-entspricht die Schaltung gemäß Figur 2 der Schaltung gemäß Figur 1. ■5 ' stors Τ2 form the signal input E, while the gate of the p-channel transistor .T4 is connected to the terminal for the reference potential · V. Otherwise the circuit according to FIG. 2 corresponds to the circuit according to FIG. 1. ■ 5 '

Auch diese Schaltung gemäß Figur 2 hat ein Verhalten des Ausgangssignales, das in Figur 4 bzw. in Figur 5 dargestellt ist. This circuit according to FIG. 2 also has an output signal behavior that is shown in FIG. 4 and in FIG.

Mitunter kann es zweckmäßig sein, wenn der Pegelwandler mit einem zusätzlichen Freigabesignal 0_ beaufschlagt wird, das zwischen den Pegeln V' und ν_Λ schaltet.» z.B. Sometimes it can be useful if the level converter receives an additional enable signal 0_, which switches between the levels V 'and ν_ Λ . » e.g.

SS . OCSS. OC

wenn die über den Pegelwandler zu steuernde CMOS-Digitalschaltung durch einen RAT-I- oder DRAM-Speicher gegeben ist.if the CMOS digital circuit to be controlled via the level converter is given by a RAT-I or DRAM memory.

· ■· ■

·.·■ Hier geht man zweckmäßig von der in Figur 1 dargestellten Schaltung aus, wobei der Signaleingang E jedoch unter Vermittlung der Source-Drainstrecke eines vierten ri-Kanäl-MOS-Feldeffekttransistors T5 mit ,,dem Gate des ersten und des zweiten η-Kanal-Transistors, also mit. dem Gate von T1 und T2, sowie mit dem Gate des'p-Kanal-Transistors T4 verbunden ist. Das Gate des vierten n-Kanal-Transistors T-5 wird von einem Freigäbe-Taktsignal 0σ gesteuert, das zugleich am Gate eines zweiten p-Kanal-MOS-Feldeffekttransistors T6 liegt. Der Drainanschluß des zuletzt genannten p-Kanal-Transistors Τβ liegt an der Klemme für das Versorgungspotential V ■ und sein Sourceanschluß ist mit den Gates cc . . - -·. · ■ Here one is expedient from the position shown in Figure 1 circuit, the signal input E, however, through the intermediary of the source-drain path of a fourth ri-Kanäl MOS field effect transistor T5 ,, the gate of the first and second η- Channel transistor, so with. is connected to the gate of T1 and T2, as well as to the gate of the p-channel transistor T4. The gate of the fourth n-channel transistor T-5 is controlled by an enable clock signal 0 σ , which is also applied to the gate of a second p-channel MOS field effect transistor T6. The drain connection of the last-mentioned p-channel transistor Τβ is connected to the terminal for the supply potential V ■ and its source connection is connected to the gates cc. . - -

der Transistoren T1, T2 und T4 in der aus Figur 3.ersieht- ■ liehen Weise verbunden.of the transistors T1, T2 and T4 in the figure 3 borrowed way connected.

■ · ■ . .■ · ■. .

Die Schaltung gemäß Figur 3 x^eist somit im Vergleich zu der Schaltung gemäß Figur 1 einen v/eiteren η-Kanal-Transistor und einen weiteren p-Kanal-Transistor auf. Diese beiden Transistoren T5 und T6, die durch das Signal 0 angesteuert werden, dienen dazu, die Schaltung freizugeben.The circuit according to FIG. 3 x ^ e is thus in comparison to the circuit according to FIG. 1 has a further η-channel transistor and another p-channel transistor. These two transistors T5 and T6, which are driven by the 0 signal are used to enable the circuit.

V/enn 0 = V , dann ist die Spannung am Gate des ersten s ss7 · -V / enn 0 = V, then the voltage at the gate of the first s ss 7 -

und des zweiten n-Kanal-Transistors T1 und T2 sowie amand the second n-channel transistor T1 and T2 and am

VPA 83 P H S 2 DEVPA 83 P H S 2 DE

Gate des p-Kanaltransistors T4 gleich V und der AusgangThe gate of the p-channel transistor T4 is equal to V and the output

CCCC

A "auf dem Pegel V" . In diesem Falle zieht die SchaltungA "at level V". In this case the circuit pulls

ssss

keinerlei Querstrom. Ergänzend ist zu dieser Schaltung noch festzustellen, daß dafür gesorgt werden muß, daß das Eingangssignal nicht negativer als V_ v/erden darf.no cross flow. In addition to this circuit it should be noted that it must be ensured that the input signal must not be grounded more negatively than V_ v /.

SSSS

Wie-man aus den bisherigen Ausführungen erkennen kann, besteht der erfindungsgemäße Pegelwandler gewissermaßen aus einem in CMOS-Schaltungstechnik ausgeführten.Schmitt-Trigger. Sr ermöglicht eine hohe Verstärkung, d.h., daß bei einer kleinen Änderung der Eingangsspannung am Triggerpunkt der Schaltung der Ausgang A auf ein Potential . zwischen dein Versorgungspotential V _ und dem B.ezugspo-As can be seen from the previous statements, the level converter according to the invention consists to a certain extent of a Schmitt trigger implemented in CMOS circuit technology. Sr enables a high gain, i.e. with a small change in the input voltage at the trigger point of the circuit, output A is at a potential. between your supply potential V _ and the B. reference point

CCCC

tential V -um. Die hohe Verstärkung der Schaltung undpotential V -um. The high gain of the circuit and

SSSS

eine zusätzliche Hysterese sorgen dafür, daß.das Verhal-, ten des Schaltungsausgangs A nur wenig gegenüber Störungen am Signaleingang E anfällig ist.an additional hysteresis ensures that the behavior, ten of the circuit output A is only slightly susceptible to interference at the signal input E.

. Zu bemerken .ist schließlich noch, daß die Beaufschla- . .20 gung des Signaleingangs Ξ mittels Digitalsignalen erfolgt, deren Lo1^-Pegel größer als V„ und deren High-Pegel. Finally, it should be noted that the Beaufschla-. .20 supply of the signal input Ξ takes place by means of digital signals whose Lo 1 ^ level is greater than V "and whose high level

ssss

kleiner als V-qj-j ist, was insbesondere für eine Beaufschlagung mit TTL-Signalen der Fall ist. · . . ·is smaller than V-qj-j, which is especially an impact is the case with TTL signals. ·. . ·

6 Figuren
.6 Patentansprüche6 figures
.6 claims

Claims (1)

PatentansprücheClaims (Yy) Eingangssignalpegelwandler für eine integrierte CMOS-Digit al schaltung, dessen Signaleingang mit im Vergleich zu den für die. direkte Steuerung einer CMOS-Schaltung notwendigen Pegeln verschiedenen Pegeln, z.B. TTL-Pegeln, . 5 versehenen Digitalsignalen zu beaufschlagen ist, und dessen am eigentlichen Eingang der insbesondere mit dem Pegelwandler monolithisch zusammengefaßten CMOS-Digitalschaltung liegender Ausgang die auf die'für die CMOS-Schaltung erforderlichen Pegel transformierten Digitalsignale liefert, dadurch gekennzeichnet, daß ein mit seinem Drainanschluß am Versorgungspotential (V) der CI-IOS -Schaltung liegender(Yy) Input signal level converter for an integrated CMOS digital circuit, the signal input of which is compared to that for the. direct control of a CMOS circuit necessary levels different levels, e.g. TTL levels,. 5 provided digital signals is to be applied, and its output, which is located at the actual input, in particular the CMOS digital circuit monolithically combined with the level converter, supplies the digital signals transformed to the level required for the CMOS circuit, characterized in that a drain connected to the supply potential ( V) the CI-IOS circuit is lying CCCC p-Kanal-MOS-Feldeffekttransistor (T4), dessen Sourceanschluß sowohl des Signalausgang (A) des Pegelwandlers bildet, als auch am Drainanschluß eines ersten η-Kanal-MOS-FeIdeffekttransistors (T1)liegt, vorgesehen ist, daß' der Sourceanschluß dieses n-Kanal-MOS-Feldeffekttransistors (T1) über die Drain-Sourcestrecke eines zweiten n-Kanal-MOS-Feldeffekt transistors (T2) am Bezugspotential (V" ) der C-MOS-Schaltung liegt und außerdem über die Source-Drainstrecke eines"" dritten n-Känal-MOS-Feldeffekttransistors (T3) mit dem An-. Schluß für das Versorgungspotential (V ) verbunden ist,p-channel MOS field effect transistor (T4), its source terminal forms both the signal output (A) of the level converter and at the drain connection of a first η-channel MOS field effect transistor (T1) is, it is provided that 'the source terminal of this n-channel MOS field effect transistor (T1) over the drain-source path of a second n-channel MOS field effect transistor (T2) at the reference potential (V ") of the C-MOS circuit lies and also via the source-drain path of a "" third n-channel MOS field effect transistor (T3) with the on. The end of the supply potential (V) is connected, CCCC wobei das Gate 'des dritten n-Kanal-MOS-Feldeffekttransi-' stors am Signalausgang (A) des Pegelwandlers liegt, während der erste und der zweite. n-Kanal-MOS-Feldeffekttransistor (T1, T2) vom Signaleingang (E) des Signalpegelwandlers ge- . · ■ steuert ist und das Gate des p-Kanal-HOS-Feldeffekttransi-• ■ stors (Τ4) durch das gleiche Potential gesteuert ist, das . ; an einem der vom Signalausgang (A) verschiedenen Anschlüsse des zweiten'n-Kanal-MOS-Feldeffekttransistors (T2) liegt. · .30where the gate 'of the third n-channel MOS field effect transistor' stors at the signal output (A) of the level converter, while the first and the second. n-channel MOS field effect transistor (T1, T2) from the signal input (E) of the signal level converter. · ■ controls and the gate of the p-channel HOS field effect transistor ■ stors (Τ4) is controlled by the same potential that. ; at one of the connections different from the signal output (A) of the second'n-channel MOS field effect transistor (T2) is located. · .30 .2.) Eingangspegelwandler nach Anspruch 1, dadurch gekennzeichnet, daß das Gate des p-Kanal-MOS-Feldeffekttransi- stors (Τ4) unmittelbar mit dem Gate des ersten und des -.-zweiten n-Kanal-MOS-Feldeffekttransistors (T1, T2) Verbun-5 den ist. . .. ^-—-- "· _·.2.) Input level converter according to claim 1, characterized in that the gate of the p-channel MOS field effect transistor (Τ4) directly with the gate of the first and -.- second n-channel MOS field effect transistor (T1, T2) is connected. . .. ^ -—-- "· _ · COPYCOPY 3.) Eingangspegelwandler nach Anspruch 1, dadurch gekennzeichnet, daß das Gate des p-Kanal-MOS-Feldeffekttransistors (T4) unmittelbar mit dem Sourceanschluß des zweiten n-Kanal-MOS-Földeffekttransistors (T2) und damit mit dem Bezugspotential (V__) verbunden ist.3.) input level converter according to claim 1, characterized in that the gate of the p-channel MOS field effect transistor (T4) is connected directly to the source terminal of the second n-channel MOS field effect transistor (T2) and thus to the reference potential (V__) is. SS .SS. 4.) Eingangspegelwandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Signaleingang (E) des Pegelwandlers unmittelbar mit dem Gate des ersten und des zweiten η-Kanal-MOS-Feldeffekttransistors (T1, T2) verbunden ist.4.) Input level converter according to one of claims 1 to 3, characterized in that the signal input (E) of the level converter is connected directly to the gate of the first and the second η-channel MOS field effect transistor (T1, T2). 5.) .Eingangspegelwandler nach Anspruch 2, dadurch gekennzeichnet, daß. der Signaleingang (E) des Pegelwandlers über die Source-Drainstrecke eines weiteren η-Kanal-MOS-Feldeffekttransistors "(T5) mit dem Gate des von ihm gesteuerten ersten und zweiten n-Kanal-MOS-Feldeffekttransistors (T1, T2) verbunden ist, daß außerdem das Gate des ersten und . des zweiten η-Kanal-MOS-Feldeffekttransistors (T1, T2) über die Source-Drainstrecke eines weiteren p-Kanal-MOS-Feldeffekttransistors (Τβ) mit dem Anschluß für das Versorgungspotential (V ) verbunden ist, und daß schließlich5.) .Eingangspegelwandler according to claim 2, characterized in that. the signal input (E) of the level converter is connected via the source-drain path of a further η-channel MOS field effect transistor "(T5) to the gate of the first and second n-channel MOS field effect transistor (T1, T2) controlled by it, that in addition the gate of the first and second η-channel MOS field effect transistor (T1, T2) is connected to the connection for the supply potential (V) via the source-drain path of a further p-channel MOS field effect transistor (Τβ) , and that finally CCCC • sowohl das Gate des vierten n-Kanal-MOS-Feldeffekttransistors• both the gate of the fourth n-channel MOS field effect transistor (T5) als auch das Gate des zweiten p-Kanal-MOS-Feldeffekt-25-transistors (Τ6) durch ein Taktsignal (Freigabesignal 0 ) · gesteuert ist.(T5) as well as the gate of the second p-channel MOS field effect transistor (Τ6) by a clock signal (enable signal 0) is controlled. 6.) .Eingangspegelwandler nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die in ihm vorgesehenen Transistören selbstsperrend sind.6.) .Input level converter according to one of claims 1 to 5, characterized in that the transistors provided in it are self-locking.
DE19833324030 1983-07-04 1983-07-04 Input signal level converter for an integrated CMOS digital circuit Withdrawn DE3324030A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19833324030 DE3324030A1 (en) 1983-07-04 1983-07-04 Input signal level converter for an integrated CMOS digital circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19833324030 DE3324030A1 (en) 1983-07-04 1983-07-04 Input signal level converter for an integrated CMOS digital circuit

Publications (1)

Publication Number Publication Date
DE3324030A1 true DE3324030A1 (en) 1985-01-17

Family

ID=6203089

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19833324030 Withdrawn DE3324030A1 (en) 1983-07-04 1983-07-04 Input signal level converter for an integrated CMOS digital circuit

Country Status (1)

Country Link
DE (1) DE3324030A1 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0215280A1 (en) * 1985-08-09 1987-03-25 Siemens Aktiengesellschaft Signal translator circuit
EP0215288A1 (en) * 1985-08-13 1987-03-25 Siemens Aktiengesellschaft Signal translator circuit
EP0292713A2 (en) * 1987-05-26 1988-11-30 International Business Machines Corporation Low voltage swing CMOS receiver circuit
DE3927192A1 (en) * 1989-08-17 1991-02-21 Telefunken Electronic Gmbh Level converter circuit with two MOSFET(s) - has drain electrode of third MOSFET coupled to drain-source path of second MOSFET
DE4141886C1 (en) * 1991-12-18 1993-01-28 Siemens Ag, 8000 Muenchen, De

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295065A (en) * 1979-08-13 1981-10-13 Rca Corporation Level shift circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295065A (en) * 1979-08-13 1981-10-13 Rca Corporation Level shift circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0215280A1 (en) * 1985-08-09 1987-03-25 Siemens Aktiengesellschaft Signal translator circuit
EP0215288A1 (en) * 1985-08-13 1987-03-25 Siemens Aktiengesellschaft Signal translator circuit
EP0292713A2 (en) * 1987-05-26 1988-11-30 International Business Machines Corporation Low voltage swing CMOS receiver circuit
EP0292713A3 (en) * 1987-05-26 1990-02-28 International Business Machines Corporation Low voltage swing cmos receiver circuit
DE3927192A1 (en) * 1989-08-17 1991-02-21 Telefunken Electronic Gmbh Level converter circuit with two MOSFET(s) - has drain electrode of third MOSFET coupled to drain-source path of second MOSFET
DE4141886C1 (en) * 1991-12-18 1993-01-28 Siemens Ag, 8000 Muenchen, De

Similar Documents

Publication Publication Date Title
EP0504470B1 (en) Level converting circuit
DE3300239C2 (en) Circuit arrangement for level conversion of digital signals
DE19537203A1 (en) Sense amplifier
EP0483537A2 (en) Current source circuit
DE3130330A1 (en) &#34;TRANSMISSION&#34;
DE10005044B4 (en) High-speed current mirror circuit and method
DE102020208635A1 (en) DIFFERENTIAL SIGNAL TRANSMISSION CIRCUIT
DE19502598B4 (en) Input buffer for CMOS circuits
DE4107870C2 (en)
EP0499673A1 (en) Control circuit for a substrate bias generator
DE19813707C2 (en) Voltage level conversion circuit
DE3323446A1 (en) INPUT SIGNAL LEVEL CONVERTER FOR A MOS DIGITAL CIRCUIT
DE3511688C2 (en)
DE3324030A1 (en) Input signal level converter for an integrated CMOS digital circuit
DE3329874A1 (en) MOS INVERTER CIRCUIT
EP0100432A2 (en) Signal level transformer
DE19842458A1 (en) Level converter used by A/D converter
DE19739807C2 (en) Level conversion circuit
DE2901234A1 (en) TWO-STATE SWITCH
DE10001371B4 (en) Integrated circuit with a differential amplifier
EP0748047A1 (en) Integrated buffer circuit
DE4007212C2 (en)
DE2552849A1 (en) LOGICAL CIRCUIT
DE10120672C2 (en) Data register with integrated signal level conversion
DE69533604T2 (en) locking circuit

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee