DE3346529C2

DE3346529C2 -

Info

Publication number: DE3346529C2
Application number: DE3346529A
Authority: DE
Inventors: Junichi Miyamoto; Shinji Yokohama Jp Saito
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-12-28
Filing date: 1983-12-22
Publication date: 1988-03-10
Also published as: DE3346529A1; US4604533A

Description

Die Erfidung betrifft einen Leseverstärker zum Verstärken von differentiellen Eingangssignalen nach dem Oberbegriff des Anspruchs 1.

Aus der EP-OS 00 15 070 ist eine Leseverstärkerschaltung bekannt, bei der Informationen von MOS-Speicherzellen ausgelesen werden sollen. Die Speicherzellen sind in Matrixform angeordnet und die jeweiligen Leseschaltungen können gemäß einer Ausführungsform zwei hintereinandergeschaltete Differenzverstärkerstufen umfassen.

Bei dieser bekannten Leseverstärkerschaltung sind jedoch sämtliche Differenzverstärkerstufen aus MOS-Transistoren aufgebaut, so daß die mit diesem Transistortyp verbundenen Nachteile in keiner Weise vermieden werden.

Aus der DE-AS 27 39 663 ist ein Differenzverstärker, insbesondere in Form eines Leseverstärkers für Bipolar-Speicherbausteine bekannt. Bei dieser bekannten Schaltungsanordnung gelangen Schreib-Lese-Speicherbausteine in Bipolartechnik zur Anwendung. Bipolar-Speicherbausteine sind gewöhnlich im Stande, relativ hohe Lesespannungen zu liefern, so daß die in Verbindung mit MOS-Speicherzellen auftretenden Probleme hier nicht vorhanden sind.

Aus DE-PS 30 33 174 ist ein Leseverstärker für einen Bipolar-Speicherbaustein mit matrixartig angeordneten Speicherzellen zur Auswertung der Differenz der Leseströme in einer ersten und einer zweiten Bit-Leitung bekannt. Das wesentliche dieses bekannten Leseverstärkers besteht darin, daß jeweils auf die Bit-Leitung mit dem höheren Lesestrom ein durch ein Leseverstärker erzeugter Zusatzstrom eingespeist wird.

Auch bei diesem bekannten Leseverstärker gelangt ausschließlich Bipolar-Speichertechnik zur Anwendung. Bei einer Ausführungsform dieses bekannten Leseverstärkers ist ein Differenzverstärker realisiert, der mit Bipolar-Transistoren aufgebaut ist, wobei jeder der Bipolar-Transistoren mit einem weiteren Bipolar-Transistor nach Art einer Darlington-Schaltung verbunden ist.

Ein weiterer konventioneller Leseverstärker in einer CMOS-Halbleitereinrichtung hat die in Fig. 1 gezeigte Struktur. Speicherzellen 11 i 1, 11 i 2, . . . 11 ÿ, . . ., und Leitungen sind in Bereiche angeordnet, die durch Wortleitungen WL 1, WL 2, . . ., WLi, . . ., und WLn und Bit-Leitungen und BLi unterteilt sind. Von einer der Speicherzellen 11 i 1, 11 i 2, . . . 11 ÿ, . . ., und 11 in ausgelesene Daten (Spannungen V 1 und V 2 der Bit-Leitungen und BLi) werden an einen ersten MOS-Differenzverstärker 12 über die entsprechende der Wortleitungen WL 1, WL 2, . . ., WLi, . . ., und WLn geliefert. Der erste Differenzverstärker 12 weist auf: ein Paar n-Kanal-Differenz -Eingangs-MOS-Transistoren Q 4 und Q 5, deren Gate-Elektroden jeweils mit den Bit- Leitungen und BLi verbunden sind und die so angeordnet sind, daß ein Ende des n-Kanal-Differenz-Eingangs-MOS-Transistors Q 4 mit einem Ende des n-Kanal-Differenz-Eingangs- MOS-Transistors Q 5 verbunden ist; einen n-Kanal-MOS-Transistor Q 1 zwischen einem gemeinsamen Knotenpunkt zwischen den Differenz-Eingangs-MOS-Transistoren Q 4 und Q 5 und einer Stromversorgung V _SS mit einer Gate-Elektrode, die ein Chip- Freigabesignal erhält; einen n-Kanal-MOS-Transistor Q 6 und einen p-Kanal-MOS-Transistor Q 2, die in Reihe zwischen dem anderen Ende des MOS-Transistors Q 4 und der Stromversorgung V _DD angeordnet sind; einen n-Kanal-MOS-Transistor Q 7 und einen p-Kanal-MOS-Transistor Q 3 in Reihe zwischen dem anderen Ende des MOS-Transistors Q 5 und der Stromversorgung V _DD. Die Gate- Elektroden der MOS-Transistoren Q 2 und Q 3 sind mit der Stromversorgung V _DD verbunden. Ein Ausgang CDi aus einem nicht gezeigten Spaltendecoder wird an die Gate-Elektroden der MOS-Transistoren Q 6 und Q 7 gelegt. Die Spannungen am Knotenpunkt N 1 zwischen den MOS-Transistoren Q 2 und Q 6 und einem Knoten N 2 zwischen den MOS-Transistoren Q 3 und Q 7 werden Ausgangssignale des ersten Differenzverstärkers 12. Die Ausgangssignale von dem ersten Differenzverstärker 12 werden an einen zweiten MOS-Differenzverstärker 13 geliefert. Der zweite Differenzverstärker 13 weist auf: ein Paar von Differenz-Eingangs-n-Kanal-MOS-Transistoren Q 8 und Q 9, deren Gate-Elektroden jeweils mit den Knotenpunkten N 1 und N 2 verbunden sind und von denen jeweils ein Ende mit der Stromversorgung V _SS verbunden ist; p-Kanal-MOS-Transistoren Q 10 und Q 11, die jeweils zwischen dem anderen Ende des MOS-Transistors Q 8 und der Stromversorgung V _DD und zwischen dem anderen Ende des MOS-Transistors Q 9 und der Stromversorgung V _DD eingefügt sind und die eine Stromspiegelschaltung darstellen. Ein Ausgangssignal von dem zweiten Differenzverstärker 13 erscheint an einem Knotenpunkt N 3 zwischen den MOS-Transistoren Q 11 und Q 9 und wird an eine Ausgangspufferstufe 14 geliefert.

Die Ausgangspufferstufe 14 weist auf: einen CMOS-Inverter mit einem p-Kanal-MOS-Transistor Q 12 und einem n-Kanal-MOS-Transistor Q 13. Ein Lese-Ausgangssignal erscheint an einem Knotenpunkt zwischen den MOS-Transistoren Q 12 und Q 13.

Im folgenden wird der Betrieb des konventionellen Leseverstärkers der oben beschriebenen Konfiguration beschrieben. Wenn das an den n-Kanal-MOS-Transistor Q 1 gelieferte Chip-Freigabesignal auf hohen Pegel geht, wird der MOS-Transistor Q 1 eingeschaltet, so daß der Lesebetrieb ablaufen kann. Wenn das Ausgangssignal CDi von dem Spaltendecoder auf hohen Pegel geht und die i-te Spalte ausgewählt wird, werden die MOS-Transistoren Q 6 und Q 7 eingeschaltet. Daten werden auf die Bit-Leitungen und BLi aus den Speicherzellen 11 ÿ (der Speicherzellen 11 i 1, 11 i 2, . . ., 11 ÿ, . . ., und 11 in, die mit den Bit-Leitungen und BLi verbunden sind) ausgelesen, die durch die Wortleitung WLj ausgewählt wird. Deshalb geht eine der Bit-Leitungen und BLi in Übereinstimmung mit dem Inhalt der aus der Speicherzelle 11 ÿ ausgelesenen Daten auf hohen Pegel und die andere geht auf niedrigen Pegel. In Übereinstimmung mit Änderungen der Spannungen in den Bit-Leitungen und BLi wird einer der MOS-Transistoren Q 4 und Q 5, deren Gate-Elektroden jeweils mit den Bit-Leitungen und BLi verbunden ist, eingeschaltet und der andere wird abgeschaltet. In Übereinstimmung mit dem ON/OFF-Betrieb der MOS-Transistoren Q 4 und Q 5 wechseln die Spannungen am Knotenpunkt N 1 zwischen den MOS-Transistoren Q 2 und Q 6 und dem Knotenpunkt N 2 zwischen den MOS-Transistoren Q 3 und Q 7. Diese Spannungen werden an die Gate-Elektroden der Differenz-Eingangs-MOS-Transistoren Q 8 und Q 9 des zweiten Differenzverstärkers 13 geliefert. Ein Konstantstrom wird an die MOS-Transistoren Q 8 und Q 9 von den MOS-Transistoren Q 10 und Q 11, die die Stromspiegelschaltung darstellen, geliefert. Eine Spannung am Knotenpunkt N 3 zwischen den MOS-Transistoren Q 9 und Q 11 wechselt in Übereinstimmung mit dem ON/OFF-Betrieb des MOS-Transistors Q 9 und wird an den Signaleingangsanschluß der Ausgangspufferstufe 14 gelegt. In der Ausgangspufferstufe 14 wird einer der MOS-Transistoren Q 12 und Q 13 eingeschaltet und der andere wird abgeschaltet in Übereinstimmung mit der Spannung am Knotenpunkt N 3. Als Ergebnis erscheint ein den in der ausgewählten Speicherzelle 11 ÿ gespeicherten Daten entsprechendes Ausgangssignal am Knotenpunkt zwischen den MOS-Transistoren Q 12 und Q 13.

Beim Auslesebetrieb ergibt sich bezüglich der Speicherzellen ein Verhältnis (wird durch die Last-MOS-Transistoren Q 2 und Q 3 in eine Spannung umgewandelt) eines durch den Differenz-Eingangs- MOS-Transistor Q 4 fließenden Stroms zu einem durch den Differenz-Eingangs-MOS-Transistor Q 5 fließenden Stroms wie folgt: id 2/id 1 = {(β/2)(V 2-V 0-Vth) ²}/ {(β/2)(V 1-V 0-Vth) ²}
= (V 1+Δ V -V 0-Vth) ²/K(V 1-V 0-Vth) ²
≃ 1+2Δ V/(V 1-V 0-Vth) ² (1)

wobei V 1 und V 2 Spannungen auf den Bit-Leitungen und BLi jeweils sind; Δ V ist die Potentialdifferenz zwischen den Spannungen V 1 und V 2; V 0 ist die Quellenspannung eines jeden der MOS-Transistoren Q 4 und Q 5; und Vth ist die Schwellenspannung eines jeden der MOS-Transistoren Q 4 und Q 5. Der erste Differenzverstärker 12 hat die maximale Empfindlichkeit, wenn V 1-V 0-Vth = 0 gilt. Wenn der erste Differenzverstärker 12 jedoch unter dieser Bedingungen aufgebaut wird, wird sein Gegenwirkleitwert gm reduziert, wodurch eine lange Zeitdauer benötigt wird, um den zweiten Differenzverstärker 13 auf die nächste Stufe zu steuern. Um den Gegenwirkleitwert zu steigern und eine hohe Leseempfindlichkeit zu liefern, muß eine Potentialdifferenz Δ V zwischen den Bit-Leitungen und BLi groß gewählt werden.

Wenn ein in der Bit-Leitung fließender Strom als Ib vorgegeben wird, bestimmt sich eine Einschwingzeit td von einem niedrigen Pegel auf einen hohen Pegel und umgekehrt bezüglich des Bit-Leitungs-Potentials wie folgt:

td = Cb · Δ V/Ib, (2)

wobei Cb die Bit-Leitungs-Kapazität ist. Wenn die Potentialdifferenz Δ V groß gewählt wird, wird die Einschwingzeit td bezüglich des Bit-Leitungs-Potentials groß.

Wie oben beschrieben wurde, ist die Empfindlichkeit des Leseverstärkers mit einer Reihenschaltung von zwei MOS-Differenzverstärkern umgekehrt proportional zu seinem Gegenwirkleitwert gm. Es ist schwierig, gleichzeitig Signalverzögerungszeiten der Bit-Leitungen und der Leseschaltungsanordnung zu verkürzen.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Leseverstärker der angegebenen Gattung hinsichtlich seiner Empfindlichkeit und seiner Lesegeschwindigkeit zu verbessern, wobei die sich aus Differenzverstärkern mit MOS-Transistoren und aus Differenzverstärkern mit Bipolar-Transistoren ergebenden Nachteile beseitigt werden sollen.

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst:

Durch die vorliegende Erfindung werden die geschilderten Nachteile in Verbindung mit Differenzverstärkern, die aus MOS-Transistoren aufgebaut sind und die aus Bipolar-Transistoren aufgebaut sind, in der folgenden Weise vermieden.

Bei der Verwendung von MOS-Speicherzellen ergeben sich beim Auslesen dieser Speicherzellen Lesesignale mit relativ geringer Spannung, d. h. die Potentialdifferenz Δ V zwischen den Bit-Leitungen ist relativ gering.

Gemäß der vorliegenden Erfindung ist der erste Differenzverstärker aus Bipolar-Transistoren aufgebaut, wobei aber jeder Bipolar-Transistor in Form eines Verstärkerelements geschaltet ist, so daß die Eingangssignale des ersten Differenzverstärkers verstärkt werden.

Der zweite aus MOS-Transistoren aufgebaute Differenzverstärker erhält dadurch als Eingangssignale relativ hohe Spannungssignale, wodurch dessen Gegenwirkleitwert gesteigert wird und die Ansprechempfindlichkeit und damit die Leseempfindlichkeit erhöht wird.

Wenn jedoch der zweite Differenzverstärker in der üblichen Weise lediglich aus MOS-Transistoren aufgebaut wird, so besteht die Möglichkeit, daß der eine oder der andere MOS-Transistor in einem zum jeweils anderen Transistor unterschiedlichen Schaltbetrieb betrieben wird, so daß bei gleichen Lesesignalen unterschiedliche Ausgangssignale erhalten werden können.

Dieser Nachteil wird mit Hilfe der Stromspiegelschaltung vermieden, die aus den zwei zusätzlichen MOS-Transistoren besteht.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen 2 bis 6.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Blockdiagramm eines konventionellen Leseverstärkers in einem Halbleiterspeicher;

Fig. 2 ein schematisches Blockdiagramm eines Leseverstärkers mit Merkmalen nach der Erfindung;

Fig. 3 ein Schaltungsdiagramm des in Fig. 2 gezeigten Leseverstärkers;

Fig. 4 ein Schaltungsdiagramm eines Leseverstärkers gemäß einer Ausführungsform der Erfindung;

Fig. 5 und 6 jeweils Ausschnitte zur Verdeutlichung der Herstellung der in Fig. 3 gezeigten Schaltung;

Fig. 7 ein Schaltungsdiagramm eines Leseverstärkers gemäß einer weiteren Ausführungsform der Erfindung;

Fig. 8 ein Schaltungsdiagramm eines Pegelkonverters des in Fig. 7 gezeigten Leseverstärkers; und

Fig. 9 ein Schaltungsdiagramm eines Leseverstärkers gemäß einer weiteren Ausführungsform der Erfindung.

Fig. 2 zeigt die grundlegende Anordnung eines Leseverstärkers mit Merkmalen nach der Erfindung. Gleiche Bezugszeichen wie in Fig. 1 bedeuten die gleichen Teile in Fig. 2 und eine detaillierte Beschreibung wird deshalb vermieden. Bit-Leitungen und BLi sind mit einem ersten Differenzverstärker 15 mit bipolaren Transistoren als differentielle Eingangselemente jeweils über Bit-Leitungsauswahl-MOS-Transistoren Q 14 und Q 15 verbunden, die gemäß einem Ausgangssignal CDi von einem Spaltendecoder gesteuert werden, und welche jeweils zur Auswahl der Bit-Leitungen und BLi dienen. Ausgangssignale von dem ersten Differenzverstärker 15 werden an einen zweiten Differenzverstärker 16 mit MOS-Transistoren als differentielle Eingangselemente geliefert und von diesem verstärkt. Ein Ausgangssignal von dem zweiten Differenzverstärker 16 wird von einem CMOS- Inverter 17 als Pufferstufe invertiert und verstärkt. Auf diese Weise erscheint ein Ausgangssignal am Ausgangsanschluß des Inverters 17.

Fig. 3 ist ein Schaltungsdiagramm der ersten und zweiten Differenzverstärker 15 und 16 in Fig. 2. Speicherdaten (differentielle Eingangssignale) werden von einem nicht gezeigten MOS-Speicher an bipolare npn-Transistoren Q 16 und Q 17, die als differentielle Eingangselemente des ersten Differenzverstärkers 15 dienen, über die Bit-Leitungsauswahl-MOS-Transistoren Q 14 und Q 15 der Fig. 2 geliefert. Die Emitter der Differenz- Eingangstransistoren Q 16 und Q 17 sind gemeinsam verbunden zur Aufnahme einer zweiten Stromversorgungsspannung V _SS durch eine Stromquelle I. Die Kollektoren der Transistoren Q 16 und Q 17 sind mit einer ersten Stromversorgung V _CC jeweils über Lastelemente (z. B. Widerstände R 1 und R 2) verbunden. Die Gate-Elektroden eines Paars von n-Kanal-MOS-Transistoren Q 18 und Q 19, die als differentielle Eingangselemente des zweiten Differenzverstärkers 16 dienen, sind jeweils mit einem Verbindungspunkt N 4 zwischen dem Widerstand R 1 und dem Transistor Q 16 und einem Verbindungspunkt N 5 zwischen dem Widerstand R 2 und dem Transistor Q 17 verbunden. Ein Ende eines jeden der MOS-Transistoren Q 18 und Q 19 ist mit der ersten Stromversorgung V _CC über einen entsprechenden p-Kanal-MOS-Transistor Q 21 und Q 22, die eine Stromspiegelschaltung bilden, verbunden. Das andere Ende eines jeden der MOS-Transistoren Q 18 und Q 19 ist mit der zweiten Stromversorgung V _SS verbunden. Eine Spannung am Verbindungspunkt N 6 zwischen den MOS-Transistoren Q 21 und Q 19 wird invertiert und verstärkt durch den CMOS-Inverter 17 mit den MOS-Transistoren Q 22 und Q 23, wodurch ein Ausgangssignal entsteht.

In dem oben beschriebenen Schaltkreis bildet sich, wenn eine Differenz zwischen den Spannungen V 1 und V 2 auf den Bit-Leitungen und BLi als Δ V vorgegeben wird (d. h. Δ V = V 1-V 2), ein Verhältnis eines durch den Transistor Q 16 fließenden Stroms i 1 zu einem durch den Transistor Q 17 fließenden Strom i 2 gemäß dem Betrieb des bipolaren Transistors wird folgt:

wobei q die Elektronenladung, k die Boltzmann-Konstante und T die absolute Temperatur ist. Eine Spannungsdifferenz Δ V _out zwischen den Ausgangssignalen von dem ersten Differenzverstärker 15 ist wie folgt:

wobei der Gegenwirkleitwert gm 1/R ist und nicht von Δ V _in und Δ V 1_out abhängt. Gemäß Gleichung (4) ist Δ V 1_out = Ri 1(1-1/e) für Δ V _in = 25 mV. Eine Spannung, die theoretisch ungefähr zwei Drittel der Spannung für Δ V _in = ∞ beträgt, wird mit einem vorgegebenen Gegenwirkleitwert gm erzeugt, was eine gute Empfindlichkeit bedeutet.

Beim zweiten Differenzverstärker 16 ist das Gate eines p-Kanal-MOS-Transistors Q 20 mit seiner Drain-Elektrode verbunden. Darüber hinaus sind die Gate-Source-Spannungen V _GS der Transistoren Q 20 und Q 21 gleich. Wenn die Transistoren im wesentlichen auf dem gleichen Potential gehalten werden, wird ein durch den MOS-Transistor Q 20 fließender Strom i 3 im wesentlichen gleich einem durch den MOS-Transistor Q 21 fließenden Strom i 4, wodurch eine Stromspiegelschaltung gebildet wird. Unter der Annahme, daß ein Signal hohen Pegels an das Gate des MOS-Transistors Q 18 gelegt wird, wird ein Signal von niedrigem Pegel an das Gate des MOS-Transistors Q 19 gelegt. Wenn der MOS-Transistor eingeschaltet wird, wird seine Drain-Seite auf niedrigen Pegel gesetzt. Deshalb werden die MOS- Transistoren Q 20 und Q 21 weiter leitfähig geschaltet und durch Die Wirkung des Signals niedrigen Pegels, das an die Gate-Elektrode des MOS-Transistors Q 19 geliefert wird, wird die Spannung am Verbindungspunkt N 6 zwischen den MOS-Transistoren Q 21 und Q 19 plötzlich hoch. Wenn jedoch das Gate-Potential des Transistors Q 18 niedrig ist und das Gate-Potential des Transistors Q 19 hoch ist, wird ein umgekehrter Betrieb wie oben beschrieben ausgeführt. Die Gate-Spannungen (an den Verbindungspunkten N 4 und N 5) der Transistoren Q 18 und Q 19 werden zwischen die erste Versorgungsspannung V _CC und die zweite Versorgungsspannung V _SS gelegt. Auf diese Weise, da sich das Ausgangssignal nicht von der oberen Grenze V _CC und der unteren Grenze V _SS weg ändert, wird ein geformtes Ausgangssignal durch den Inverter 17 erhalten, das sich zwischen der oberen und der unteren Grenze ändert.

Wie oben beschrieben, kann der erste Differenzverstärker 15 mit bipolaren Transistoren als differentielle Eingangselemente ein kleines Signal ohne Abnahme seines Gegenwirkleitwertes verstärken. Andererseits braucht der zweite Differenzverstärker 16 mit MOS-Transistoren als differentielle Eingangselemente eine lange Zeit zur Verstärkung eines kleinen Signals. Jedoch kann ein relativ großes Signal, das von dem ersten Differenzverstärker 15 verstärkt wird, vom zweiten Differenzverstärker 16 mit einem großen Gegenwirkleitwert gm verstärkt werden. Anders als beim MOS-Transistor wird beim bipolaren Transistor ein Basisstrom von I 1/β npn (wobei β npn das Stromübertragungsverhältnis [gemeinsamer Emitter] ist) benötigt. Die Speicherzellen und die Vorladungsschaltung weisen MOS-Transistoren auf und das Stromübertragungsverhältnis β npn variiert während des Herstellungsprozesses, wodurch die Bit- Leitungs-Spannungseinstellung nachteilig beeinflußt wird. Aus diesem Grunde kann der bipolare differentielle Eingangstransistor einen Darlington-Verstärker gemäß den benötigten elektrischen Eigenschaften aufweisen.

Fig. 4 zeigt einen ersten Differenzverstärker 15 mit Darlington- Verstärkern. Bipolare npn-Differenz-Eingangstransistoren Q 16 und Q 24 bilden einen Darlington-Verstärker, der dem ersten Transistor Q 16 in Fig. 3 entspricht. Bipolare npn-Transistoren Q 17 und Q 25 bilden einen Darlington-Verstärker. Die Ergebnisse wurden mit jenen der in Fig. 1 gezeigten konventionellen Schaltung verglichen. Wenn die Kanallänge 3 µm war und der MOS-Vorladungs-Schaltkreis benutzt wurde, war die Zugriffszeit der konventionellen Schaltung 45 ns, und jene der Schaltung gemäß der in Fig. 3 gezeigten Erfindung 35 ns, was eine Verbesserung der Zugriffszeit um 10 ns bedeutet. Es wurde bei der Simulation auch gefunden, daß dieser Unterschied sich vergrößerte, wenn eine Potentialdifferenz Δ V zwischen den Bit- Leitungsspannungen erniedrigt wurde, um einen Hochgeschwindigkeitsbetrieb zu erreichen.

Ein Widerstand R 3 ist in den Basis-Emitterpfad des MOS-Transistors Q 16 eingefügt, und ein Widerstand R 4 ist in den Basis-Emitterpfad des Transistors Q 17 eingefügt. Die differentiellen Eingangssignale V 1 und V 2 werden an die Transistoren Q 24 und Q 25 gelegt. Ein Basisstrom ib zum Treiben der bipolaren Transistoren Q 24 und Q 25 wird durch die Gleichung (5) bestimmt:

ib = (Vf/RH + 1/β npn)/b npn, (5)

wobei Vf die Sperrspannung in Vorwärtsrichtung der p-n-Flächendiode und RH der Wärmewiderstand ist. Es ist wohlbekannt, daß die Betriebsgeschwindigkeit nicht von dem Wärmewiderstand RH beeinflußt wird, wodurch der Strom ib auf weniger als 1 µA begrenzt wird und infolgedessen die Kompatibilität mit dem MOS-Speicher verbessert wird.

Bei der Herstellung eines CMOS-Elements wird im allgemeinen gleichzeitig ein bipolarer Transistor auf einem einzigen Chip gebildet. Insbesondere bei einem CMOS-Verfahren, bei dem Trogbereiche 19 vom n-Typ auf einem p-Typ-Halbleiter-Substrat 18, wie in Fig. 5 gezeigt, gebildet werden, werden ein p-Kanal- MOS-Transistor QP und ein bipolarer npn-Transistor QB in jeweiligen Trogbereichen 19 gebildet. In diesem Fall, wenn eine p-Typ-Verunreinigung in Source- und Drain-Regionen 20 und 21 diffundiert wird, wird die Verunreinigung zur Bildung einer Basisregion 22 bei einer relativ tiefen Übergangszonentiefe xj diffundiert. Auf ähnliche Weise wird, wenn die p-Typ-Verunreinigung zur Bildung von Source- und Drain-Regionen 23 und 24 eines n-Kanal-MOS-Transistors QN diffundiert werden, wird die Verunreinigung zur Bildung einer Emitter- Region 25 und einer Kollektor-Kontakt-Region 26 bei relativ flacher Übergangszonentiefe xj diffundiert. Als Ergebnis wird kein zusätzlicher Schritt zur Bildung des bipolaren Transistors zusammen mit einem CMOS-Transistor auf einem Chip benötigt.

Bei obiger Ausführung wird, wenn die elektrischen Eigenschaften des bipolaren Transistors nicht ausreichend sind, eine innere Basisdiffusionsstufe beim oben erwähnten Verfahren zugefügt zur Verbesserung der Parameter, wie z. B. Stromübertragungsverhältnis β npn und Cutoff-Frequenz fT. Anders als beim allgemeinen bipolaren Transistor hat der bipolare Transistor in Fig. 5 keinen versenkten Bereich, so daß ein interner Kollektor-Widerstand rc zum Ansteigen tendiert. Wenn ein Emitter mit Minimal-Dimensionen von 2×5 µm benutzt wird, beträgt der interne Kollektor-Widerstand rc theoretisch 1 kΩ. Jedoch kann das Design des internen Kollektor-Widerstands rc verändert werden, um eine Gegenmaßnahme zu ermöglichen. Insbesondere können die Widerstände der Kollektor-Lastwiderstände R 1 und R 2 (Fig. 3) so gewählt werden, daß sie hinreichend größer sind als der interne Kollektor-Widerstand rc. Um den internen Kollektor-Widerstand rc zu erniedrigen, kann andererseits eine Region hoher Verunreinigung 26 zum Kontakt mit der Kollektor-Region 19 so gebildet werden, daß sie die Basisregion 22 umgibt. Alternativ kann auch eine Emitterfläche vergrößert werden. Es soll ausdrücklich bemerkt werden, daß der interne Kollektor-Widerstand rc nicht mit dem Verstärkungsfaktor e^{(q/kT) Δ V zusammenhängt, so daß die Leseempfindlichkeit
nicht verschlechtert wird.
Fig. 7 zeigt einen Leseverstärker gemäß einer weiteren Ausführungsform
der Erfindung. Dieser Schaltung dient dazu, den
Stromverbrauch einer Stromquelle, die mit den Emittern der
Differenz-Eingangs-Transistoren Q 16 und Q 17 in Fig. 3 und
Fig. 4 verbunden ist, zu verringern. Gleiche Bezugszeichen
wie in Fig. 3 und 4 bezeichnen gleiche in Fig. 7,
weshalb eine detaillierte Beschreibung weggelassen wird. Die
Emitter der bipolaren Transistoren Q 24 und Q 25 mit jeweils
mit Bit-Leitungen und BLi verbundenen Basiszonen sind
mit einer zweiten Stromquelle V _SS über n-Kanal-MOS-Transistoren
Q 26 und Q 27 jeweils verbunden, welche ein Chip-Freigabesignal
an den Gate-Elektroden erhalten. Die Emitter der
bipolaren npn-Transistoren Q 16 und Q 17 sind mit der zweiten
Stromquelle V _SS über den Kollektor-Emitterpfad eines bipolaren
npn-Transistors Q 28 und einen Widerstand R 5 verbunden.
Fig. 8 zeigt eine Basis-Treiber-Schaltung (Pegelkonverter) des
bipolaren npn-Transistors Q 28. Da der Auswahlpegel und der
Nicht-Auswahlpegel der MOS-Transistoren Q 26 und Q 27 jeweils
5 V und 0 V sind, wird das Chip-Freigabesignal über zwei
Inverter an die Gate-Elektroden der MOS-Transistoren Q 26 und Q 27 geliefert,
um sie zu steuern. Da der Auswahlpegel des bipolaren
Transistors Q 28 bei 1,2 V liegt und der Nicht-Auswahlpegel bei
0 V, wird der bipolare Transistor Q 28 durch Konvertieren des
Pegels des Chip-Freigabesignals durch den Pegelkonverter in
Fig. 8 betrieben. Der Ausgangsanschluß eines Inverters 27 zur
Aufnahme des Chip-Freigabesignals an seinem Eingangsanschluß
wird mit den Gate-Elektroden eines p-Kanal-MOS-MOS-Transistors
Q 29 und eines n-Kanal-MOS-Transistors Q 30 jeweils verbunden.
Ein Ende des MOS-Transistors Q 29 ist jeweils mit einem
Ende des MOS-Transistors Q 30 verbunden. Das andere Ende des
MOS-Transistors Q 29 ist mit einer ersten Stromversorgung V _CC
über einen Widerstand R 6 und das andere Ende des MOS-Transistors
Q 30 ist mit einer zweiten Stromversorgung V _SS verbunden.
Eine Serienschaltung eines bipolaren npn-Transistors Q 31 und
eines Widerstands R 7 und R 8 ist zwischen der ersten und der
zweiten Stromversorgung V _CC und V _SS verbunden. Der Kollektor-
Emitterpfad eines bipolaren npn-Transistors Q 32 ist parallel
zwischen der Source- und der Drain-Elektrode des MOS-Transistors
Q 30 eingefügt. Die Basis des Transistors Q 32 ist mit
einem Verbindungspunkt zwischen den Widerständen R 7 und R 8 verbunden.
Die Basis des Transistors Q 31 ist mit einem Verbindungspunkt
zwischen den MOS-Transistoren Q 29 und Q 30 und dem bipolaren
npn-Transistor Q 32 verbunden. Ein Treibersignal DS für den
Transistor Q 28 erscheint am Verbindungspunkt zwischen dem Emitter
des Transistors Q 31 und dem Widerstand R 7.
Im folgenden wird der Betrieb des Pegelkonverters mit der oben
beschriebenen Anordnung beschrieben. Im Lesebetrieb werden die
aus der Speicherzelle über die Bit-Leitungen und BLi ausgelesenen
Daten pegelverschoben und von den Darlington-Verstärkern
mit den Transistoren Q 26 und Q 16 und den Transistoren Q 25
und Q 17 jeweils verstärkt. In diesem Fall, da die i-te Spalten-
Speicherzelle ausgewählt wird, wird das Chip-Freigabesignal
von hohem Pegel an die MOS-Transistoren Q 26 und Q 27 geliefert.
Deshalb werden die MOS-Transistoren Q 26 und Q 27 im ON-Zustand
gehalten, und ihre ON-Widerstände werden als Konstant-Stromquelle
benutzt. Andererseits, im Standby-Betrieb, werden die
MOS-Transistoren Q 26 und Q 27 im OFF-Zustand gehalten, und der
Stromverbrauch wird verringert. Wenn in diesem Fall das Chip-
Freigabesignal auf hohen Pegel geht, geht der Ausgang des
Inverters 27 in der Basis-Treiber-Schaltung (Pegelkonverter) in
Fig. 8 auf niedrigen Pegel. Der MOS-Transistor Q 29 wird
eingeschaltet und der MOS-Transistor Q 30 abgeschaltet. Dann fließt
ein Strom in die Basis des Transistors Q 31 über den Widerstand
R 6 und den MOS-Transistor Q 29, so daß der Transistor Q 31 eingeschaltet
wird. In diesem ON-Zustand des Transistors Q 31 fließt
ein Strom von der ersten Stromversorgung V _CC zur Basis des
Transistors Q 32 über den Transistor Q 31 und den Widerstand R 7,
so daß der Transistors Q 32 eingeschaltet wird. Ein Basisstrom
des Transistors Q 31 wird geshuntet, und das Chip-Freigabesignal
wird vom MOS-Signalpegel auf den bipolaren
Transistor-Signalpegel in Übereinstimmung mit den ON-Widerständen der
Transistoren Q 31 und Q 32 pegelkonvertiert. Der Transistor
Q 28 wird eingeschaltet, so daß der Lesebetrieb der Spannungen auf
den Bit-Leitungen und BLi durchgeführt wird. Die Leseausgangssignale
am Verbindungspunkt N 4 zwischen dem Widerstand R 1 und
dem Transistor Q 16 und am Verbindungspunkt N 5 zwischen dem Widerstand
R 2 und dem Transistor Q 17 werden an den zweiten Differenzverstärker 16
geliefert. Die Leseausgangssignale werden an
die MOS-Differenz-Eingangsverstärker Q 18 und Q 19 des zweiten
Differenzverstärkers 16 geleifert, so daß die Verstärkung
des MOS-Signalpegels vorgenommen wird. Deshalb wird, z. B.,
wenn die Spannung am Verbindungspunkt N 4 zwischen dem Widerstand R 1
und dem Transistor Q 16 auf hohem Pegel liegt, und die Spannung
am Verbindungspunkt N 5 zwischen dem Widerstand R 2 und dem
Transistor Q 17 auf niedrigen Pegel gesetzt ist, der MOS-Transistor
Q 19 eingeschaltet und der MOS-Transistor Q 18 abgeschaltet. Eine
Spannung niedrigen Pegels wird vom Verbindungspunkt N 6 zwischen den
MOS-Transistoren Q 19 und Q 21 an den CMOS-Inverter 17 geliefert.
Deshalb wird der MOS-Transistor Q 22 eingeschaltet und der
MOS-Transistor Q 23 abgeschaltet, so daß das Ausgangssignal auf
hohen Pegel eingestellt wird. Andererseits, wenn die Spannung
am Verbindungspunkt N 4 zwischen dem Widerstand R 1 und dem
Transistor Q 16 auf niedrigen Pegel eingestellt wird und die Spannung
am Verbindungspunkt N 5 zwischen dem Widerstand R 2 und dem
Transistor Q 17 auf hohen Pegel eingesteltl wird, wird der
MOS-Transistor Q 18 eingeschaltet und der MOS-Transistor Q 19 abgeschaltet.
Deshalb wird ein Signal hohen Pegels an den CMOS-Inverter
17 geliefert. Der MOS-Transistor Q 22 wird abgeschaltet und der
MOS-Transistor Q 23 eingeschaltet. Infolgedessen wird das Ausgangssignal
auf niedrigen Pegel gestellt.
Gemäß der oben beschriebenen Schaltungsanordnung kann der
Hochempfindlichkeits-, Hochgeschwindigkeitsbetrieb im Standby-
Betrieb mit nahezu null Stromverbrauch ablaufen.
Fig. 9 zeigt einen Leseverstärker gemäß einer weiteren Ausführungsform
der Erfindung. Der Leseverstärker nach Fig. 9
ist im wesentlichen der gleiche wie der nach Fig. 7, außer,
daß ein Widerstand R 9 zwischen dem MOS-Transistor Q 26 und der
zweiten Stromversorgung V _SS und ein Widerstand R 10 zwischen
dem MOS-Transistor Q 27 und der zweiten Stromversorgung V _SS
eingefügt ist. Beim Leseverstärker gemäß dieser Anordnung dienen
die MOS-Transistoren Q 26 und Q 27 jeweils als Emitter-
Stromabschalt-Schalter der Transistoren Q 24 und Q 25 im Standby-
Betrieb. Die Widerstände R 9 und R 10 dienen jeweils als
Konstant-Stromquellen. Bei dieser Ausführungsform kann die gleiche
Wirkung wie in den vorher beschriebenen Ausführungsformen
erreicht werden.}

Claims

1. Leseverstärker zum Verstärken von differentiellen Eingangssignalen (V 1, V 2) entsprechend Informationen, die von MOS-Speicherzellen (11 _{i 1}, 11 _{i 2}, . . . 11 _ÿ, . . . 11 _in) ausgelesen werden, mit zwei hintereinanderge schalteten Differenzverstärkern, von denen der zweite MOS-Transistoren als Eingangselemente aufweist, dadurch gekennzeichnet, daß

a) der erste Differenzverstärker (15) ein Paar von Bipolar-Transistoren (Q 16, Q 17) aufweist, welche an ihren Basisanschlüssen die differentiellen Eingangssignale (V 1, V 2) empfangen und welche als Verstärkerelemente mit jeweils einem Lastelement (R 1, R 2) geschaltet sind,
b) eine Konstantstromquelle (I) an den gemeinsamen Verbindungspunkt der Bipolar-Transistoren (Q 16, Q 17) angeschaltet ist.
c) der zweite, die MOS-Transistoren (Q 18, Q 19) aufweisende Differenzverstärker (16) die im ersten Differenzverstärker (15) verstärkten Differenzsignale als Eingangssignale erhält, und
d) in dem zweiten Differenzverstärker (16) eine Stromspiegelschaltung mit zwei MOS-Transistoren (Q 20, Q 21) vorgesehen ist, um die MOS-Transistoren (Q 18, Q 19) des zweiten Differenzverstärkers (16) mit konstanten Strömen (i 3, i 4) zu versorgen, wobei eine differentiell verstärkte Ausgangsgröße von einem Verbindungspunkt (N 6) zwischen den MOS-Transistoren (Q 18, Q 20 oder Q 19, Q 21) der Stromspiegelschaltung abgegriffen wird.

2. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Lastelemente aus Widerständen (R 1, R 2) bestehen.

3. Leseverstärker nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zwei Bipolar-Transistoren (Q 16, Q 17) des ersten Differenzverstärkers jeweils mit einem weiteren Bipolar-Transistor (Q 24, Q 25) in einer Darlington-Schaltung verbunden sind.

4. Leseverstärker nach Anspruch 3, dadurch gekennzeichnet, daß die Darlington-Schaltungen (Q 24, Q 16, Q 25, Q 17) jeweils über einen MOS-Transistor (Q 26, Q 27) aktivierbar (Freigabesignal und deaktivierbar sind.

5. Leseverstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Konstantstromquelle einen Bipolar-Transistor (Q 28) enthält, der durch ein Ausgangssignal in den leitenden Zustand schaltbar ist, welches von einem Pegelwandler stammt, um ein Chip-Freigabesignal mit einem MOS-Signalpegel in ein Signal (DS) mit einem TTL- (Transistor-Transistor-Logik)-Signalpegel umzuwandeln, und daß in Reihe mit dem Bipolar-Transistor (Q 28) ein Lastelement (R 5) geschaltet ist.

6. Leseverstärker nach Anspruch 5, dadurch gekennzeichnet, daß der Pegelwandler eine Inverterschaltung (27) umfaßt, die das Chip-Freigabesignal empfängt, ferner einen ersten MOS-Transistor (Q 29) eines ersten Leitfähigkeitstyps umfaßt, dessen Gate-Elektrode mit dem Ausgang der Inverterschaltung (27) verbunden ist, mit einem ersten Widerstand (R 6), der zwischen dem einen Ende des ersten MOS-Transistors (Q 29) und einem ersten Stromversorgungsanschluß (Vcc) geschaltet ist, mit einem zweiten MOS-Transistor (Q 30) eines zweiten Leitfähigkeitstyps, der zwischen das andere Ende des ersten MOS-Transistors (Q 29) und den zweiten Stromversorgungsanschluß (Vss) geschaltet ist uns dessen Gate-Elektrode mit dem Ausgang der Inverterschaltung (27) verbunden ist, mit einem ersten Bipolar-Transistor (Q 31), der an einem Ende mit dem ersten Stromversorgungsanschluß (Vcc) verbunden ist und dessen Basisanschluß mit einem Verbindungspunkt zwischen dem ersten MOS-Transistor (Q 29) und dem zweiten MOS-Transistor (Q 30) verbunden ist, mit zweiten und dritten Widerständen (R 7, R 8), die in Reihe zwischen dem anderen Ende des ersten Bipolar-Transistors (Q 31) und dem zweiten Stromversorgungsanschluß (Vss) geschaltet sind, und mit einem zweiten Bipolar-Transistor (Q 32), der parallel zum zweiten MOS-Transistor (Q 30) geschaltet ist und dessen Basisanschluß mit dem Verbindungspunkt zwischen dem zweiten und dem dritten Widerstand (R 7, R 8) verbunden ist, wobei ein Chip-Freigabesignal (DS) mit einem TTL-Signalpegel von dem Verbindungspunkt zwischen dem zweiten Widerstand (R 7) und dem ersten Bipolar-Transistor (Q 31) abgreifbar ist.