DE3422649A1 - Interface-schaltung - Google Patents

Interface-schaltung

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DE3422649A1
DE3422649A1 DE19843422649 DE3422649A DE3422649A1 DE 3422649 A1 DE3422649 A1 DE 3422649A1 DE 19843422649 DE19843422649 DE 19843422649 DE 3422649 A DE3422649 A DE 3422649A DE 3422649 A1 DE3422649 A1 DE 3422649A1
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DE
Germany
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input
bus
data
switch
cpu
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Withdrawn
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DE19843422649
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English (en)
Inventor
Yoshio Nagoya Aichi Kassai
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Description

-4- 342264
Beschre ibung
Die Erfindung betrifft eine Interface-Schaltung zum Koppeln des Zentralprozessors (CPU) eines programmierten Controllers mit einer Eingabe/Ausgab'e-Einheit, die eine andere Datenverbindungseinheit als die CPU hat.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Interface-Schaltung für einen programmierten Controller vorzuschlagen, die eine Erhöhung der Geschwindigkeit des Interface-Vorganges bewirkt.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist eine Interface-Schaltung vorgesehen zum Koppeln der CPU eines programmierten Controllers mit einer Eingabe/ Ausgabe-Einheit, die eine andere Datenverbindungseinheit als die der erstgenannten CPU hat, und diese Interface-Schaltung ist gekennzeichnet durch eine Speicheranordnung von mehreren 1-Bit-RAMs, eine mit der CPU zusammenarbeitende Steuereinrichtung zum Ansteuern eines der 1-Bit-RAMs und eine mit der Eingabe/Ausgabe-Einheit zusammenarbeitende Steuereinrichtung zum Ansteuern aller 1-Bit-RAMs.
Weitere Einzelheiten der vorliegenden Erfindung gehen aus der nachfolgenden Beschreibung eines Ausführungsbeispieles in Verbindung mit der beigefügten Zeichnung hervor.
Die Figur zeigt ein Blockschaltbild der Interface-Schaltung für einen programmierten Controller gemäß der vorliegenden Erfindung.
In der Figur sind folgende Einheiten zu sehen: eine CPU 1, ein Datenbus-Eingangsschalter 2, ein Datenbus-Ausgangsschalter 3, ein Adressenbusschalter 4 und ein Steuerkreis 5, die alle zusammen einen Eingabe/Ausgabe-Datenschaltkreis für die CPU I bilden. Weiterhin sind vorgesehen: ein Prozessor (CPU) 6 des programmierten Controllers, ein I/O-Datenbus-Eingangsschalter 7, ein I/O-Datenbus-Ausgangsschalter 8, ein I/O-Adressenbusschalter 9, ein Speicherauswahl-Dekodierer 10 und ein Steuerkreis 11, die alle zusammen einen Eingabe/Ausgabe-Datenschaltkreis für die CPU 6 bilden. Weiterhin sind 1-Bit-RAMs 12-1 bis 12-8 sowie ODER-Gatter 13 vorgesehen, die zwischen der CPU 6 des programmierten Controllers und der CPU 1 der Eingabe/Ausgabe-Einheit angeordnet sind. Diese Anordnung bildet auf diese Weise eine RAM-Speicheranordnung mit zwei Anschlüssen, die von der CPU 6 des programmierten Controllers als 1-Bit-RAMs und von der Eingabe/Ausgabe-Einheit zur gleichen Zeit als 8-Bit-RAM angesteuert werden kann.
Nachfolgend soll die Funktonsweise der Anordnung beschrieben werden. Wenn zuerst die CPU I der Eingabe/ Ausgabe-Einheit zum Einschreiben Zugriff zu den 1-Bit-RAMs 12-1 bis 12-8 hat, markiert der Steuerkreis 5 den Datenbus-Ausgangsschalter 3 der CPU und den Adressenbusschalter 4 der CPU, wählt durch die Chipauswahlsignale CSLl - CSL8 über die ODER-Gatter 13 die RAMs 12-1 bis 12-8 aus und liefert einen Schreibimpuls WRL. Anschließend werden die 1-Bit-RAMs 12-1 bis 12-8 gleichzeitig als 8-Bit-RAM aufgerufen, und es können Daten von 8 Bit in die RAMs eingeschrieben werden.
Wenn die CPU 1 die Daten aus den RAMs 12-1 bis 12-8 aus-
liest, markiert der Steuerkreis 5 den Datenbus-Eingangs-
'-*" ' 342264Ü
schalter 2 der CPU, den Adressenbusschalter 4 der CPU und wählt über die ODER-Gatter 13 alle RAMs durch die Chipauswahlsignale CSLl - CSL8 aus. Danach werden die 1-Bit-RAMs 12-1 bis 12-8 gleichzeitg als ein 8-Bit-RAM aufgerufen, und es können 8-Bit-Daten aus diesen ausgelesen werden.
Soll andererseits die CPU 6 des programmierten Controllers Zugriff zu den 1-Bit-RAMs 12-1 bis 12-8 zum Zwecke des Einschreibens haben, so markiert der Steuerkreis 11 den I/O-Datenbus-Ausgangsschalter 8 sowie den Adressenbusschalter 9 und wählt in Kooperation mit dem Speicherauswahl-Dekodierer 10 die 1-Bit-RAMs nacheinander über die ODER-Gatter 13 durch die Chipauswahlsignale CSLl - CSL8 aus und liefert einen Schreibimpuls WRL. Daraufhin wird jedes der 1-Bit-RAMs 12-1 bis 12-8 nacheinander als 1-Bit-RAM aufgerufen, und die Datenbits können in jedes der RAMs eingeschrieben werden.
Wenn die CPU 6 aus den RAMs 12-1 bis 12-8 ausliest, markiert der Steuerkreis 11 den I/0-Datenbus-Eingangsschalter 7, den Adressenbusschalter 9 und wählt in Zusammenarbeit mit dem Speicherauswahl-Dekodierer 10 nacheinander die 1-Bit-RAMs 12-1 bis 12-8 über die ODER-Gatter 13 durch die Chipauswahlsignale CSLl - CSL 8 aus. Danach wird jedes der 1-Bit-RAMs nacheinander aufgerufen, und die Datenbits können aus ihnen ausgelesen werden.
Auf diese Weise ermöglicht die beschriebene Einrichtung, daß die acht 8-1-Bit-RAMs von der CPU 1 der Eingabe/Ausgabe-Einheit als 8-Bit-RAM und von dem I/O-Bus der CPU 6 des programmierten Controllers als 1-Bit-RAMs aufgerufen werden, so daß der Interface-Vorgang beschleunigt wird.
■ 2-
In dem im Blockschaltbild gezeigten Ausführungsbeispiel sind folgende integrierte Schaltkreise benutzt worden:
CPU I: 8085 von INTEL
Datenbus-Eingangsschalter 2: SN 74LS244 von TI Datenbus-Ausgangsschalter 3: SN 74LS244 von TI Adressenbusschalter 4: SN 74LS244 von TI Steuerkreis 5: UND-Gatter, ODER-Gatter CPU 6: 8085 von INTEL
Datenbus-Eingangsschalter 7: SN74LS151 von TI Datenbus-Ausgangsschalter 8: SN74LS244 von TI Adressenbusschalter 9: SN74LS244 von TI Speicherauswahl-Dekodierer 10: SN74LS138 von TI Steuerkreis 11: UND-Gatter, ODER-Gatter 1-Bit-RAM 12: MB 8144 von FUJITSU.
Gemäß der vorliegenden Erfindung ist eine RAM-Schaltung mit zwei Anschlüssen so ausgebildet, daß die dazugehörigen RAMs von der CPU des programmierten Controllers als 1-Bit-RAMs aufgerufen werden, während jedes der gleichen RAMs von der Eingabe/Ausgabe-Einheit als ein 8-Bit-RAM aufgerufen wird, so daß eine deutliche Geschwindigkeitserhöhung des Interface-Vorganges für den programmierten Controller erreicht wird.

Claims (10)

  1. MITSUBISHI DENKI KABUSHIKI KAISHA 2-3r Marunouchi 2 chome Chiyoda-ku, Tokyo 100 JAPAN
    Interface-Schaltung
    Ansprüche
    .) Interface-Schaltung zum Koppeln des Zentralprozessors (CPU) eines programmierten Controllers mit einer Eingabe/Ausgabe-Einheit, die eine andere Datenverbindungseinheit als die CPU hat,
    gekennzeichnet durch eine Speicheranordnung von mehreren 1-Bit-RAMs, eine mit der CPU zusammenarbeitende Steuereinrichtung zum Ansteuern eines der 1-Bit-RAMs und eine mit der Eingabe/Ausgabe-Einheit zusammenarbeitende Steuereinrichtung zum Ansteuern aller 1-Bit-RAMs,
  2. 2. Interface-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die mehrere 1-Bit-RAMs enthaltende Speichereinrichtung acht 1-Bit-RAMs enthält.
    JB/sg
    Martinistraße 24 Telefon
    Telecopierer Telex
    ΠΛΤ1 3 1£Q 1Λ 1A Λ η
    Datex-P
    - a·
  3. 3. Interface-Schaltung nach Anspruch 1,
    dadurch gekennzeichnet, daß die mit der Eingabe/Ausgabe-Einheit zusammenarbeitende Steuereinrichtung einen Steuerkreis enthält, der einen Adressenbus, einen Datenbus und eine Chipauswahlleitung der Eingabe/Ausgabe-Einheit steuert.
  4. 4. Interface-Schaltung nach Anspruch 3,
    dadurch gekennzeichnet, daß der Steuerkreis so ausgebildet ist, daß er ein Schreibbefehlssignal an die Speicheranordnung aus mehreren 1-Bit-RAMs liefert.
  5. 5. Interface-Schaltung nach Anspruch 4,
    dadurch gekennzeichnet, daß der Steuerkreis so ausgebildet ist, daß er Signale zum Steuern eines Datenbus-Ausgangsschalters, eines Adressenbusschalters und einer Chipauswahlleitung abhängig von einem von dem Steuerkreis kommenden Schreibbefehlssignal steuert.
  6. 6. Interface-Schaltung nach Anspruch 3,
    dadurch gekennzeichnet, daß der Steuerkreis so ausgebildet ist, daß er einen Datenbus-Eingangsschalter steuert.
  7. 7. Interface-Schaltung nach Anspruch 1,
    dadurch gekennzeichnet, daß die mit der CPU zusammenarbeitende Steuereinrichtung einen Steuerkreis enthält, der einen Adressenbus, einen Datenbus und einen Speicherauswahl-Dekodierer steuert.
  8. 8. Interface-Schaltung nach Anspruch -7, dadurch gekennzeichnet, daß der Speicherauswahl-Dekodierer so ausgebildet ist, daß er eines der 1-Bit-RAMs der Speicheranordnung abhängig von der Steuerung durch den Steuerkreis auswählt.
    .:. „- .. ~>^. . 34226AS
  9. 9. Interface-Schaltung nach Anspruch 8,
    dadurch gekennzeichnet, daß der Steuerkreis so ausgebildet ist, daß er Schreibbefehlssignale an die Mehrzahl von 1-Bit-RAMs der Speicheranordnung liefert.
  10. 10. Interface-Schaltung nach Anspruch 1, gekennzeichnet durch
    (a) eine Speicheranordnung von mehreren 1-Bit-RAMs;
    (b) einen Datenausgangsbus, der mit allen Datenausgangsleitungen der 1-Bit-RAMs gemeinsam verbunden ist;
    (c) einen ersten Datenbus-Eingangsschalter, der zwischen dem Datenausgangsbus und der Eingabe/ Ausgabe-Einheit geschaltet ist;
    (d) einen zweiten Datenbus-Eingangsschalter, der zwischen dem Datenausgangsbus und der CPU geschaltet ist;
    (e) einen Dateneingangsbus, der mit allen Dateneingangsleitungen der 1-Bit-RAMs gemeinsam verbunden ist;
    (f) einen ersten Datenbus-Ausgangsschalter, der zwischen dem Dateneingangsbus und der Eingabe/ Ausgabe-Einheit geschaltet ist;
    (g) einen zweiten Datenbus-Ausgangsschalter, der zwischen dem Dateneingangsbus und der CPU geschaltet ist;
    (h) einen Adressenbus, der an alle Adresseneingangsanschlüsse der 1-Bit-RAMs gemeinsam angeschlossen ist;
    (i) einen ersten Adressenbusschalter, der zwischen dem Adressenbus und der Eingabe/Ausgabe-Einheit geschaltet ist;
    (j) einen zweiten Adressenbusschalter, der zwischen dem Adressenbus und der CPU geschaltet ist;
    (k) einen ersten Steuerkreis, der so ausgebildet ist, daß er den ersten Datenbus-Eingangsschalter, den
    ersten Datenbus-Ausgangsschalter und den ersten Adressenbusschalter steuert und dabei unter Steuerung durch die Eingabe/Ausgabe-Einheit ein Chipauswahlsignal und ein Schreibbefehlssignal an die 1-Bit-RAMs liefert;
    (1) einen zweiten Steuerkreis, der so ausgebildet ist, daß er den zweiten Datenbus-Eingangsschalter, den zweiten Datenbus-Ausgangsschalter und den zweiten Adressenbusschalter steuert und dabei unter Steuerung durch die CPU ein Schreibbefehlssignal an die 1-Bit-RAMs liefert; und
    (m) einen Speicherauswahl-Dekodierer, der so ausgebildet ist, daß er unter Steuerung durch den zweiten Steuerkreis ein Chipauswahlsignal für die Auswahl eines der 1-Bit-RAMs liefert.
DE19843422649 1983-06-22 1984-06-19 Interface-schaltung Withdrawn DE3422649A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58112067A JPS603771A (ja) 1983-06-22 1983-06-22 プログラマブルコントロ−ラのインタ−フエ−ス回路

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DE3422649A1 true DE3422649A1 (de) 1985-01-10

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ID=14577223

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DE19843422649 Withdrawn DE3422649A1 (de) 1983-06-22 1984-06-19 Interface-schaltung

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US (1) US4706214A (de)
JP (1) JPS603771A (de)
DE (1) DE3422649A1 (de)
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Also Published As

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JPS603771A (ja) 1985-01-10
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