DE3505393C2 - Verfahren zum Herstellen eines vertikalen, diffundierten Feldeffekttransistors - Google Patents

Verfahren zum Herstellen eines vertikalen, diffundierten Feldeffekttransistors

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines vertikalen, diffundierten Feldeffekttransistors mit folgen­ den Schritten: Vorbereiten eines Halbleiterkörpers mit ei­ ner an dessen einer Hauptfläche angrenzenden Drain-Zone des ersten Leitungstyps; Bilden einer Lochmaske auf der ersten Hauptfläche; Bilden einer Basiszone und eines Basis/Drain- PN-Übergangs durch Diffusion eines den anderen, zweiten Leitungstyp erzeugenden Dotierstoffs durch die Maske in den Halbleiterkörper; und Diffundieren eines den ersten Lei­ tungstyp erzeugenden Dotierstoffs durch die Maske in den Halbleiterkörper zum Bilden einer Source-Zone und eines sich von der Hauptfläche aus bis in eine vorbestimmte Tiefe in die Basiszone erstreckenden Source/Basis-PN-Übergangs, wobei der letztere zum Begrenzen einer Kanalzone an der er­ sten Hauptfläche mit Abstand von dem Basis/Drain-PN-Über­ gang erzeugt wird.
Ein VDMOS-Bauelement enthält einen Halbleiterkörper, in dem Source-, Basis- und Drainzonen abwechselnden Leitungstyps in Reihe geschaltet sind. Die Basiszone wird benachbart zur Oberfläche des Halbleiterkörpers vorgesehen. Die Source- und Drainzonen werden so angeordnet, daß sie Länge und Breite an einer Kanalzone innerhalb der Basiszone an der Oberfläche begrenzen. Oberhalb der Kanalzone wird auf der Halbleiteroberfläche eine isolierte Gate-Elektrode angeord­ net.
Bei Betrieb des Bauelements wird durch Anlegen einer ge­ eigneten Spannung an die Gate-Elektrode der Leitungstyp in der Basiszone in dem Bereich der Kanalzone invertiert, der an die Halbleiteroberfläche anstößt; dadurch entsteht ein an die Halbleiteroberfläche angrenzender Inversionskanal. Der Rest der Kanalzone enthält eine sich an den Inver­ sionskanal anschließende Verarmungszone. In dem jeweiligen Bauelement wird die Tiefe der Verarmungszone der Kanalzone durch die Größe der an die Gate-Elektrode angelegten Span­ nung vorgegeben; der Inversionskanal ermöglicht einen Strom zwischen den Source- und Drainzonen. Es handelt sich daher um ein unipolares Bauelement, in welchem ein Elektronen- oder Löcherfluß selektiv durch eine an das Gate angelegte Spannung zu modulieren ist. Eine herkömmliche VDMOS-Kon­ struktion wird in der US-PS 41 45 700 beschrieben.
Ein Bauelement ähnlicher Art, nämlich ein vertikaler Vier­ schicht-Feldeffekttransistor (FET), ist aus der Zeitschrift IEEE Electron Device Letters, Vol. EDL-4, Nr.3, März 1983, Seiten 63 bis 65 bekannt. Dieser Vierschicht-FET besitzt in einem Halbleiterkörper in Reihe aufeinander folgende und über PN-Übergänge aneinander angrenzende Source-, Basis-, Drain- und Substratzonen abwechselnden Leitungstyps. Die Sourcezone und die Drainzone sind gegenseitig auf Abstand gesetzt und begrenzen seitlich zwischen sich an einer er­ sten Hauptfläche des Halbleiterkörpers in der Basiszone eine Kanalzone. Auf der ersten Hauptfläche des Halbleiter­ körpers liegt eine Source-Elektrode bzw. Kathode; auf einer gegenüberliegenden, zweiten Hauptfläche des Halbleiterkör­ pers wird eine Substrat-Elektrode bzw. Anode vorgesehen. Das bekannte Bauelement wird so ausgebildet, daß es den Ein-Widerstand bzw. Kontakt-Widerstand vermindert. Das wird im Bekannten dadurch erreicht, daß bei der Herstellung eines N-Kanal-Leistungs-MOSFET eine N⁻-Epitaxieschicht auf einem P⁺-Substrat aufgewachsen wird.
Die Source/Basis/Drain-Struktur des aus dieser Zeitschrift bekannten vertikalen Bauelements enthält einen parasitären, bipolaren NPN- oder PNP-Transistor. Ein solcher parasitärer Transistor ist ungünstig für das Betriebsverhalten des be­ kannten vertikalen FET. Die unerwünschte Wirkung eines para­ sitären Transistors konnte nach den Angaben in einer weite­ ren Zeitschrift, nämlich Electronics, 28. Juli 1983, Heft 5, Seiten 47/48 bei einem planaren Bauelement vermindert werden. Hiernach wird für den Fall eines planaren CMOS-In­ verters mit einem an einer Oberfläche eines Halbleiterkör­ pers angeordneten Source/Drainzonenpaar und jeweils zwi­ schen Source und Drain liegender Kanalzone in einer P-lei­ tenden Wanne unterhalb des gesamten FET, also unter dessen Source-, Kanal- und Drainzone, eine sich etwa parallel zur (planaren) Halbleiteroberfläche erstreckende P⁺-dotierte Zone vorgesehen, um dadurch eine parasitäre Verstärkung zu unterdrücken.
Der Erfindung liegt die Aufgabe zugrunde, in einem vertika­ len diffundierten Feldeffekttransistor, insbesondere VDMOS- Bauelement, bei dem also Source- und Drainzonen auf gegen­ überliegenden Flächen eines Halbleiterkörpers angeordnet sind, die Wirkungen des unerwünschten parasitären, bipola­ ren Transistors zu vermindern. Zugleich soll der Durchgreif­ schutz bei unvermindert kleinem Ein-Widerstand bzw. Kon­ takt-Widerstand verbessert werden. Schließlich ist es im Rahmen der Aufgabe erwünscht, ein Bauelement zu schaffen, dessen Schwellspannung niedriger ist als bei ähnlichen be­ kannten Bauelementen.
Die erfindungsgemäße Lösung wird für das Verfahren zum Herstellen eines vertikalen FETs, insbesondere VDMOS-Bauele­ ments, gemäß Oberbegriff des Patentanspruchs 1 in dessen Kennzeichen angegeben. Verbesserungen und weitere Ausgestal­ tungen der Erfindung werden in den Unteransprüchen beschrie­ ben.
Im Prinzip wird hiernach in die Basiszone des Halbleiter­ körpers durch die Diffusionsmaske, mit der die Basiszone hergestellt war, zusätzlicher Dotierstoff desselben (zwei­ ten) Leitungstyps implantiert. Erfindungsgemäß wird also etwa in denselben Bereich und durch dieselbe Maske zuerst ein Dotierstoff in den Halbleiterkörper eindiffundiert und dann ein Dotierstoff desselben Leitungstyps in den Halb­ leiterkörper implantiert. Ausgehend von dem Implantat wird anschließend durch Tempern des Halbleiterkörpers eine ent­ sprechend hochdotierte Hilfszone bis wenigstens unter einen Teil der Kanalzone erstellt.
Durch diese hochdotierte Hilfszone wird der jeweilige bi­ polare, parasitäre Transistor wesentlich wirkungsvoller als bei bisherigen vertikalen Bauelementen unterdrückt. Durch das erfindungsgemäße Implantieren und Tempern der Hilfszone in vorgegebener Tiefe unterhalb der Halbleiter­ oberfläche werden zugleich der Durchgreifschutz verbessert und der Ein-Widerstand bzw. Kontakt-Widerstand zwischen Source-Elektrode und Sourcezone gegenüber dem Fall von ein­ diffundierten Hilfszonen erheblich vermindert.
Anhand der Gegenüberstellung von schematisch dargestellten bekannten und erfindungsgemäßen Bauelementen werden weitere Einzelheiten erläutert. Es zeigen:
Fig. 1 einen Schnitt eines VDMOS-Bauelements, bei dem mit herkömmlichen Mitteln die Wirkung des parasitären bipolaren Transistors vermindert wird; und
Fig. 2 und 3 Schnitte eines ersten und zweiten erfindungs­ gemäßen Ausführungsbeispiels eines VDMOS-Bauelements mit drei oder vier Schichten.
In Fig. 1 wird ein herkömmliches N-Kanal-VDMOS-Bauelement 10 dargestellt. Es enthält einen Halbleiterkörper 12 mit gegenüberliegenden ersten und zweiten Hauptflächen 14 bzw. 16. An der zweiten Hauptfläche 16 liegt eine N-leitende Drainzone 18, die sich bis zur ersten Hauptfläche 14 er­ streckt. Die Drainzone 18 enthält außerdem einen planaren N⁺-Bereich 20, der an die zweite Hauptfläche 16 anstößt, und eine N⁻-leitende, eigentliche Drainzone 22, die von dem Planarbereich 20 zur ersten Hauptfläche 14 reicht.
Von der ersten Hauptfläche 14 erstreckt sich in den Halb­ leiterkörper 12 eine P-leitende Basiszone 24, die an ihrer Grenzfläche mit der N⁻-Drainzone 22 einen Basis/Drain-PN- Übergang 26 bildet. Die Basiszone 24 kann eine Vielzahl verschiedener geometrischer Figuren besitzen. Beispielswei­ se kann der Basis/Drain-PN-Übergang 26 die erste Haupt­ fläche 14 in Form eines Sechsecks oder Quadrats schneiden.
Von der Hauptfläche 14 erstreckt sich innerhalb der Grenzen des Basis/Drain-PN-Übergangs 26 eine N⁺-leitende Source- Zone 28 in den Halbleiterkörper 12 hinein. Die Source- Zone 28 bildet an ihrer Grenzfläche mit der Basiszone 24 einen Source/Basis-PN-Übergang 30. Der Abstand zwischen dem Source/Basis-PN-Übergang 30 und dem Basis/Drain-PN-Über­ gang 26 bestimmt die Länge einer Kanalzone 32 an der ersten Hauptfläche 14 innerhalb der Basiszone 24. Die Source-Zone 28 ist ringförmig (wenn auch dicht notwendig kreisförmig) und besitzt im wesentlichen eine ähnlich geformte Periphe­ rie (z. B. quadratisch oder sechseckig) wie die Basiszone 24; die Peripherie soll (an der ersten Hauptfläche 14) im wesentlichen konzentrisch mit der Basiszone 24 sein. Die Source-Zone 28 wird an der ersten Hauptfläche 14 von einer Source-Elektrode 34 kontaktiert, der N⁺-Planarbereich 20 wird an der zweiten Hauptfläche 16 von einer Drain-Elektro­ de 36 kontaktiert, schließlich liegt oberhalb der Kanalzone 32 - mit Hilfe eines Gate-Oxids 40 von der ersten Haupt­ fläche 14 getrennt - eine Gate-Elektrode 38.
Bei Betrieb wird die Source-Elektrode 34 auf Erdpotential gehalten, während die Drain-Elektrode 36 auf eine positive Spannung, z. B. im Bereich von 20 bis 2000 Volt, zu schalten ist. Zum Erzeugen eines Stromflusses zwischen Source und Drain wird an die Gate-Elektrode 38 eine positive Spannung angelegt, die größer als die jeweilige Schwellspannung ist. Typisch liegt die Schwellspannung im Bereich von etwa 1 bis 5 Volt.
Obwohl das Bauelement 10 als unipolarer FET arbeitet, be­ dingt die Serienschaltung von Source-, Basis- und Drainzo­ nen 28, 24 und 18 das Entstehen eines parasitären bipolaren NPN-Transistors. Um die Wirkung dieses bipolaren Tran­ sistors zu vermindern, wird das Bauelement 10 mit einer P⁺-leitenden Basiszone 42 ausgerüstet, die an die die Kanal­ zone 32 enthaltende P-leitende Basiszone 24 anstößt bzw. letztere durchstößt. Die P⁺-Basiszone 42 ist an der ersten Hauptfläche 14 mit der Source-Elektrode 34 ohmisch kontak­ tiert. Durch die Gegenwart der P⁺-Basiszone 42 wird die Wirkung des parasitären bipolaren NPN-Transistors durch Ver­ minderung seiner Verstärkung reduziert. In einer optimalen Konstruktion bekannter Art erstreckt sich die P⁺-Basiszone 42 so weit wie möglich seitlich, d. h. in einer Richtung parallel zur ersten Hauptfläche 14, ohne in die Kanalzone 32 zu reichen; außerdem wird die P⁺-Basiszone 42 in der P-Basiszone 24 zentriert.
Die P⁺-Basiszone 42 erstreckt sich tiefer in den Halbleiter­ körper als die P-Basiszone 24, so daß an ihrer Grenzfläche mit der Drainzone 22 ein P⁺/N⁻-Übergang 44 entsteht. Eine typische Tiefe der Basiszone 24 reicht von 2 bis 4 Mikro­ meter, während ein typischer Bereich der Tiefen für die P⁺-Basiszone 42 4 bis 8 Mikrometer beträgt. Die Trenn­ fläche zwischen der P⁺-Zone 42 und der Basiszone 24 wird durch eine gestrichelte Linie 46, die im allgemeinen als "Hoch-Tief-Übergang" bezeichnet wird, dargestellt.
Typisch wird die P⁺-Basiszone durch Dotieren und Diffun­ dieren eines geeigneten P-Dotierstoffs durch eine Öffnung in einer Maske auf der Hauptfläche 14 gebildet. Die Öffnung 48 einer solchen Maske wird so angeordnet, daß der herzu­ stellende Hoch-Tief-Übergang 46 nicht bis in die Kanalzone 32 reicht. In Fig. 1 wird der Ort der Öffnung, der den Ort der P⁺-Basiszone 42 im Bauelement 10 bestimmt, durch ge­ strichelte Linien angedeutet. Der Bereich der Dotierstoff- Spitzenkonzentration innerhalb der P⁺-Basiszone 42 liegt an oder nahe der ersten Hauptfläche 14 und wird seitlich durch die Öffnung 48 begrenzt. Die Dotierstoffkonzentration ver­ mindert sich gleichförmig als Funktion des seitlichen Ab­ stands und der Tiefe von dieser Zone der Spitzenkonzen­ tration.
In den Fig. 2 und 3 wird anhand der Darstellung von N-Kanal- Bauelementen 50 und 150 eine erfindungsgemäße Verbesserung der bekannten Bauelemente angegeben. Die Teile des Bauele­ ments 150, die Teilen des Bauelements 50 entsprechen, wer­ den durch eine ähnliche Bezugsziffer, jedoch mit vorange­ hender Ziffer 1 bezeichnet. Zur Vereinfachung der Beschrei­ bung werden die grundlegenden Merkmale beider Bauelemente allein unter Bezugnahme auf das Bauelement 50 erläutert. Zu dem Bauelement 150 würde also eine ähnliche Beschreibung entsprechender Merkmale gehören. Die Unterschiede zwischen den Bauelementen 50 und 150 ergeben sich - wie im folgenden erläutert werden wird - aus der Gestaltung der Hilfszonen 80 und 180.
Das Bauelement 50 enthält einen Halbleiterkörper 52 mit ersten und zweiten, gegenüberliegenden Hauptflächen 54 bzw. 56. Die vorliegende Erfindung bezieht sich sowohl auf Struk­ turen mit drei als auch mit vier Schichten. Der Teil des Halbleiterkörpers, der an die zweite Hauptfläche 56 an­ grenzt, besitzt eine relativ hohe Leitfähigkeit und kann entweder aus N⁺- oder P⁻-leitendem Material bestehen. In einem N-Kanal-VDMOS-Bauelement mit drei Schichten wird die­ se hoch dotierte Zone aus N⁺-Material hergestellt und als gut leitender Drainbereich 58 bezeichnet. In einem N-Kanal- VDMOS-Bauelement mit vier Schichten enthält die gut leiten­ de Zone 58 eine P⁺-Zone benachbart zur zweiten Haupt­ fläche 56; die P⁺-Zone wird als Anodenzone bezeichnet. In dem Vierschichtbauelement kann sich die P⁺-Anodenzone durch die gesamte gut leitende Zone 58 erstrecken; alternativ kann die gut leitende Zone 58 eine P⁺-Anodenzone 57 benach­ bart zur zweiten Hauptfläche 56 und eine darüberliegende N⁺-Teilzone 59 enthalten. Ein solches Vierschicht-Bauele­ ment mit der Schichtenfolge Source/Basis/Drain/Anode - auch COMFET genannt - wird in der US-PS 43 64 073 beschrieben. Selbstverständlich können die Leitungstypen aller Zonen um­ gekehrt werden, so daß ein P-Kanal-VDMOS-Bauelement mit drei oder vier Schichten vorliegt.
Auf der hoch dotierten Anodenzone 58 liegt eine sich bis zur ersten Hauptfläche 54 erstreckende, erweiterte N⁻-Drain­ zone 60. Von der ersten Hauptfläche 54 aus erstreckt sich eine P-Basiszone 62 in den Halbleiterkörper 52 und bildet einen Basis/Drain-PN-Übergang 64 mit der erweiterten N⁻- Drainzone 60. Innerhalb der Grenzen der Basiszone 62 er­ streckt sich eine N⁺-Source-Zone 66 in den Halbleiterkörper 52. Die Source-Zone 66 bildet an ihrer Trennfläche mit der Basiszone 62 einen Source/Basis-PN-Übergang 68. Dieser be­ findet sich in einer von der ersten Hauptfläche 54 aus ge­ messenen vorbestimmten Tiefe im Halbleiterkörper und wird auf Abstand von dem Basis/Drain-Übergang 64 gehalten, um innerhalb der Basiszone 62 nahe der ersten Hauptfläche 54 die Länge einer Kanalzone 70 zu definieren.
Ebenso wie das herkömmliche Bauelement 10 kann das erfin­ dungsgemäße Bauelement 50 eine Basiszone mit z. B. sechs­ eckiger Form und eine Source-Zone 66 in Form eines sechs­ eckigen Rings besitzen, dessen Peripherie im wesentlichen konzentrisch zur Basiszone ist. Wie im folgenden erläutert wird, können jedoch die optimalen Tiefen der PN-Übergänge ebenso wie die Leitfähigkeiten der jeweiligen Zonen des erfindungsgemäßen Bauelements 50 von den entsprechenden Wer­ ten des bekannten Bauelements 10 abweichen.
Auf der ersten Hauptfläche 54 kontaktiert eine Source-Elek­ trode 72 die Source-Zone 66, ferner befindet sich eine Gate-Elektrode 74 - auf einem Gate-Isolator 76 liegend oberhalb der Kanalzone 70. In einem bevorzugten Ausfüh­ rungsbeispiel besteht der Gate-Isolator 76 aus einem Oxid, und die Source-Elektrode 72 kontaktiert auch die Basiszone 62. An der zweiten Hauptfläche 56 des Halbleiterkörpers 52 wird die dort anstehende N⁺- oder P⁺-Zone 58 mit einer Drain-Elektrode 78 kontaktiert.
Nach Fig. 2 enthält das Bauelement 50 innerhalb der Grenzen der Basiszone 62 eine Hilfszone 80. Diese besitzt den Leitungstyp der Basiszone 62, hat jedoch einen Bereich mit verglichen mit der übrigen Basiszone relativ hoher Dotier­ stoffkonzentration. Die Trennfläche zwischen der Hilfszone 80 und der Basiszone 62 ist ein Hoch-Tief-Übergang und wird durch eine gestrichelte Linie 82 angedeutet. Die Dotier­ stoff-Spitzenkonzentration innerhalb der Hilfszone 80 tritt in einer durch eine punktierte Linie 84 repräsentierten Zone auf, die einen im wesentlichen überall gleichen Ab­ stand von der ersten Hauptfläche 54 besitzt. Diese Spitzen­ konzentrationszone 84 liegt im wesentlichen parallel zu der ersten Hauptfläche 54 des Halbleiterkörpers 52 und besitzt ausgehend von der Hauptfläche eine optimale Tiefe, die im wesentlichen übereinstimmt mit der oder größer ist als die Tiefe des Source/Basis-PN-Übergangs 68. Die Dotierstoffkon­ zentration innerhalb der Hilfszone 80 nimmt gleichförmig mit dem Abstand von der Spitzenkonzentrationszone 84 ab.
Wichtig ist, daß sich die Hilfszone 80 seitlich unter einen Teil der Kanalzone 70 erstreckt, wobei es wünschenswert ist, daß diese seitliche Erstreckung so viel wie möglich des Bereichs der Kanalzone unterfängt. In einer optimalen Konstruktion wird die Hilfszone 80 an die Kanalzone 70 heranreichen, aber keinen Teil der Kanalzone überdecken bzw. in diesen eingreifen. Beispielsweise kann sich im Bau­ element 50 die Source-Zone 66 bis zu einer Tiefe von 0,4 Mikrometer von der ersten Hauptfläche 54 in den Halbleiter­ körper 52 hineinerstrecken, während die maximale Tiefe der Kanalzone 70 0,1 bis 0,2 Mikrometer, die Spitzenkonzen­ trationszone 84 der Hilfszone 80 bei einer Tiefe von 0,4 bis 0,6 Mikrometer liegen können, und sich der Hoch-Tief- Übergang 82 seitlich 0,1 bis 0,5 Mikrometer unter die Ka­ nalzone 70 erstrecken kann.
In dem zweiten erfindungsgemäßen Ausführungsbeispiel gemäß Bauelement 150 nach Fig. 3 befindet sich die Hilfszone 180 nicht vollkommen in den Grenzen der Basiszone 162. In dem Bauelement 150 liegt die Zone 184 mit der Dotierstoff- Spitzenkonzentration bei einer im wesentlichen ähnlichen oder größeren Tiefe als die Zone 84 im Bauelement 50. Die Hilfszone 180 erstreckt sich aber seitlich unter die ge­ samte Kanalzone 170. Außerdem kann sich das Profil des Basis/Drain-PN-Übergangs 164 nach Fig. 3 weiter nach den Seiten erstrecken als im Bauelement 50.
Im Rahmen der Erfindung sind noch weitere Ausführungsbei­ spiele möglich. Beispielsweise kann eine Hilfszone vorge­ sehen werden, die zusätzlich die Tiefe des Basis/Drain-PN- Übergangs 64 bzw. 164 ausdehnt und/oder die einen Hoch/ Tief-Übergang 82 bzw. 182 enthält, der die erste Haupt­ fläche 54 bzw. 154 des Halbleiterkörpers 52 bzw. 152 schnei­ det.
In jedem Ausführungsbeispiel wird die Hilfszone 80 oder 180 durch Ionenimplantation mit passender Dosierung und Span­ nung so gebildet, daß eine Spitzenkonzentration in den mit 84 oder 184 bezeichneten Zonen entsteht. Die Kante der Gate-Elektroden 74 oder 174 (ebenso wie die Kanten des je­ weiligen darunterliegenden oder darüberliegenden Materials) kann benutzt werden, um im wesentlichen die Öffnung einer Implantationsmaske während der Ionenimplantation zu bestim­ men. Die seitliche Ausdehnung der Hilfszonen 80 und 180 wird durch die Implantationsenergie, die Dosierung und den Dotierstoff sowie durch das Ausmaß des anschließenden Tem­ perns bestimmt.
In einer beispielhaften Folge von Herstellungsschritten wird von einem Siliziumkörper ausgegangen. Zunächst werden die gut leitenden Bereiche 58 oder 158 mit daraufliegender N⁻-Schicht 60 oder 160 gebildet. Es folgt die Herstellung und Begrenzung des Gate-Isolators 76 oder 176 und der Gate- Elektrode 74 oder 174. Daraufhin werden die P-Zonen 62 oder 162 durch selektives Dotieren des Siliziumkörpers in den nicht durch die Gate-Elektrode, den Gate-Isolator und ande­ re Maskierschichten bedeckten Bereichen mit anschließender Diffusion gebildet. Vorzugsweise werden dann sowohl die Source-Zone 66 oder 166 als auch die Hilfszone 80 oder 180 durch Ionenimplantation durch dieselbe Öffnung (bzw. die Öffnungen) in Gate-Elektrode und Gate-Isolator hergestellt. Die Hauptschritte einer typischen Prozeßfolge sind:
  • (1) Ionenimplantation von Arsen (N-Dotierstoff);
  • (2) Tempern und Diffundieren;
  • (3) relativ tiefe Ionenimplantation von Bor (P-Dotierstoff);
  • (4) partielles Tempern.
Eine alternative Folge von Verfahrensschritten ist:
  • (1) Relativ tiefe Ionenimplantation von Bor;
  • (2) Tempern und Diffundieren;
  • (3) Ionenimplantation von Arsen;
  • (4) Tempern.
Bor und Arsen werden als Dotierstoffe gewählt, weil Bor mit beträchtlich größerer Geschwindigkeit diffundiert als Ar­ sen. Außerdem wird Bor wegen seiner relativ hohen Ein­ dringtiefe (d. h. in seinen "projektierten Bereich") bei der Ionenimplantation benutzt. Von diesem projektierten Bereich dehnt sich die implantierte Dosis über die Dimensionen der Maskenöffnung, durch die implantiert wurde, hinaus seit­ lich aus. Die Spitzenkonzentration des Bors soll bei etwa 10¹⁸ bis 10²⁰ cm-3 liegen.
Jede der beschriebenen Verfahrensfolgen führt zu einer Struktur, in der die Seitendiffusion des P-Dotierstoffs größer ist als diejenige des N-Dotierstoffs. Da die Implan­ tationen für die Source-Zone und die Hilfszone durch die­ selbe Öffnung bzw. dieselben Öffnungen vorgenommen werden, werden die entstehenden Bereiche innerhalb des Halbleiter­ körpers automatisch aufeinander ausgerichtet. Es wird fer­ ner darauf hingewiesen, daß es dem Anwender freisteht, in jeder Folge von Verfahrensschritten im Anschluß an die Bor- Implantation nicht vollständig zu tempern; gegebenenfalls kann die verbleibende kristallographische Störung dazu die­ nen, die Trägerlebensdauer und -beweglichkeit in den Hilfs­ zonen 80 und 180 weiter zu vermindern und damit die Verstär­ kung des parasitären bipolaren Transistors weiter zu ver­ kleinern.
In den Bauelementen 50 und 150 wird der parasitäre bipolare Transistor besser als in herkömmlichen Bauelementen un­ terdrückt, da ein P⁺-Bereich der Basiszone näher an und unterbalb eines Teils der Kanalzone angeordnet wird. Außer­ dem bietet die spezielle Lage der Hilfszone 80 bzw. 180 einen größeren Durchgreifschutz für das Bauelement. Das Durchgreifen, eine wohlbekannte, aber unerwünschte Erschei­ nung, tritt bevorzugt in dem Teil des Source/Basis-PN-Über­ gangs mit dem kleinsten Krümmungsradius auf. In Fig. 1 wer­ den die Bereiche mit kleinem Krümmungsradius des Source/ Basis-PN-Übergangs 30 mit 88 bezeichnet. In den Fig. 2 und 3 wird auf diese Bereiche kleinsten Krümmungsradius mit den Ziffern 98 und 198 Bezug genommen. Die Bereiche 88, 98 und 198 treten nahe den tiefsten Teilen der Source-Zonen 28, 66 und 166 auf.
Die Durchgreifspannung wird bestimmt durch die P-Konzen­ tration (in einer NPN-Struktur) angrenzend an die Bereiche mit dem kleinen Krümmungsradius. In den Bauelementen 50 und 150 wird die Wahrscheinlichkeit eines Durchgreifens bzw. Durchbruchs in den Bereichen kleinen Krümmungsradius durch die Gegenwart der P⁺-Hilfszonen 80 und 180 vermindert, d. h. die Spannung bei der ein Durchgreifen auftreten würde, ist erhöht. Weiterhin kann davon ausgegangen werden, daß die Durchgreifspannung in den Bauelementen 50 und 150 wenig wenn überhaupt - von der P-Konzentration in den Rumpfzonen 62 und 162 abhängt, da dieser relativ schwach leitende Bereich der jeweiligen Basiszonen nicht mehr an die Berei­ che mit kleinem Krümmungsradius der Source-Zone angrenzt.
Im herkömmlichen Bauelement 10 muß die P-Konzentration in der Basiszone 24 auf einem bestimmten Niveau gehalten wer­ den, um eine die Source/Drain-Durchbruchsspannung übersteigende Durchgreifspannung zu erhalten. Diese Vorschrift braucht im Bauelement 10 nicht länger eingehalten zu wer­ den. Erfindungsgemäß kann daher die P-Konzentration der Basiszone 62 in den Kanalzonen 70 und 170 herabgesetzt wer­ den, so daß eine niedrigere Schwellspannung möglich wird, ohne Durchgreif-Empfindlichkeit zu opfern.
Ein weiterer möglicher Vorteil der Erfindung ergibt sich bei dem Kontakt der Source-Elektrode mit der Source-Zone. Während im herkömmlichen Bauelement 10 ein Teil der Source- Zone 28 beim Bilden der P⁺-Basiszone 42 mit P-Dotierstoff umdotiert wird, tritt eine solche Umdotierung in den erfin­ dungsgemäß hergestellten Source-Zonen 66 und 166 nicht auf. Daher sollte der Kontaktwiderstand zwischen den Source-Elek­ troden 72 oder 172 und den entsprechenden Source-Zonen 66 oder 166 im Bauelement 50 bzw. 150 niedriger sein als der Kontaktwiderstand zwischen der Source-Elektrode 34 und der Source-Zone 28 im Bauelement 10.
Es sei auch darauf hingewiesen, daß die Erfindung fakulta­ tiv im Bauelement 10 ausgeführt werden kann, in dem sowohl eine herkömmliche P⁺-Basiszone 42 als auch eine P⁺-Hilfs­ zone 80 oder 180 erzeugt werden. Wenn auch eine solche Kon­ struktion reicht den beschriebenen verminderten Kontaktwi­ derstand besitzen wird, bietet sie doch die verbesserte Unterdrückung des parasitären bipolaren Transistors, den erhöhten Durchgreifschutz und die Möglichkeit einer vermin­ derten Schwellspannung.
Wenn die Erfindung in einem P-Kanal-VDMOS-Bauelement ausge­ führt wird, ist zu empfehlen, Bor als P-Dotierstoff für die Source-Zone und Phosphor als N-Dotierstoff für die Hilfs­ zone vorzusehen. Obwohl diese beiden Dotierstoffe ähnliche Diffusionsgeschwindigkeiten besitzen, kann Phosphor doch in einem größeren oder tieferen projektierten Bereich implan­ tiert werden, so daß sich bei Verwendung einer geeigneten Implantationsapparatur und passenden Parametern die ge­ wünschte Struktur ergibt.

Claims (7)

1. Verfahren zum Herstellen eines vertikalen, diffundier­ ten Feldeffekttransistors mit den folgenden Schritten:
  • a) Vorbereiten eines Halbleiterkörpers (52) mit einer an dessen eine, erste Hauptfläche (54) angrenzenden Drain-Zone (60) des ersten Leitungstyps (N);
  • b) Bilden einer Lochmaske auf der ersten Hauptfläche (54);
  • c) Bilden einer Basiszone (62) und eines Basis/Drain- PN-Übergangs (64) durch Diffusion eines den ande­ ren, zweiten Leitungstyp (P) erzeugenden Dotier­ stoffs durch die Maske in den Halbleiterkörper (52);
  • d) Diffundieren eines den ersten Leitungstyp (N) er­ zeugenden Dotierstoffs durch die Maske in den Halb­ leiterkörper (52) zum Bilden einer Source-Zone (66) und eines sich von der ersten Hauptfläche (54) aus bis zu einer vorbestimmten Tiefe in die Basiszone (62) erstreckenden Source/Basis-PN-Übergangs (68), wobei letzterer zum Begrenzen einer Kanalzone (70) an der ersten Hauptfläche (54) mit Abstand von dem Basis/Drain-PN-Übergang (64) erzeugt wird, dadurch gekennzeichnet, daß durch Implantation eines zusätzlichen Dotierstoffs des zweiten Leitungstyps (P) durch die Maske in den Halbleiterkörper (52) und durch anschließendes Tempern des Halbleiterkörpers (52) eine sich wenigstens unter einen Teil der Kanalzone (70) erstreckende Hilfszone (80) erzeugt wird.
2. Verfahren nach Anspruch i, dadurch gekennzeichnet, daß durch das Implantieren des zusätzlichen Dotierstoffs innerhalb der Hilfszone (80) ein Bereich (84) mit Dotierstoff-Spitzenkonzentration in vorgegebener Tiefe benachbart zu dem Source/Basis-PN-Übergang (68) er­ zeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß eine isolierte Gate-Elektrode (74) als Loch­ maske verwendet wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß für den den zweiten Leitungstyp (p) erzeugenden Hilfsdotierstoff ein Mate­ rial mit einer die Diffusionsgeschwindigkeit des den ersten Leitungstyp (N) erzeugenden Dotierstoffs über­ steigenden Diffusionsgeschwindigkeit verwendet wird.
5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß für den den zweiten Leitungstyp (P) erzeugenden zusätzlichen Dotierstoff ein sich weiter als der erste Dotierstoff (N) ausdeh­ nendes Material verwendet wird.
6. Verfahren zum Herstellen eines N-Kanal-Bauelements nach einem oder mehreren der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß als Halbleiterkörper (52) Silizium, als den zweiten Leitungstyp (P) erzeugender Hilfsdotierstoff Bor und als den ersten Leitungstyp (N) erzeugender Dotierstoff Arsen verwendet wird.
7. Verfahren zum Herstellen eines P-Kanal-Bauelements nach einem oder mehreren der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß als Halbleiterkörper (52) Silizium, als den zweiten Leitungstyp (P) erzeugender Hilfsdotierstoff Phosphor und als den ersten Leitungs­ typ (N) erzeugender Dotierstoff Bor verwendet wird.
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809047A (en) * 1983-09-06 1989-02-28 General Electric Company Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型mosfet
JPS61182160A (ja) * 1985-02-06 1986-08-14 Toshiba Corp デ−タ処理装置
JPS61191071A (ja) * 1985-02-20 1986-08-25 Toshiba Corp 伝導度変調型半導体装置及びその製造方法
US4809045A (en) * 1985-09-30 1989-02-28 General Electric Company Insulated gate device
US4963951A (en) * 1985-11-29 1990-10-16 General Electric Company Lateral insulated gate bipolar transistors with improved latch-up immunity
EP0229362B1 (de) * 1986-01-10 1993-03-17 General Electric Company Halbleitervorrichtung und Methode zur Herstellung
US4717940A (en) * 1986-03-11 1988-01-05 Kabushiki Kaisha Toshiba MIS controlled gate turn-off thyristor
US5262336A (en) * 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
GB2199694A (en) * 1986-12-23 1988-07-13 Philips Electronic Associated A method of manufacturing a semiconductor device
JPS63122277A (ja) * 1986-11-12 1988-05-26 Fuji Electric Co Ltd 縦型mosfet
JP2579979B2 (ja) * 1987-02-26 1997-02-12 株式会社東芝 半導体素子の製造方法
US4821095A (en) * 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
DE3710903A1 (de) * 1987-04-01 1988-10-13 Siemens Ag Durch feldeffekt steuerbares halbleiterbauelement
JPH0766966B2 (ja) * 1987-04-06 1995-07-19 株式会社日立製作所 半導体装置
US4952992A (en) * 1987-08-18 1990-08-28 Siliconix Incorporated Method and apparatus for improving the on-voltage characteristics of a semiconductor device
JPS6449273A (en) * 1987-08-19 1989-02-23 Mitsubishi Electric Corp Semiconductor device and its manufacture
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
EP0313000B1 (de) * 1987-10-21 1998-05-06 Siemens Aktiengesellschaft Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
JPH07107935B2 (ja) * 1988-02-04 1995-11-15 株式会社東芝 半導体装置
US5118638A (en) * 1988-03-18 1992-06-02 Fuji Electric Co., Ltd. Method for manufacturing MOS type semiconductor devices
JPH01300569A (ja) * 1988-05-27 1989-12-05 Mitsubishi Electric Corp 半導体装置
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
US4970173A (en) * 1989-07-03 1990-11-13 Motorola, Inc. Method of making high voltage vertical field effect transistor with improved safe operating area
US5182626A (en) * 1989-09-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor and method of manufacturing the same
EP0481153B1 (de) * 1990-10-16 1997-02-12 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
US5268586A (en) * 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
EP0661755A1 (de) * 1993-12-28 1995-07-05 AT&T Corp. Hochspannung-Halbleiteranordnung mit verbesserter elektrischer Robustheit und verminderter Zellschrittweite
EP0748520B1 (de) * 1994-03-04 1998-12-16 Siemens Aktiengesellschaft Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
DE4435458C2 (de) * 1994-10-04 1998-07-02 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
KR100194661B1 (ko) * 1995-10-10 1999-07-01 윤종용 전력용 트랜지스터
JP3279151B2 (ja) * 1995-10-23 2002-04-30 トヨタ自動車株式会社 半導体装置及びその製造方法
KR0175276B1 (ko) * 1996-01-26 1999-02-01 김광호 전력반도체장치 및 그의 제조방법
KR100253075B1 (ko) * 1997-05-15 2000-04-15 윤종용 고내압 반도체 장치 및 그의 제조 방법
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
US6239466B1 (en) 1998-12-04 2001-05-29 General Electric Company Insulated gate bipolar transistor for zero-voltage switching
EP1058303A1 (de) * 1999-05-31 2000-12-06 STMicroelectronics S.r.l. Herstellung einer VDMOS-Struktur mit verminderten parasitären Effekten
JP2001135817A (ja) * 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US6690040B2 (en) 2001-09-10 2004-02-10 Agere Systems Inc. Vertical replacement-gate junction field-effect transistor
US6759730B2 (en) 2001-09-18 2004-07-06 Agere Systems Inc. Bipolar junction transistor compatible with vertical replacement gate transistor
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US6686604B2 (en) 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
US6709904B2 (en) 2001-09-28 2004-03-23 Agere Systems Inc. Vertical replacement-gate silicon-on-insulator transistor
US6773994B2 (en) 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
US20030151092A1 (en) * 2002-02-11 2003-08-14 Feng-Tso Chien Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same
DE102004038369B4 (de) 2004-08-06 2018-04-05 Austriamicrosystems Ag Hochvolt-NMOS-Transistor und Herstellungsverfahren
ITTO20060785A1 (it) * 2006-11-02 2008-05-03 St Microelectronics Srl Dispositivo mos resistente alla radiazione ionizzante
EP2061084A1 (de) * 2007-11-14 2009-05-20 ABB Technology AG Rückwärtsleitender bipolarer Transistor mit isoliertem Gate und entsprechendes Herstellungsverfahren
US9810358B2 (en) 2009-02-03 2017-11-07 Aqseptence Group, Inc. Male push lock pipe connection system
CN103430315B (zh) 2010-12-20 2017-03-01 香港科技大学 栅介质中具有电荷俘获材料的功率半导体场效应晶体管结构
JP6700648B2 (ja) * 2012-10-18 2020-05-27 富士電機株式会社 半導体装置の製造方法
JP6529221B2 (ja) * 2014-05-14 2019-06-12 キヤノン株式会社 光電変換装置及びその製造方法
JP6589263B2 (ja) * 2014-09-11 2019-10-16 富士電機株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5123432B2 (de) * 1971-08-26 1976-07-16
JPS5546068B2 (de) * 1973-05-22 1980-11-21
JPS5223277A (en) * 1975-08-18 1977-02-22 Sony Corp Method of manufacteuring insulating gate type field effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5670662A (en) * 1979-11-13 1981-06-12 Nec Corp Insulated gate type field effect transistor
IT1133869B (it) * 1979-10-30 1986-07-24 Rca Corp Dispositivo mosfet
US4374455A (en) * 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
US4455565A (en) * 1980-02-22 1984-06-19 Rca Corporation Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode
US4364073A (en) * 1980-03-25 1982-12-14 Rca Corporation Power MOSFET with an anode region
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
GB2100507A (en) * 1981-06-17 1982-12-22 Philips Electronic Associated Method of making a vertical igfet
IE55992B1 (en) * 1982-04-05 1991-03-13 Gen Electric Insulated gate rectifier with improved current-carrying capability
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
CA1216968A (en) * 1983-09-06 1987-01-20 Victor A.K. Temple Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
JPS60196974A (ja) * 1984-03-19 1985-10-05 Toshiba Corp 導電変調型mosfet

Also Published As

Publication number Publication date
GB2154794B (en) 1987-12-31
GB2154794A (en) 1985-09-11
JPS60202967A (ja) 1985-10-14
FR2559958B1 (fr) 1988-08-05
DE3505393A1 (de) 1985-08-29
JPH061838B2 (ja) 1994-01-05
US4587713A (en) 1986-05-13
FR2559958A1 (fr) 1985-08-23
GB8504367D0 (en) 1985-03-20

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