DE3508336A1 - Hochgeschwindigkeits-speicherzugriffschaltung einer katodenstrahlroehren-display-einheit - Google Patents
Hochgeschwindigkeits-speicherzugriffschaltung einer katodenstrahlroehren-display-einheitInfo
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Description
LIECK &;5ET7FN
Patentanwälte ; Dipl.-lng. H.-Peter üeck
Eurodp'vi EatentAtor^y5 Dipl.-lng. Jürgen Betten
O O U ό
O O U O ό O O Maximiliansplatz
D-8000 München Φ 089-22 08 21 Telex 5 216 741 list d
Technolaw"9 Telegramm Electropat
r 6 -Beschreibung
Hochgeschwindigkeits-Speicherzugriffschaitung einer Katodenstrahl röhren-Di splay-Ei nhei t
1.
Die Erfindung betrifft eine Hochgeschwindigkeits-Speicherzugriffsschaltung einer Katodenstrahlröhren (CRT)-Display-Einheit, die im nachfolgenden kurz als CRT-Display-Einheit
bezeichnet wird. Insbesondere betrifft die Erfindung eine Hochgeschwindigkeits-Speicherzugriffsschaltung zur Verwendung in einer Rasterabtast-Farbgraphikdisplay-Einheit, bei
der ein Hochgeschwindigkeitszugriff zu einem Bild- oder Rahmenspeicher vorgesehen ist, in dem Bild- bzw. Musterdaten
gespeichert sind.
Zum besseren Verständnis des Ausgangspunkts der Erfindung wird bereits an dieser Stelle auf die Zeichnungen Bezug
genommen.
Fig. 1 zeigt ein schematisches Blockschaltbild einer herkömmlichen Farbgraphikdisplay-Einheit, die den Hintergrund
der Erfindung darstellt. Zuerst wird anhand von Fig. 1 die Betriebsweise einer herkömmlichen Rasterabtast-Farb
graphikdisplay-Einheit kurz beschrieben. Von einem Host
oder HiIfs-Computer 1 werden Daten über eine übertragungsleitung und ein Host-Interface 2 einem Bilddaten-Steuerbereich 3 zugeführt. Der Bilddaten-Steuerbereich 3 empfängt
die Daten von dem Host-Computer 1 und ordnet die Daten als
ein auszugebendes Bild oder Muster so an, daß die als Bild
angeordneten Daten in einem nicht dargestellten Segment-Puffer gespeichert werden. Ein Datenanalysetei1 4 entnimmt
den Inhalt des Segmentpuffers und analysiert die Daten, wobei die Vektoren auf der Basis von Startpunktkoordinaten
und Endpunktkoordinaten berechnet werden. Für den Fall, daß das Bild einer Vergrößerung, Verkleinerung, Drehung,
Parallelbewegung oder dergleichen unterzogen werden soll, multipliziert ein Koordinatenumwandlungs-Abschneidtei1 5
die Daten mit den entsprechenden Matrizen. Für den Fall, daß ein Teil des Bilds auf dem Bildschirm der CRT-Display-Einheit durch Grenzlinien begrenzt ist, werden die über die
Grenzlinien vorspringenden Abschnitte durch den Koordinatenumwandlungs-Abschneidtei 1 5 abgeschnitten.
Zum Ausziehen bzw. Ausmalen eines Bildes bzw. Musters liefert ein DDA-Farbsteuerteil 6 zerteilte Liniensegmente, die
innerhalb der Koordinaten der Scheitelpunkte der entsprechenden Vektoren existieren, wodurch die Daten zum Ausmalen
bzw. Ausziehen erhalten werden. Ein DDA 7 ist eine Schal
tung zum Erzeugen einer geraden Linie, die die Koordinaten
von Zwischenpunkten eines Vektors berechnet, der einen Startpunkt und einen Endpunkt aufgrund der Daten vom DDA-Farbsteuerteil 6 miteinander verbindet, und das Rechenergebnis im Bildspeicher 8 entwickelt, um eine gerade Linie
zu erhalten. Der Bildspeicher 8 speichert die Punkte auf
der von dem DDA 7 erzeugten geraden Linie. Die im Bildspeicher 8 gespeicherten Daten werden einem Bildsteuerteil 9
so zugeführt, daß die Daten in Analogsignale durch eine D/A-Wandlung und auch in ein Bildsignal aufgrund einer
Farbumwandlungstabelle derart umgewandelt werden, daß sie
einem Farbmonitor 10 zugeführt werden. Als Ergebnis wird auf dem Farbmonitor 10 ein Bild bzw. Muster dargestellt,
daß auf den vom Host-Computer 1 gelieferten Daten basiert.
Fig. 2 zeigt ein Blockschaltbild des in Fig. 1 dargestellten Bildspeichers 8 sowie periphere Schaltungen davon.
Fig. 3 zeigt ein Diagramm zur Darstellung einer Zusammensetzung des Bildschirms eines Farbmonitors und Fig. 4 zeigt
das Ablaufdiagramm zur Erläuterung der Betriebsweise des
in Fig. 2 dargestellten Bildspeichers.
Anhand der Fig. 2 bis 4 wird nun die Betriebsweise des in Fig. 1 dargestellten Bildspeichers 8 genauer beschrieben.
Der Farbmonitor 10 besteht aus 1280 Bits als X-Koordinaten
und 1024 Bits als Y-Koordinaten, wie es in Fig. 3 dargestellt ist. Zu diesem Zweck werden dynamische Speicher mit
direktem Zugriff, die im nachfolgenden kurz als D-RAM be-
1^ zeichnet werden, 81 bis 86 mit 64 KBytes verwendet, wie es
in Fig. 2 dargestellt ist. Als Adreßsignale werden X-Leseadreßsignale SAX 5 bis 10, Y-Leseadreßsignale SAY O bis 9,
X-Schreibadreßsignale WAX 5 bis 10 und Y-Schreibadreßsignale WAY 0 bis 9 einem Adreßmultiplexer 11 zugeführt. Auf-
1^ grund eines von einem Speicherzyklus-Controlers 14 zugeführten ^ASAD-Signal s führt der Adreßmultiplexer 11 zum
Zeitpunkt des Auslesens und Einschreibens von Daten Adreßsignale AD 0 bis 7 den D-RAM's 81 bis 86 zu.
Die Schreibadreßsignale WAX 2 bis 4, die die unteren drei
Bits der Schreibadreßsignale bilden, werden einem Chip-Auswahldekoder 12 zugeführt. Der Chip-Auswahldekoder 12 führt
aufgrund der daran anliegenden Signale Chipauswahl-Signale
CS 0 bis 5 zur Auswahl eines der 6 D-RAM's 81 bis 86 dem
Speicherzyklus-Controler 14 zu. Die Schreibdaten WD 0 bis
3 mit 4 Bits werden einem Read-Modify-Write-Glied 13 zugeführt. Bei der sogenannten "Read-Modify-Write-Betriebsweise" wird in ein und demselben Zugriff auf eine Speicherzelle diese erst gelesen und dann beschrieben. Das Read-
Modify-Write-Glied 13 wendet die Read-Modify-Write-Operation an und bestimmt die Schreibdaten DI 0 bis 3. Insbesondere dann, wenn die Schreibdaten WD 0 bis 3 dem Read-Modify-Write-Glied 13 zugeführt werden, führt das Glied 13
die Schreibdaten DI 0 bis 3 den D-RAM's 81 bis 86 zu, wobei eine richtige Beziehung mit den Ausgangsdaten DO 0 bis
3 angenommen wird.
Der Speicherzyklus-Controler 14 bestimmt einen Speicherlesezyklus synchron mit einem horizontalen Synchronisiersignal RESYNC und bestimmt einen Schreibzyklus durch ein
Schreibsignal STORE, das von außen geliefert wird. Danach
werden Adreßsteuersignale RAS 0 bis 5 und CAS 0 bis 5 und
Schreibfreigabesignale WE 0 bis 5 den D-RAM's 81 bis 86 entsprechend zugeführt und ein Lastsignal LD wird einem
ParalIeIladeschieberegister 15 zugeführt.
Anhand von Fig. 4 wird nun die Betriebsweise des in Fig. 2 dargestellten Bildspeichers 8 näher beschrieben. Zum Zeitpunkt des Einschreibens wird die Y-Richtung mit 8 Bits der
Y-Schreibadreßsignale WAY 2 bis 9 entsprechend dem Abfall bzw. der Rückflanke (aktiven Flanke) des Adreßsteuersignals
RAS und die X-Richtung mit 8 Bits der X-Schreibadreßsignale
WAX 5 bis 10 und der Y-Schreibadreßsignale WAY O und 1 entsprechend dem Abfall des Adreßsteuersignals CAS adressiert.
Dann werden die 4-Bit-Schreibdaten WD 0 bis 3 in Read-Modified-Write-Betriebsweise verarbeitet, um eine genaue Bezie-
hung mit den Auslesedaten DO 0 bis 3 zu haben, und die 4-Bit-Daten DI 0 bis 3 werden in die D-RAM's 81 bis 86 eingeschrieben.
Zum Zeitpunkt des Lesens ist die Y-Richtung mit 8 Bits der Y-Leseadreßsignale SAY 2 bis 9 entsprechend dem Abfall des
Adreßsteuersignals RAS und die X-Richtung mit 8 Bits der X-Leseadreßsignale SAX 5 bis 10 und der Y-Leseadreßsignale
SAY 0 und 1 entsprechend dem Abfall des Adreßsteuersignals CAS adressiert. Folglich werden Daten von insgesamt 24 Bits,
nämlich 4 Bits von jedem der D-RAM's 81 bis 86 gleichzeitig ausgelesen und dem Parallelladeschieberegister 15 zugeführt.
Das Parallelladeschieberegister 15 lädt in Abhängigkeit vom Ladesignal LD vom Speicherzyklus-Controler 14 die 24 Datenbits parallel von den D-RAM's 81 bis 86. Danach werden die
Daten von Taktimpulsen einer vorbestimmten Bildabtastfrequenz verschoben und als serielle Daten geliefert.
In einer derartigen Farbgraphikdisplay-Einheit wird die
Bildabtastfrequenz bestimmt durch den Speicherzyklus der
D-RAM's 81 bis 86. Die Zugriffsgeschwindigkeit der derzeit
verwendeten D-RAM's ist auf das Bildabtastfrequenzband
55 MHz beschränkt und derartige D-RAM's können nicht die Anforderungen einer CRT-Display-Einheit eines 60 Hz-Systems
erfüllen, das ohne Zeilensprung, d. h. zeilensequentiell arbeitet
und bei dem 100 MHz oder mehr erforderlich sind. Da außerdem für das Parallelladeschieberegister 15 zum Verschieben
eines Lesesignals ein billiger integrierter Schaltkreis, der bei einem Frequenzband von 100 MHz arbeitet,
derzeit nicht verfügbar ist, müssen einige Maßnahmen hinsichtlich dieses Punkts getroffen werden. Darüber hinaus
ist es zum Hochgeschwindigkeitseinreiben in den Bildspeieher 8 erforderlich, die Zahl der Bits für das gleichzeitige
Einschreiben zu erhöhen, da beim Speicherzyklus der D-RAM's 81 bis 86 eine Begrenzung besteht. Zu diesem Zweck
ist es erforderlich, über eine wirkungsvolle Struktur der
Schreibbereiche nachzudenken.
20
20
Demgegenüber besteht eine wesentliche Aufgabe der Erfindung darin, eine Hochgeschwindigkeits-Speicherzugriffschaltung
einer CRT-Display-Einheit zu schaffen, die einen Hochgeschwindigkeits-Speicherzyklus
ermöglicht, um in einer CRT-Display-Einheit mit hoher Auflösung ein gutes Bild ausgeben
zu können.
Kurz gesagt ist die Erfindung wie folgt aufgebaut. Ein Bildspeicher
besteht aus dynamischen Speichern mit wahlfreiem
bzw. direktem Zugriff (D-RAM), die Daten im Nibble-Mode lesen und einschreiben können. Adressensignale werden auf der
Grundlage eines von außen zugeführten externen Schreibsignals erzeugt und erste und zweite Daten werden aufgrund der
Adreßsignale vom Bildspeicher parallel in einer Form ausge-
3^ lesen, die in ungeradzahlige Datenbereiche und geradzahlige
Datenbereiche aufgeteilt ist. Eine Vielzahl von Bits der den ungeradzahligen Bereichen der ersten Daten entsprechenden
Daten werden durch den ersten Parallel-Serien-Wandler
geliefert. Danach wird eine Vielzahl von Bits der den ungeradzahligen
Bereichen der zweiten Daten entsprechenden Daten seriell vom dritten Parallel-Serien-Wandler und eine
Vielzahl von Bits der dem geradzahligen Bereich der ersten Daten entsprechenden Daten seriell vom zweiten Parallel-Serien-Wandler
geliefert. Danach wird eine Vielzahl von Bits der dem geradzahligen Bereich der zweiten Daten entsprechenden
Daten seriell vom vierten Parallel-Serien-Wandler
geliefert.
Damit kann erfindungsgemäß die Zahl der Bits der vom Bildspeicher
ausgelesenen Daten erhöht werden, ohne daß die Schreibzyklusdauer im Nibble Mode als Lesezyklusdauer verwendet
wird. Damit kann ein Bild mit hoher Auflösung unter Verwendung einer CRT-Display-Einheit von 60 Hz zeilensequentiell
(ohne Zeilensprung) dargestellt werden. Da die ersten und zweiten, vom Bildspeicher ausgelesenen Daten
in ungeradzahlige Daten und geradzahlige Daten aufgeteilt werden, die seriell geliefert werden, ist es möglich, Schieberegister
mit relativ geringer Geschwindigkeit zu verwenden und der Bildspeicher und die peripheren Schaltkreise
können von billigen Bauteilen, wie etwa D-RAM's oder TTL gebildet werden. Damit kann das gesamte System mit niedrigen
Kosten hergestellt werden.
25
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Ausführungsformen der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein schematisches Blockschaltbilddiagramm einer herkömmlichen
Farbgraphikdisplay-Einheit;
Fig. 2 ein schematisches Blockschaltdiagramm eines Bildspeichers, der den Hintergrund der Erfindung liefert und
bei dem eine Ausführungsform der Erfindung angewendet wird; 35
Fig. 3 ein Diagramm zur Erläuterung des Aufbaus des Bildschirms eines Farb-Monitors;
Fig. 4 ein AbIaufdiagramm zur Erläuterung der Betriebsweise der in Fig. 2 dargestellten Schaltung;
Fig. 5 ein Ablaufdiagramm zum Zeitpunkt des Auslesens der
ungeradzahligen und geradzahligen Daten aus dem Bildspeicher, unter Verwendung einer Ausführungsform der Erfindung;
Fig. 6 ein Blockschaltdiagramm eines Speicherzyklus-Controlers, der in einer Ausführungsform der Erfindung enthalten
ist;
Fig. 7 ein Blockschaltdiagramm einer Parallelladeschieberegisterschaltung, die in einer Ausführungsform der Erfindung
enthalten ist;
15
Fig. 8 ein Ablaufdiagramm zur Erläuterung der Betriebsweise
der in den Fig. 6 und 7 dargestellten Schaltungen;
Fig. 9a und 9b Diagramme, die die Daten zeigen, die dann gespeichert sind, wenn das Adreßsignal des Bildspeichers Yq=O
oder Yq=1 hat;
Fig. 10 ein Blockschaltdiagramm einer Schieberegisterschaltung zum Auslesen der in Fig. 9b dargestellten Daten;
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Fig. 11a und 11b Blockschaltdiagramme einer Farbsignalgeneratorschaltung zum Auslesen von Daten aus dem Bildspeicher
und Erzeugen eines Farbsignals und
Fig. 12 ein Ablaufdiagramm der in den Figuren 11a und 11b
dargestellten entsprechenden Teile.
Fig. 5 zeigt ein Ablaufdiagramm zur Erläuterung der Lesetaktfolge des D-RAM's, der in einer Ausführungsform der
Erfindung verwendet wird. Aus den D-RAM's 81 bis 86, die oben in Zusammenhang mit Fig. 2 beschrieben wurden, werden
die in Fig. 5 (b) dargestellten Daten in Abhängigkeit vom zweiten Taktimpuls (Fig. 5 (c)), dessen Frequenz doppelt
so groß ist wie die des in Fig. 5 (a) dargestellten ersten
Taktimpulses, sowie in Abhängigkeit vom dritten Taktimpuls (Fig. 5 (d)) ausgelesen, dessen Phase vom ersten Taktimpuls
um einen Zyklus des ersten Taktimpulses verschoben ist. Genauer gesagt werden die in den D-RAM's 81 bis 86 gespeicherten
ungeradzahligen Daten 1, 3, 5... in Abhängigkeit von dem in Fig. 5 (e) dargestellten zweiten Taktimpuls ausgelesen,
während die geradzahligen Daten 2, 4, 6... in Abhängigkeit
von dem in Fig. 5 (f) dargestellten dritten Taktimpuls
ausgelesen werden. In der nachfolgenden Beschreibung dieser Ausführungsform wird der Mode bzw. Modus zum Auslesen
der ungeradzahligen Daten durch den zweiten Taktimpuls als ungerader Mode und der Mode zum Auslesen der geradzahligen
Daten durch den dritten Taktimpuls als gerader Mode bezeichnet·
Fig. 6 zeigt ein Blockschaltdiagramm mit einem Speicherzyklus-Controler
20, der in einer Ausführungsform der Erfindung
enthalten ist. Der in Fig. 6 dargestellte Speicherzyklus-Controler 20 entspricht dem in Fig. 2 dargestellten
Speicherzyklus-Controler 14. Zuerst wird der Aufbau dieses Speicherzyklus-Controlers 20 beschrieben. Eine Zählerschaltung
21 weist 2 Duo-Dezimal-Zähler derart auf, daß eine Auswahl
gemacht wird zwischen einem Duo-Dezimal-Zähler und einem
Quadrivizenär-Zähler.
Der Zählerschaltung 21 wird ein Schreibsignal STORE, ein
Zeilensynchronisiersignal RESYNC und ein Taktimpuls von außen zugeführt. Wenn das Schreibsignal STORE von außen der
Zählerschaltung 21 zugeführt wird, wird der Duo-Dezimal-Zähler
für den Schreibzyklus ausgewählt. Wenn das Schreibsignal STORE nicht anliegt, so wird der Quadrivizenär-Zähler
für den Lesezyklus ausgewählt. Nach Empfang des Schreibsignals STORE durch die Zählerschaltung 21 liefert diese
jedesmal dann einen Löschungs- bzw. Rücksetzimpuls, wenn 12 Taktimpulse gezählt wurden. In anderen Worten, die Zählerschaltung
21 liefert im Schreibzyklus 2 Löschimpulse.
Wenn demgegenüber das Schreibsignal STORE nicht anliegt,
so dient die Zählerschaltung 21 als Quadrivizenär-Zähler,
der jedesmal dann einen Löschimpuls liefert, wenn 24 Taktimpulse gezählt wurden. Der von der Zähl schaltung 21 gelieferte Löschimpuls wird als Ladeimpuls einem RAS-Generator-
Schieberegister 23, einem CAS-Generatorschieberegister 24, einem WE-Generatorschieberegister 25 und einem LD-Generator-Schieberegister 26 zugeführt.
Das externe Schreibsignal STORE wird auch einem Zeitsteuerungs-ROM 22 zugeführt. Der Zeitsteuerungs-ROM 22 speichert
im voraus die Schreibtaktdaten und Lesetaktdaten derart, daß die Schreibtaktdaten bei Empfang des externen Schreibsignals STORE und die Lesetaktdaten bei Nichtanliegen des
externen Schreibsignals geliefert werden. Die vom Zeitsteuerungs-ROM 22 gelieferten Schreibtaktdaten oder Lesetakt
daten werden den oben genannten Schieberegistern zugeführt, nämlich dem RAS-Generatorschieberegister 23, dem CAS-Generatorschieberegister 24, dem WE-Generatorschieberegister 25
und dem LD-Generatorschieberegister 26. 20
Diesen Schieberegistern 23 bis 26 werden auch Taktimpulse zugeführt. Aufgrund des Lösch- bzw. Rücksetzimpulses von
der Zählerschaltung 21 lädt das RAS-Generatorschieberegister 23 die vom Zeitsteuerungs-ROM 22 ausgelesenen Schreibtaktdaten oder Lesetaktdaten und verschiebt entsprechend
der Taktimpulse die Daten nacheinander derart, daß Adreßsteuersignale RAS O bis 5 geliefert werden. In gleicher
Weise liefert das CAS-Generatorschieberegister 24 Adreßsteuersignale CAS O bis 5, das WE-Generatorschieberegister
25 Schreibfragabesignale WE O bis 5 und das LD-Generatorschieberegister 26 Ladeimpulse LD 1 und 2.
Die von den Schieberegistern 23 bis 25 gelieferten Adreßsteuersignale RAS O bis 5, CAS O bis 5 und die Schreibfreigabesignale WE O bis 5 werden den oben beschriebenen
D-RAM's 81 bis 86 zugeführt, wie es in Fig. 2 dargestellt ist. Die von dem LD-Generatorschieberegister 26 gelieferten Ladeimpulse LD 1 und 2 werden einer Parallellade-Schie-
beregisterschaltung 30 zugeführt, die nachfolgend beschrieben
wird.
Fig. 7 zeigt ein Blockschaltdiagramm der Parallellade-Schieberegisterschaltung
30, die in einer Ausführungsform der Erfindung enthalten ist. Diese Parallellade-Schieberegisterschaltung
30 entspricht der Parallellade-Schieberegisterschaltung
15, die in Fig. 2 dargestellt ist. Nachfolgend wird der Aufbau dieser Schieberegisterschaltung 30 beschrieben.
Wie bereits oben im Zusammenhang mit Fig. 5 ausgeführt wurde, weist die Parallellade-Schieberegisterschaltung 30
eine Schaltung 31, die Daten liefert, die durch Verschieben der von den D-RAM's 81 bis 86 im ungeraden Mode ausgelesenen
ungeradzahligen Daten erhalten werden, sowie eine Schaltung
32 auf, die Daten liefert, die durch Verschieben der von den D-RAM's 81 bis 86 im geraden Mode ausgelesenen geradzahligen
Daten erhalten werden.
Die Schaltung 31 zum Verschieben der ungeradzahligen Daten
weist Steuerzähler 311 und 312, Schieberegister 313 und und eine Torschaltung 315 auf. Dem Steuerzähler 311 werden
der Ladeimpuls LD 1 und der Taktimpuls zugeführt. Der Steuerzähler
311 liefert einen Zeitsteuerungsimpuls, um die ersten 12 Bits der Daten von den 24 Bits der von den D-RAM's
81 bis 86 ausgelesenen ungeradzahligen Daten synchron mit
dem Ladeimpuls LD 1 in das Schieberegister 313 zu Laden, und außerdem ein Auswahl signal , um die Torschaltung 315 auf
die andere Seite umzuschalten. Der vom Steuerzähler 311 gelieferte
Zeitsteuerungsimpuls wird dem Schieberegister 313 zugeführt, während das daraus erhaltene Auswahl signal der
Torschaltung 315 zugeführt wird. Dem Schieberegister 313 werden auch Taktimpulse zugeführt. Damit lädt das Schieberegister
313 aufgrund des Zeitsteuerungsimpulses vom Steuerzähler
311 die ersten 12 Bits der Daten aus den von den D-RAM's 81 bis 86 ausgelesenen ungeradzahligen Daten, und
liefert die Daten, die entsprechend der Taktimpulse sukzessiv verschoben werden. Die vom Schieberegister 313 gelieferten
Daten werden der Torschaltung 315 zugeführt.
Dem Steuerzähler 312 wird der Ladeimpuls LD 2 und der Taktimpuls
zugeführt. Der Steuerzähler 312 zählt die Taktimpulse synchron mit dem Ladeimpuls LD 2 und liefert einen Zeitsteuerungsimpuls
und ein Haltesignal. Der Zeitsteuerungsimpuls dient dazu, die 12 Bits von der zweiten Hälfte der 24
Bits aus den von den D-RAM's 81 bis 86 ausgelesenen ungeradzahligen
Daten in das Schieberegister 314 zu laden. Das Haltesignal
dient dazu, das Schieberegister 314 während einer Zeitdauer zu halten, in der die 12 Bits der ersten Hälfte
der ungeradzahligen Daten durch das Schieberegister 313 verschoben
werden. Der vom Steuerzähler 312 gelieferte Zeitsteuerungsimpuls und das Haltesignal werden dem Schieberegister
314 zugeführt. Dem Schieberegister 314 werden auch Taktimpulse zugeführt. Damit lädt das Schieberegister 314
!5 aufgrund des Zeitgeberimpulses vom Steuerzähler 312 die
12 Bits der zweiten Hälfte der ungeradzahligen Daten und behält den Haltezustand während des Anliegens des Haltesignals
bei. Nach abgeschlossener Verschiebung der 12 Bits der ersten Hälfte der ungeradzahligen Daten verschiebt das
Schieberegister 314 die 12 Bits der zweiten Hälfte der ungeradzahligen
Daten aufgrund der Taktimpulse und liefert die verschobenen Daten.
Die vom Schieberegister 314 gelieferten verschobenen Daten werden der Torschaltung 315 zugeführt, die zur Seite des
Schieberegister 313 oder zur Seite des Schieberegisters derart geschaltet wird, daß am Ausgang der Schieberegister
313 oder 314 synthetisierte verschobene Daten geliefert
werden.
30
30
Die Schaltung 32 zur Verschiebung der geradzahligen Daten
weist in ähnlicher Weise wie die Schaltung 31 zur Verschiebung der ungeradzahligen Daten Steuerzähler 321 und 322,
Schieberegister 323 und 324 sowie eine Torschaltung 325 auf. Der Steuerzähler 321 liefert einen Zeitsteuerungsimpuls zum
Laden der 12 Bits der ersten Hälfte der geradzahligen Daten in das Schieberegister 323 und liefert auch ein Auswahlsi-
35Ö8336
gnai, um die Torschaltung 325 zur anderen Seite hin umzuschalten.
Der Steuerzähler 322 liefert einen Zeitsteuerungsimpuls zum
Laden der 12 Bits der zweiten Hälfte der geradzahligen Daten
in das Schieberegister 324 und liefert auch ein Haltesignal, mit dem das Schieberegister 324 während einer Zeitdauer im
Haltezustand gehalten wird, in der die 12 Bits der ersten Hälfte der geradzahligen Daten durch das Schieberegister 323
verschoben werden. Das Schieberegister 323 verschiebt die 12 Bits der ersten Hälfte der geradzahligen Daten. Nach Vollendung
der Verschiebung der ersten 12 Bits der geradzahligen Daten verschiebt das Schieberegister 324 die 12 Bits der
zweiten Hälfte der geradzahligen Daten. Die Torschaltung 325 wählt den Ausgang des Schieberegisters 323 und den Ausgang
des Schieberegisters 324 aus, so daß sich synthetisierte
verschobene Daten ergeben.
Fig. 8 zeigt ein Ablaufdiagramm zur Erläuterung der Betriebsweise der Schaltungen nach den Figuren 2, 6 und 7. Unter Bezugnahme
auf die Fig. 2, 5 bis 7 wird eine spezielle Betriebsweise einer Ausführungsform der Erfindung beschrieben.
Wenn das externe Schreibsignal STORE nicht anliegt, so dient die Zählerschaltung 21 als Quadrivizenärzähler, um ein
Lösch- bzw. Rücksetzsignal jedesmal dann zu liefern, wenn
24 Taktimpulse gezählt wurden, wie es in Fig. 8 (a) dargestellt ist. Aufgrund des Löschsignals von der Zählerschaltung
21 laden das RAS-Generatorschieberegister 23, das CAS-Generatorschieberegister
24, das WE-Generatorschieberegister
25 und das LD-Generatorschieberegister 26 die vom Zeitsteue-
rungs-ROM 22 ausgelesenen Zeittaktdaten und verschieben die
Daten in Abhängigkeit von den Taktimpulsen sukzessiv, um so Ausgangssignale zu liefern. Genauer gesagt liefert das RAS-Generatorschieberegi
ster 23 das Adreßsteuersignal 38, das in Fig. 8 (b) dargestellt ist und das CAS-Generatorschieberegister
24 das Adreßsteuersignal CAS, das in Fig. 8 (c) dargestellt ist. Das Adreßsteuersignal CAS wird mit der
Zeitfolge zugeführt, in der es in einer Lesezyklusdauer zweimal auf niedrigen Pegel abfällt. Mit dieser Zeitsteuerung
werden zum Zeitpunkt des ersten Abfalls des Signals CAS Bits der Daten ausgelesen, als Daten der ersten Hälfte, die
"0,0" der X-Leseadreßsignale SAX 5 und 6 entsprechen. Zum Zeitpunkt des nächsten Abfalls des Signals CAS werden 24
Bits als Daten der zweiten Hälfte entsprechend "1,0" der X-Leseadreßsignale SAX 5 und 6 ausgelesen.
Das WE-Generatorschieberegister 25 wird im Lesezyklus auf
hohem Pegel gehalten, wie es in Fig. 8 (d) dargestellt ist, da es dazu dient, das Schreibfreigabesigal WE zu liefern.
Das LD-Generatorschieberegister 26 liefert den Ladeimpuls LD, wie es in Fig. 8 (e) dargestellt ist. In einer Lesezy
klusdauer werden 2 Ladeimpulse LD geliefert, da es erfor
derlich ist, die 24 Bits der Daten, die "0,0" der X-Leseadreßsignale SAY 5 und 6 entsprechen, und die 24 Bits der
Daten, die "1,0" der X-Leseadreßsignale SAX 5 und 6 entsprechen, in die Parallellade-Schieberegisterschaltung 30
zu laden.
Wenn andererseits das Schreibsignal STORE anliegt, so dient die Zählerschaltung 21 als Duodezimalzähler, um jedesmal
dann einen Löschimpuls zu liefern, wenn 12 Taktimpulse gezählt wurden. Die Schieberegister 23 bis 26 liefern die
Adreßsteuersignale RAS und CAS, das Schreibfreigabesignal
WE und den Ladeimpuls LD, die jeweils einen Lesezyklus und einen Schreibzyklus haben, wie es in den Fig. 8 (b1) bis
8 (e1) dargestellt ist.
30
Die in Fig. 2 dargestellten D-RAM's 81 bis 86 lesen die erste und zweite Hälfte der Daten in einer Lesezyklusdauer
aus, wie es in Fig. 8 (g) dargestellt ist, wenn die Adreß-Steuersignale RAS und CAS von dem oben beschriebenen Spei-
cherzyklus-Controler 20 und die Adreßsignale AD 0 bis 7 vom Adreßmultiplexer 11 zugeführt werden, wie es in Fig. 2 dargestellt ist. Genauer gesagt lesen die entsprechenden D-RAM's
81 bis 86 zweimal 4 Bits der Ausgangsdaten DO 0 bis 3, nämlich insgesamt 24 Bits der Daten. Wie oben im Zusammenhang
mit Fig. 4 beschrieben wurde, werden zu diesem Zeitpunkt die entsprechenden 24 Bits der Daten in Gruppen von 12 Bits
von ungeradzahligen Daten und 12 Bits von geradzahligen Daten geteilt, die am Ausgang anliegen. Die 12 Bits der ersten
Hälfte der ungeradzahligen Daten werden dem Schieberegister 313 der Parallellade-Schieberegisterschaltung 30 und die 12
Bits der ersten Hälfte der geradzahligen Daten werden dem
Schieberegister 323 zugeführt. Andererseits werden die 12 Bits der zweiten Hälfte der ungeradzahligen Daten dem Schieberegister 314 und die 12 Bits der zweiten Hälfte der geradzahligen Daten dem Ladeschieberegister 324 zugeführt.
In der Paralleilade-Schieberegisterschaltung 30 zählt der
Steuerzähler 311 die Taktimpulse synchron mit dem Ladeimpuls LD 1, der in Fig. 8 (e) dargestellt ist, um ein Zeitsteuerungssignal zum Laden der 12 Bits der ersten Hälfte der ungeradzahligen Daten in das Schieberegister 313 sowie ein
Auswahlsignal zum Umschalten der Torschaltung 315 zur Seite des Schieberegisters 313 hin zu liefern. Damit lädt, wie es
in Fig. 8 (h) dargestellt ist, das Schieberegister 313 die ersten 12 Bits der ungeradzahligen Daten in Abhängigkeit vom
Zeitsteuerungssignal vom Steuerzähler 311 und verschiebt die
so geladenen 12 Bits der ersten Hälfte der ungeradzahligen
Daten sukzessiv, die über die Torschaltung 315 am Ausgang anliegen.
In gleicher Weise liefert der Steuerzähler 321 ein Zeitsteuerungssignal zum Laden der 12 Bits der ersten Hälfte der ge
radzahligen Daten in das Schieberegister 323 sowie ein Auswahlsignal zum Umschalten der Torschaltung 325 auf die Seite des Schieberegisters 323 hin. Damit lädt das Schieberegister 323 die ersten 12 Bits der geradzahligen Daten, wie
es in Fig. 8 (i) dargestellt ist, und verschiebt die geladenen Daten in Abhängigkeit von den Taktimpulsen sukzessiv
so, daß sie über die Torschaltung 325 am Ausgang anliegen.
Andererseits zählt der Steuerzähler 312 synchron mit dem
nachfolgenden Ladeimpuls LD 12 die Taktimpulse und liefert einen Zeitsteuerungsimpuls zum Laden der 12 Bits der zweiten
Hälfte der ungeradzahligen Daten in das Schieberegister sowie ein Haltesignal, mit dem das Schieberegister 314 während des Verschiebungsvorgangs des Schieberegisters 313 im
Haltezustand gehalten wird, wie es in Fig. 8 (1) dargestellt
ist. Damit lädt das Schieberegister 314 die 12 Bits der zweiten Hälfte der ungeradzahligen Daten, wie es in Fig. 8 (j)
dargestellt ist, und das Schieberegister 314 verschiebt nach dem Schiebevorgang des Schieberegisters 313 nacheinander die
Daten so, daß sie über die Torschaltung 315 am Ausgang anliegen.
Die Torschaltung 315 wird nach Vollendung des Schiebevorgangs des Schieberegisters 313 auf die Seite des Schieberegisters
314 in Abhängigkeit vom Auswahl signal vom Steuerzähler 311 umgeschaltet. In gleicher Weise zählt der Steuerzähler 322
entsprechend dem nachfolgenden Ladeimpuls LD 2 die Taktim
pulse und liefert ein Zeitsteuerungssignal zum Laden der 12
Bits der zweiten Hälfte der geradzahligen Daten in das Schieberegister 324. Außerdem liefert er ein Haltesignal. Damit
lädt das Schieberegister 324 die 12 Bits der zweiten Hälfte der geradzahligen Daten und, wenn das Haltesignal nicht auf
tritt, nämlich wenn der Schiebevorgang des Schieberegisters
323 beendet ist, verschiebt das Schieberegister 324 sukzessiv in Abhängigkeit von den Taktimpulsen die Daten, wie es
in Fig. 8 (n) dargestellt ist. Die so verschobenen Daten
liegen über die Torschaltung 325 am Ausgang an. 30
Zu diesem Zeitpunkt wird die Torschaltung 325 auf die Seite des Schieberegisters 324 umgeschaltet, nachdem der Schiebevorgang des Schieberegisters 323 beendet ist. Damit liefert
die Torschaltung 315, wie es in Fig. 8 (m) dargestellt ist, sukzessive die 12 Bits der ersten Hälfte der in das Schieberegister 313 geladenen ungeradzahligen Daten und die 12 Bits
der zweiten Hälfte der in das Schieberegister 314 geladenen ungeradzahligen Daten. Andererseits liefert die Torschaltung
35Ό8336
325, wie es in Fig. 8 (o) dargestellt ist, nacheinander die 12 Bits der ersten Hälfte der in das Schieberegister 323
geladenen geradzahligen Daten und die 12 Bits der zweiten
Hälfte der in das Schieberegister 324 geladenen geradzahli
gen,Daten.
Damit werden die jeweils von den Torschaltungen 315 und gelieferten synthetisierten verschobenen Daten von 24 Bits
dem Bildsteuerteil 9 synchron mit dem in Fig. 8 (a) dargestellten Taktimpuls derart zugeführt, daß sie in ein Bild
signal umgewandelt werden.
In der obigen Beschreibung wurden die X-Koordinaten mit 1280 Bits und die Y-Koordinaten mit 1024 Bits, unter Ver
wendung der D-RAM's 81 bis 86 angegeben. Die Zahl der Ko
ordinaten ist jedoch darauf nicht beschränkt und kann weiter erhöht werden. In diesem Fall ist es auch notwendig,
die Abtastfrequenz zu erhöhen. Eine derartige Erhöhung der Abtastfrequenz kann jedoch in einer Weise erfolgen, in der
die Daten viermal im Nibble-Mode mit Parallelschieberegistern ausgelesen werden, die in vier Zeilen angeordnet sind.
In der obigen Beschreibung werden 24 Daten-Bits durch die 6 D-RAM's 81 bis 86 gleichzeitig ausgelesen. Die Erfindung
ist jedoch nicht auf diesen Aufbau beschränkt. So können die D-RAM's auch in einer anderen Weise aufgebaut sein, um
beispielsweise 16 Bits, 20 Bits und 32 Bits auszulesen.
Fig. 9A UND 9B zeigen Diagramme mit Daten, die in der Y-Adresse YQ = 0 oder YQ = 1 in den D-RAM's eingeschrieben
sind. Fig. 10 zeigt in einem Diagramm Schieberegister zum Auslesen der in Fig. 9B dargestellten Daten aus den D-RAM's.
Wie aus Fig. 9A zu ersehen ist, werden im Falle des Ein-Schreibens von 24 Daten-Bits in die Y-Adresse Y« = 0 oder
Yq = 1, zum Beispiel in den D-RAM's, üblicherweise die Daten
in Gruppen von vier einzuschreibenden Bits aufgeteilt. Die-
ses Verfahren des Einschreibens der Daten von jeweils vier
Bits in einem Schreibzyklus hat jedoch den Nachteil, daß
die Einschreibzeit lang ist und man könnte an ein Verfahren denken, bei dem die Daten bei jeweils 8 Bits in X-Adressenrichtung aufgeteilt werden. Demgegenüber werden beim Da-
teneinschreibverfahren gemäß einer Ausführungsform der Erfindung, wie es in Fig. 9B dargestellt ist, 24 Daten-Bits
in zwei Gruppen aufgeteilt: die erste Gruppe (I) schließt die Bitzahlen 0 1 2 3, 8 9 10 11, 16 17 18 19 und die zweite
Gruppe (II) die Bitzahlen 4 5 6 7, 12 13 14 15, 20 21 22 ein, wodurch vier Bits in der X-Richtung und zwei Bits in
der Y-Richtung, nämlich insgesamt 8 Bits in einer Schreibzyklusdauer eingeschrieben werden. Dies kommt daher, weil
es einfacher ist, die Daten in der Form von beispielsweise
4 Bits in der X-Richtung und zwei Bits in der Y-Richtung zu
verarbeiten, da in einer solchen graphischen Display-Einheit,
wie sie bei der Erfindung Verwendung findet, Vektoranalyse zwischen den Startpunktkoordinaten und den Endpunktkoordinaten angewandt wird und diese Koordinaten linear durch den
DDA 7 interpoliert werden, so daß sie auf dem Farbmonitor 10 in einer Weise dargestellt werden, wie es bereits oben
im Zusammenhang mit Fig. 1 beschrieben wurde.
Wie aus Fig. 9B ersichtlich ist, wird zum Einschreiben von insgesamt 8 Bits, einschließlich 4 Bits in X-Richtung und
2 Bits in Y-Richtung, die Steuerung entsprechend der folgenden Gleichungen durchgeführt:
Y0(I) = Χ2·*+3ί.Υ0
Y0(II) = ff?-*+3.· Y0
Im Falle von öl = 1 können die gesamten 8 Daten-Bits, einschließllich der vier Bits in X-Richtung und der zwei Bits
in Y-Richtung gleichzeitig geschrieben werden. Im Falle von
yC= 0 können die gesamten 8 Daten-Bits, einschließlich der
8 Bits in X-Richtung und einem Bit in Y-Richtung gleichzeitig geschrieben werden.
55ÖB336
Im Falle der in der oben beschriebenen Weise eingeschriebenen Daten, die in Fig. 9B dargestellt werden, tritt,
wenn die Daten durch den oben beschriebenen und in Fig. 6 dargestellten Speicherzyklus-Controler ausgelesen werden,
eine Schwierigkeit dadurch auf, daß die Daten nicht in der Schreibordnung ausgelesen werden, da 24 Bits in X-Richtung
und 1 Bit in Y-Richtung gleichzeitig ausgelesen werden. Aus diesem Grund ist eine Schaltung erforderlich, wie sie
in Fig. 10 dargestellt ist.
IO
Das Schieberegister 33 weist 24 Bits derart auf, daß 24 von den D-RAM's ausgelesene Daten-Bits in Abhängigkeit
vom Ladeimpuls geladen und sukzessiv verschoben werden und sie als verschobene Daten in Abhängigkeit vom Taktimpuls
geliefert werden. Der Ausgang des untersten Bits des
Schieberegisters 33 ist zum höchsten Bit rückgeführt und
er wird vom untersten Bit und vom 5. Bit geliefert, das gegenüber dem untersten Bit um 4 Bits höher ist. Der Ausgang des untersten Bits wird dem Eingang eines UND-Glieds
351 und der Ausgang des 5. Bits wird dem einen Eingang eines UND-Glieds 353 zugeführt. Dem anderen Eingang des UND-Glieds 351 wird ein Adreßsignal Yq und dem anderen Eingang
des UND-Glieds 353 ein durch den Inverter 352 invertiertes Adreßsignal Yq zugeführt. Die entsprechenden Ausgänge der
UND-Glieder 351 und 353 sind mit einem ODER-Glied 354 verbunden.
Das Adressensignal Y ist eine minimale Einheit der Y-Koordinaten im Bildspeicher und ändert sich abwechselnd in O
oder 1 für jede Abtastzeile. Genauer gesagt wird das Adreßsignal Yq auf "O" oder "1" in einer horizontalen Austastperiode eingestellt. Wenn das Adreßsignal YQ "1" ist, wird
das UND-Glied 351 geöffnet und es liefert an seinem Ausgang die vom untersten Bit des Schieberegisters 33 verschobenen
Daten. Wenn das Adreßsignal YQ "0" ist, so wird das UND-Glied 353 geöffnet und es liefert an seinem Ausgang die
vom 5. Bit des Schieberegisters 33 verschobenen Daten.
Die unter Verwendung der oben beschriebenen Speicherzugriffsschaltung aus dem Bildspeicher 8 ausgelesenen Bilddaten werden einem nichtdargestel1 ten Nachschlagetabellen-Speicher zugeführt. In dem Nachschlagetabellenspeicher sind
für jede der Farben rot, grün und blau Farbcodes mit Vielfachabstufung so gespeichert, daß Farbcodes für rot, grün
und blau entsprechend der vom Bildspeicher 8 ausgelesenen Bilddaten geliefert werden. Da die Abtastgeschwindigkeit
in einer zeilensequentiell , d. h. ohne Zeilensprung arbeitenden CRT-Display-Einheit mit 60 Hz schnell ist, sind die
von dem Nachschlagetabellenspeicher gelieferten Farbcodes
nicht stabil und es kann auf dem Farbmonitordisplay 10 kein gutes Farbbild dargestellt werden.
Es ist deshalb eine Farbsignalgeneratorschaltung erforderlich, die stabile Farbcodes liefert. Diese wird im nachfolgenden beschrieben.
Fig. 11A und 11B sind schematische Blockschaltbilder einer
Farbsignal generatorschaltung und Fig. 12 zeigt das Ablaufdiagramm der entsprechenden Teile nach Fig. 11A und 11B.
Eine Taktimpulsgeneratorschaltung 124 dient zur Erzeugung
von ersten, zweiten und dritten Taktimpulsen. Dabei weist
der erste Taktimpuls CPE1 einen Zyklus auf, der jedem
Pixel auf dem Bildschirm der CRT-Display-Einheit entspricht
und hat einen ECL-Pegel , wie es in Fig. 12 (a) dargestellt ist. Die zweiten Taktimpulse CPE21 und CPT21 haben eine
doppelt so lange Zyklusdauer wie der erste Taktimpuls CP1,
wie es aus Fig. -12 (b) ersichtlich ist. Der Taktimpuls
CP21 wird auf ECL-Pegel und der Taktimpuls CPT21 auf TTL-Pegel geliefert, nachdem er durch einen ECL/TTL-Wandler
umgewandelt wurde. Die dritten Taktimpulse CPE22 und CPT22 haben die gleiche Zyklusdauer wie die zweiten Taktimpulse
CPE21 und CPT21, wie es in Fig. 12 (c) dargestellt ist, während die Phase der dritten Taktimpulse gegenüber den zweiten Taktimpulsen CPE21 und CPT21 um die Zyklusdauer eines
Pixels verschoben ist. Dabei wird der Taktimpuls CPE22 mit
ECL-Pegel und der Taktimpuls CPT22 mit TTL-Pegel geliefert,
nachdem er durch den ECL/TTL-Wandler 134 umgewandelt wurde.
Die im Bildspeicher 8 gespeicherten Farbdaten werden in Abhängigkeit
vom zweiten und dritten Taktimpuls CPT21 und CPT22 ausgelesen. So liest der Bildspeicher 8 nach Eingang
des Taktimpulses CPT21 die Farbdaten A aus, wie es in Fig. 12 (d) dargestellt ist. Die Farbdaten A werden einem Register
110 zugeführt. Das Register 110 weist einen IC in TTL-Schaltung auf und speichert vorübergehend die Farbdaten A
an der zweiten Vorderflanke des Taktimpulses CPT21. Mit dieser Zeitsteuerung werden die Farbdaten vom Bildspeicher
8 ausgelesen. Die im Register 110 gespeicherten Farbdaten, die in Fig. 12 (f) dargestellt sind, werden vom TTL/ECL-Wandler
111 auf ECL-Pegel umgewandelt und dem Register 112 zugeführt. Der TTL/ECL-Wandler 111 dient zur Pegelumwandlung
auf ECL-Pegel, da der Bildspeicher 8, die Register 110 und 117 von IC's in TTL-Logik und die anderen Bauteile von
ICs in ECL-Logik aufgebaut sind.
20
20
Wie aus Fig. 12 (h) zu ersehen ist, speichert das Register 112 die Farbdaten A an der dritten Vorderflanke des Taktimpulses
CPE21. Zu diesem Zeitpunkt sind die bereits vom Bildspeicher 8 ausgelesenen Farbdaten C im Register 110
an der dritten Vorderflanke des Taktimpulses CPE21 gespeichert, wie es aus Fig. 12 (f) zu ersehen ist. Die im
Register 112 gespeicherten Farbdaten A werden dem Nachschlagetabellenspeicher
113 zugeführt. Der Nachschlagetabellenspeicher 113 liest Farbcodes mit Vielfachabstufung
A von rot, grün und blau, je nach den Farbdaten A aus, wie es in Fig. 12 (j) dargestellt ist. Die vom Nachschlagetabellenspeicher
113 ausgelesenen Farbcodes werden den Registern 114 bis 116 derart zugeführt, daß sie an der vierten
Vorderflanke des Taktimpulses CPE21 gespeichert werden, wie es aus Fig. 12 (1) zu ersehen ist. Zu diesem Zeitpunkt werden
die Farbdaten C im Register 112 an der vierten Vorderflanke gespeichert und Farbcodes c mit Vielfachabstufung in
rot, grün und blau, je nach den Farbdaten C, werden von dem
35Ü8336
26
Nachschlagetabellenspeicher 113 ausgelesen.
Andererseits werden synchron mit der Vorderflanke des Taktimpulses CPT22 die Farbdaten B vom Bildspeicher 8 ausgelesen, wie es in Fig. 12 (e) dargestellt ist. Die Farbdaten
B werden dem Register 117 zugeführt. Das Register 117 speichert vorübergehend die Farbdaten B an der zweiten Vorderflanke des Taktimpulses CPT22, Zu diesem Zeitpunkt werden
die nachfolgenden Farbdaten D vom Bildspeicher 8 an der
zweiten Vorderflanke ausgelesen. Die im Register 117 gespeicherten Farbdaten B werden durch den TTL/ECL-Wandler
118 in ECL-Pegel umgewandelt und dem Register 119 zugeführt. Das Register 119 speichert die Farbdaten B an der dritten
Vorderflanke des Taktimpulses CPE22, wie es in Fig. 12 (i)
dargestellt ist.
Zu diesem Zeitpunkt werden die nachfolgenden Farbdaten D im Register 117 an der dritten Vorderflanke gespeichert.
Die im Register 119 gespeicherten Farbdaten B werden dem
Nachschlagetabellenspeicher 120 zugeführt, von dem Farbcodes b mit Vielfachabstufung in rot, grün und blau, entsprechend den Farbdaten B ausgelesen werden, wie es in
Fig. 12 (k) dargestellt ist. Die von dem Nachschlagetabellenspeicher 120 ausgelesenen Farbcodes b werden den Regi-
stern 121 bis 123 so zugeführt, daß sie an der vierten Vorderflanke des Taktimpulses CPE22 gespeichert werden,
wie es in Fig. 12 (m) dargestellt ist. Zu diesem Zeitpunkt werden die Farbdaten D im Register 119 an der vierten Vorderflanke des Taktimpulses CPE22 so gespeichert, daß Farb-
codes d mit Vielfachabstufung in rot, grün und blau, entsprechend den Farbdaten D vom Nachschlagetabellenspeicher
120 ausgelesen werden.
Die in den Registern 114 bis 116 gespeicherten Farbcodes a mit Vielfachabstufung und die in den Registern 121 bis
123 gespeicherten Farbcodes b mit Vielfachabstufung werden den Phasenkorrekturschaltungen 125 bis 127 zugeführt. Die
Phasenkorrekturschaltung 125 wendet bezüglich der Färb-
codes a und b mit von den Registern 114 bis 116 und 121 bis 123 gelieferten verschiedenen Phasen eine Phasenkorrektur
durch die Phase des Taktimpulses CPE21 an, der in Fig. 12 (b) dargestellt ist. Die Phasenkorrekturschaltungen 125 bis
127 wählen die Farbcodes a und b während eines Zyklus aus, der einem Pixel entspricht. Da der Taktimpuls CPE21 einen
Zyklus von 2 Pixels hat, ist die Breite der logischen "1" oder "0" gleich dem Zyklus eines Pixels. Folglich werden
die Farbcodes a dann wirksam, wenn der Taktimpuls CPE21
eine logische "1" hat, während die Farbcodes b dann wirksam werden, wenn der Taktimpuls CPE21 eine logische "0"
hat. Wie aus Fig. 12 (o) zu ersehen ist, werden die Farbcodes a und b im Zyklus eines Pixels angeordnet. In gleicher Weise werden die Farbcodes c und d den Phasenkorrek-
turschaltungen 125 bis 127 bei der nachfolgenden Vorderflanke des Taktimpulses CPE21 zugeführt und die Phasenkorrektur wird in ähnlicher Weise wie oben beschrieben durchgeführt. Damit werden, wie aus Fig. 12 (o) zu ersehen ist,
die Farbcodes c und d nacheinander im Zyklus eines Pixels
angeordnet.
Die von den Phasenkorrekturschaltungen 125 bis 127 gelieferten Farbcodes a, b, c und d werden den Registern 128
bis 130 zugeführt und darin sukzessiv an der Vorderkante
des Taktimpulses CPE1 gespeichert, wie es in Fig. 12 (o)
dargestellt ist, und den D/A-Wandlern 131 bis 133 zugeführt. Die D/A-Wandler 131 bis 133 weisen jeweils Hochgeschwindigkeits-D/A-Wandler mit ECL-Eingang zur Erzeugung
von Analogwerten entsprechend den Farbcodes a bis d auf.
Die Ausgangssignale der D/A-Wandler 131 bis 133 werden der CRT-Display-Einheit als R-, G-, B-Bildsignale zugeführt.
Um einen höheren Genauigkeitsgrad in den der CRT-Display-Einheit zugeführten Analogspannungen in Rot, Grün und Blau
zu erreichen, werden die Erde des Analogsignals und die Erde des Digital signals so voneinander getrennt, daß das
Rauschen bzw. die Störung von der Erde des Digitalsignals
entfernt werden kann. Die Erde des Analogsignals ist mit
35Ü8336
der Erde der CRT-Display-Einheit so verbunden, daß die
Spannung sich genau entsprechend einer Änderung von 1 LSB ändern kann.
Änderungen und Ausgestaltungen der beschriebenen Ausführungsformen sind für den Fachmann ohne weiteres möglich und
fallen in den Rahmen der Erfindung.
Claims (1)
1.
Hochgeschwindigkeits-Speicherzugriffschaltung einer Katodenstrahlröhren (CRT)-Display-Einheit zur Darstellung
eines Bilds bzw. Musters durch eine Vielzahl von Punkten auf dem Bildschirm der CRT-Display-Einheit,
gekennzeichnet durch
einen Bildspeicher (8), der aus dynamischen Speichern mit direktem Zugriff (D-RAM) (81 - 86) aufgebaut ist und Speicherbereiche aufweist, die den auf dem gesamten Display-Bereich des CRT-BiIdschirms darzustellenden Punkten entspre
chen und die vorher durch ungerade und gerade Zahlen gekennzeichnet sind, wobei die Daten im Nippel-Mode ausgelesen
und eingeschrieben werden können,
eine Taktimpulsgenerator-Einrichtung (40) zur Erzeugung von Taktimpulsen verschiedener Phasen zum Auslesen der Daten
in den ungeradzahligen und in den geradzahligen Bereichen
des Bildspeichers (8),
eine Adreß-Steuereinrichtung (20), die von einem externen
Schreibsignal beaufschlagt wird, das von außen zur Erzeugung
der Adreßsteuersignale zum Auslesen der ersten und zweiten Daten zugeführt wird, die jeweils eine Vielzahl von Bits aufweisen, und zum Erzeugen von ersten und zweiten Ladeimpulsen,
die den ersten und zweiten Daten entsprechen,
einen ersten ParalIeI-Serien-Wandler (313) zum seriellen
Empfangen und Zuführen einer Vielzahl von Bits der Daten, die den ungeradzahligen Bereichen der aus dem Bildspeicher
(8) ausgelesenen ersten Daten entsprechen,
einen zweiten Parallel-Serien-Wandler (323) zum seriellen
Empfangen und Zuführen einer Vielzahl von Bits der Daten, die den geradzahligen Bereichen der aus dem Bildspeicher
(8) ausgelesenen ersten Daten entsprechen,
einen dritten Parallel-Serien-Wandler (314) zum seriellen
Empfangen und Zuführen einer Vielzahl von Bits der Daten, die den ungeradzahligen Bereichen der aus dem Bildspeicher
(8) ausgelesenen zweiten Daten entsprechen,
einen vierten Parallel-Serien-Wandler (324) zum seriellen
Empfangen und Zuführen einer Vielzahl von Bits der Daten, die den geradzahligen Bereichen der aus dem Bildspeicher
(8) ausgelesenen zweiten Daten entsprechen,
eine erste Steuereinrichtung (311, 312) zum Steuern des ersten und dritten ParalIeI-Serien-Wandlers (313, 314) in einer Weise, in der aufgrund der ersten Ladeimpulse der· dritte Parallel-Serien-Wandler (314) nur während der seriellen
Zuführung der Daten durch den ersten Parallel-Serien-Wandler (313) gesperrt ist und der nach Vollendung der Zuführung der Daten freigegeben wird, und
eine zweite Steuereinrichtung (321, 322) zum Steuern des zweiten und vierten Parallel-Serien-Wandlers (323, 324) in
einer Weise, in der aufgrund der zweiten Ladeimpulse der vierte Parallel-Serien-Wandler (324) nur während der seriellen Zuführung der Daten durch den zweiten Parallel-Serien-Wandler (323) gesperrt ist und der nach Vollendung der Zuführung der Daten freigegeben wird.
Hochgeschwindigkeits-Speicherzugriffschaltung nach Anspruch
1,
dadurch gekennzeichnet,
daß die Adreßsteuereinrichtung (20) aufweist:
eine Taktdaten-Speichereinrichtung (22) zum vorherigen Speichern der Schreibtaktdaten und Lesetaktdaten des Bildspeichers (8), derart, daß die Schreibtaktdaten bei Empfang
des externen Schreibsignals und die Lesetaktdaten bei Fehlen des externen Schreibsignals geliefert werden,
!5 eine Zähleinrichtung (21) zum Zählen der von der Taktimpulsgeneratoreinrichtung (40) in einem bei Eintreffen des externen Schreibsignals ausgewählten Schreib-Mode erzeugten
Taktimpulse bis zu einer ersten vorbestimmten Zahl und zum Zählen der Taktimpulse in einem bei Fehlen des externen
Schreibsignals ausgewählten Lese-Mode bis zu einer zweiten vorbestimmten Zahl und
Schieberegister (23, 24, 25, 26), in die die von der Taktdaten-Speichereinrichtung (22) gelieferten Schreibtaktdaten
oder Lesetaktdaten jedesmal dann geladen werden, wenn die Zähleinrichtung (21) die Taktimpulse bis zu der ersten oder
zweiten Zahl zählt, und die Adreßsteuersignale und die ersten und zweiten Ladeimpulse in Abhängigkeit von den Taktimpulsen aufgrund der geladenen Schreibtaktdaten oder Lesetaktdaten erzeugt werden.
Hochgeschwindigkeitsspeicher-Zugriffschaltung nach Anspruch 2,
dadurch gekennzeichnet,
daß die Schieberegister (23, 24, 25, 26) aufweisen: Schieberegister (23, 24) zum Erzeugen der Adreßsteuersignale,
ein Schieberegister (25) zum Erzeugen eines Schreibfreigabesignals, durch das der Bildspeicher (8) in einen Schreibzustand gebracht wird, und ein Schieberegister (26) zum Erzeugen der ersten und zweiten Ladeimpulse.
Hochgeschwindigkeitsspeieher-Zugriffschaltung,
dadurch gekennzeichnet,
15
15
daß die erste Steuereinrichtung (311, 312) aufweist:
eine erste Zähl schaltung (311) zum Zählen der Taktimpulse
von der Taktimpulsegenerator-Einrichtung (40) aufgrund der ersten Ladeimpulse derart, daß ein dritter Ladeimpuls zum
Laden einer Vielzahl von Bits von den ungeradzahligen Bereichen der ersten Daten entsprechenden Daten in den ersten
Parallel-Serien-Wandler (313) und
eine zweite Zählschaltung (312) zum Zählen der Taktimpulse von der Taktimpulsgeneratoreinrichtung (40) aufgrund der
ersten Ladeimpulse derart, daß ein vierter Ladeimpuls zum Laden einer Vielzahl von Bits von den ungeradzahligen Bereichen der zweiten Daten entsprechenden Daten in den dritten
Parallel-Serien-Wandler (314) sowie zum Zuführen eines ersten Haltesignals, um den dritten Parallel-Serien-Wandler
(314) während der Zuführung der Daten durch den ersten Parallel-Serien-Wandler (313), und
die zweite Steuereinrichtung (321, 322) aufweist:
eine dritte Zahl schaltung (321) zum Zählen der Taktimpulse
von der Taktimpulsgenerator-Einrichtung (40) aufgrund der
zweiten Ladeimpulse derart, daß ein fünfter Ladeimpuls zum Laden einer Vielzahl von Bits von den geradzahligen Bereichen der ersten Daten entsprechenden Daten in den zweiten
Parallel-Serien-Wandler (323), und
eine vierte Zählschaltung (322) zum Zählen der Taktimpulse von der Taktimpulsgenerator-Einrichtung (40) aufgrund der
zweiten Ladeimpulse derart, daß ein siebter Ladeimpuls zum Laden einer Vielzahl von Bits von den geradzahligen Bereichen der zweiten Daten entsprechenden Daten in den vierten
Parallel-Serien-Wandler (324) sowie zur Abgabe eines zweiten Haltesignals, um den vierten Parallel-Serien-Wandler
(324) während der Zuführung der Daten durch den zweiten Pa-
rallel-Serien-Wandler (323) in einem Haltezustand zu halten.
15
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