DE3621782A1

DE3621782A1 - Circuit arrangement for extracting a television synchronisation signal

Info

Publication number: DE3621782A1
Application number: DE19863621782
Authority: DE
Inventors: Juergen Dipl Ing Mueller
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1986-06-28
Filing date: 1986-06-28
Publication date: 1988-01-07

Abstract

A circuit arrangement for extracting a standard digital television synchronisation signal from a digital, H-frequency-locked 13.5 MHz clock signal standardised in accordance with CCIR 601 is proposed. This circuit arrangement comprises a first counter (3) for counting out the H-frequency phase, a second couter (8) for counting out the V-frequency phase, a first decoding circuit (7), connected to the second counter (8), for detecting the synchronisation signal pulse shape belonging to the respective line, a second decoding circuit (6) connected to the first counter (3) and the first decoding circuit (7) for detecting the respective H-frequency phase in conjunction with the respective synchronisation signal pulse shape and for the subsequent extraction of the television synchronisation signal. <IMAGE>

Description

State of the art

Die Erfindung geht aus von einer Schaltungsanordnung nach der Gattung des Hauptanspruchs.The invention relates to a circuit arrangement according to the Genus of the main claim.

Für die Digitalisierung von Videosignalen sowie zu deren Verarbeitung bzw. Übertragung wird ein Abtast- und Signaltakt benötigt, welcher seit einiger Zeit gemäß CCIR 601 genormt ist und 13,5 MHz beträgt. Bekanntlich enthält ein Videosignal herkömmlichen Standards außer der eigentlichen Videoinformation ein genau spezifiziertes Synchronsignal, welches zur Steuerung verschiedener horizontaler und vertikaler Synchronisationsschaltungen dient. An die Präzision des Synchronsignals werden daher strenge Anforderungen gestellt. Bei der Erzeugung von digitalen Videosignalen muß selbstverständlich auch das Synchronsignal digital erzeugt werden. Hierfür sind derzeit auf dem Markt erhältliche integrierte Schaltungen aufgrund nichtkompatibler Taktfrequenzen ungeeignet, weil sie zum Jittern bei der Taktung mit der Systemfrequenz führen.For the digitization of video signals and their Processing or transmission becomes a sampling and signal clock which has been standardized according to CCIR 601 for some time and is 13.5 MHz. As is well known, contains a Video signal conventional standards other than the actual one Video information a precisely specified synchronization signal, which to control various horizontal and vertical synchronization circuits. To the The precision of the synchronizing signal therefore becomes strict Requirements. When generating digital The synchronous signal must of course also be video signals digitally generated. For this are currently on the market available integrated circuits due to incompatible clock frequencies unsuitable because they are used for Jitter when clocking with the system frequency.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, mit welcher ein normgerechtes digitales Fernseh- Synchronsignal für 625-Zeilen-Fernsehsysteme mit einfachen Mitteln vom 13,5 MHz-Taktsignal abgeleitet werden kann.The present invention is therefore based on the object a circuit arrangement of the type mentioned to indicate with which a standardized digital television Synchronous signal for 625-line television systems with simple Averages can be derived from the 13.5 MHz clock signal.

Advantages of the invention

Die erfindungsgemäße Schaltungsanordnung mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß das digitale Fernseh-Synchronsignal relativ einfach und ohne Störungen erzeugbar ist.The circuit arrangement according to the invention with the characteristic features of the main claim has the advantage that the digital television sync signal is relatively simple and can be generated without interference.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Schaltungsanordnung möglich.By the measures listed in the subclaims are advantageous developments and improvements in Main claim specified circuit arrangement possible.

drawing

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:An embodiment of the invention is in the drawing shown and in the description below explained. Show it:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung, Fig. 1 is a block diagram of the inventive circuit arrangement,

Fig. 2 einige der in Fig. 1 vorkommenden Signale, Fig. 2, some of the present in Fig. 1 signals,

Fig. 3 die im Synchronsignal vorkommenden Kurvenformen. Fig. 3 shows the waveforms occurring in the synchronous signal.

Das Blockschaltbild gemäß Fig. 1 soll nunmehr anhand der Impulssignale gemäß Fig. 2 und 3 näher erläutert werden. An Klemme 1 liegt das H-frequent verkoppelte digitale Taktsignal T (Fig. 2 a) von 13,5 MHz gemäß CCIR 601 an, welches bekanntlich 864 Takte pro Zeilendauer (H = 64 µs) umfaßt. Das Taktsignal T wird einem Frequenzteiler 2 zugeführt, in welchem es im Verhältnis 1 : 16 geteilt wird. An seinem Ausgang entsteht somit ein gewandeltes Taktsignal T′ (Fig. 2 b), welches nur noch 54 Takte pro Zeilendauer aufweist. Dieses Signal T′ wird nun dem Takteingang eines 6 Bit-Zählers 3 zugeführt. Mit Hilfe eines an Klemme 4 anliegenden H-frequentierten Impulssignals H (Fig. 2 c) werden der Frequenzteiler 2 sowie der 6 Bit-Zähler 3 in jeder Zeile auf Null zurückgesetzt. Die sechs Ausgänge Q₀ bis Q₅ des 6 Bit-Zählers 3 sind mit den jeweiligen sechs Adresseneingängen A₀ bis A₅ eines programmierbaren Lesespeichers (PROM) 6 verbunden, in welchem die sechs unterschiedlichen, in einem Vollbild möglichen horizontalen Synchronsignal-Kurvenformen gemäß Fig. 3 a bis 3 f für die Erzeugung des Synchronsignals S abgelegt sind. Die Ausgangssignale an den Ausgängen von Q₀ bis Q₅ des Zählers 3 enthalten dabei eine Information über die horizontale Phase des Synchronsignals S, die von der jeweiligen Lage des H-Impulses des Rücksetz-Impulssignals H bestimmt wird.The block diagram according to FIG. 1 will now be explained in more detail with reference to the pulse signals according to FIGS . 2 and 3. The H-frequency coupled digital clock signal T ( FIG. 2 a) of 13.5 MHz according to CCIR 601 is present at terminal 1, which, as is known, comprises 864 clock cycles per line duration (H = 64 μs). The clock signal T is fed to a frequency divider 2 , in which it is divided in a ratio of 1:16. At its output, a converted clock signal T ' ( FIG. 2 b) thus results, which has only 54 clocks per line duration. This signal T ' is now fed to the clock input of a 6-bit counter 3 . With the help of an H-frequented pulse signal H present at terminal 4 ( FIG. 2 c), the frequency divider 2 and the 6-bit counter 3 are reset to zero in each line. The six outputs Q ₀ to Q ₅ of the 6-bit counter 3 are connected to the respective six address inputs A ₀ to A ₅ of a programmable read-only memory (PROM) 6 , in which the six different horizontal synchronous signal waveforms possible in one frame according to FIG . 3 a to 3 f for the generation of the synchronization signal S are stored. The output signals at the outputs from Q ₀ to Q ₅ of the counter 3 contain information about the horizontal phase of the synchronizing signal S , which is determined by the respective position of the H pulse of the reset pulse signal H.

An drei weiteren Adresseneingängen A₆ bis A₈ des Speichers 6 sind drei Ausgänge eines weiteren programmierbaren Lesespeichers (PROM) 7 angeschlossen, deren Signalwerte in Abhängigkeit vom jeweiligen Stand eines 10 Bit-Zählers 8 als Adressen für die jeweilige Kurvenform dienen. An den Eingängen A₀ bis A₉ des weiteren Speichers 7 sind daher die Ausgänge Q₀ bis Q₉ des 10 Bit-Zählers 8 angeschlossen, welcher mit einem H-frequenten Impulssignal getaktet wird. Dem Rücksetzeingang wird dabei über Klemme 5 ein vollbildfrequentes Impulssignal 2 V (Fig. 2 d) zugeführt.Three outputs of a further programmable read-only memory (PROM) 7 are connected to three further address inputs A ₆ to A ₈ of the memory 6 , the signal values of which serve as addresses for the respective curve shape depending on the respective status of a 10-bit counter 8 . The outputs Q ₀ to Q ₉ of the 10-bit counter 8 are therefore connected to the inputs A ₀ to A Bit of the further memory 7 and are clocked with an H-frequency pulse signal. The reset input is supplied with a frame frequency pulse signal 2 V ( FIG. 2 d) via terminal 5 .

An den Eingängen A₀ bis A₈ des Speichers 6 liegen somit von den Ausgängen Q₀ bis Q₅ des Zählers 3 die Informationen über die horizontale Phase und von den drei Ausgängen des Speichers 7 die Information über die vertikale Phase des Synchronsignals S₁ bzw. S₂ (Fig. 2 g bzw. 2 h), welches am ersten Ausgang 9 des Speichers 6 abnehmbar ist.At the inputs A ₀ to A ₈ of the memory 6 are thus the information about the horizontal phase from the outputs Q ₀ to Q ₅ of the counter 3 and the information about the vertical phase of the synchronizing signal S ₁ or from the three outputs of the memory 7. S ₂ ( Fig. 2 g or 2 h), which is removable at the first output 9 of the memory 6 .

Beim Fehlen eines externen H-Impulssignals kann auch ein vom Speicher 6 an seinem Ausgang 10 abgegebenes Signal L₁ (Fig. 2 e) - und zwar ist dies der decodierte Zählerstand 53 - zum Rücksetzen des 6 Bit-Zählers 3 benutzt werden, welches dem Ladeeingang des Zählers 3 zugeführt wird. Dieses Signal dient gleichzeitig als Taktsignal für den 10 Bit- Zähler 8. Das fehlende externe 2 V-Impulssignal kann durch das am vierten Ausgang des Speichers 7 abnehmbare Signal L₂ (Fig. 2 f) - und zwar ist dies der decodierte Zählerstand 642 - ersetzt werden, welches dem Ladeeingang des Zählers 8 zugeführt wird.In the absence of an external H-pulse signal, a signal from the memory 6 at its output 10 signal L ₁ ( Fig. 2 e) - and this is the decoded counter reading 53 - can be used to reset the 6-bit counter 3 , which the Charging input of the counter 3 is supplied. This signal also serves as a clock signal for the 10-bit counter 8 . The missing external 2 V pulse signal can be replaced by the detachable signal L 2 ( FIG. 2 f) at the fourth output of the memory 7 ( FIG. 2 f) - and this is the decoded counter reading 642 - which is fed to the charging input of the counter 8 .

Die Codierung der horizontalen Phase mit nur 6 Bit ist möglich, da alle zur Synchronsignal-Bildung erforderlichen Impulslängen: 2,35 µs ± 50 ns, 4,7 µs ± 100 ns, 32 µs, 64 µs in ganzzahligen Vielfachen des durch 16 geteilten 13,5 MHz- Systemtaktes ohne Überschreitung der Toleranzgrenzen darstellbar sind:The coding of the horizontal phase is only 6 bits possible, since all necessary for the synchronization signal formation Pulse lengths: 2.35 µs ± 50 ns, 4.7 µs ± 100 ns, 32 µs, 64 µs in integer multiples of the 13.5 MHz System clock without exceeding the tolerance limits can be represented:

Fig. 2 zeigt die bereits in Fig. 1 erwähnten Impulssignale. Hierbei sind in den Fig. 2 a, 2 b, 2 c und 2 e jeweils vier einzelne Zeilendauern der entsprechenden Signale T, T′, H und L₁ dargestellt, von denen entsprechend der benutzten Zeilenzahl 625 in jedem Vollbild 2 V nach Fig. 2 d auftreten. Außerdem ist in Fig. 2 f das dem vollbildfrequenten Impulssignal entsprechende synchrone Ladesignal L₂ dargestellt. Bei Verwendung der Impulssignale L₁ und L₂ anstelle der Signale H und 2 V kann diese Schaltung durch die Schwungradcharakteristik auch als freilaufender Synchronsignal-Generator (Muttertaktgenerator) arbeiten. In Fig. 2 g ist das an sich bekannte Synchronsignal S₁ des ersten Halbbildes und in Fig. 2 h das an sich bekannte Synchronsignal S₂ des zweiten Halbbildes mit entsprechender Zeilennumerierung dargestellt. FIG. 2 shows the pulse signals already mentioned in FIG. 1. Here, in Figs. 2 a, 2 b, 2 c and 2 e each four individual line periods of the respective signals T, T ', H, and L ₁ shown, one of which corresponding to the number of lines used 625 in each frame 2 V of FIG. 2 d occur. In addition, the synchronous loading signal L ₂ corresponding to the frame-frequency pulse signal is shown in FIG. 2 f. When using the pulse signals L ₁ and L ₂ instead of the signals H and 2 V , this circuit can also work as a free-running synchronous signal generator (mother clock generator) due to the flywheel characteristics. In Fig. 2 g the known sync signal S ₁ of the first field and in Fig. 2 h the known sync signal S ₂ of the second field is shown with the corresponding line numbering.

Die in den Fig. 3 a bis 3 f dargestellten Impulsformen kommen in diesen Synchronsignalen S₁ bzw. S₂ eines Vollbildes vor, wobei die Kurvenform nach Fig. 3 a die Zeilen 6 bis 310 und 319 bis 622, diejenige in Fig. 3 b die Zeilen 623 bis 625, 4, 5, 311, 312, 316, 317, diejenige in Fig. 3 c die Zeilen 1, 2, 314, 315, die in Fig. 3 d diejenige der Zeile 3, Fig. 3 e diejenige der Zeile 313 und Fig. 3 f diejenige der Zeile 318 eines Vollbildes repräsentiert.The pulse shapes shown in Fig. 3 a to 3 f occur in these synchronizing signals S ₁ and S ₂ of a frame, the curve shape of Fig. 3 a lines 6 to 310 and 319 to 622, that in Fig. 3 b lines 623 to 625, 4, 5, 311, 312, 316, 317, that in FIG. 3 c lines 1, 2, 314, 315, that in FIG. 3 d that of line 3, FIG. 3 e that of line 313 and FIG. 3 f represents that of line 318 of a frame.

Claims

1. Circuit arrangement for deriving a standard-compliant digital television sync signal from a standard, CCIR 601 standardized, H-frequency coupled 13.5 MHz clock signal, characterized by

a first counter ( 3 ) for counting the H-frequency phase,
a second counter ( 8 ) for counting the V-frequency phase,
a first decoding circuit ( 7 ) connected to the second counter ( 8 ) for recognizing the synchronous signal pulse shape associated with the respective line,
- A with the first counter ( 3 ) and the first decoding circuit ( 7 ) connected to the second decoding circuit ( 6 ) for recognizing the respective H-frequency phase in connection with the respective synchronous signal pulse shape and for the consequent derivation of the television synchronous signal.

2. Circuit arrangement according to claim 1, characterized in that a frequency divider ( 2 ) with a partial ratio of 1:16, at whose clock input (terminal 1 ) the clock signal ( T ) is present, is provided in front of the first counter ( 3 ), the Output of the frequency divider ( 2 ) is connected to the clock input of the first counter ( 3 ), and at the reset inputs of which an H-frequented pulse signal (H) is present that the H-frequent clocked second counter ( 8 ) with its outputs (Q ₀ to Q ₉ ) is connected to the address inputs (A ₀ to A ₉ ) of the first decoding circuit ( 7 ) and a 2V-frequented pulse signal (2 V) is present at its reset input that the address inputs of the second decoding circuit ( 6 ) on the one hand with the outputs (Q ₀ to Q ₅) of the first counter ( 3 ) and on the other hand are connected to three outputs of the first decoding circuit ( 7 ), and that at an output of the second decoding circuit ( 6 ) the standard television sync signal can be removed i st.

3. Circuit arrangement according to claim 2, characterized in that the first counter ( 3 ) is a 6 bit counter and the second counter ( 8 ) is a 10 bit counter.

4. Circuit arrangement according to claim 2, characterized in that the first decoding circuit ( 7 ) is a 1k × 4 memory (PROM) and the second decoding circuit ( 6 ) is a 512 × 2 memory (PROM).

5. Circuit arrangement according to claim 3 and 4, characterized in that the fourth output of the 1k × 4 memory ( 7 ) with the load input of the 10 bit counter ( 8 ) and the second output of the 512 × 2 memory ( 6 ) the charging input of the 6-bit counter ( 3 ) and the clock input of the 10-bit counter ( 8 ) are connected.