DE3642019C2 - - Google Patents

Description

Die Erfindung betrifft ein Signalschaltsystem zum Schalten und Weiterleiten von digitalisierten Sprach-, Daten- und Nachrichtensignalen zwischen einer Vielzahl von Periphereinheiten und einer Hauptsteuerschaltung nach dem Oberbegriff des Anspruches 1.

Schaltsysteme, wie beispielsweise private Telefon- und Datenanlagen dienen dazu, Sprach- und Datensignale zwischen internen und externen Peripheranschlüssen, wie beispielsweise Telefonapparaten, Datenterminals usw. auszutauschen und Nachrichten- oder Überwachungssignale zu erzeugen und zu empfangen. Nachrichtensignale werden zwischen den Peripheranschlüssen und einer oder mehrerer Steuerschaltungen der Anlage übermittelt, um innerhalb kürzester Zeit Änderungen der Schaltzustände zu erfassen, wie beispielsweise eine Hörerabnahme oder das Auftreten eines Rufsignals.

Die Peripheranschlüsse sind mit der Anlage üblicherweise verbunden über Peripherschaltungen, die häufig Analog- Digitalkonverter und Digital-Analogkonverter enthalten, um Sprachsignale in impulskodierte Signale (PCM) umzusetzen und umgekehrt.

Um das Schalten und Weiterleiten der digitalisierten Sprach- und Datensignale zu erleichtern, ist es bei derartigen Telefon- und Datenanlagen bekannt, das von der Bell Systems Companies entwickelte T1-Trägersystem zu verwenden. Hierbei werden die digitalisierten Signale in Rahmen gruppiert, welche aus 24 Kanälen von PCM- und Datensignalen bestehen. Jeder Kanal umfaßt ein 8-Bit-Daten- oder PCM-Signal, wobei die Signalübertragung mit einer Geschwindigkeit von etwa 1,544 Megabits pro Sekunde erfolgt. Somit besteht ein Rahmen der digitalisierten Signale aus 193 Bits, die zu 24 Kanälen mit 8 Bit und einem Rahmen- oder Synchronisationsbit geordnet sind.

Nachrichtensignale werden zwischen der Hauptsteuerschaltung der Anlage und einem Peripheranschluß ausgetauscht durch Ersatz des letzten Bits eines übermittelten PCM-Sprachsignals in einem bestimmten Kanal durch ein Steuerbit. Die PCM-Signale werden von der Anlage oder dem Peripheranschluß empfangen, wobei die Steuerbits aus den aufeinanderfolgenden PCM-Signalen extrahiert und neu zusammengestellt werden zur Bildung digitaler Nachrichtensignale, die einer oder mehreren Steuerschaltungen zugeführt werden, wodurch Schaltvorgänge ausgelöst werden, wie beispielsweise die Erzeugung von Wähltönen in einer Telefonleitung, bei der am angeschlossenen Apparat der Hörer abgenommen wurde.

Das T1-Carriersystem weist den Nachteil auf, daß in das PCM-Sprachsignal Rauschspannungen injiziert werden, was davon herrührt, daß das letzte Bit durch ein Steuerbit ersetzt wird. Da ein PCM-Sprachkanal dazu verwendet wird, ein Steuerbit zu übertragen, kann auf diese Weise ein datenübertragender Kanal nicht verwendet werden, da sonst ein Verlust der Datenintegrität entstehen würde. Ein weiterer Nachteil dieses bekannten Systems besteht darin, daß Nachrichtensignale nicht unabhängig von den PCM-Sprachsignalen übermittelt werden können, da die Steuerbits stets in die PCM-Signale eingesetzt werden.

Ein weiteres System ist aus der DE-OS 34 20 824 bekannt. Zum Schalten der Sprach- und der Datensignale einerseits und der Nachrichtensignale andererseits werden verschiedene Schaltungen verwendet. Zur Übermittlung der PCM-Sprach- und Datensignale zwischen den verschiedenen Peripheranschlüssen werden Haupt- und Peripherschalter verwendet. Zur Übermittlung der Nachrichtensignale zwischen der Hauptsteuerschaltung und einem oder mehreren peripheren Steuerprozessoren der Peripheranschlüsse dient ein dazu getrennter Nachrichtenschalter.

Durch Verwendung eines getrennten Schalters für die Übermittlung der Nachrichtensignale werden die Nachteile des T1-Carriersystems vermieden, d. h. in das Sprachsignal werden keine Rauschspannungen injiziert. Weiterhin ist es auf diese Weise möglich, innerhalb kürzester Zeit eine große Anzahl von Nachrichtensignalen zu übermitteln, was insbesondere von Bedeutung bei einer Systemrückstellung oder bei Ausführung einer Startroutine ist.

Durch das Vorsehen eines besonderen Nachrichtenschalters tritt jedoch der Nachteil auf, daß zusätzliche Schaltungen und Verdrahtungen erforderlich sind. Diese zusätzlichen Schaltungen und Verdrahtungen führen zu höheren Kosten und vergrößern außerdem den von der Anlage benötigten Raum. Außerdem ist es erforderlich, daß die Hauptsteuerschaltung und die peripheren Steuerprozessoren bei den empfangenen Nachrichtensignalen Fehlerüberprüfungsroutinen ausführen und in Abhängigkeit eines empfangenen Nachrichtensignals ein Quittungssignalen erzeugen müssen. Hierzu ist eine nicht unbeträchtliche Anzahl von Prozessorzyklen erforderlich.

Ein weiteres Signalschaltsystem ist in der US-PS 43 22 843 beschrieben. Dort wird ein Zeitkoppelvielfachsystem verwendet, das verteilte Steuerprozessoren aufweist zum Austausch von Steuernachrichten und zum Aufbau von Sprechwegen zwischen Teilnehmeranschlüssen. Jede Steuernachricht umfaßt einen Adressenteil, der den Bestimmungsort der Steuernachricht definiert und der während bestimmter Zeitschlitzkanäle zweier einander zugeordneter zeitgemultiplexter Ein- und Ausgangsleitungen einem zeitaufgeteilten Raumkoppelschalter zugeführt wird, wobei die Leitungen mit einem der verteilt angeordneten Steuerprozessoren verbunden sind. Die Sprachsignale werden über das gleiche Leitungspaar wie die Steuernachricht übermittelt. Eine zentrale Steuereinheit und mehrere periphere Steuereinheiten tauschen untereinander Steuernachrichten aus unter Verwendung ausgewählter zeitgemultiplexter Kanäle, wobei über die verbleibenden Kanäle die Sprachsignale übermittelt werden. Jede Steuernachricht umfaßt mehrere Steuerwörter, und jeder Steuerkanal kann ein Wort pro Rahmen übermitteln.

Bei diesem System wird ein gegebener Kanal definiert als ein Steuerkanal für lediglich ein Paar zeitgemultiplexter Leitungen. Ist beispielsweise der Kanal 1 als Steuerkanal eines Paares von zeitgemultiplexter Leitungen definiert, dann kann der Kanal 1 der anderen Leitungspaare nicht als Steuerkanal benutzt werden. Während jedes Zeitschlitzes, der die gleiche Nummer aufweist wie ein zuvor bestimmter Steuerkanal, empfängt ein Hauptzeitmultiplexschalter die im bestimmten Steuerkanal der zeitgemultiplexten abgebenden Leitungen auftretende Steuernachricht und führt diese einem Ausgangsanschluß des Schalters zu, der verbunden ist mit einem Eingang einer Hauptsteuerverteilereinheit. Während des gleichen Zeitschlitzes verbindet der Zeitmultiplexschalter einen Ausgang der Hauptsteuerverteilereinheit mit einem Eingangsanschluß des Zeitmultiplexschalters zur Übermittlung einer weiteren Steuernachricht zu zwei anderen zeitgemultiplexten Leitungen für den Empfang durch die periphere Steuereinheit. Die Steuerverteilungseinheit bestimmt die richtige Bestimmung der empfangenen Steuernachricht und übermittelt die Nachricht zurück zu dem vorerwähnten Eingangsanschluß des Zeitmultiplexschalters in einem Kanal, der die gleiche Nummer wie der Steuerkanal aufweist, der der anzusteuernden Einheit zugeordnet ist.

Da jeder peripherer Steuereinheit ein bestimmter Steuerkanal zugeordnet ist, ist die Anzahl der peripheren Steuereinheiten begrenzt auf die Anzahl der Kanäle pro Rahmen, wodurch die Ausbaubarkeit des Systems begrenzt ist.

Aus der DE-OS 33 02 920 ist es bekannt, bei einer Fernsprechnebenstellenanlage die Informationen, die zur zentralen Steuereinrichtung übermittelt werden, nach einem bitorientierten Datenverbindungsprotokoll zu übertragen, bei dem eine variable Datenlänge vorliegt. Es handelt sich beispielsweise um ein HDLC- Protokoll, das aus einer Adresse, einer Folgenummer, einem Prüfzeichen und der eigentlichen Nachricht besteht. Bei Verwendung eines solchen Protokolls ist es möglich, Fehler in der nach diesem Protokoll zusammengestellten Information mittels einer Fehlererkennungsschaltung zu erkennen.

Es besteht die Aufgabe, das Signalschaltsystem so auszubilden, daß die Anzahl der mit dem System verbindbaren Untersystem nicht durch die Anzahl der Kanäle in einem Rahmen begrenzt ist.

Gelöst wird diese Aufgabe mit den kennzeichnenden Merkmalen des Anspruches 1. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.

Die Nachrichtensignale werden übermittelt gem. einem Protokoll, das eine Fehlererfassung und eine Quittungssignalerzeugung umfaßt, wodurch eine fehlerfreie Übermittlung der Nachrichtensignale gewährleistet ist. Die zugeordneten Kanäle werden über die Schaltmatrix multiplex verarbeitet, wodurch für jedes periphere Untersystem eine Zeitaufteilung der gleichen Nachrichtenkanäle erreicht wird. Die zeitmultiplexe Verarbeitung der zugeordneten Kanäle ermöglicht einen einfachen Ausbau der Anzahl der mit dem System verbundenen peripheren Untersysteme.

Gemäß dem verwendeten Protokoll ist es möglich, eine Vielzahl von Nachrichtensignalen in einem einzigen Nachrichtenpaket zusammenzufassen, so daß von der Hauptsteuerschaltung oder einem Prozessor nur ein einziges Bestätigungs- oder Quittungssignal zu erzeugen ist, im Gegensatz zu der Vielzahl von Quittungssignalen bei der vorerwähnten DE-OS, die zur Erzeugung und Übermittlung Zeit benötigen.

Das Ergebnis der Zuordnung aller Schaltkanäle zur Übermittlung von Nachrichtensignalen wird der Nachteil des bekannten T1-Carriersystems vermieden, bei welchem PCM-Bits durch Nachrichtensignalbits ersetzt werden, was zu Rauscheinflüssen führt. Wesentlich ist weiterhin, daß mit dem vorliegenden System keine zusätzlichen Schaltkreise und Verdrahtungen benötigt werden, wie dies bei der eingangs genannten DE-OS der Fall ist.

Da die Anzahl der zugeordneten Kanäle pro Rahmen für die Übermittlung der Nachrichtensignale dynamisch unter der Steuerung eines Prozessors veränderbar ist, können eine große Anzahl von Nachrichtensignalen pro Rahmen während Perioden hohen Nachrichtenanfalls übertragen werden, wie dies beispielsweise bei einer Systemrückstellung oder bei Ausführung einer Startroutine der Fall ist.

Das System umfaßt eine Hauptsteuerschaltung zur Steuerung der zeitmultiplexen Schaltung von Sprach- und Datensignalen. Es ist mindestens ein peripheres Untersystem zur Übermittlung und zum Empfang der Sprach- und Datensignale zu und von einer Vielzahl von Peripheranschlüssen in bestimmten Zeitschlitzkanälen vorhanden. Eine mit der Hauptsteuerschaltung und den peripheren Untersystemen verbundene Schaltmatrix führt eine Zeit- und Raummultiplexschaltung der Sprach- und Datensignale zwischen den Untersystemen unter der Steuerung der Hauptsteuerschaltung durch. Mit dem mindestens einen peripheren Untersystem ist in der Schaltmatrix mindestens eine Kommunikationssteuerschaltung verbunden zur Übermittlung und zum Empfang von Netzwerknachrichtensignalen zu und von den Untersystemen und zur Übermittlung und zum Empfang von Leistungsnachrichtensignalen zu und von der Schaltmatrix bei weiteren bestimmten Zeitschlitzkanälen. Weitere Kommunikationssteuerschaltungen sind mit der Hauptsteuerschaltung und der Schaltmatrix zur Übermittlung und zum Empfang der Leitungsnachrichtensignale vorgesehen, die durch einen oder mehrere Kommunikationssteuerschaltungen über die Schaltmatrix empfangen oder von diesen ausgesandt werden, sowie zur Übermittlung und zum Empfang von Netzwerknachrichtensignalen zu und von der Hauptsteuerschaltung. Weiterhin sind in den Kommunikationssteuerschaltungen Schaltungen zum Erfassen von Fehlern bei der Übermittlung der Nachrichtensignale vorgesehen, die eine Rückübertragung der Nachrichtensignale bewirken, wobei eine fehlerfreie Übermittlung und Empfang von Nachrichtensignalen gleichzeitig mit der Übermittlung und dem Empfang von Sprach- und Datensignalen bewirkt wird.

Ausführungsbeispiele werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigt

Fig. 1 ein Blockdiagramm des Systems in seiner allgemeinen Ausführungsform,

Fig. 2 ein Blockdiagramm eines bevorzugten Ausführungsbeispiels einer Schaltmatrix,

Fig. 3A und 3B Blockdiagramme eines bevorzugten Ausführungsbeispiels einer peripheren Schaltmatrix,

Fig. 4A und 4B Blockdiagramme der bei den Schaltern verwendeten Schaltelemente,

Fig. 5 den Aufbau eines symmetrischen Treiber- Empfängers und eines peripheren Schalters gem. einem bevorzugten Ausführungsbeispiel,

Fig. 6 ein schematisches Diagramm des Mikroprozessors, des DMA, des DRAM, der Kommunikationssteuerschaltung und der Schaltung zur Kanalzuordnung eines peripheren Untersystems und

Fig. 7 ein schematisches Diagramm der vorgenannten Bauteile bei der Hauptsteuerschaltung.

Gemäß Fig. 1 ist ein Hauptsteuerprozessor MCP 1 über einen Datenbus 3 verbunden mit einer Schaltmatrix CSM 5 einer Kommunikationssteuerschaltung 7, einer Speichersteuerschaltung DMAC 9 und einem dynamischen Direktzugriffsspeicher DRAM 11.

Der Hauptsteuerprozessor MCP 1 umfaßt einen Mikroprozessor sowie zugeordnete Dekodier- und Steuerschaltungen, die im einzelnen anhand der Fig. 7 erläutert werden. Die Schaltmatrix CSM 5 weist eine Vielzahl digitaler Koppelpunktschalter auf, wodurch Zeit- und Raumkoppelschaltungen digitaler Signale zwischen Ein- und Ausgangsleitungen durchgeführt werden können, was im einzelnen anhand der Fig. 2, 4A und 4B erläutert wird.

Die Schaltmatrix 5 ist weiterhin verbunden mit einer Kommunikationssteuerschaltung 7, welche die vom Speicher DRAM 11 über die Steuerschaltung DMAC 9 unter der Steuerung des Prozessors 1 empfangenen Netzwerknachrichtensignale umsetzt in Datenleitungsnachrichtensignale zur Übermittlung über die Schaltmatrix 5 in mindestens einem dynamisch zugeordneten Kanal zu mindestens einem peripheren Untersystem, die mit BAY 1 . . . BAY N bezeichnet sind. Die Steuerschaltung 7 setzt weiterhin die von den Untersystemen über die Matrix 5 empfangenen Datenleitungsnachrichtensignale um in Netzwerknachrichtensignale, die über die Steuerschaltung 9, gesteuert vom Prozessor 1 im Speicher 11 gespeichert werden. Bei den Netzwerk- und Datennachrichtensignalen handelt es sich um solche der zweit- und drittuntersten Schichten des Open System Interconnection Modells des Kommunikationsprotokolls der International Organisation for Standardisation ISO. Das ISO-Bezugsmodell für die Open Systems Interconnection ist eine 7-Schichten-Architektur zur Verbindung von Systemen verschiedener Hersteller und verschiedener Auslegung. Dieses ISO-Modell wird vorliegend angewandt.

Die peripheren Untersysteme BAY 1 bis BAY N sind mit der Schaltmatrix CSM 5 über Schaltleitungen verbunden. Das Untersystem BAY 1 beispielsweise umfaßt einen peripheren Steuerprozessor PCP 13, der über einen Steuerbus 15 mit mehreren Peripherschaltungen 17 bis 19, einem Peripherschalter 21 einer Kommunikationssteuerschaltung 23, einer Speichersteuerschaltung DMAC 25 und einem dynamischen Direktzugriffsspeicher DRAM 27 verbunden ist.

Die zuvor erwähnten Nachrichtensignale sind Steuerüberwachungs- und Befehlssignale.

Der Peripherschalter 21 ist über bestimmte festgeschaltete Schaltleitungen mit der Matrix 5 verbunden. Eine weitere bestimmte Anzahl von in beiden Richtungen betriebenen Leitungen führen zu den Peripherschaltungen 17 bis 19.

Die Anzahl der zwischen den Peripherschaltungen 17 bis 19 und dem Peripherschalter 21 verlaufenden Leitungen ist größer als die Anzahl der Leitungen die den Peripherschalter 21 mit der Schaltmatrix CSM 5 verbinden. Während die Matrix 5 eine lokale Matrixfunktion ausführt, führt der Peripherschalter 21 eine Kanalzuordnung oder Konzentrationsfunktion aus zur Verbindung einer Peripherschaltung mit den festgeschalteten, zur Matrix 5 führenden Leitungen.

Eine weitere Anzahl von peripheren Untersystem, wie beispielsweise BAY N sind über festgeschaltete Leitungen mit der Schaltmatrix CSM 5 verbunden. Das Untersystem BAY N umfaßt ebenfalls einen peripheren Steuerprozessor PCP 29, der über einen Steuerbus 31 mit Peripherschaltkreisen 33 bis 35, einen Peripherschalter 37, einer Steuerschaltung 39, einer Speichersteuerschaltung 41 und einem Speicher 43 verbunden ist.

Jede der Steuerschaltungen 23 und 39 teilt sich eine festgeschaltete Leitung mit dem entsprechenden Peripherschalter 21, 37. Dies bedeutet, daß Nachrichtensignale den Steuerschaltungen 23, 39 direkt zugeführt werden, ohne zuvor durch die entsprechenden Schalter 21, 37 hindurchzugehen.

Periphereinheiten, wie beispielsweise Telefonapparate, Datenterminals usw. sind über symmetrische Leitungen mit den Peripherschaltungen 17 bis 19 bzw. 33 bis 35 verbunden, welche Sprach-, Daten- und Leitungszustandssignale übermitteln. Wie schon zuvor erwähnt, umfassen die Peripherschaltungen Schaltungen zum Umsetzen analoger Sprachsignale in PCM-Digitalsignale und umgekehrt sowie Leitungszustandsschaltungen zum Erfassen von Zustandssignalen und zur Erzeugung von Steuersignalen, die dann an den Steuerbus 15 bzw. 31 angelegt werden. Der periphere Steuerprozessor 13 bzw. 29 erfaßt das Auftreten dieser Steuersignale, die von den Peripherschaltungen erzeugt werden und die eine augenblickliche Schaltzustandsänderung wiedergeben, wie beispielsweise eine Hörerabnahme oder die Erzeugung eines Anruftones.

Zur Verdeutlichung der Schaltfunktionen sei beispielsweise erläutert, daß ein Datenterminal, das an die Peripherschaltung 17 angeschlossen ist, Datensignale erzeugt, die einem weiteren Datenterminal zugeführt werden, das beispielsweise mit der Peripherschaltung 33 verbunden ist. Bevor diese Datensignale übermittelt werden, wird von der Peripherschaltung 17 ein Einschaltsignal erzeugt.

Nachdem vom einen Datenterminal das Einschaltsignal erzeugt wurde, treten Wählsignale auf, die von der Leitungszustandsschaltung der Peripherschaltung 17 erfaßt werden. Die Peripherschaltung 17 erzeugt ein erstes Steuersignal, das über den Steuerbus 15 dem Prozessor 13 zugeführt wird.

Gesteuert vom Prozessor 13 wird als nächstes ein Nachrichtensignal im Speicher DRAM 27 zusammengestellt. Die Nachrichtenzusammenstellung im Speicher DRAM 27 wird ausgeführt bei einer Netzwerkschicht des ISO- Bezugsmodells. Die Kommunikationssteuerschaltung 23 beginnt sodann mit der Übermittlung von Kennzeichensignalen zur Schaltmatrix CSM 5. Unter der Steuerung des Hauptsteuerprozessors MCP 1 tastet die Schaltmatrix 5 die PCM-Leitungen ab, um das Aufteten derartiger Kennungssignale zu erfassen. Nach der Erfassung eines Kennungssignals errichtet die Schaltmatrix 5 eine Verbindung zwischen den Steuerschaltungen 7 und 23 und übermittelt der Steuerschaltung 23 ein Freigabesignal.

Nach dem Erzeugen des Freigabesignals werden der Steuerschaltung 23 die Netzwerknachrichtensignale vom Speicher 27 über die Steuerschaltung 25 zugeführt, die diese in Datenleitungsnachrichtensignale zur Übermittlung während bestimmter dynamisch zugeordneter Kanäle über die Matrix 5 der Steuerschaltung 7 zuführt.

Gemäß einem bevorzugten Ausführungsbeispiel werden die Datenleitungsnachrichtensignale in den Steuerschaltungen 7, 23, 39 formatgebunden gem. einer Veränderung des High-Level Data Link Control (HDLC) Protokolls, können jedoch alternativ dazu auch formatgebunden werden gemäß irgendeinem bitorientierten Datenleitungsprotokoll wie beispielsweise nach dem von der CCITT empfohlenen X.25-Protokoll. Das HDLC-Protokoll ist beispielsweise beschrieben in dem Artikel ISO High Level Data Link Protocol (HDLC) vom September 1982 der DATAPRO Research Corporation. Ein Merkmal des Datenleitungsprotokolls besteht darin, daß sobald Nachrichtensignale von der Netzwerkschicht (d. h. DRAM 27) zur Leitungsschicht (d. h. Steuerschaltungen 23 und 7) übermittelt wurden, eine fehlerfreie Übermittlung zu und ein Empfang vom Hauptsteuerprozessor 1 garantiert ist. Das Datenleitungsprotokoll weist eine Reihe von Vorteilen auf, wie beispielsweise eine zyklische Redundanzüberprüfung, eine Paketnumerierung und Rückübermittlungstimer, die eine Rückübermittlung von Nachrichtensignalen zwischen den Steuerschaltungen 7 und 23 sicherstellen bis zu einem solchen Zeitpunkt, wo das Signal korrekt empfangen wurde, ohne daß hierzu zusätzliche Arbeiten durch die Prozessoren 13 oder 1 erforderlich sind.

Die Kommunikationssteuerschaltung 7 empfängt die Leitungsnachrichtensignale von der Matrix 5 und setzt diese Signale um in Netzwerksignale, die über die Steuerschaltung 9 in Parallelform im Speicher 11 gespeichert werden. Der Prozessor liest sodann die im Speicher 11 gespeicherten Signale und erzeugt ein Steuersignal für den Steuerbus 3, wodurch die Schaltmatrix 5 so ausgerichtet wird, daß ein Übermittlungsweg zwischen den Peripherschaltungen 17 und 33 aufgebaut wird. Weiterhin sendet der Prozessor 1 über die Steuerschaltung 7 und die Matrix 5 ein Quittungsnachrichtensignal an den Prozessor 13, wodurch der Empfang des Nachrichtensignals bestätigt wird.

Wie schon zuvor erwähnt, können mehrere derartige Nachrichtensignale, die über die Steuerschaltung 7 dem Prozessor 1 zugeführt werden, in einem einzigen Leistungsnachrichtenpaket konzentriert werden, so daß es lediglich erforderlich ist, ein einziges Quittungssignal beim Empfang dieses Pakets zu erzeugen.

Gemäß dem vorerwähnten T1-System wurde beträchtliche Zeit benötigt, um Nachrichtensignale zu übermitteln, da jeweils nur ein Bit mit jedem PCM-Sprachenbyte übermittelt werden kann. Gemäß dem vorliegenden System jedoch, werden die PCM-Kanäle dynamisch zur Übermittlung von Nachrichtensignalen zugeordnet, wobei die Anteile des Sprach-, Daten- und Nachrichtensignalverkehrs dynamisch gesteuert werden.

Datensignale, welche über die Peripherschaltung 17 von einem Datenterminal empfangen werden, werden über den Peripherschalter 21 und die Matrix 5 dem Peripherschalter 37 zugeführt, von wo sie zur Peripherschaltung 33 gelangen, und dort auf einem Bildschirm wiedergegeben oder in einem Speicher einer Periphereinheit gespeichert werden, die mit der Schaltung 33 verbunden sind.

Ist die Periphereinheit, die mit der Peripherschaltung 33 verbunden ist, belegt oder ist der dort angeschlossene Speicher voll, dann können die vorerwähnten Datensignale in einem Speicher, beispielsweise einem Floppy-Disk, zwischengespeichert werden, der mit dem peripheren Steuerprozessor PCP 29 verbunden ist.

Beim Einschalten des Systems wird eine Startroutine ausgeführt, bei welcher Datensignale, die die Arbeitsweise des Systems betreffen, vom Hauptsteuerprozessor MCP 1 den peripheren Untersystemen BAY zugeführt werden. Die im Speicher DRAM 11 gespeicherten Datensignale werden als Block in dynamisch zugeordneten Kanälen den Steuerschaltungen 23 und 39 zugeführt, wobei die Peripherschalter 21 und 37 umgangen werden.

Ein Blockdiagramm der Schaltmatrix 5 ist in Fig. 2 gezeigt. Wie bereits erwähnt, führt die Schaltmatrix 5 Koppelpunktverbindungen nach einem Raum- und Zeitkoppelvielfach durch zur Verbindung verschiedener Peripherschaltungen, die bestimmten PCM-Kanälen zugeordnet sind, wobei die Verbindung über die Peripherschalter 21, 37 erfolgt. Gemäß einem bevorzugten Ausführungsbeispiel besteht die Schaltmatrix CSM 5 aus Raum- und Zeitkoppelschaltern, die nachfolgend als DX-Schalter bezeichnet werden. Hierbei erfolgt eine Zeitschlitz- und Raumzuordnung von mindestens 8 Eingangsleitungen mit 32 Kanälen zu 8 Ausgangsleitungen mit ebenfalls 32 Kanälen. Eine vier mal vier Quadratmatrix von DX-Schaltern wird gebildet, bestehend aus vier Eingangsanschlüssen mit jeweils acht Leitungen und vier Ausgangsanschlüssen von jeweils 8 Leitungen. Die Matrix weist somit 32 in beiden Richtungen betriebene Leitungsverbindungen auf, zur Ausführung der PCM-Sprach- und -datenschaltung sowie der Nachrichtenübermittlung, wie im Zusammenhang mit Fig. 1 beschrieben.

Die hierbei verwendeten DX-Schalter sind im einzelnen beschrieben im canadischen Patent 11 71 946.

Gemäß dem bevorzugten Ausführungsbeispiel in Fig. 2 sind die DX-Schalter DX 1 bis DX 16, die mit 5 A bis 5 P bezeichnet sind, über Eingangs- und Ausgangsleitungen mit den vorerwähnten Eingangs- und Ausgangsanschlüssen verbunden. Beispielsweise ist der Schalter DX 1 mit der Bezeichnung 5 A mit seinen acht Eingangsleitungen angeschlossen an die Anschlüsse LI0A bis LI7A und mit seinen acht Ausgangsleitungen verbunden mit den Ausgangsanschlüssen LO0A bis LO7A. Die weiteren DX-Schalter 5 B, 5 C bis 5 P sind in entsprechender Weise mit ihren Ein- und Ausgangsleitungen mit den Ein- und Ausgangsanschlüssen verbunden.

Gemäß einem Prototyp waren mit der Zentralsteuerung verbunden zehn periphere Untersysteme. Bei der vorliegenden Beschreibung wurden der Einfachheit halber nur zwei Untersysteme BAY 1 und BAY N dargestellt.

Bei dem vorerwähnten Prototyp war ein weiterer externer Prozessor in Form eines digitalen Signalprozessors mit der Schaltmatrix 5 verbunden zur Ausführung von Konferenzschaltungen, Wahltonerzeugung usw. Die Tabelle 1 stellt die Leitungsverbindungen zwischen der Schaltmatrix CSM 5 und zehn peripheren Untersystemen gem. dem vorerwähnten Prototyp dar.

Tabelle 1

Gemäß den Fig. 2, 3A und 3B besteht der Peripherschalter 21 der Fig. 1 aus zwei DX-Schaltern 45 und 47. Die Eingangsanschlüsse SI0 der Schalter 45 und 47 sind verbunden mit den Ausgangsanschlüssen LO4A bzw. LO6A der Matrix 5. Der Eingang SI0 des DX-Schalters 47 ist weiterhin verbunden mit der Kommunikationssteuerschaltung 23. Die Eingangsanschlüsse SI1 der Schalter 45 und 47 liegen beide am Ausgangsanschluß LO5A der Matrix 5. Die mit dem Anschluß LO5A der Matrix 5 verbundene Leitung wird also von beiden Schaltern benutzt, während die Leitung LO6A von der Matrix 5 geteilt wird zwischen dem DX-Schalter 47 und der Steuerschaltung 23.

Gemäß dem bevorzugten Ausführungsbeispiel weist eine Leitung 32 Zeitschlitzkanäle pro Rahmen auf. Demgemäß werden 15 Kanäle dem Eingang SI1 des Schalters 45 und die anderen 15 Kanäle dem SI1-Eingang des Schalters 47 zugeordnet.

Der Ausgangsanschluß SO0 des DX-Schalters 45 ist verbunden mit dem Eingang LI4A der Matrix 5. Der Ausgangsanschluß SO0 des Schalters 47 ist verbunden mit dem Eingangsanschluß LI6A der Matrix 5 und dem Ausgang der Steuerschaltung 23, der eine hohe Ausgangsimpedanz aufweist, wenn er keine Signale übermittelt. Die mit dem Eingangsanschluß LI5A der Matrix 5 verbundene Leitung wird also aufgeteilt zwischen den Ausgangsanschlüssen SO1 der Schalter 45 und 47.

In Fig. 3A sind vier Peripherschaltungen 17, 51, 53 und 19 gezeigt. Jede Peripherschaltung weist mehrere symmetrische Telefonleitungen auf, von denen jede aus einer a- und b-Adern besteht zum Empfang von Sprach- und Datensignalen einer Periphereinheit, wie beispielsweise eines Telefonapparats oder eines Datenterminals. Gemäß dem bevorzugten Ausführungsbeispiel sind an jede Peripherschaltung 17, 51, 53 und 19 jeweils 24 symmetrische Leitungen angeschlossen. Sprachsignale, die von einer symmetrischen Leitung empfangen werden, werden in der jeweiligen Peripherschaltung einer Analog-Digitalumsetzung zur Erzeugung von PCM-Signalen unterworfen. Die PCM-Sprachsignale werden sodann dem DX-Schalter 45 zur Übermittlung an die Schaltmatrix CSM 5 zugeführt, wie im Zusammenhang mit Fig. 1 erläutert.

Von den Ausgängen der Peripherschaltungen 17, 51, 53, 19 führen jeweils 1½ Leitungen zum DX-Schalter 45, wobei jeweils eine Leitung geteilt wird zwischen den Schaltungen 17 und 51 sowie 53 und 19. In gleicher Weise sind sechs Ausgangsleitungsanschlüsse SO2 bis SO7 des DX-Schalters 45 verbunden mit den Eingangsanschlüssen der Peripherschaltungen 17, 51, 53 und 19. Auf diese Weise verlaufen insgesamt 12 Leitungen zwischen dem DX-Schalter 45 und den Peripherschaltungen 17, 51, 53 und 19, bestehend aus sechs Eingangs- und sechs Ausgangsleitungen.

In Fig. 3B sind die einzelnen Leitungen zwischen dem DX-Schalter 47 und den vier Peripherschaltungen nicht dargestellt, um die Beschreibung zu vereinfachen. Die vier Peripherschaltungen werden in Fig. 3B durch den Block 57 verdeutlicht. An die Peripherschaltungen 57 sind weitere symmetrische Leitungen 97 bis 672 angeschlossen.

Die DX-Schalter 45 und 47 sind so aufgebaut, daß sie bestimmte ankommende und abgehende Leitungen miteinander verbinden, sowie Kanälen davon zwischen der Matrix CSM 5 und bestimmten Peripherschaltungen 17, 51, 53, 19 und 57 in Abhängigkeit von vom Prozessor 13 erzeugten Steuersignalen.

Die DX-Schalter 45 und 47 sind repräsentativ für die Verbindung von Peripherschaltungen mit der Matrix 5 in jedem der weiteren Untersysteme, gem. dem Ausführungsbeispiel der zehn Untersysteme.

Die Raum- und Zeitkoppelschalter, die im vorliegenden Fall verwendet werden, sind im Detail beschrieben in der vorerwähnten canadischen Patentschrift. Nachfolgend wird der innere Aufbau eines solchen Schalters wie beispielsweise des DX-Schalters 5 A in Fig. 2 anhand der Fig. 4A und 4B erläutert.

Gemäß Fig. 4A sind mehrere Eingangsleitungen, typischerweise acht Leitungen mit der Bezeichnung SI0-SI7, die zeitmultiplexe Eingangssignale übertragen, verbunden mit einem Eingangsdatenmanipulator, welcher in zwei Abschnitte 101 A und 101 B unterteilt ist. Die Daten jeder Eingangsleitung weisen ein Serienformat auf, wobei die Zeitfolge der Daten unterteilt ist in Rahmen und jeder Rahmen wiederum unterteilt ist in 32 Kanäle und jeder Kanal unterteilt ist in ein 8 Bit aufweisendes Datenwort. In den Manipulatoren 101 A und 101 B werden die Signale jedes Kanals umgesetzt von der Serienform in eine Parallelform. Die resultierenden Signalfolgen werden über eine 8-Bit-Parallelleitung von jedem Manipulator dem Dateneingang D zweier Datenspeicher 102 A und 102 B zugeführt, welche insgesamt als Speicher 102 bezeichnet werden. Die Zeitfolge der Speicherung dieser Daten im Datenspeicher 102 wird gesteuert durch die Eingabesteuerlogik 103 A und 103 B. Die Steuerlogik 103 A und 103 B selbst werden gesteuert über die Leitung SDMW und den Taktanschluß C244, über welche jeweils Taktsignale zugeführt werden, welche im Taktgenerator 118 erzeugt werden. Die Speicherteile können eine kombinierte Baueinheit sein, wie auch die Eingangsdatenmanipulatoren und die Eingabesteuerlogik. Der Datenspeicher beispielsweise weist eine Speicherkapazität von 256×8 Bits zur Steuerung eines Rahmens von jeder der acht Eingangsleitungen auf. Die dort auftretenden Datenreihen weisen eine Frequenz von 2,048 MHz auf.

Der Ausgang Q des Datenspeichers 102 ist über eine 8-Bit-Parallelleitung und über noch zu beschreibende Schaltkreise verbunden mit einem Ausgangsdatenmanipulator 104. Dieser führt eine Umsetzung der parallelen Daten in Seriendaten durch. Der Manipulator 104 wird gesteuert durch Signale an seinen Anschlüssen I/PCLK, O/PCLK und O/PLD.

Die 8-Bit-Ausgangsleitungen 105 sind verbunden mit einer entsprechenden Zahl von Treibern 106 mit drei Schaltzuständen, deren Ausgänge verbunden sind mit einer Gruppe von acht Ausgangsleitungen SO0-SO7. Dort treten die zeitmultiplexen Ausgangssignale auf.

Ein 256×11-Bit-Verbindungsspeicher, der aufgeteilt ist in einen 8-Bit-Teil 107 A und in einen 3-Bit-Teil 107 B, ist mit seinen 8-Bit-Parallelendateneingängen D über die Leitung CD (7-0) verbunden mit einer Steuerschnittschaltung 117 (Fig. 1A), der verbunden ist mit dem Hauptsteuerprozessor MCP 1 (oder PCP 13, 29). Die 8 Bit parallelen Adresseneingänge AD des Verbindungsspeichers sind mit dem Ausgang eines 2 : 1-Multiplexers 108 verbunden. Dieser weist zwei 8-Bit-Paralleleingänge auf. Einer dieser Eingänge ist unterteilt in zwei Gruppen. Eine Gruppe dient zum Empfang von Adressen auf 5 parallelen Leitungen A (4-0) und eine zum Empfang von Adressen auf 3 parallelen Leitungen CAR (2-0) zur Verbindung mit dem Prozessor MCP 1 (bzw. 13, 29) über die Steuerschnittschaltung 117. Der andere 8- -Bit-Paralleleingang ist verbunden über die Leitungen CMRAC (7-0) mit einer Taktquelle. Eingabesteuerlogikschaltungen 109 A und 109 B sind mit ihren Ausgängen verbunden mit den Eingabeanschlüssen W der entsprechenden Verbindungsspeicher 107 A und 107 B und weisen als Eingänge Taktsignale in Leitungen CCMLBW, SCR/ und C244 auf.

Die 8- und die 3-Bit-Parallelausgangsleitungen von den Ausgängen Q der Verbindungsspeicher 107 A und 107 B sind verbunden mit den Dateneingängen von zwei entsprechenden Verbindungsspeicherdatenregistern 110 A und 110 B. Die Ausgangsleitungen der Verbindungsspeicher 107 A und 107 B sind weiterhin verbunden mit den Eingängen CMD (7-0) und CMD (10-8) der Steuerschnittschaltung 117, der seinerseits mit einem Prozessor MCP 1 bzw. PCP 13, 29 verbunden ist.

Die mit den Ausgängen Q des Datenspeichers 102 verbundenen Leitungen führen zu den Anschlüssen DMD (7-0) der Steuerschnittschaltung 117.

Der 8-Bit-Ausgang des Verbindungsspeicherdatenregisters 110 A liegt an entsprechenden 8-Bit-Paralleleingängen der Multiplexer 110 und 111. Der zweite 8-Bit-Eingang des Multiplexers 110 ist verbunden mit dem Ausgang des Datenspeichers 102. Der 8-Bit-Parallelausgang des Multiplexers 110 ist verbunden mit dem Eingang des Ausgangsdatenmanipulators 104. Sieben der acht parallelen Ausgangsbits des Multiplexers 111 werden dem Adresseneingang AD des Datenspeichers 102 zugeführt, während das achte Bit am Einschalteingang über einen Inverter 119 anliegt. Ein zweiter 8-Bit-Paralleleingang des Multiplexers 111 ist verbunden mit dem Adressenausgang A (4-0) der Steuerschnittschaltung 117. Ein dritter 7-Bit-Paralleleingang ist über die Leitungen DMWAC (6-0) mit dem Taktgenerator 118 verbunden.

Die Ausgangsbits 8-10 des Verbindungsspeicherdatenregisters 110 B werden dem 3-Bit-Paralleleingang CMDR10 des ODER- Gatters 112 zugeführt. Der zweite Eingang des ODER- Gatters 112 ist verbunden mit der Leitung CAR 7, welche Steuerschnittschaltung 117 führt. Der Ausgang des ODER-Gatters 112 ist verbunden mit dem Umschalteingang des Multiplexers 110, wodurch bestimmt wird, welche der Eingänge des Multiplexers verarbeitet wird.

Die Ausgangsleitungen des Verbindungsspeicherdatenregisters 110 B, bei der die Bits 8 und 9 auftreten, ist verbunden mit einem Zeitregister 113. Diese Bits gelangen sodann zu dem logischen Schaltkreis 120, von wo eine 1-Bit-Ausgangsleitung verbunden ist mit dem Eingang eines Serien-Parallelkonverters 114. Die Ausgangsleitung des Zeitregisters 113, wo das Bit 9 auftritt, weist eine Abzweitung XC auf, welche zur Steuerung externer Schaltkreise dient. Die Leitungen CAR 6 und CAR 5 von der Steuerschnittschaltung 117 sind verbunden mit dem logischen Schaltkreis 120.

Die Serienbits am Ausgang des Verbindungsspeicherdatenregisters 110 werden vom Konverter 114 in parallele Form überführt und diese parallelen 8 Bits vom Ausgang Q des Konverters 114 werden dem Ausgangssteuerregister 115 zugeführt. Die Ausgangsleitungen CDC (7-0) vom Register 115, die die Steuersignale für die Ausgangstreiber übermitteln, sind verbunden mit entsprechenden Eingängen einer Ausgangssteuerlogikschaltung 116. Zum Steuerlogikschaltkreis 116 führt weiterhin eine Ausgangseinschaltleitung ODE, wodurch von einem externen Schaltkreis der Ausgang des drei Schaltzustände aufweisenden Treibers 106 in einem besonderen Schaltzustand geschaltet werden kann. Die Ausgangsleitungen der Ausgangssteuerlogikschaltung 116 sind verbunden mit den Steuereingängen der Ausgangstreiber 106.

Die Steuerschnittschaltung 117 stellt die Verbindung der vorbeschriebenen Schaltung zu dem Prozessor MCP 1, PCP 13, 29 über die bekantnen Leitungen E, R/, MR, CE, die Adressenbusleitungen A (5-0) und die Datenbusleitungen D (7-0) her, die in Fig. 1 dem Steuerbus 3 oder im Fall eines peripheren Untersystems dem Steuerbus 15 bzw. 31 entsprechen. Die Eingänge der Schnittschaltung 117 sind die Ausgabeleitungen DMD (7-0) des Datenspeichers, wobei es sich um 8 Leitungen handelt und die Datenausgabeleitungen CMD (7-0) und CMD (10-8) vom Verbindungsspeicher. Es handelt sich hierbei um insgesamt 11 Leitungen. Die Ausgangsleitungen vom Schnittschaltkreis 117 sind die Eingabebefehle für den Verbindungsspeicher abgebenden Leitungen CCMLBW und CCMHBW, 5 Adressenbit- Leitungen A (4-0), Steueradressenregisterbitsleitungen CAR (2-0) und CAR (7-5) zum Festlegen der Verbindungsspeicheradresen und 8 Leitungen CD (7-0), welche die Verbindungsspeichereingangsdaten festlegen.

Im Betrieb werden die in den Leitungen SI0-SI7 erhaltenen Eingangssignale umgesetzt von Seriensignalen in Parallelsignale in einem entsprechenden Konverter der Eingangsdatenmanipulatoren 101 A und 101 B. Die parallelen Daten werden sodann in einen Sprachspeicher eingegeben, welcher dem Datenspeicher 102 entspricht. Ein Adressenspeicher, gebildet durch den Verbindungsspeicher 107, speichert die Adressen der an einem Konverter auszugebenden Datenwörter, wobei dieser Konverter die parallelen Daten in Seriendaten überführt und wobei dieser Konverter dem Datenmanipulator 104 entspricht. Die Seriendaten werden sodann direkt den Ausgangsleitungen SO0-SO7 zugeführt.

Somit arbeitet der DX-Schalter als Raum- und Zeitkoppelschalter.

Der Prozessor MCP 1 bzw. PCP 13, 29 hat sowohl Ausgabezugriff zum Datenspeicher 102 als auch Ausgabe- und Eingabezugriff zum Verbindungsspeicher 107. Während der Datenspeicher 102 einem Rahmen von 8 Bitwörtern speichert, welche ihm von den 8 Serieneingängen zugeführt wurden, können irgendwelche dieser Daten vom Prozessor über den Steuerbus abgelesen werden. Dies erfolgt über den Ausgang des Datenspeichers 102, und zwar über die Ausgangsleitungen DMD (7-0), welche zum Eingang der Schnittschaltung 117 führen. Die in den PCM-Eingangsleitungen auftretenden Signale können somit vom Prozessor MCP 1 gelesen werden.

Der Prozessor MCP 1 bzw. PCP 13, 29 kann über die Datenleitungen CD (7-0) Daten in den Verbindungsspeicher 107 eingeben, und zwar in Adressen, welche bestimmt werden durch Signale in den Leitungen A (4-0) und CAR (2-0), welche zum Multiplexer 108 führen. Der Prozessor kann den Inhalt des Verbindungsspeichers ablesen über die Leitungen CMD (7-0), welche vom Ausgang des Verbindungsspeichers 107 A zu den entsprechenden Eingängen der Schnittschaltung 117 führen.

Der Prozessor MCP 1 bzw. PCP 13, 29 kann weiterhin Signale direkt in die Ausgangsleitungen SO0-SO7 geben, was wie folgt geschieht: Signale vom Verbindungsspeicher werden zeitweilig gespeichert in den Datenregistereinheiten 110 A und 110 B. Der erste der 8-Bit-Ausgänge vom Verbindungsspeicherdatenregister 110 A wird an einen der Paralleleingänge des Multiplexers 110 gelegt, während die Ausgangsbits des Datenspeichers 102 angelegt werden an dessen anderen Eingang. Da das Bit 10 vom Datenregister 110 B zusammen mit dem Bit der Leitung CAR 7 vom Prozessor MCP 1 bestimmt, welche der beiden Eingangsgruppen des Multiplexers 110 von diesem zum Ausgangsdatenmanipulator 104 und damit zu den PCM- Ausgangsleitungen ausgegeben werden, ist klar, daß der Prozessor MCP 1 seine eigenen Signale einsetzen kann in die Ausgangsleitungen anstelle eines PCM- Wortes vom Datenspeicher 102.

Wie schon zuvor erwähnt, können solche von einer anderen Schaltmatrix kommenden und im Datenspeicher 102 gespeicherten Signale vom Ausgang des Datenspeichers 102 über die Leitungen DMD (7-0) über den Schnittschaltkreis 117 direkt vom Prozessor MCP 1 gelesen werden. Damit wird eine Kommunikation von Prozessor zu Prozessor wesentlich erleichtert.

Die im Datenspeicher 102 gespeicherten Daten werden den PCM-Ausgangsleitungen im Zeitschlitzverfahren zugeordnet, wobei Leitung und Zeitschlitz bestimmt werden durch Adressen, gebildet durch Signale, welche im Verbindungsspeicher 107 A gespeichert werden. Diese Signale werden dem Multiplexer 111 eingegeben über das Verbindungsspeicherdatenregister 110 A und 8-Bit- Parallelleitungen CMDR (7-0). Zusätzlich kann der Prozessor MCP 1 direkt Substitutsworte bestimmen, welche vom Datenspeicher 102 über die Adressenleitungen CAR (2-0) und A (4-0) ausgegeben und in den Multiplexer 111 eingegeben werden. Eine dritte dem Multiplexer 111 zugeführte Signalart tritt in der Taktsignalleitung DMWAC (6-0) auf, welche verbunden ist mit dem Taktgenerator 118 nach Fig. 4A.

Der Prozessor MCP 1 bzw. PCP 13 oder 29 kann ein Wort von 11 Bits (Bits 0 bis 10) in die Verbindungsspeicher 107 A und 107 B eingeben, und zwar an Adressen, welche bestimmt werden durch Signale in den Leitungen CAR (2-0)und A (4-0) zu Zeitpunkten, welche durch die Eingabesteuerlogikschaltung 109 A und 109 B bestimmt werden, welche Eingabebefehle an die zugeordneten Speicher geben. Das Bit 10 des Verbindungsspeichers wird dazu benutzt, daß entweder der Datenspeicher oder die Bits 7-0 des Verbindungsspeichers als Quelle für das 8-Bit-Datenwort dienen, welches an die Serienausgangsleitungen abgegeben wird. Im einen Schaltzustand des Bits 10 werden die Bits 7-0 als Wort über die Leitungen CMDR (7-0) und den Multiplexer 110 dem Ausgangsdatenmanipulator zugeführt. Im anderen Schaltzustand wird ein ausgewähltes 8-Bit-Wort der 256 im Datenspeicher gespeicherten Worte während der entsprechenden Kanalzeit den entsprechenden Ausgangsleitungen zugeführt. Wie schon zuvor beschrieben, wandert das Bit 10 durch das ODER-Gatter 112, welches den Schaltzustand des Multiplexers 110 bezüglich dessen Eingang bestimmt, wodurch bestimmt wird, welche Daten durch den Multiplexer dem Ausgangsmanipulator 104 zugeführt werden.

Das Bit 9 des Verbindungsspeichers wird dazu verwendet, einen externen Schaltkreis zu steuern. Dieses Bit wird vom Verbindungsspeicherdatenregister 110 B empfangen, bezüglich der Phase im Zeitregister 113 mittels des Taktsignals C488 korrigiert und tritt in der Leitung XC zur Steuerung eines externen Schaltkreises auf.

Das Bit 8 wandert vom Verbindungsspeicherdatenregister 110 B durch das Zeitregister 113 und durch die Logikschaltung 120 zum Konverter 114, wo aufeinanderfolgende Bits vom Konverter 114 umgesetzt werden in 8 parallele Bits, die im Ausgangssteuerregister 115 gespeichert werden. Dessen Ausgangssignal wird der Ausgangssteuerlogikschaltung 116 zugeführt, von wo es angelegt wird an die Gatter der drei Schaltzustände aufweisenden Ausgangstreiber 106. Die Übertragung und die Ausgangsimpedanzzustände der Treiber für die entsprechenden Ausgangsleitungen werden hierdurch bestimmt.

Wenn das Bit 10 den Schaltzustand 0 aufweist, dann bestimmen die Bits 7-0 des Verbindungsspeichers, welches der Datenspeicherworte an diejenige Ausgangsleitung auszugeben ist, die der Verbindungsspeicherstelle und der Kanalzeit der Verbindungsspeicherstelle entspricht. Beträgt also das Bit 10 gleich 0, dann stellen die Bits 7-0 ein Adressensignal dar, welches über die Leitung CMDR (7-0) über den Multiplexer 111 an den Eingang AD des Datenspeichers 102 gelangt.

Ist der Schaltzustand des Bits 10 gleich 1, dann bilden die Bits 7-0 des Verbindungsspeichers das Datenwort, welches über die Ausgangsleitung ausgegeben wird, die der Verbindungsspeicherstelle und der Kanalzeit der Verbindungsspeicherstelle entspricht. Dieses Wort wandert durch den Multiplexer 110 wie zuvor beschrieben.

Der Prozessor MCP 1 (PCP 13, 29) liest die Daten der Eingangsleitungen vom Datenspeicher ab, ohne selbst bezüglich des Rahmens, des Kanals, der Bitzeit und der Serien-Parallelumwandlung befaßt zu sein. Beim Einlesen in den Verbindungspeicher kann der Prozessor MCP 1 Datenworte über die Ausgangsleitungen übermitteln, wobei die Taktung und die vorgenannte Umsetzung automatisch gesteuert wird.

Der DX-Schalter kann Signale zwischen ankommenden und abgehenden Kanälen der ankommenden und abgehenden Leitungen schalten. Er kann weiterhin Daten zum Prozessor 1 bzw. zu den Prozessoren 13, 29 übermitteln oder Daten von diesen Prozessoren empfangen. Er kann diese empfangenen Daten über irgendwelche abgehenden Leitungen oder bestimmte Zeitschlitzkanäle übermitteln. Zusätzlich kann der Prozessor die Schaltwege innerhalb des DX-Schalters steuern. Der DX-Schalter kann weiterhin andere externe Schaltungen steuern oder Daten dorthin senden. Der DX-Schalter ist auf einem einzigen Chip integriert.

In Fig. 5 empfangen die symmetrischen Empfänger 201 und 203 Signale vom Speicher CSM 5 über die Leitungen LO4A, LO5A und LO6A. Eine zusätzliche Leitung mit der Bezeichnung SPARE stellt eine weitere Leitungsverbindung zum Speicher CSM 5 dar. Taktsignale FP und C244 werden von einem nicht dargestellten Takt- und Steuerbus zugeführt, die von der Hauptsteuerstelle erzeugt werden, was im einzelnen anhand der Fig. 7 erläutert wird. Die von der Hauptsteuerplatine zugeführten Signale sind bevorzugt symmetrisch differentielle Signale, die den Inverter- und Nichtinvertereingängen der Empfänger 201 und 203 zugeführt werden. Die Nichtinvertereingänge der Empfänger 201 und 203 sind jeweils über einen Widerstand R _pu mit +5 Volt verbunden. Die Empfänger 201 und 203 setzen die empfangenen Signale in unsymmetrische Signale zur Anlegung an die DX-Schalter 45 und 47 um, wie im Zusammenhang mit der Fig. 3 erläutert.

Ein erster Ausgang des Empfängers 201 ist verbunden mit dem Eingang SI0 des DX-Schalters 45, ein zweiter Ausgang mit dem Eingang SI0 des DX-Schalters 47 und mit einem Anschluß HDLCRX, der mit der Steuerschaltung 23 verbunden ist. Ein dritter Ausgang des Empfängers 201 ist verbunden mit den Eingängen SI1 der DX-Schalter 45 und 47. Erste und zweite Ausgänge der Empfänger 203, in denen der Rahmenimpuls FP und das Taktsignal C244 auftritt, sind verbunden mit den Steuereingängen der DX-Schalter 45 und 47 und weiterhin mit einer Kanalwahllogikschaltung, wie dies anhand der Fig. 6 noch erläutert wird.

Der SO0-Ausgang des DX-Schalters 45 ist verbunden mit einem symmetrischen Ausgangstreiber 205 zur Verbindung mit der Leitung LI4A, die zum Speicher CSM 5 führt. Der SO0-Ausgang des DX-Schalters 47 ist verbunden mit einem zweiten Eingang des Treibers 205 mit dem weiterhin der Anschluß HDLCDX verbunden ist. Ein dritter Eingang des Treibers 205 ist verbunden mit den Ausgängen SO1 der DX-Schalter 45 und 47. Ein vierter Eingang des Treibers 205 ist freigelassen und ermöglicht einen weiteren Ausbau des Systems.

Die Ausgänge SO2 bis SO7 des DX-Schalters 45 sind verbunden mit den Eingängen CO1 bis CO6 eines in beiden Richtungen betriebenen Puffers 207. Die Ausgänge SO2 bis SO7 des DX-Schalters 47 sind verbunden mit den Eingängen CO7 bis CO12 des Puffers 207. Die Ausgänge CI1 bis CI6 des Puffers 207 sind verbunden mit den Eingängen SI2 bis SI7 des DX-Schalters 45, und die Ausgänge CI7 bis CI12 des Puffers 207 sind angeschlossen an die Eingänge SI2 bis SI7 des DX-Schalters 47. Adresseneingänge A0 bis A5 der DX-Schalter 45 und 47 sind verbunden mit dem Mikroprozessoradressenbus, wie anhand der Fig. 6 erläutert wird, und die Datenanschlüsse D0 bis D7 der DX-Schalter 45 und 47 sind angeschlossen an einen Datenbus, der ebenfalls anhand der Fig. 6 erläutert wird.

Der Puffer 207 ist ein einziger, in beiden Richtungen betriebener Puffer mit 24 Eingangsanschlüssen und 24 Ausgangsanschlüssen, es ist jedoch möglich, hierfür zwei oder mehr Puffer mit der entsprechenden Anzahl von Anschlüssen zu verwenden.

Das periphere Untersystem nach Fig. 6 weist einen Mikroprozessor 13 auf, dessen Adresseneingänge A0 bis A9 verbunden sind mit dem Adressenbus 301. Die Dateneingänge D0 bis D7 des Mikroprozessors 13 sind verbunden mit einem Datenbus 303. Die Steuereingänge CTRL des Mikroprozessors 13 sind angeschlossen an einen Steuerbus 305. Die Adressenleitungen A0 bis A5 des Adressenbusses 301 sind verbunden mit den Adresseneingängen von Steuerschnittschaltungen, wie beispielsweise der Schnittschaltung 117 in Fig. 4B, die zu den DX-Schaltern 45 und 47 führen. In gleicher Weise ist der Datenbus verbunden mit den Dateneingängen von Steuerschnittschaltungen, während die Signale FP, C244, E, R/, MR und CE des Steuerbusses 305 mit weiteren Eingängen der Steuerschnittschaltung verbunden sind.

Bei dem vorerwähnten Prototyp bestand der Mikroprozessor 13 aus dem Modell MC68008 der Firma Motorola, wobei es sich um einen 8-Bit-Mikroprozessor handelt, der mit einer Frequenz von 8,192 MHz getaktet wurde.

Der Speicher DRAM 27, der bereits in Fig. 1 erwähnt wurde, ist verbunden mit den Daten-, Adressen- und Steuerbussen, wobei es sich bevorzugt um einen Speicher mit 64 kByte handelt.

Ein Einschaltdekoder 307 ist mit seinen Eingängen A, B und C verbunden mit den Adressenleitungen A14, A15 und A16 des Adressenbusses 301. Die negativen Einschalteingänge G1 und G2A sind zum einen verbunden mit dem Ausgang eines NOR-Gatters 309 und der Adressenleitung A17 des Adressenbusses 301. Die Eingänge des NOR-Gatters 309 sind an die Adressenleitungen A18 und A19 angeschlossen. Der Einschalteingang G2B des Dekoders 307 ist über einen Widerstand P _u mit +5 Volt verbunden.

Der erste, vierte und sechste Ausgang des Dekoders 307 sind frei gelassen. Der zweite Ausgang ist verbunden mit dem ersten Eingang eines NAND-Gatters 311, während der dritte Ausgang des Dekoders 307 anliegt an dem Chipauswahleingang der Steuerschaltung DMAC 25, wie bereits anhand der Fig. 1 erläutert. Die Steuerschaltung DMAC 25 ist weiterhin über die Adressen-, Daten- und Steuerbusse 301, 303 und 305. Bei dem Mikroprozessor 13 handelt es sich um den peripheren Steuerprozessor PCP 13.

Die Steuerschaltung DMAC 25 weist DMA-Anforderungs- und Quittungsanschlüsse auf, die mit der Kommunikationssteuerschaltung HDLC 23 verbunden sind.

Der DMA-Anforderungsanschluß für den Kanal 1 mit der Bezeichnung REQ1 ist verbunden mit dem Ausgang RXDA der Steuerschaltung 23. Der DMA-Anforderungsanschluß für den Kanal 2 mit der Bezeichnung REQ2 ist verbunden mit dem Anschluß TXBE der Steuerschaltung 23 während die DMA-Quittungsausgänge 1 und 2 mit der Bezeichung und verbunden sind mit den zweiten und dritten Eingängen des NAND-Gatters 311. Dessen Ausgang ist verbunden mit dem Einschalteingang CE der Steuerschaltung 23. Die Anschlüsse REQ0 und sind freigelassen.

Gemäß einem bevorzugten Ausführungsbeispiel handelt es sich bei der Steuerschaltung 23 um das Modell 68652-2 der Firma Motorola, getaktet mit 2,048 MHz, während die Steuerschaltung DMAC 25 aus dem Modell 8257-5 der Firma Intel bestand, die mit der gleichen Frequenz getaktet wurde.

Ein Einschaltdekoder 315 ist mit seinen Eingängen A, B, C und D verbunden mit den Adressenleitungen A1, A2, A3 und A0 des Adressenbusses 301. Ein Einschalteingang G ist angeschlossen an den fünften Ausgang des Dekoders 307 während die Ausgänge Q0 bis Q4 des Einschaltdekoders 315 freigelassen sind. Die Ausgänge Q5, Q6 und Q7 sind verbunden mit den Anschlüssen TXE, RXE und MM der Steuerschaltung 23.

Der Serieneingang RXSI der Steuerschaltung 23 empfängt das Signal HDLCRX vom Empfänger 201. Der Übermittlungsserienausgang TXSO der Steuerschaltung 23 ist verbunden über ein drei Schaltzustände aufweisendes Gatter 317 mit dem Anschluß HDLCDX des Treibers 205. Wie schon erwähnt, weist der Anschluß HDLCTX eine hohe Impedanz auf, wenn die Steuerschaltung 23 keine gültigen Daten übermittelt, da die Leitung LI5A der Schaltmatrix 5 geteilt wird mit dem Ausang SO0 des DX-Schalters 47.

Ein 3-Bit-Kanalregister 19 weist drei Eingänge auf, die verbunden sind mit den Datenleitungen D0, D1 und D2 des Datenbusses 303. Die Ausgänge Q0, Q1 und Q2 des Registers 319 sind verbunden mit den jeweils ersten Eingängen der NAND-Gatter 321, 323 und 325.

Ein Flip-Flop 327 ist mit seinem Eingang J verbunden mit +5 Volt, der K-Eingang liegt am Ausgang FP des Empfängers 203 an und der Takteingang ist verbunden mit dem Ausgang C244 des Empfängers 203. Der Ausgang des Flip-Flops 327 ist verbunden mit den Takteingängen der Kaskadenzähler 329 und 331. Der Overflow-Ausgang CO des Zählers 329 ist angeschlossen an den Einschalteingang P des Zählers 331. Der Ausgang Q4 des Zählers 329 ist verbunden mit einem ersten Eingang des NOR- Gatters 333 und der Ausgang Q1 des Zählers 331 ist angeschlossen an den zweiten Eingang des NOR-Gatters 333. Die Ausgänge Q2, Q3 und Q4 des Zählers 331 sind verbunden mit den jeweils zweiten Eingängen der NAND- Gatter 325, 323 und 321.

Die Ausgänge des NOR-Gatters 333 und der NAND-Gatter 321, 323 und 325 sind verbunden mit den vier Eingängen des NAND-Gatters 335. Der Ausgang des NAND-Gatters 335 ist verbunden mit dem Einschalteingang des Gatters 317 und einem ersten Eingang des NOR-Gatters 337. Ein zweiter Eingang des NOR-Gatters 337 ist verbunden mit dem Ausgang des Flip-Flops 327.

Der Ausgang des NOR-Gatters 337 ist verbunden mit dem Eingang D des Flip-Flops 339 und dem Übermittlungstakteingang TXC der Steuerschaltung 23. Ein Takteingang des Flip-Flops 339 empfängt die Impulse C244 des Empfängers 203, während der Ausgang Q des Flip-Flops 339 verbunden ist mit einem Empfangstakteingang RXC der Steuerschaltung 23. Auf diese Weise ist das empfangene Taktsignal am Eingang RXC der Steuerschaltung 23 um einen Taktzyklus verschoben gegenüber dem Taktsignal am Eingang TXC. Diese Taktsignalverschiebung ist infolge der Systemtaktung erforderlich und resultiert darin, daß die Steuerschaltung 23 die Charakteristik eines DX-Schalters aufweist, wodurch die Verbindung mit der Schaltmatrix CSM 5 erleichtert wird.

Der Zustandsempfangsanschluß RXSA und der Datenempfangsausgang RXDA der Steuerschaltung 23 sind verbunden mit den ersten und zweiten Eingängen eines Prioritätsdekoders 341, dessen Ausgang mit dem Unterbrechungseingang INT des Prozessors 13 verbunden sind. Weiterhin ist der Ausgang TXBE der Steuerschaltung 23 mit einem weiteren Eingang des Dekoders 341 verbunden.

Im Betrieb wird ein aus drei Bits bestehendes Datenwort in das Kanalregister 319 eingegeben, wodurch die Eingänge TXC und RXC der Steuerschaltung 23 angesteuert werden, damit die Übermittlung und der Empfang von Nachrichtensignalen während bestimmter Zeitschlitzkanäle bewirkt werden kann. Der Ausgang des Flip-Flops 327 erzeugt ein Signal von 488 kHz, das dem OR-Gatter 337 und den Zählern 329 und 331 zugeführt wird. Sodann erzeugt der Ausgang Q4 des Zählers 325 ein Signal von 7,8 kHz. An den Ausgängen Q1, Q2, Q3 und Q4 des Zählers 331 treten Signale mit einer Frequenz von 16, 32, 64 und 128 kHz auf, die dem NOR-Gatter 333 und den NAND-Gattern 325, 323 und 321 zugeführt werden. Diese Taktsignale werden durch bestimmte Gatter 321, 323 und 325 hindurchgelassen in Abhängigkeit von logischen Signalen, die an den Ausgängen Q0, Q1 und Q2 des Kanalregisters 319 auftreten.

Die Tabelle 2 zeigt die Nachrichtensignalkanalzuordnung und demgemäß die Nachrichtensignalübermittlungs- bzw. -empfangsgeschwindigkeit beim Kanalregister 319.

Tabelle 2

Die Fig. 7 zeigt daß der Hauptsteuerprozessor MCP 1 über die Adressenleitungen A1 bis A7 des Adressenbusses 400 und über den Steuerbus 401 mit der Speichersteuerschaltung DMAC 9 verbunden ist. Weiterhin ist ein Unterbrechungsanforderungsanschluß verbunden mit dem Unterbrechungseingang INT des Prozessors 1. Weiterhin sind die Anschlüsse des Prozessors 1 und der Steuerschaltung 9 miteinander verbunden. Die Adressenleitungen A8 bis A23 des Adressenbusses 400 sind angeschlossen an eine gepufferte Verklinkungsschaltung 402. Die Datenanschlüsse D0 bis D15 des Prozessors 1 sind über den Datenbus 403 mit einer Verklinkungsschaltung 404 verbunden. Die Ausgänge der Verklinkungsschaltungen 402 und 404 sind angeschlossen an die gemultiplexten Eingänge A8/D0-A23/D15 der Speichersteuerschaltung 9. Die Klinkensteuerausgangsleitungen LCTRL der Steuerschaltung 9 sind angeschlossen an die Steuereingänge der Verklinkungsschaltungen 402 und 404, damit die Adressen- und Datenleitungen auf multiplexe Weise verarbeitet werden können.

Der Hauptsteuerprozessor MCP 1 ist über den Datenbus 403, den Adressenbus 400 und den Steuerbus 401 verbunden mit dem Speicher 11 und über Steuerschnittschaltungen mit einzelnen DX-Schaltern der Schaltmatrix CSM 5, um eine Ein- und Ausgabe mit den DX-Schaltern direkt über diese Busse zu bewirken.

Die Kommunikationssteuerschaltung 7 weist Steuereingänge auf, die mit dem Steuerbus 401 verbunden sind, sowie Dateneingänge D0 bis D15, die mit dem Datenbus 403 verbunden sind. Weiterhin werden eine Anzahl von Quittungssignalen zwischen der Steuerschaltung DMAC 9 und der Steuerschaltung 7 ausgetauscht. Ein DMA-Anforderungssignal für den Kanal 2 wird erzeugt durch den Ausgang RXDA der Steuerschaltung 7, im Inverter 402 invertiert und dem Eingang der Schaltung DMAC 9 zugeführt. Der Anschluß TXBE der Steuerschaltung 7 ist über einen Inverter 403 verbunden mit dem Eingang der Speichersteuerschaltung 9. Weiterhin ist der Ausgang RXSA der Steuerschaltung 7 über den Inverter 404 verbunden mit dem Eingang der Steuerschaltung 9. Die Ausgänge und der Steuerschaltung 9 sind über das ODER-Gatter 405 und den Inverter 406 mit einem der Steuereingänge der Steuerschaltung 7 verbunden.

Die Adressenleitungen A0 bis A2 des Adressenbusses 400 sind verbunden mit einem Eingang des Dekoders 407 zur Erzeugung weiterer Steuer- und Einschaltsignale für die Steuerschaltung 7. Der Ausgang Q0 des Dekoders 407 ist hierbei mit dem Empfängereinschalteingang RXEN der Steuerschaltung 7 verbunden, während der Ausgang Q1 des Dekoders 407 am Übermittlungseinschalteingang TXEN der Steuerschaltung 7 liegt. Der Ausgang Q2 des Dekoders 407 weist ein Signal auf, das die Bezeichnung STARTTX trägt und welches an den ersten Eingang des ODER-Gatters 408 anliegt. Dessen zweiter Eingang ist verbunden mit dem Ausgang des Inverters 403, während sein Ausgang verbunden ist mit dem DMA- Anforderungseingang für den Kanal 3 der Steuerschaltung 9, bezeichnet mit . Der Ausgang Q3 des Dekoders 407 liegt am Eingang MM der Steuerschaltung 7 an, während der Ausgang Q4 des Dekoders 407 verbunden ist mit der Kanalauswahlschaltung der Hauptsteuerschaltung.

Eine Taktschaltung ist gezeigt zur Erzeugung des vorerwähnten Rahmenimpulssignals FP und des Taktsignals C244 zur Synchronisation der PCM-Datenübermittlung zwischen der Hauptsteuerschaltung und den peripheren Untersystemen. Ein Oszillator 410 führt Impulse mit einer Frequenz von 16,384 MHz dem Takteingang eines Zählers 412 zu, der die Taktfrequenzen erzeugt. Der Zähler 412 kann auch ersetzt sein durch eine Reihe von Kaskadenzählern.

Der Ausgang C244 des Zählers 412 ist verbunden mit einem nicht dargestellten symmetrischen Übermittlungstreiber, wodurch die Taktsignale den peripheren Untersystemen zugeführt werden, die hierdurch mit der Hauptsteuerschaltung synchronisiert werden. Der Ausgang C488 des Zählers 412 ist verbunden mit einem Takteingang des Flip-Flops 414. Die Ausgänge C926, C1952 und C3904 des Zählers sind verbunden mit drei Eingängen des NAND-Gatters 418. Die Ausgänge C926, C1952 und C3904 des Zählers sind verbunden mit drei Eingängen des NAND-Gatters 420, während die weiteren Zählerausgänge C7808, C15625, C31250 und C62500 mit weiteren Eingängen des NAND-Gatters 420 verbunden sind. Letztlich ist der Zählerausgang C125000 verbunden mit einem ersten Eingang des NOR-Gatters 422, dessen zweiter Eingang verbunden ist mit dem Ausgang Q4 des Dekoders 407, welcher ein Kanalzuordnungssignal 128/ erzeugt.

Der Ausgang des NAND-Gatters 420 ist verbunden mit einem Inverter 424 und mit einem ersten Eingang des NOR-Gatters 426. Der Ausgang des Inverters 424 ist verbunden mit dem ersten Eingang des NAND-Gatters 428, dessen zweiter Eingang angeschlossen ist an Ausgang C125000 des Zählers 412. Der Ausgang des NAND-Gatters 428 ist verbunden mit einem ersten Eingang des ODER- Gatters 430, dessen zweiter Eingang verbunden ist mit dem Zählerausgang C488. Am Ausgang des ODER-Gatters 430 tritt das vorerwähnte Rahmenimpulssignal FP auf.

Der Ausgang des NOR-Gatters 422 ist verbunden mit einem zweiten Eingang des NOR-Gatters 426, dessen Ausgang verbunden ist mit dem Eingang J des Flip- Flops 414. Der Ausgang des Inverters 418 ist verbunden mit dem Eingang K des Flip-Flops 414.

Der invertierte Ausgang des NAND-Gatters 416 erzeugt jeweils den logischen Wert H während des ersten Bits, d. h. während des Bits 0, bei allen 32 Zeitschlitzkanälen von jeweils 8 Bits. Der Ausgang des NAND-Gatters 420 erzeugt ein Signal mit dem logischen Wert H mit Ausnahme des ersten Bits des 16. und des 32. Zeitschlitzkanals.

Der Ausgang des NOR-Gatters 422 erzeugt den logischen Wert L für den Fall, daß das logische Signal H vom Ausgang Q4 des Dekoders 407 an seinen zweiten Eingang angelegt wird und wechselt zwischen den logischen Werten H und L bei jedem halben Rahmen, d. h. bei jedem 16. Kanal für den Fall, daß das logische Signal L vom Ausgang Q4 des Dekoders 407 erzeugt wird. Der Ausgang des NAND-Gatters 420 erzeugt das Signal H während des ersten Bits des 16. und des 32. Kanals. Auf diese Weise weist der Ausgang Q des Flip-Flops 414 den Wert L auf mit Ausnahme während der Kanäle 16 und 32 für den Fall, daß der Ausgang Q4 des Dekoders 407 den logischen Wert H erzeugt, und der Ausgang Q des Flip-Flops 414 weist den logischen Wert H auf lediglich während des 32. Zeitkanals.

Das Signal am Ausgang Q des Flip-Flops 414 wird dem ersten Eingang des NAND-Gatters 432 zugeführt, dessen zweiter Eingang verbunden ist mit dem Zählerausgang C488. Somit tritt am Ausgang des NAND-Gatters 432 ein Taktsignal mit 488 kHz auf, wenn der 16. und der 32. Kanal auftritt und das Signal am Ausgang Q4 des Dekoders 407 den Wert L aufweist. Dieses Taktsignal am Ausgang des NAND-Gatters 432 tritt jedoch lediglich am 32. Kanal auf, falls der Ausgang Q4 den Wert L aufweist.

Zum besseren Verständnis der Arbeitsweise und des Aufbaus ist es hilfreich, die Theorie und die Merkmale eines HDLC-Protokolls zu erläutern. Wie schon vorerwähnt, ermöglicht das Verbindungsleitungsfeld eine fehlerfreie Punkt-zu-Punkt-Signalübermittlung von Signalen, die vom Netzwerkfeld zugeführt werden. Der Begriff fehlerfrei bedeutet hierbei, daß das Verbindungsleitungsfeld eine korrekte Lieferung von Signalen gewährleistet, die durch dieses Feld hindurchgehen, unabhängig von Fehlern, die während der tatsächlichen Übermittlung über ein physikalisches Medium auftreten, welches eine sendende und eine empfangende HDLC-Steuerschaltung miteinander verbindet. Das physikalische Medium wird mit dem Ausdruck physikalisches Feld bezeichnet und umfaßt im vorliegenden Fall die Kommunikationsverbindungsleitungen, welche die HDLC-Steuerschaltungen miteinander verbinden. Ein Nachrichtensignalrahmen, bestehend aus einem oder mehreren Nachrichtensignalen wird als nichtzugeführt betrachtet, bis das Verbindungsleitungsfeld am empfangenen Ende diesen Rahmen zum entsprechenden Netzwerkfeld hindurchgelassen hat. Die Verbindungsleitungsfelder sowohl bei der Hauptsteuerschaltung als auch beim peripheren Untersystem müssen daher zusammenarbeiten, um eine korrekte Signalübermittlung zu gewährleisten.

Gemäß einem Prototyp wurde das HDLC-Protokoll gebildet teilweise durch die Kommunikationssteuerschaltungen selbst, d. h. durch die Steuerschaltungen 7, 23, . . . 29, welche einen zyklischen Redundanzkode erzeugen und erfassen, sowie teilweise durch einen der zugeordneten Prozessoren MCP 1, PCP 12, . . . PCP 29, der bestimmte Folgeziffern den Nachrichtensignalrahmen zuordnet, wodurch erfaßt wird, ob der empfangene Rahmen außerhalb der Folge ist, wodurch ein Befehl für eine Rückübermittlung erzeugt wird.

Der Aufbau eines HDLC-Nachrichtensignalrahmens ist in Tabelle 3 wiedergegeben.

Tabelle 3

Alle Rahmen beginnen und enden mit dem Kennzeichen, das aus der Bitfolge 01111110 besteht. Das Kennzeichensignal wird zur Synchronisation zwischen der empfangenden und der sendenden Steuerschaltung verwendet. Findet keine Signalübermittlung statt, dann erzeugen die Kommunikationssteuerschaltungen eine Folge von Bits mit dem Wert 1 zwischen aufeinanderfolgenden Rahmen, wodurch die zwischen den Rahmen liegende Zeit ausgefüllt wird.

Da es möglich ist, daß innerhalb eines Rahmens als Teil des Nachrichtensignals 6 oder mehr Bits mit dem Wert 1 hintereinander auftreten, ist es erforderlich, eine Unterscheidung zu den Kennzeichenbits mit dem gleichen Wert durchzuführen. Zu diesem Zweck prüft die sendende Steuerschaltung den Inhalt eines Rahmens, bestehend aus den Adressen-, Steuer- und zyklischen Redundanzprüfbits und setzt ein Bit mit dem Wert 0 nach einer Folge von jeweils 5 Bits mit dem Wert 1 ein, wodurch eine deutliche Unterscheidung zu den Kennzeichenbits erhalten wird. Bei der empfangenden Steuerschaltung werden die ankommenden Rahmen geprüft und jeweils das Bit mit dem Wert 0, das direkt 5 Bits mit dem Wert 1 folgt, ignoriert.

Dem Kennzeichensignal folgt ein Adressenfeld, das im vorliegenden Fall unbenutzt bleibt.

Der Zweck des Informationsrahmens besteht im Datentransfer von einer Steuerschaltung zu einer anderen Steuerschaltung. Alle Informationsrahmen werden erzeugt von Datenpaketen, welche die Grenze zwischen dem Verbindungsfeld und dem Netzwerkfeld kreuzen. Sobald Informationen vom Netzwerkfeld zum Verbindungsleitungsfeld hindurchgehen, ist eine korrekte Signalübermittlung garantiert. Die Verbindungsleitungsfelder puffern Informationsrahmen, bis eine korrekte Lieferung dieser Signale stattgefunden hat. Die in den Informationsrahmen enthaltenen Daten sind die einzigen Daten, die zwischen den Grenzen der Verbindungsleitungs- und Netzwerkschichten hindurchgehen. Die Kennzeichen, Steuer- und FCS-Bytes werden bei den Kommunikationssteuerschaltungen dazu verwendet, eine korrekte Lieferung der Informationsrahmen sicherzustellen.

Die Rahmenüberprüfungsfolge FCS ist ein Rahmen, der aus einer Folge von 16 Bits besteht, die vor dem Endkennzeichen erzeugt werden. Die Aufgabe der FCS- Bits besteht darin, Fehler in den Bits zu erfassen, die nach dem Anfangskennzeichen jedoch vor den FCS- Bits liegen, einschließlich der Bits mit dem Wert 0, die, wie zuvor erwähnt, als Unterscheidungsbits eingefügt wurden. Die empfangende Steuerschaltung führt eine zyklische Redundanzüberprüfung CRC in bekannter Weise bei den FCS-Bits aus um festzustellen, ob irgendwelche Fehler während der Signalübermittlung erzeugt wurden, wobei dann, falls solche Fehler enthalten sind, eine Signalrückübermittlung stattfindet.

Das Steuerbyte dient zur Identifizierung des Rahmentyps, der Rahmenfolgenummer und/oder der Quittungsfolgenummer. Das Format des Steuerbytes hängt von der Art des zu übermittelnden Rahmens ab. Dies ist in Tabelle 4 wiedergegeben.

Tabelle 4

Eine Sendefolgenummer N(S) wird durch den zugeordneten Prozessor einem Informationsrahmen zugeordnet. Eine Empfangsfolgenummer N(R) wird ebenfalls zugeordnet und entspricht der Folgenummer des nächsten Rahmens, den die empfangende Steuerschaltung erwartet, welche zur Bestätigung aller Rahmen mit Folgenummern bis zur Folgenummer N(R) dient, diese jedoch nicht einschließt.

Der Zweck des Überwachungsrahmens besteht in der Steuerung des Transfers der Informationsrahmen. Sie dienen zur Bestätigung des Empfangs oder des Befehls einer Rückübermittlung von spezifischen Informationsrahmen, basierend auf der Folgenummer N(R). Die Überwachungsbits 4 und 5 des Steuerbitfeldes (diese Bits sind mit S(N) bezeichnet) werden entweder dekodiert als 00, was bedeutet, daß die empfangende Steuerschaltung bereit ist, oder als 01, was eine Zurückweisung eines empfangenen Informationsrahmens bedeutet.

Die nicht numerierten Rahmen liefern ein Metaprotokoll für die Verbindungsleitungsfeldsteuerung. Sie werden dazu verwendet, Verbindungsleitungen zwischen den verschiedenen Kommunikationssteuerschaltungen auf- oder abzubauen. Der Ausdruck "nicht numeriert" bedeutet, daß diese Rahmen keine Folgenummern enthalten, da sie nicht direkt mit dem Informationsrahmentransfer befaßt sind. Die Modifizierbits 5, 4, 2, 1 und 0, bezeichnet als F(N) sind zugeordnete Werte, welche zwei Funktionen erleichtern: eine nicht numerierte Quittung 00-110 und das Setzen einer asynchronen symmetrischen Arbeitsweise (11-100). Die asynchrone symmetrische Arbeitsweise definiert das Protokoll als in beiden Richtungen betrieben und asynchron, wobei jede Steuerschaltung sowohl Steuersignale empfängt und beantwortet als auch Steuersignale und Antworten empfängt.

Wie vorerwähnt, werden Folgenummern N(S) jedem der ausgesandten HDLC-Rahmen zugeordnet, um Informationsrahmen voneinander unterscheiden zu können. Sie ermöglichen der empfangenden Steuerschaltung und dem zugeordneten Prozessor, die ankommenden Informationsrahmen zu ermöglichen, und sie ermöglichen der sendenden Steuerschaltung und dem zugeordneten Prozessor, Quittungen zu interpretieren oder korrekt zurückzuweisen.

Wie schon zuvor erwähnt, werden Nachrichtensignale durch das Verbindungsleitungsfeld gepuffert. Gemäß der vorliegenden Erfindung können bis zu drei Nachrichtensignale vor dem Empfang eines Quittungssignals gepuffert werden. Die Folgeziffern werden aufeinanderfolgend zugeordnet, beginnend mit 000 und danach um jeweils 1 erhöht.

Die nächste Sendefolgenummer, die einem abgehenden Informationsrahmen durch den Prozessor zuzuordnen ist, der mit der sendenden Steuerschaltung verbunden ist, wird als Sendezustandsvariable V(S) bezeichnet. Folglich ist der Wert von V(S) zum Aufbau oder zur Zurückstellung einer Verbindung gleich 0. V(S) stellt die Obergrenze für die sendende Steuerschaltung und den zugeordneten Prozessor dar.

Am empfangenden Ende unterhält der Prozessor, der der empfangenden Steuerschaltung zugeordnet ist, eine Empfangszustandsvariable, die als V(R) bezeichnet ist und welche die nächste Sendefolgenummer N(S) darstellt, deren Empfang in einem ankommenden Informationsrahmen erwartet wird. Beim Aufbau oder bei der Rückstellung einer Verbindung ist dieser Wert gleich 0. Wird die erwartete Folgenummer empfangen, dann wird V(R) um den Wert 1 erhöht. Für jeden übermittelten Informations- oder Überwachungsrahmen wird der augenblickliche Wert von V(R) der empfangenen Folgenummer N(R) im Steuerfeld zugeordnet.

Der der sendenden Steuerschaltung zugeordnete Prozessor weist eine erwartete Quittungsvariable A(S) auf, die gleich der Folgenummer desjenigen Informationsrahmens ist, dessen Empfang am längsten aussteht. A(S) stellt somit die Untergrenze des vorerwähnten Fensters der sendenden Steuerschaltung dar. Nachdem eine Verbindung zustande kam oder zurückgesetzt wurde, ist deren Wert gleich 0.

Der Wert N(R) dient als Quittung für den Empfang aller Rahmen zwischen A(S) und N(R) - 1. Der Wert von A(S) wird erhöht in Abhängigkeit des Empfangs von Quittungen der empfangenden Steuerschaltung, bis dieser Wert gleich N(R) ist, wobei zu diesem Zeitpunkt die nächste empfangene Quittung die gleiche ist wie der nächste erwartete Rahmen bei der empfangenen Steuerschaltung. Es ist anzumerken, daß quittierte Rahmen, welche bereits durch vorhergehende Werte N(R) quittiert wurden, keine Wirkung haben, da A(S) und N(R) gleich sind.

Der Zweck der Verwendung des HDLC-Protokolls bei der vorliegenden Erfindung beendet in der Erzeugung garantierter Lieferungen von Nachrichtensignalpaketen. Das Auffinden von Fehlern ist der wichtigste Aspekt dieses Protokolls. Das Protokoll verwendet eine Rückübermittlung bei einer Fehleraufdeckung. Nach der Übermittlung eines Informationsrahmens, während keine Rahmen ausstehen, d. h. A(S)=V(S) ist, führt der der sendenden Steuerschaltung zugeordnete Prozessor eine Unterroutine aus zur Durchführung eines internen Rückübermittlungstaktes T1. Für den Fall, daß eine Quittung für alle augenblicklich ausstehenden Rahmen empfangen wurde, wird dieser Takt gestoppt. Falls eine Bestätigung empfangen wurde, erfaßt der einer sendenden Steuerschaltung zugeordnete Prozessor, das ein oder alle gesendeten Rahmen verloren wurden oder deren Übermittlung fehlerhaft war, und welche von der empfangenden Steuerschaltung nicht empfangen wurden. Der Prozessor hält sodann den Taktgeber T1 an und veranlaßt die sendende Steuerschaltung aufeinanderfolgend alle ausstehenden Rahmen von A(S) bis V(S) - 1 rückzuübermitteln. Der Zeitgeber T1 wird sodann von neuem gestartet. Die sendende Steuerschaltung puffert intern alle gesendeten Rahmen, bis sie von der empfangenden Steuerschaltung und dem dort zugeordneten Prozessor quittiert wurden. Nach der Rückübermittlung werden die Werte N(R) auf den neuen Wert des Augenblickswertes von V(R) gebracht, jedoch werden die Werte von N(S) gegenüber den ursprünglich übermittelten Werten nicht verändert. Der der sendenden Steuerschaltung zugeordnete Prozessor weist eine Zählung auf, wie oft die Steuerschaltung ein bestimmtes Rahmenfenster hat rückübermitteln müssen. Falls diese Zählung einen vorbestimmten Wert übersteigt, führt der Prozessor eine Rückgewinnungsaktion durch, die üblicherweise in einer zu erwartenden Rückstellung der Verbindung besteht.

Im Fall, daß die empfangende Steuerschaltung einen Rahmen empfängt, der einen N(S)-Wert äquivalent dem Augenblickswert von V(R) aufweist, dann führt der zugeordnete Prozessor eine Unterroutine zum Start eines Quittungstaktgebers aus, der mit T2 bezeichnet ist. Falls der Taktgeber bereits in Betrieb ist, wird er hiervon nicht beeinflußt. Falls die sendende Steuerschaltung einen Informationsrahmen sendet, während die Schaltung T2 bereits läuft und in Betrieb ist, dann wird der Wert N(R) im Steuerfeld des Rahmens dem Augenblickswert von V(R) zugeordnet und der zugeordnete Prozessor zusammen mit der empfangenden Steuerschaltung erfaßt dies und hält den Taktgeber T2 an. Im Falle, daß der Taktgeber T2 abgelaufen ist, bevor irgendwelche Informationsrahmen in der entgegengesetzten Richtung übermittelt wurden, dann wird ein Überwachungsrahmen S(N)=00 gesendet, der anzeigt, daß der Empfänger bereit ist, und der Wert von N(R) wird gesendet gleich dem Wert V(R). Die Taktschaltung T2 erfüllt also zwei Aufgaben. Als erstes ermöglicht er der empfangenden Steuerschaltung den Empfang verschiedener Rahmen bevor ein Quittungssignal erzeugt wird, wodurch die Anzahl der Rahmen, die besagen, daß der Empfänger bereit ist, minimiert wird. Die zweite Aufgabe besteht darin, daß der empfangenden Steuerschaltung die Möglichkeit gegeben wird, die Erzeugung und Übermittlung eines Überwachungsrahmens, der besagt, daß der Empfänger bereit ist, eliminiert wird durch einfaches Übermitteln eines Informationsrahmens in der entgegengesetzten Richtung, d. h. zur Steuerschaltung, die zuvor gesendet hat, mit dem Augenblickswert von N(R), der gleich V(S) gemacht wurde und der als Quittung für alle zuvor empfangenen Rahmen dient.

Die Taktschaltung T2 stellt sicher, daß die empfangende Steuerschaltung nur über einen bestimmten Zeitraum hinweg wartet, bevor sie eine Quittung erzeugt, entweder durch Übermittlung eines Überwachungssignals, das besagt, daß der Empfänger bereit ist, oder durch Huckepack quittieren. Im Idealfall wird der Taktgeber T2 so gestellt, daß die empfangende Steuerschaltung Quittungen der sendenden Steuerschaltung zuführt, bevor der Taktgeber T1 abläuft.

Im Fall, daß die empfangende Steuerschaltung und der zugeordnete Prozessor einen Informationsrahmen ermittelt, bei dem N(S) nicht gleich V(R) ist, dann wird ein solcher Rahmen als außerhalb der Sequenz und damit als fehlerhaft erfaßt. Dieser Fall kann auftreten, wenn der vorhergehende Informationsrahmen während der Übermittlung beschädigt wurde und die CRC-Prüfung an der physikalischen Schicht des Rahmens nicht erfüllt oder weil eine Quittung verloren wurde oder nicht in ausreichender Zeit ankam. Die empfangende Steuerschaltung setzt ein internes Kennzeichen, das anzeigt, daß sie sich in einem zurückweisenden Zustand befindet. Für den Fall, daß das Kennzeichen nicht bereits gesetzt wurde, dann erzeugt die empfangende Steuerschaltung einen Überwachungsrahmen, bei dem S(N)=01 ist, wodurch angezeigt wird, daß ein zurückweisender Schaltzustand vorliegt und setzt den Wert von N(R) gleich V(R).

Für den Fall, daß die sendende Steuerschaltung und der zugeordnete Prozessor einen Überwachungsrahmen empfangen, der einen zurückweisenden Schaltzustand anzeigt, dann werden alle ausstehenden Rahmen mit Folgenummern bis zu jedoch nicht einschließlich N(R) angesehen, als ob sie quittiert worden seien. Alle ausstehenden Rahmen mit den Folgenummern von N(R) bis V(S)-1 werden zurückübermittelt.

Nach dem korrekten Empfang eines Informationsrahmens mit N(S)=V(R) stellt der Prozessor, der der empfangenden Steuerschaltung zugeordnet ist, das interne Kennzeichen, das einen zurückweisenden Schaltzustand anzeigt, zurück. Der Zweck des internen Kennzeichens besteht darin sicherzustellen, daß lediglich eine zurückgewiesene Funktion übermittelt wird, wenn die empfangende Steuerschaltung sich in einem zurückweisenden Schaltzustand befindet. Damit wird eine Vielzahl von Zurückweisungsrahmen vermieden, die zu einer Vielzahl von unnötigen Rückübermittlungen führen würde.

Im Fall, daß der von der empfangenden Steuerschaltung übermittelte Überwachungsrahmen, der eine Anzeige eines zurückweisenden Schaltzustandes umfaßt, verloren wird, dann stellt die Taktschaltung T1 eine eventuelle Rückübermittlung der unquittierten Informationsrahmen sicher.

Der Zweck der Überwachungsbits S(N) im Überwachungsrahmen ist zweifach. Einmal ermöglichen sie, daß der Prozessor, der einer empfangenden Steuerschaltung zugeordnet ist, eine Rückübermittlung fordern kann, bevor die Taktschaltung T1 abgelaufen ist, wodurch der eventuelle Empfang von korrekten Informationsrahmen beschleunigt wird. Die zweite Aufgabe dieser Bits besteht darin, zu verhindern, daß die sendende Steuerschaltung weitere Rahmen übermittelt, während die Taktschaltung T1 noch taktet und die empfangende Steuerschaltung sich in einem zurückweisenden Schaltzustand befindet. Diese Rahmen werden nur rückübermittelt, wenn die Taktschaltung abgelaufen ist, da der Rahmen, der den zurückweisenden Schaltzustand bewirkt, unquittiert bleibt.

Überwachungsrahmen, die eine Anzeige einer Rahmenzurückweisung enthalten, werden nur erzeugt, wenn ein Informationsrahmen empfangen wird, welcher außerhalb der Sequenz liegt. Sie werden nicht gesendet im Fall, daß ein Rahmen bei der physikalischen Schicht erfaßt wird, dessen CRC fehlerhaft ist.

Das HDLC-Protokoll wird in erster Linie als ein Punkt- zu-Punkt-Protokoll zwischen Stationen verwendet, zwischen denen zugeordnete Leitungen verlaufen. Gemäß der vorliegenden Erfindung wird die Kommunikationssteuerschaltung 7 gemultiplext durch die Schaltmatrix CSM 5 zur Kommunikation mit einer Vielzahl von Stationen, z. B. mit einzelnen HDLC-Steuerschaltungen 23 bis 39.

Während des Normalbetriebs empfängt jede der Steuerschaltungen 23 bis 39 ein Null-Kennzeichen, beispielsweise eine Folge von mindestens sieben Bits "1" von der Hauptsteuerschaltung. Um dies auszuführen, gibt der Hauptsteuerprozessor 1 Nullkennzeichen in eine Vielzahl von internen Registern der Verbindungsspeicherdatenregister 110 A und 110 B ein, wie im Zusammenhang mit Fig. 4A erläutert. Die Inhalte der Verbindungsspeicherdatenregister werden den einzelnen Steuerschaltungen 23 bis 39 während der vorerwähnten dynamisch ermittelten Zeitschlitzkanälen zugeführt.

In entsprechender Weise erzeugt jede der Steuerschaltungen 23, 39 ein Null-Kennzeichen zur Übermittlung und Speicherung in einem zugeordneten Verbindungsspeicherdatenregister 110 A und 110 B. Der Hauptsteuerprozessor MCP 1 ruft kontinuierlich die internen Datenregister bei der Ausführung einer Unterbrechungsunterroutine ab, und zwar etwa einmal während 5 Millisekunden.

Nachfolgend wird die Arbeitsweise betrachtet, falls bei einem Telefonapparat, der mit einer der Peripherschaltungen 17 bis 19 von BAY 1 verbunden ist, der Hörer abgenommen wird. Die zugeordnete Leitungsstatusschaltung erzeugt hierbei ein Hörerabnahmesignal. Der Prozessor PCP 13 tastet in bekannter Weise die Leitungsstatusschaltungen ab und erfaßt somit das Hörerabnahmesignal. Daraufhin stellt der Prozessor PCP 13 ein Nachrichtensignal im Speicher DRAM 27 zur Übermittlung an den Hauptsteuerprozessor MCP 1 zusammen. Eine interne Sendegarantiezeit (beispielsweise eine von PCP 13 ausgeführte Programmschleife) wird initiiert, welche die ablaufende Zeitdauer reguliert, bevor die Steuerschaltung DMAC 25 aktiviert wird, um das Nachrichtensignal über die Steuerschaltung 23 dem Prozessor MCP 1 zu übermitteln. Auf diese Weise können mehrere Nachrichtensignale während der ablaufenden Zeitdauer im Speicher DRAM 27 miteinander verkettet werden. Wie zuvor erwähnt, wird hierdurch die Notwendigkeit der Übermittlung getrennter Nachrichtensignale vermieden, die jeweils getrennte Quittungssignale erfordern. Sobald die Sendegarantiezeit abläuft, beispielsweise nach etwa 5 Millisekunden, dann wird durch den Prozessor PCP 13 dem Paket eine Folgenummer N(S) zugeordnet. Diese Folgenummer tritt zwischen den sendenden und empfangenden Steuerschaltungen 23 und 7 für die spezielle Verbindung nur einmal auf. Auf diese Weise können verschiedene Untersysteme, beispielsweise BAY N ein Pakt über unterschiedliche Leitungen übermitteln, die jeweils die gleiche Folgenummer N(S) haben. Die Steuerschaltung 7 der Hauptsteuerschaltung unterscheidet zwischen den verschiedenen Leitungen mittels des Speichers CSM 5, so daß die einzelnen Pakete den einzelnen Leitungen zuordenbar sind.

Der Prozessor PCP 13 erzeugt an den Adressenleitungen A0, A1, A2 und A3 Adressensignale, die dem Dekoder 315 zugeführt werden. Dadurch erzeugt dessen Ausgang Q5 ein Signal H, wodurch über den TXE-Eingang die Steuerschaltung 23 eingeschaltet wird. Die Steuerschaltung beginnt sodann Startkennzeichen zu erzeugen, beispielsweise 01111110 während zugeordneter Zeitschlitzkanälen in Abhängigkeit des Empfangs von Taktsignalbündeln am Eingang TCX vom NAND-Gatter 335. Die während der zugeordneten Zeitschlitzkanäle erzeugten aufeinanderfolgenden Startkennzeichen werden über die PCM-Leitung LI5A übermittelt und im zugeordneten internen Register eines Verbindungsspeicherdatenregisters 110 A oder 110 B der DX-Schaltung 5 A (Fig. 2) gespeichert. Wie schon zuvor erwähnt, ruft der Hauptsteuerprozessor MCP 1 kontinuierlich über die zugeordnete Schnittstellenschaltung 117 die Verbindungsspeicherdatenregister 110 A und 110 B ab. Nach dem Erfassen eines Startkennzeichens im internen Register erzeugt der Prozessor MCP 1 ein Kennzeichen "beginne" zur Speicherung im internen Register des Verbindungsspeicherdatenregisters 110 A oder 110 B das dem zugeordneten Kanal der Datenleitungen LO5A, die mit der Steuerschaltung 23 verbunden ist, zugeordnet ist.

Während des Wartens auf den Empfang des Kennzeichens "beginne", iniziiert der Prozessor PCP 13 bei der Steuerschaltung DMAC 25 die Übermittlung von Nachrichtensignalen von der Steuerschaltung 23 zum Speicher DRAM 27. Während dieser Interimszeit können zusätzliche Nachrichtensignale im Speicher DRAM 27 gepuffert werden zur Übermittlung in einem Nachrichtensignalpaket.

Während der zugeordneten Zeitschlitzkanäle übermittelt die Steuerschaltung DMAC 25 direkt die im Speicher DRAM 27 gespeicherten Nachrichtensignale zu der Steuerschaltung 23. Die Steuerschaltung DMAC 25 wird anstelle des Prozessors PCP 13 dazu verwendet, Daten vom Speicher DRAM 27 zur Steuerschaltung 23 zu übermitteln. Bei einer Übermittlungsgeschwindigkeit von 64 Kilobit pro Sekunde wäre es erforderlich, den Prozessor PCP 13 jeweils bei 125 Mikrosekunden zu unterbre 22279 00070 552 001000280000000200012000285912216800040 0002003642019 00004 22160chen, damit über den Prozessor 13 ein Datentransfer vom Speicher DRAM 27 zur Steuerschaltung 23 ausgeführt wird. Der Prozessor PCP 13 ist nicht in der Lage, die Unterbrechung rasch genug auszuführen, wodurch ein Datenverlust entstünde. Die Steuerschaltung DMAC 25 garantiert einen effektiven und wirksamen Transfer der Daten vom Speicher DRAM 27 zur Steuerschaltung HDLC 23.

Wie zuvor erwähnt, wird ein Übermittlungsfenster definiert zur Errichtung der maximalen Anzahl der gepufferten, nicht übermittelten Informationsrahmen. Im bevorzugten Ausführungsbeispiel werden hierzu die Folgenummern N(S)=000, 001 und 010 verwendet. Die Anzahl der vor einer Bestätigung ausstehenden Pakete (d. h. die Fenstergröße) ist abhängig von der Größe des Speichers DRAM 27. Die Erfindung verwendet 64 kBytes des Speichers DRAM 27, der auf 256 kBytes erweiterbar ist. Falls ein großer Speicher DRAM 27 mit beispielsweise 256 kBytes verwendet wird, um eine größere Anzahl von Nachrichtensignalen zu puffern, kann die Fenstergröße entsprechend breiter gemacht werden.

Wie schon erwähnt, ruft der Prozessor MCP 1 ständig den Speicher CSM 5 ab zur Ermittlung eines Startkennzeichens. Nach Ermittlung eines Startkennzeichens, erzeugt durch die Steuerschaltung 23, errichtet der Prozessor MCP 1 eine Schaltleitung zwischen den Steuerschaltungen 23 und 7 durch die Schaltmatrix 5 hindurch. Dies entspricht beispielsweise der Verbindung zwischen den Leitungen LI5A und LO0A durch die DX-Schaltung 5A hindurch. Weiterhin erzeugt der Prozessor MCP 1 bestimmte Signale an den Adressenleitungen A0-A2 des Adressenbusses 400, die dem Dekoder 407 zugeführt werden. Daraufhin nimmt dessen Ausgang Q0 den Wert H an, wobei dieses Signal dem Eingang RXEN der Steuerschaltung 7 zugeführt wird, die hierdurch zum Empfang des Startkennzeichens an ihrem Eingang RXSI eingeschaltet wird in Abhängigkeit von Taktsignalbündeln, die vom NAND-Gatter 432 am Eingang RXCLK empfangen werden.

In Abhängigkeit des Empfangs des Startkennzeichens und gemäß der Bitsynchronart des HDLC-Protokolls, synchronsiert sich die Steuerschaltung 7 selbst mit der Steuerschaltung 23. Die Steuerschaltung 7 benötigt mindestens ein und bis zu 1,5 Startkennzeichen, um synchronisiert zu werden. Während sie sich im Synchronisationsvorgang befindet, erzeugt der Prozessor MCP 1 das vorerwähnte Kennzeichen "beginne" für die Steuerschaltung 23 längs der Leitung LO5A über die Matrix CSM5. Gemäß den bevorzugten Ausführungsbeispiel, wird das Kennzeichen "beginne" durch einen Hexadezimalwert 7F definiert und eingegeben, in das abgehende Verbindungsspeicherdatenregister des DX- Schalters 5A und längs der Datenleitung LO5A übermittelt. Somit wird ein PCM-Rahmen, d. h. 125 Mikrosekunden benötigt, um die sendende und empfangende Steuerschaltung miteinander zu synchronisieren und um bei der empfangenden Steuerschaltung das Signal "beginne" zu erzeugen und zu senden. Gleichzeitig stellt der Prozessor PCP 13 die Steuerschaltung 23 so ein, daß sie im Empfangsbetrieb arbeitet, damit sie das Kennzeichen 7F "beginne" empfangen kann, und erzeugt vom Ausgang RXDA ein Unterbrechungssignal für den Prioritätsdekoder 341, wenn ein derartiges Kennzeichen empfangen wurde.

Bei Empfang des Unterbrechungssignals über den Prioritätskodierer 341 schaltet der Prozessor PCP 13 die Steuerschaltung DMAC 25 ein zur Übermittlung der im Speicher DRAM 27 gespeicherten Nachrichtensignale an die Steuerschaltung 23. Hierbei erzeugt der Prozessor PCP 13 bestimmte Signale in den Adressenleitungen A14, A15, A16, die dem Kodierer 307 zugeführt werden, der dann an seinem Ausgang 92 ein Signal L erzeugt, das dem NAND-Gatter 311 zugeführt wird. Die Nachrichtensignale werden in einem 8- Bit-HDLC-Übermittlungspuffer der Steuerschaltung 23 gespeichert. Die ersten 8 Bits des zu sendenden Rahmens nach dem Startkennzeichen sind ein Steuerbyte. Das Steuerbyte enthält die vorerwähnten Sende- und Empfangsfolgezahlen N(S) und N(R). Das Steuerbyte wird längs der Leitung LI5A übermittelt, wenn vom NOR-Gatter 337 am Eingang TXC der Steuerschaltung 23 ein Taktsignalbündel auftritt und vom NAND-Gatter 335 dem Puffer 317 ein Einschaltsignal zugeführt wird.

Folglich gewinnt die Steuerschaltung DAMC 25 einen 8- Bit-Teil des im Speicher DRAM 27 gespeicherten Nachrichtensignals wieder und führt es den 8-Bit-Übermittlungspuffern der Steuerschaltung 23 zu. Der Inhalt des Übermittlungspuffers wird über den Ausgang TXSO der Steuerschaltung 23 ausgegeben, wenn ein Schaltsignal dem Puffer 317 zugeführt und Taktsignale an den Eingang TXC angelegt werden. Die folgenden 8-Bit-Teile werden in gleicher Weise übermittelt. Nachdem jeweils ein 8-Bit-Teil des Nachrichtensignals übermittelt wurde, tritt am Ausgang TXBE der Steuerschaltung 23 ein Signal H auf, wodurch ein Anforderungssignal zum Abruf von 8 Bits vom Speicher DRAM 27 erzeugt wird. Diese DMA-Anforderungssignale werden quittiert, indem der Ausgang der Steuerschaltung DMAC 25 den Wert L annimmt, wodurch bewirkt wird, daß der Ausgang des NAND-Gatters 311 den Wert L annimmt und hierdurch die Steuerschaltung 23 aktiviert wird.

Nach Empfang eines Leitungsschichtnachrichtensignalpakets am Eingang RXSI der Steuerschaltung 7 über die Schaltmatrix CSM 5, weist deren Ausgang RXDA den Wert H auf, wodurch ein Anforderungssignal DMA Kanal 2 der Speichersteuerschaltung DMAC 9 zugeführt wird. Die am Eingang RXSI der Steuerschaltung 7 empfangenen Seriendaten sind synchronisiert und werden in ein 8-Bit-Steuerschieberegister zum Zeitpunkt der Anstiegsflanke eines am Anschluß RXCLK auftretenden Taktsignals eingegeben. Die vorerwähnte Null-Löschung (nachdem fünfmal die 1 empfangen wurde) wird bei den empfangenen Seriendaten ausgeführt, so daß der Datencharakter nicht als Kennzeichensignal fehlinterpretiert wird. Die nach Empfang des Startkennzeichens und Steuerbytes darauffolgend empfangenen Datenbits werden durch eine Vielzahl von weiteren internen Schieberegistern hindurch geleitet und den Anschlüssen D0 bis D15 der Steuerschaltung 7 zugeführt. Der Ausgang RXDA nimmt sodann den Wert H an, wodurch für die Steuerschaltung DMAC 9 eine Unterbrechungsanforderung bezüglich des DMA-Kanals 2 erzeugt wird.

Als Folge des DMA-Kanal-2-Anforderungssignals empfängt die Steuerschaltung 9 das Netzwerkschichtsignal, das an den Anschlüssen D0 bis D15 der Steuerschaltung 7 über den Datenbus 403 und die Verklinkungsschaltung 404 erscheint. Dieses Nachrichtensignal wird von der Verklinkungsschaltung 404 dem Multiplexeingang der Steuerschaltung DMAC 9 zugeführt in Abhängigkeit eines Steuersignals, das am Ausgang LCTRL der Schaltung DMAC 9 auftritt und der Verklinkungsschaltung 404 zugeführt wird. Die Steuerschaltung 9 speichert sodann den empfangenen Nachrichtensignalanteil in einer bestimmten Adresse des Speichers DRAM 11.

Nach der Übermittlung des letzten 8-Bit-Teils des Informationsrahmens, erzeugt die Steuerschaltung 23 den vorerwähnten FSC-Teil des Rahmens, der während des zugeordneten Zeitschlitzkanals über die Matrix CSM 5 der Steuerschaltung 7 zugeführt wird. Die Steuerschaltung 7 führt eine zweier Modulationsaddition bei dem aus 16 Bits bestehenden FCS-Anteils aus und somit eine CRC-Überprüfung.

Ist diese CRC-Überprüfung positiv, dann wird von der Steuerschaltung 7 ein Überwachungsrahmen der Steuerschaltung 23 zugeführt, der die Funktion "Empfänger bereit" umfaßt, so wie den Augenblickswert von N(R), der eine Quittung für alle Rahmen mit den Folgenummern bis jedoch nicht einschließlich N(R) anzeigt. Wie zuvor erwähnt, dient also der Überwachungsrahmen als Quittungssignal.

Der Ausgang (RXSA) nimmt sodann den Wert H an, wodurch ein Unterbrechungssignal im peripheren Steuerleitungskanal 2 () erzeugt wird. Dies bedeutet, daß das Paket zu Ende ist und bewirkt, daß die Steuerschaltung DMAC 9 eine Unterbrechungsanforderung dem Prozessor MCP 1 über ihren Ausgang IRQ zuführt. Daraufhin schaltet der Prozessor MCP 1 die Steuerschaltung DMAC 9 ab, und die normale Arbeitsweise wird fortgesetzt, d. h. die Verbindungsspeicherdatenregister der DX-Schalter in den Schaltmatrix CSM 5 werden zur Erfassung weiterer Startkennzeichen abgerufen.

Falls die CRC-Fehlerüberprüfung negativ ausfällt, wird das empfangene Nachrichtensignalpaket durch die Steuerschaltung zurückgeleitet, d. h. es wird kein Quittungssignal von der Steuerschaltung 7 der Steuerschaltung 23 zugeführt. Nach dem Aussenden des Schlußkennzeichens nimmt der Ausgang TXBE der Steuerschaltung 23 den Wert H an, wodurch der Prozessor PCP 13 unterbrochen wird. Der Prozessor PCP 13 unterbricht über den Dekoder 315 den Transmitter der Steuerschaltung 23, in dem der Eingang TXE den Wert L annimmt.

Wie sich aus dem Vorstehenden ergibt, wird eine Anzahl von Strategien verwendet, um die korrekte Übermittlung der Nachrichtensignale sicherzustellen. Falls beispielsweise die Rückübermittlungstaktschaltung T1 nach etwa 150 Millisekunden anhält, wird die Steuerschaltung 23 das Nachrichtensignalpaket zurückübermitteln. Falls die Steuerschaltung 23 alternativ dazu ein zweites Paket übersendet, bevor die Taktschaltung stillsteht und die Steuerschaltung 7 dieses Paket empfängt, jedoch eine fehlerhafte Folgenummer feststellt, dann wird ein internes Rückweisungskennzeichen und ein Überwachungsrahmen erzeugt, der eine Anzeige der zurückgewiesenen Folge (beispielsweise S(N)=01) beinhaltet. Daraufhin übermittelt die Steuerschaltung 23 beide Nachrichtensignalpakete zurück.

Auf diese Weise wird ein Informationsrahmen zu der Netzwerkschicht über die Steuerschaltung DMAC 25 nur hindurchgelassen, wenn die Folgenummer N(S) und die FCS-Überprüfung korrekt sind. Die Netzwerkschichtnachrichtensignale, d. h., der Inhalt des Informationsrahmens umfaßt einen Adressenteil, bestehend aus einer Anzahl von Bytes zur Anzeige der Bestimmung der Nachricht. Die Nachricht kann dazu verwendet werden, verschiedene Unterroutinen des Operationssystemprogramms einzuleiten, zum Ausführen der verschiedenen Funktionen, wie beispielsweise einer Rufverarbeitung.

Falls der Speicher DRAM 11 voll ist und keine weiteren Nachrichtensignale empfangen kann, erzeugt die Steuerschaltung 7 einen weiteren Überwachungsrahmen, der anzeigt, daß die empfangende Steuerschaltung nicht bereit ist. Es handelt sich hierbei beispielsweise um S(N)=10. Sind die im Speicher DRAM 11 gespeicherten Daten verarbeitet und ist Platz vorhanden, weitere Daten zu puffern, dann wird der Überwachungssteuerrahmen "Empfänger bereit" übermittelt, beispielsweise S(N)=00.

Da die sendenden und empfangenden Kanäle bei jeder Kommunikationssteuerschaltung unabhängig voneinander sind, kann jede Steuerschaltung gleichzeitig auf Startkennzeichen abhorchen und Frei- oder Nullkennzeichen übermitteln.

Zur Übermittlung von Nachrichtensignalen von der Steuerschaltung 7 zu einer der Steuerschaltungen im peripheren Untersystem, beispielsweise zur Steuerschaltung 23, formiert der Prozessor MCP 1 das Nachrichtensignal im Speicher DRAM 11. Dem Nachrichtensignal wird zugeordnet eine Folgenummer N(S). Der Prozessor MCP 1 erzeugt bestimmte Adressensignale in den Adressenleitungen A0 bis A2 des Adressenbusses 400, die dem Dekoder 407 zugeführt werden. Dessen Ausgang Q1 nimmt daraufhin den Wert H an, wodurch die Steuerschaltung 7 über ihren Eingang TXEN eingeschaltet wird. Die Steuerschaltung 7 beginnt sodann das Startkennzeichen (z. B. 011110) während der zugeordneten Zeitschlitzkanäle in Abhängigkeit eines Taktsignalbündels zu erzeugen, wobei die Taktsignale vom NAND-Gatter 432 dem Eingang TXCLK zugeführt werden.

Das von der Steuerschaltung 7 erzeugte HDLC-Kennzeichensignal wird dem RXSI-Eingang der Steuerschaltung 23 über die Ausgangsleitung LO5A der Schaltmatrix CSM 5 zugeführt. Die Steuerschaltung 23 erzeugt sodann ein Unterbrechungssignal über die Ausgänge RXSA und RXDA durch den Prioritätsdekoder 341. Gleichzeitig fordert die Steuerschaltung über ihren Eingang Zugriff zum DMA-Kanal 1. Die Nachrichtensignale werden daraufhin durch die Steuerschaltung 23 in identischer Weise empfangen wie zuvor erwähnt. Sind die Nachrichtensignale zur Gänze empfangen worden, dann wird durch die Steuerschaltung 7 ein Endkennzeichensignal erzeugt und der Steuerschaltung 23 zugeführt, die daraufhin über den Kodierer 341 den Prozessor PCP 13 unterbricht. Der Prozessor PCP 13 schaltet sodann die Steuerschaltung 23 über den Eingang RXE ab, der mit dem Ausgang Q6 des Dekoders 315 verbunden ist.

Die Steuerschaltung 7 empfängt Nachrichtensignale vom Speicher DRAM 11 über die Steuerschaltung DMAC 9 unter Verwendung des DMA-Kanals 3. Im einzelnen erzeugt der Prozessor MCP 1 bestimmte Adressensignale bei den Leitungen A0 bis A2 des Adressenbusses 400, wodurch der Ausgang Q2 des Dekoders 407 den Wert L annimmt. Der Ausgang des NOR-Gatters 408 nimmt somit den Wert L an, wodurch eine Unterbrechungsforderung für den Kanal 3 am Eingang der Steuerschaltung DMAC 9 auftritt. Die Schaltung DMAC 9 erzeugt an ihrem Ausgang ein Quittungssignal, das bestimmten Steuereingängen der Steuerschaltung 7 über das ODER-Gatter 405 und den Inverter 406 zugeführt wird. Die Steuerschaltung DMAC 9 beginnt die Übermittlung von Daten vom Speicher DRAM 11 über den Datenbus 403 zu den Anschlüssen D0 bis D15 der Steuerschaltung 7. Die an den Anschlüssen D0 bis D15 auftretenden Nachrichtensignale werden gem. dem Leitungsschichtprotokoll in einen internen Übermittlungspuffer eingegeben und dem Ausgang TXSO zugeführt. Nach Übermittlung des Leitungsschichtnachrichtensignals ist der Übermittlungspuffer leer, und der Ausgang TXBE der Steuerschaltung 7 nimmt den Wert H an, wodurch ein Anforderungssignal zur Übermittlung weiterer Daten (z. B. Nachrichtensignalen) vom Speicher DRAM 11 über die Eingänge und der Steuerschaltung DMAC 9 erzeugt wird. Nach Beendigung des DMA-Transfers wird am Ausgang DONE der Steuerschaltung DMAC 9 ein Steuersignal erzeugt, das dem vorerwähnten bestimmten Steuereingang der Steuerschaltung 7 über das ODER-Gatter 405 und dem Konverter 406 zugeführt wird.

Zur Errichtung einer Kommunikationsverbindung zwischen einem der Steuerschaltungen im peripheren Untersystem (z. B. 23 oder 39) und der Steuerschaltung 7 sendet die periphere Steuerschaltung ein Startkennzeichen, welches in einem zugeordneten internen Verbindungsspeicherdatenregister des zugeordneten DX-Schalters in der Matrix CSM 5 gespeichert wird. Der Prozessor MCP 1 tastet die aktiven Verbindungsleitungen etwa einmal pro 10 Millisekunden ab und die inaktiven Leitungen mit einer geringeren Geschwindigkeit von einmal pro 100 Millisekunden. Sobald der Prozessor MCP 1 ein Startkennzeichen in einer inaktiven Leitung erfaßt, erzeugt und übermittelt er ein Kennzeichen "beginne", wie vorerwähnt. Wird dieses Kennzeichen von der peripheren Kommunikationssteuerschaltung 23 oder 39 empfangen, erzeugt diese das vorerwähnte SABM- Kennzeichen in einem nicht numerierten Rahmen (beispielsweise sind die Bits 5, 4, 2, 1 und 0 gleich 1, 1, 1, 0 und 0). Nach Empfang des SABM-Kennzeichens erzeugt die Steuerschaltung 7 ein nicht numeriertes Quittungssignal (ein nicht numerierter Rahmen, bei dem die Bits 5, 4, 2, 1 und 0 gleich 0, 0, 1, 1 und 0 sind).

Irgendeine Kommunikationssteuerschaltung im Kommunikationssystem kann bei der normalen Arbeitsweise durch Übermittlung eines SABM-Rahmens eine Verbindungsleitung zurückstellen. Nach Empfang eines SABM-Rahmens, antwortet die empfangende Steuerschaltung mit einem nicht numerierenden Quittungsrahmen und stellt alle vorerwähnten Zustandsveränderlichen auf Null. Nach Empfang eines nicht numerierten Quittungsrahmens, der einen SABM-Rahmen quittiert, stellt die sendende Station alle Zustandsveränderlichen auf Null zurück. Alle intern bei beiden Stationen gepufferten Informationsrahmen werden gelöscht. Die Verbindungsleitung kann somit als rückgestellt betrachtet werden, und ein Informationentransfer kann von neuem beginnen.

Die Sprach-, Daten- und Nachrichtenschaltung einer digitalen Fernsprechanlage wird ausgeführt durch eine Kombination einer Paketschaltungstechnik unter Verwendung von Schaltern und peripheren Schaltmatrixen, welche digitale Kreuzpunktschalter aufweisen, wie beispielsweise DX- Schalter.

Der Haupt- und die peripheren Steuerprozessoren MCP 1 und PCP 13 (oder 29) teilen sich die Aufgaben der Gesamtsystemfunktion. Hierbei hat der Hauptsteuerprozessor MCP 1 den Vorrang und arbeitet gem. einem Programm, um Rufweiterschaltungen, Wähltöne, Floppydisks, Konferenzschaltungen usw. zu bewirken bzw. zu betätigen. Er bewirkt auch den Aufbau der Verbindungsmatrix der Schaltmatrix CSM 5 und erzeugt Nachrichtensignale für einen oder mehrere Steuerprozessoren PCP 13 oder PCP 29.

Der periphere Steuerprozessor PCP 13 oder PCP 29 puffert seinerseits Signale über augenblicklich ablaufende Vorgänge, wie beispielsweise eine Höhrerabnahme oder Wählsignale und kommuniziert über Protokollnachrichtensignale mit dem Hauptsteuerprozessor MCP 1. In einem Ausführungsbeispiel wurden bis zu zwei Übermittlungskanäle (Kanäle 0 und 16) dazu verwendet, Nachrichtensignale von der Hauptsteuerschaltung den peripheren Steuerschaltungen zu übermitteln, und bis zu acht Übermittlungskanäle (0, 4, 8, 12, 16, 20, 24 und 28) wurden dazu verwendet, Nachrichtensignale von jedem der peripheren Steuerprozessoren PCP 13, PCP 29 usw. zu senden. Die Vielzahl der Übermittlungskanäle werden vom Hauptsteuerprozessor MCP 1 überwacht, um die Nachrichtensignale zu erfassen.

Zusätzlich dient ein festgeschalteter DMA-Kanal dazu, die Steuerschaltungen 23 bzw. 39 zu bedienen in dem während des Einschaltens oder Zurückstellens über das Nachrichtensystem von der Hauptsteuerschaltung ein konzentrierter Datentransfer zu den peripheren Untersystemen erfolgt.

Eine Reihe von Abwandlungen ist möglich. Gemäß einem bevorzugten Ausführungsbeispiel besteht das Kommunikationssystem aus einer Hauptsteuerplatte und zehn peripheren Untersystemen, wobei die Nachrichtensignale über die Schaltungen und die peripheren Schalter übermittelt werden. Es ist möglich, ein Kombinationsuntersystem zu bilden, bei welchen die Schaltungsschalter und die peripheren Schaltmatrixen auf einer einzigen Schalttafel angeordnet sind. Mit dieser sind eine bestimmte Anzahl von Peripherschaltungen verbunden. Bei dieser alternativen Ausführungsform ist es nicht notwendig, daß die Nachrichtensignale über die Kommunikationssteuerschaltung übermittelt werden, da die Peripherschalter auf der gleichen Schalttafel angeordnet sind wie der Hauptsteuerprozessor MCP 1. Sowohl die Schaltungsmatrix als auch die periphere Schaltmatrix können über Steuerbusse konfiguriert werden.

Es ist weiterhin möglich, mehr als zehn periphere Untersysteme zu verwenden, wobei geeignete Modifikationen bei der Schaltmatrix CSM5 erforderlich sind, damit eine Anpassung an die größere Anzahl von Verbindungsleitungen vorgenommen werden kann. Es ist nicht notwendig, daß, wie beim Stand der Technik, jedem Untersystem ein separater Zeitschlitzkanal zugeordnet ist. Gemäß der vorliegenden Erfindung überwacht die Schaltmatrix CSM 5 die Nachrichtenkanäle, wodurch die Hauptkommunikationssteuerschaltung 7 effektiv gemultiplext wird.

Da die peripheren Untersysteme in der Lage sind, Nachrichtensignale über einen bis acht dynamisch zugeordneten Kanälen eines PCM-Rahmens zu übermitteln, ist es möglich, einen Austausch von Nachrichtensignalen von Untersystem zu Untersystem über die Schaltmatrix 5 vorzunehmen.

Claims (5)

1. Signalschaltsystem zum Schalten und Weiterleiten von digitalen Sprach-, Daten- und Nachrichtensignalen zwischen mehreren Periphereinheiten, die zu peripheren Untersystemen zusammengefaßt sind, unter der Steuerung einer Hauptsteuerschaltung, die eine als Zeit- und Raumkoppelvielfach ausgebildete Schaltmatrix zur Übermittlung der Sprach- und Datensignale in Zeitschlitzkanälen zwischen den Untersystemen und einem diese Schaltmatrix steuernden Hauptsteuerprozessor aufweist, die Untersysteme jeweils einen Peripherprozessor aufweisen und zur Übermittlung der Nachrichtensignale die Untersysteme jeweils eine periphere Verbindungssteuerschaltung besitzen, die mit dem zugehörigen Peripherprozessor und der Schaltmatrix verbunden sind, die ihrerseits mit einer mit dem Hauptsteuerprozessor verbundenen zentralen Verbindungssteuerschaltung verbunden ist, wobei die Verbindungssteuerschaltung die Übermittlung der Nachrichtensignale zwischen dem Hauptsteuerprozessor und den Peripherprozessoren ebenfalls in Zeitschlitzkanälen bewirken, dadurch gekennzeichnet, daß die Verbindungssteuerschaltungen (7, 23, 39) die Nachrichtensignale nach einem bitorientierten Datenverbindungsprotokoll übermitteln und Fehlererkennungsschaltungen zum Erkennen von Fehlern der nach diesem Protokoll zusammengestellten Nachrichtensignale aufweisen, und daß mit dem Hauptsteuerprozessor (1) und den Peripherprozessoren (13, 29) jeweils eine Zeitschlitzkanalverteilerschaltung (319, 407) verbunden ist, die eine dynamische Zuteilung der Zeitschlitzkanäle für die Nachrichtensignale in Abhängigkeit des anfallenden Nachrichtensignalverkehrs bewirken und dabei der Anteil des Nachrichtensignalverkehrs variabel ist in bezug auf den Sprach- und Datensignalverkehr.

2. Signalschaltsystem nach Anspruch 1, dadurch gekennzeichnet, daß das Datenverbindungsprotokoll eine Version des HDLC-Protokolls ist.

3. Signalschaltsystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Hauptsteuerprozessor (1) und die Peripherprozessoren (13, 29) jeweils mit einem ein Rufverarbeitungsprogramm speichernden Speicher (11, 27, 43) verbunden sind, die von den Prozessoren (1, 13, 29) in Ausführung dieses Programms erzeugten Informationssignale in diesen Speichern (11, 27, 43) zwischengespeichert und über eine Speichersteuerschaltung (9, 25, 41) der jeweiligen Verbindungssteuerschaltung (7, 23, 39) zugeführt, werden, wo sie entsprechend dem bitorientierten Datenverbindungsprotokoll ergänzt und als Leitungsnachrichtensignale übermittelt werden.

4. Signalschaltsystem nach Anspruch 3, dadurch gekennzeichnet, daß die Verbindungssteuerschaltungen (7, 23, 39) die ankommenden Leitungsnachrichtensignale überprüfen und bei positivem Ergebnis der Überprüfung vom Leitungsnachrichtensignal die Informationssignale abtrennen, die von der jeweiligen Speichersteuerschaltung (9, 25, 41) in den angeschlossenen Speicher (11, 27, 43) eingegeben werden.

5. Signalschaltsystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die peripheren Verbindungssteuerschaltungen (23, 39) jeweils unter Umgehung der die Sprach- und Datensignale übermittelnden peripheren Schaltmatrix (21, 37) mit der Schaltmatrix (5) der Hauptsteuerschaltung verbunden sind.