DE3725821A1 - Integrierte halbleiterschaltvorrichtung mit prueffunktion - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltvorrichtung und insbesondere eine solche Schaltvorrichtung, die eine Prüffunktion zu ihrer eigenen Überprüfung besitzt.

Mit der in letzter Zeit erfolgten Entwicklung von verfeinerten Fertigungstechniken, die bei der Herstellung solcher integrierten Schaltungen anwendbar sind, wurde die Qualität von integrierten Schaltvorrichtungen mehr und mehr verbessert. Mit einer derart verbesserten Qualität von integrierten Halbleiterschaltvorrichtungen, z. B. der erhöhten Anzahl von enthaltenen Gattern, wird deren Prüfung notwendigerweise sehr schwierig. Die Einfachheit einer solchen Prüfung kann abhängen von der Einfachheit der Erkennung von jeweiligen Terminalfehlern (Erkennbarkeit) und von der Einfachheit der Einstellung der jeweiligen Terminals auf gewünschte theoretische Werte (Steuerbarkeit). Es ist bekannt, daß die Erkennbarkeit und die Steuerbarkeit von Terminals hinter verschiedenen Schaltungselementen einer groß angelegten integrierten Schaltvorrichtung im allgemeinen gering sind.

Das Abtastverfahren wurde als ein Testverfahren für integrierte Halbleiterschaltvorrichtungen benutzt, welches die folgenden Schritte umfaßt: Einfügung von Registerschaltungen mit Schieberegisterfunktion als Ganzes an geeigneten Punkten eines logischen Schaltungsnetzwerkes, Verbinden dieser Register miteinander mittels eines einzigen Schieberegisterpfades, serielles und externes Eingeben von Testrastern zur Einstellung gewünschter Daten in diesen Registern, wenn die logische Schaltung getestet wird, Anlegen eines gewünschten logischen Signals an einen logischen Schaltungsblock des logischen Schaltungsnetzwerkes, das mit Datenausgabeterminals der Register verbunden ist, zum Aktieren des Netzwerkes, Ableiten eines Ausgangs eines logischen Schaltungsblocks durch parallele Eingabeterminals der darin parallelen Register, Anordnen derselben seriell und extern an einem Chip und Überwachen derselben. Mit diesem Verfahren werden die Erkennbarkeit und Steuerbarkeit der Terminals hinter verschiedenen Elementen einer groß angelegten integrierten Schaltvorrichtung verbessert.

Eine grundlegende Idee einer Abtastprüfung für eine pegelabhängige synchrone Schaltung ist in der japanischen Offenlegungsschrift 74 668/1981 offenbart.

Da integrierte Halbleiterschaltvorrichtungen, auf die sich die vorliegende Erfindung bezieht, eine asymmetrische sequentielle Schaltung enthalten, wird auf den Inhalt der Offenlegungsschrift 74 668/1981 Bezug genommen, als ein Beispiel eines konventionellen Prüfverfahrens. Fig. 1, welche der Fig. 2 der Offenlegungsschrift 74 668/1981 entspricht, zeigt eine Prüfschaltung mit zusammengesetzten Schaltungsblöcken 35 und 37, einen asymmetrischen sequentiellen Schaltungsblock 36, der eine sequentielle Schaltung enthält, Abtastregistern 8 bis 16, die jeweils nahe einem der Schaltungsblöcke angeordnet sind, und Datenselektoren 26 bis 34, die jeweils derart wirken, daß entweder ein Ausgang eines entsprechenden Schaltungsblocks oder ein Ausgang eines entsprechenden Abtastregisters ausgewählt wird. Dateneingabeterminals der Abtastregister und Datenausgabeterminals D der Datenselektoren werden direkt mit Ausgangssignalen der jeweiligen Schaltungsblöcke versorgt und Testdateneingangsterminals TD der Datenselektoren sind mit Ausgabeterminals Q der entsprechenden Abtastregister verbunden.

Ein Testmodusauswahlterminal 1 ist mit Modusselektionsterminals MS der Abtastregister und Datenselektoren verbunden. Ein Eintastterminal 2 ist mit Eintastterminals SI des Abtastregisters 8 verbunden, dessen Ausgangsterminal Q mit einem Eintastterminal SI des Abtastregisters 9 verbunden ist. Ein Bezugszeichen 38 bezeichnet ein Austastterminal.

Auf diese Weise ist das Ausgangsterminal Q eines jeden Abtastregisters mit dem Eintastterminal SI des jeweils folgenden Abtastregisters sequentiell verbunden. Als Ergebnis hiervon wird ein Schieberegisterpfad zwischen dem Eintastterminal 2 und dem Austastterminal 38 gebildet. In Fig. 1 bezeichnen die Bezugszeichen 3, 4, 5 gewöhnliche Dateneingabeterminals und 6 ein Abtasttakteingabeterminal, das mit Takteingabeterminals T der Abtastregister verbunden ist.

Fig. 2 zeigt ein Beispiel einer Schaltungsanordnung eines vorgenannten Abtastregisters, das ein Modusselektionsterminal MS, ein Dateneingabeterminal D, ein Eintastterminal SI, ein Takteingabeterminal T, ein Invertergatter 51, Zwei-Eingangs-UND-Gatter 52 und 53, ein Zwei-Eingangs-ODER-Gatter 54 und ein D-Typ-Flip-Flop (D-FF) vom Flanken-Trigger-Typ umfaßt, wobei Q ein Datenausgabeterminal darstellt.

Fig. 3 zeigt ein Beispiel für die Datenselektorschaltung von Fig. 1, das ein Modusselektionsterminal MS, ein Testdateneingabeterminal TD, ein Dateneingabeterminal D, ein Invertergatter 60, Zwei-Eingangs-UND-Gatter 61 und 62 und ein Zwei-Eingangs-ODER-Gatter 63 umfaßt, wobei Y ein Ausgabeterminal darstellt.

Bei einer normalen Arbeitsweise des logischen Schaltungsnetzwerkes wird ein "H"-Signal an das Testmodusauswahlterminal 1 (MS) angelegt und das Abtasttaktterminal 6 (TS oder T) auf "L" gehalten. Dies hat zur Folge, daß die Ausgabeterminals der Schaltungsblöcke durch die Datenselektoren mit den Eingangsterminals der entsprechenden Schaltungsblöcke verbunden sind.

Das bedeutet, daß in Fig. 3, wenn das "H"-Signal an das Modusselektionsterminal MS angelegt ist, die Datenselektionsschaltung Daten liefert, die an das Dateneingabeterminal D gegeben werden als Ausgabedaten am Ausgabeterminal Y durch das UND-Gatter 62 und das ODER-Gatter 63. Da der Ausgang am Ausgabeterminal Y dieses Schaltungsblocks direkt verbunden ist mit dem Dateneingabeterminal D des Datenselektors, ist das Datenausgabeterminal Y direkt verbunden mit dem Eingangsterminal des nachfolgenden Schaltungsblocks.

Bei der Durchführung eines Prüfvorganges werden die Abtastmodus-Operation und die Prüfmodus-Operation in wiederholter Aufeinanderfolge wie folgt ausgeführt:

ABTASTMODUS

• (a) Der Abtastmodus wird durch Anlegen des "H"-Signals an das Testmodusauswahlterminal 1 ausgewählt, so daß die Eingabedaten vom Eintastterminal SI im Abtastregister ausgewählt und die Eingabedaten vom Dateneingabeterminal D im Datenselektor wirksam werden.
• (b) Die Testdaten, die für die jeweiligen Abtastregister durch das Abtastterminal 2 eingestellt werden, werden sequentiell eingetastet synchron zum Taktsignal, das an das Abtasttaktterminal 6 angelegt ist.
• (c) Gleichzeitig werden die während eines vorangehenden Tests hereingenommenen Ausgangsdaten der jeweiligen Schaltungsblöcke vom Austastterminal 38 sequentiell ausgetastet.

Diese Operation wird unter Bezugnahme auf Fig. 2 und 3 näher beschrieben. Wenn das "H"-Signal an das Modusauswahlterminal MS angelegt wird, werden in den absn die Daten vom Eintastterminal SI durch das UND-Gatter 53 und das ODER-Gatter 54 an das D-FF 55 geliefert und darin festgehalten synchron mit dem Taktsignal, das an das Taktterminal T geliefert wird. Gleichzeitig werden die darin festgehaltenen Daten vom Ausgabeterminal Q ausgegeben. Da zu dieser Zeit das "H"-Signal auch an das Modusauswahlterminal MS des Datenselektors geliefert wird, erscheinen die Daten vom Dateneingabeterminal D am Ausgabeterminal Y.

PRÜFMODUS

• (a) Nachdem die gewünschten Daten in den jeweiligen Abtastregistern eingestellt sind, wird ein "L"-Signal an das Prüfmodusauswahlterminal 1 angelegt, um den Prüfmodus auszuwählen.
• (b) Mit dieser Modusauswahl werden die Ausgangsdaten der Abtastregister durch das Testdateneingangsterminal TD des Datenselektors an die jeweiligen Schaltungsblöcke gegeben.
• (c) Zur gleichen Zeit werden die gewünschten Testdaten an die Dateneingabeterminals 3 bis 5 geliefert.
• (d) Dann wird zu der Zeit, wenn die Operation der Schaltungsblöcke abgeschlossen ist, der Takt an das Abtasttakteingabeterminal 6 geliefert. Damit werden die Ausgangssignale des jeweiligen Schaltungsblocks durch das Dateneingabeterminal 9 in den D-FFs der entsprechenden Abtastregister gehalten.

Das bedeutet, das in Fig. 2 und 3, wenn das "L"-Signal an das Modusauswahlterminal MS geliefert ist, die Daten vom Dateneingabeterminal D des Abtastregisters durch das UND-Gatter 52 und das ODER-Gatter 54 an das D-FF 55 gesandt und darin gehalten werden synchron zum Taktsignal, das an das Takteingabeterminal T geliefert wird. Da das "L"-Signal auch an das Modusauswahlterminal MS des Datenselektors geliefert wird, erscheint zu dieser Zeit die Daten vom Testdateneingabeterminal TD durch das UND-Gatter 61 und das ODER-Gatter 63 am Ausgabeterminal Y.

Die Prüfung der jeweiligen Schaltungsblöcke kann in dieser Weise durchgeführt werden. In dieser Schaltvorrichtung selektiert der Datenselektor beim Abtastvorgang Ausgabedaten der jeweiligen Schaltungsblöcke, wobei ein Status des Schaltungsblocks 36, der eine sequentielle Schaltung enthält, selbst dann unverändert bleibt, wenn der Ausgangswert des Abtastregisters sequentiell sich ändert. Deshalb wird die Abtastprüfung auch dann möglich, wenn der durch den Abtastpfad umgebene Schaltungsblock eine asymmetrische sequentielle Schaltung darstellt.

Wenn der Operationsmodus vom Prüfmodus auf den Abtastmodus umgeschaltet wird, werden jedoch die an die sequentielle Schaltung gelieferten Daten verändert vom seriell eingegebenen Signalwert zum Ausgangssignalwert des benachbarten Schaltungsblocks. Daher wird es sehr schwierig, den Eingang so einzustellen, daß sich der Status der in Betracht zu ziehenden asymmetrischen sequentiellen Schaltung nicht ändert, was zu Schwierigkeiten in der Durchführung einer wirksamen Abtastprüfung führt.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltvorrichtung zu schaffen, die nach dem Abtastverfahren leicht geprüft werden kann, zusammen mit Schaltungsblöcken, welche eine asymmetrische sequentielle Schaltung enthalten.

Die integrierte Halbleiterschaltvorrichtung nach der Erfindung enthält an einem Ausgangsterminal eines jeden Abtastregisters eine Verriegelungsschaltung, die eine Selektionsfunktion zur Selektion von Ausgangsdaten des Abtastregisters oder von Ausgangsdaten eines entsprechenden vorangehenden Schaltungsblocks wie auch eine Datenübertragungsfunktion zum Halten und Ausgeben oder zum direkten Ausgeben selektierter Daten aufweist. Die Verriegelungsschaltung liefert während des normalen Funktionsablaufs der Vorrichtung die Ausgangsdaten des vorangehenden Schaltungsblocks, so wie sie sind, an einen anschließenden Schaltungsblock. In einem Abtastmodus hält die Verriegelungsschaltung während eines Testmodusablaufs Testdaten, die vor diesem Abtastvorgang erhalten wurden, und liefert die Daten fortwährend an den anschließenden Schaltungsblock. In einem Testmodus hält die Verriegelungsschaltung während des Testmodusablaufs die Ausgangsdaten des entsprechenden Abtastregisters und gibt die Daten synchron zu einem externen Taktsignal aus.

Gemäß der Erfindung ist während des normalen Funktionsablaufs der integrierten Halbleiterschaltvorrichtung das Ausgangsterminal des einen Schaltungsblocks über die Selektionsfunktion und die Datenübertragungsfunktion der Verriegelungsschaltung an den Eingang des folgenden Schaltungsblocks angeschlossen. Während des Prüflaufs werden die Ausgangsdaten des Abtastregisters durch die Selektionsfunktion der Verriegelungsschaltung selektiert und gehalten und an das Eingangsterminal des entsprechenden Schaltungsblocks übertragen. Im Abtastmodus liefert die Verriegelungsschaltung fortwährend die vorangehenden Testdaten an den entsprechenden Schaltungsblock.

Ausführungsformen der Erfindung sind im folgenden anhand der Zeichnungen näher beschrieben und erläutert. Darin zeigt

Fig. 1 ein Blockschema einer konventionellen integrierten Halbleiterschaltvorrichtung,

Fig. 2 ein konventionelles Abtastregister der Schaltvorrichtung gemäß Fig. 1,

Fig. 3 ein Schaltschema einer Selektionsschaltung der Schaltvorrichtung gemäß Fig. 1,

Fig. 4 ein Blockschema einer integrierten Halbleiterschaltvorrichtung gemäß einer Ausführungsform der Erfindung,

Fig. 5 ein Schaltschema einer Verriegelungsschaltung gemäß Fig. 4,

Fig. 6 eine weitere Ausführungsform der Verriegelungsschaltung gemäß Fig. 4, und

Fig. 7 ein Blockschaltschema einer weiteren Ausführungsform der Erfindung, worin eine Verriegelungsschaltung gemäß Fig. 6 verwendet ist.

Gemäß Fig. 4 sind ein zusammengesetzter Schaltungsblock 35, ein Schaltungsblock 36 mit einer asymmetrischen sequentiellen Schaltung und ein weiterer zusammengesetzter Schaltungsblock 37 in Reihe verbunden mit einer Kombinationsschaltung einer Mehrzahl von Abtastregistern und einer entsprechenden Anzahl von Verriegelungsschaltungen zwischen jeweils benachbarten Schaltungsblöcken 35, 36 und 37. Die Kombinationsschaltung zwischen den Schaltungsblöcken 35 und 36 enthält Abtastregister 8, 9 und 10 und Verriegelungsschaltungen 17, 18 und 19, die in Reihe mit den jeweiligen Abtastregistern 8, 9 und 10 verbunden sind. Die Kombinationsschaltung zwischen den Schaltungsblöcken 36 und 37 enthält Abtastregister 11, 12 und 13 und Verriegelungsschaltungen 20, 21 und 22, die in Reihe mit den jeweiligen Abtastregistern 11, 12 und 13 verbunden sind, und der Schaltungsblock 23 ist mit einer nachfolgenden (nicht gezeigten) Schaltung über die Abtastregister 14, 15 und 16 sowie über die Verriegelungsschaltungen 23, 24 und 25 verbunden. Jede Verriegelungsschaltung hat eine Eingabeselektionsfunktion wie auch eine Datenübertragungsfunktion. Ausgänge der jeweiligen Schaltungsblöcke sind jeweils direkt mit dem Dateneingabeterminal D des entsprechenden Abtastregisters und mit den Dateneingabeterminals D der entsprechenden Verriegelungsschaltungen verbunden. Ausgabeterminals Q der Verriegelungsschaltungen sind jeweils an Eingangsterminals der entsprechenden Schaltungsblöcke angeschlossen. Zur Prüfung von Dateneingabeterminals TD der Verriegelungsschaltungen sind die Ausgangsterminals Q der entsprechenden Abtastregister jeweils verbunden.

Ein Testmodusterminal 1 ist an die Modusauswahlterminals MS der jeweiligen Abtastregister angeschlossen. Ein Eintastterminal 2 ist an ein Eintastterminal SI des Abtastregisters 8 angeschlossen, dessen Ausgangsterminal Q mit einem Eintastterminal SI des Abtastregisters 9 verbunden ist, dessen Ausgangsterminal Q wiederum mit einem Eintastterminal SI des Abtastregisters 10 verbunden ist. Das Ausgangsterminal des Abtastregisters 10 ist an ein Eintastterminal SI des Abtastregisters 11 angeschlossen, usw. Dadurch wird ein Abtastpfad gebildet zwischen dem Eintastterminal 2 und dem Austastterminal 38, das an ein Ausgangsterminal Q des Abtastregisters 16 angeschlossen ist.

Ein Abtasttakteingabeterminal (TS) 6 ist an Takteingabeterminals T der jeweiligen Abtastregister 8 bis 16 angeschlossen, während ein Takteingabeterminal (TL) 7 mit Takteingabeterminals T der jeweiligen Verriegelungsschaltungen 17 bis 25 verbunden ist. Ein Datenauswahlterminal (DS) 39 ist an die Selektionsterminals MS der jeweiligen Verriegelungsschaltungen 17 bis 25 angeschlossen.

Dateneingabeterminals 3 bis 5 sind mit dem zusammengesetzten Schaltungsblock 35 verbunden.

Fig. 5 zeigt ein Beispiel eines Schaltschemas der Verriegelungsschaltung von Fig. 4, in welchem ein Dateneingabeterminal DS an den einen Eingang eines Zwei-Eingangs-UND-Gatters 43 und durch einen Inverter 41 an den einen Eingang eines Zwei-Eingangs-UND-Gatters 42 angeschlossen sind. Ein Testdateneingang RD ist an den anderen Eingang des UND-Gatters 42 und ein Dateneingang D ist an den anderen Eingang des UND-Gatters 43 angeschlossen. Ein Takteingang ist mit dem jeweiligen einen Eingang von Zwei-Eingangs-UND-Gattern 46 und 47 verbunden. Ausgänge der UND-Gatter 42 und 43 sind an Eingänge eines Zwei-Eingangs-NOR-Gatters 44 angeschlossen, dessen Ausgang mit dem anderen Eingang des UND-Gatters 47 und durch einen Inverter 45 mit dem anderen Eingang des UND-Gatters 46 verbunden ist. Ein Ausgang des UND-Gatters 46 ist an einen von zwei Eingängen eines NOR-Gatters 48 und ein Ausgang des UND-Gatters 47 ist an einen von zwei Eingängen eines NOR-Gatters 49 angeschlossen, dessen Ausgang mit dem anderen Eingang des NOR-Gatters 48 verbunden ist. Ein Ausgang des letzteren ist an den anderen Eingang des NOR-Gatters 49 und an ein Ausgangsterminal Q der Verriegelungsschaltung angeschlossen.

Jede der Verriegelungsschaltungen 17 bis 25 dient dazu, Eingabedaten entweder vom Testdateneingang TS oder vom Dateneingabeterminal D in Abhängigkeit von einem Wert des an das Selektionsterminal DS angelegten Signals zu halten und darin gehaltene Daten an das Ausgabeterminal Q zu liefern, wenn ein positiver Takt an den Takteingang T angelegt ist. Wenn ein "L"-Datenwert an den Takteingang T angelegt ist, führt die Verriegelungsschaltung ihre Haltefunktion aus ohne Rücksicht auf die Werte, die an die Eingabeterminals D, TD und DS angelegt sind, wohingegen sie während des Anliegens eines "H"-Signals am Takteingang T die Eingabedaten entweder am Testdateneingang TD oder am Dateneingabeterminal D selektiert in Abhängigkeit vom Wert des Signals am Selektionsterminal DS und die Daten direkt an das Ausgangsterminal Q überträgt (Datenübertragungsfunktion).

Der Funktionsablauf eines jeden Abtastregisters ist der gleiche wie bei einem konventionellen Abtastregister. Nachfolgend wird ein normaler Funktionsablauf der Verriegelungsschaltungen beschrieben. Sowohl das Datenselektionsterminal 39 als auch das Takteingabeterminal 7 werden mit einem "H"-Signal versehen. Auf diese Weise selektieren die jeweiligen Verriegelungsschaltungen die Daten am Dateneingabeterminal D und übertragen sie an deren Ausgangsterminals Q. Daher werden die benachbarten Schaltungsblöcke über die Verriegelungsschaltungen miteinander verbunden, unabhängig vom Funktionsablauf der zugehörigen Abtastregister.

Die Prüfungen der jeweiligen Schaltungsblöcke werden durch wechselweise Ausführung der Abtastmodusabläufe und der Prüfmodusabläufe durchgeführt, welche wie folgt stattfinden:

ABTASTMODUS-OPERATION

• (a) Ein "L"-Signal wird an das Datenauswahlterminal 39 angelegt, so daß die Verriegelungsschaltungen die Daten an den Testdateneingangsterminals TD selektieren.
• (b) Das Takteingabeterminal 7 ist auf "L" fixiert, um die jeweiligen Verriegelungsschaltungen auf Haltestatus zu stellen und das Anlegen eines vorher angelegten Testdatenwertes an die Schaltungsblöcke fortzusetzen.
• (c) Durch Anlegen eines "H"-Signals an das Testmodusauswahlterminal 1 werden die Eingabedaten des Abtastregisters am Eintastterminal SI eingestellt.
• (d) Die Testdaten am Eintastterminal 2 werden in die Abtastregister sequentiell eingetastet synchron zum Taktsignal, das am Abtasttakteingang 6 anliegt.
• (e) Gleichzeitig hiermit werden die Ausgangsdaten, die in den jeweiligen Schaltungsblöcken während eines vorangehenden Prüfmodusablaufs gespeichert wurden, vom Austastterminal 38 sequentiell ausgetastet.

PRÜFMODUS-OPERATION

• (a) Ein positiver Takt wird an den Takteingang 7 angelegt, nachdem die jeweiligen Abtastregister mit den gewünschten Daten eingestellt wurden.
• (b) Mit dem positiven Takt werden die Testdaten in den Abtastregistern entsprechend dem jeweiligen Verriegelungsschaltungen darin gehalten und neue Testdaten werden in die Schaltungsblöcke geliefert.
• (c) Gleichzeitig hiermit werden die Testdaten an die Dateneingänge 3 bis 5 geliefert.
• (d) Dann wird ein "L"-Signal an das Testmodusauswahlterminal 1 angelegt und die Eingänge der Abtastregister werden in den Seiten des Dateneingabeterminals D eingestellt.
• (e) Zu einer Zeit, wenn die Operation der jeweiligen Schaltungsblöcke beendet ist, wird ein Takt vom Abtasttakteingang 6 an die Abtastregister angelegt, um die Ausgangsdaten von den jeweiligen Schaltungsblöcken an die Abtastregister anzulegen und sie darin zu halten.

Die Prüfungen der jeweiligen Schaltungsblöcke wird in dieser Weise durchgeführt. Da die Verriegelungsschaltungen 17 bis 25 die vorangehenden Prüfraster halten und darin fortfahren, sie während der Abtastoperation an die Eingabeterminals der jeweiligen Schaltungsblöcke zu liefern, bleiben erfindungsgemäß auch die Zustände der jeweiligen Schaltungsblöcke unverändert, selbst wenn sich die Inhalte der Abtastregister während der Abtastoperation ändern, wodurch die Abtastprüfung ebenfalls möglich ist.

Fig. 6 zeigt eine weitere Ausführungsform einer in der Schaltvorrichtung gemäß Fig. 4 verwendbaren Verriegelungsschaltung, welche mit Übertragungsgattern gebildet ist. In Fig. 6 ist die Verriegelungsschaltung zusammengesetzt aus einem Paar von parallel miteinander verbundenen n-Typ-MOS-Transistoren 47 und 48 mit D-Polen (Drains), die miteinander verbunden sind, um Übertragungsgatter zu bilden. Ein Paar von entgegengesetzt verbundenen, parallelen Invertern 43 und 44 sind zwischen der Verbindung der D-Pole (Drains) und einem weiteren Inverter 45 angeschlossen, dessen Ausgang mit dem Ausgangsterminal Q verbunden ist. Ein S-Pol (Source) des MOS-Transistors 47 ist an einen Testdateneingang TD angeschlossen, während ein S-Pol (Source) des MOS-Transistors 48 am Dateneingang D liegt. G-Pole (Gates) der MOS-Transistoren 47 und 48 sind jeweils an einen ersten Takteingang T 1 und an einen zweiten Takteingang T 2 angeschlossen.

In dieser Ausführung der Verriegelungsschaltung ist eine Lasttreiber-Durchführung des Inverters 44 relativ klein und deshalb werden, wenn entweder das Gate 47 oder 48 geöffnet ist, die Daten entsprechend den jeweiligen Verriegelungsschaltungen in diese eingegeben und darin gehalten.

Eine Selektion der Eingangsdaten während des Schiebevorganges wird erreicht durch Anlegen von Ein-Signalen an die Eingänge T 1 oder T 2, so daß der Takt an den Takteingängen T 1 oder T 2 als Synchronisierungstakt wie auch als Datenselektionssignal für die Verriegelungen dient.

Fig. 7 zeigt die Prüfschaltung, in welcher die Verriegelungen, wie sie jeweils in Fig. 6 gezeigt sind, verwendet werden, und welche die gleiche ist wie die von Fig. 4 mit Ausnahme dessen, daß zusätzlich zu den Verriegelungsschaltungen ein erster Takteingang (TL 1) 40 und ein zweiter Takteingang (TL 2) 41 vorgesehen sind anstelle des Datenselektionsterminals DS bzw. des Verriegelungstakteingangs TL von Fig. 4 und daß jede Verriegelungsschaltung die ersten und zweiten Gates T 1 und T 2 enthält anstelle des Selektionsterminals DS und des Takteingangs TL. Die Funktionsweise der Schaltvorrichtung gemäß Fig. 7 ist im wesentlichen die gleiche wie jene der Schaltvorrichtung gemäß Fig. 4, mit Ausnahme dessen, daß die Signale an den Takteingängen 40 und 41 auch als Selektionssignale für die Eingabedaten zu den Verriegelungsschaltungen dienen.

Wie oben ausgeführt, ist erfindungsgemäß eine Verriegelungsschaltung mit einer Eingabeselektionsfunktion wie auch mit einer Datenübertragungsfunktion zwischen einem an einen Schaltungsblock angeschlossenen Abtastregister und einem anschließenden Schaltungsblock angeordnet. Deshalb ist es möglich, eine Signalübertragung zwischen benachbarten Schaltungsblöcken während eines normalen Funktionsablaufes der integrierten Halbleiterschaltvorrichtung ohne Rücksicht auf das Abtastregister durchzuführen. Da es möglich ist, Testdaten, die an die Schaltungsblöcke in einer vorangehenden Prüfperiode geliefert worden sind, an die gleichen Schaltungsblöcke fortwährend zu liefern, kann außerdem eine Abtastprüfung für eine asymmetrische sequentielle Schaltung in einfacher Weise ausgeführt werden. Somit kann in einer umfangreichen integrierten Schaltvorrichtung mit asymmetrischen sequentiellen Schaltungen, die Ausführung des Prüfteils mit einem minimalen Kostenaufwand vereinfacht werden.

Claims (3)

1. Integrierte Halbleiterschaltvorrichtung, die mit einer Prüffunktion ausgestattet ist, mit einer Vielzahl von logischen Schaltblöcken, von denen mindestens einer eine sequentielle Schaltung enthält, wobei Daten durch die Schaltblöcke übertragen werden und dabei eine Abtastprüfung der jeweiligen Schaltblöcke möglich ist, gekennzeichnet durch

• a) eine Vielzahl von Abtastregistern, die zwischen je einem Paar von benachbarten Schaltungsblöcken angeordnet sind, zum Halten von Ausgangsdaten von einem entsprechenden Ausgang eines vorangehenden Schaltungsblocks dieser paarweise angeordneten Schaltungsblöcke synchron mit einem externen Takt während des Prüfvorganges, wobei die Anzahl der Abtastregister der Zahl der Datenbits entspricht, die durch die Schaltungsblöcke übertragen werden sollen, und wobei die zwischen jeweiligen Paaren von benachbarten Schaltungsblöcken angeordneten Abtastregister zur Bildung eines Schieberegisters in Serie verbunden sind,
• b) eine Vielzahl von Verriegelungsschaltungen, deren Anzahl der Anzahl der Abtastregister entspricht, wobei jede Verriegelungsschaltung einen ersten Dateneingang besitzt, der an das entsprechende Ausgangsdatum des vorangehenden Schaltungsblocks angeschlossen ist, und einen zweiten Dateneingang aufweist, der an den Datenausgang eines jeweils Abtastregisters angeschlossen ist, und wobei jede Verriegelungsschaltung geeignet ist, die Ausgangsdaten des vorangehenden Schaltungsblocks direkt an den nachfolgenden Schaltungsblock während eines normalen Funktionsablaufs der integrierten Halbleiterschaltvorrichtung zu übertragen, Daten des entsprechenden Abtastregisters bis zum Beginn des Abtastvorgangs zu halten und sie im Abtastmodus eines Prüfvorgangs kontinuierlich an den nachfolgenden Schaltungsblock zu liefern und die Ausgangsdaten des entsprechenden Abtastregisters zu halten und sie im Prüfmodus des Prüfvorgangs synchron mit einem externen Takt auszugeben,
• c) Prüfdaten-Einstellmittel zum Einstellen von seriellen Prüfdaten im jeweiligen Abtastregister von außerhalb der Schaltvorrichtung,
• d) Prüfergebnis-Bereitstellungsmittel zum Liefern der Daten der jeweiligen Abtastregister als serielle Daten aus der Schaltvorrichtung, und
• e) Auswahlmittel zum Schalten eines Betriebsablaufs der integrierten Halbleiterschaltung zwischen dem normalen Betriebsablauf und dem Prüflauf wie auch zwischen dem Abtastmodus und dem Prüfmodus des Prüfvorgangs.

2. Integrierte Halbleiterschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Verriegelungsschaltung folgende Elemente aufweist: Ein erstes UND-Gatter, das mit einem Eingang an den Ausgang des entsprechenden Abtastregisters angeschlossen ist, ein zweites UND-Gatter, das mit einem Eingang an einen entsprechenden Ausgang des vorangehenden sbs angeschlossen ist, ein erstes NOR-Gatter, das mit seinen Eingängen an Ausgänge der ersten und zweiten UND-Gatter angeschlossen ist, ein drittes UND-Gatter, das mit einem Eingang durch einen Inverter an einen Ausgang des ersten NOR-Gatters angeschlossen ist, ein viertes UND-Gatter, das mit dem einem Eingang an den Ausgang des ersten NOR-Gatters und mit dem anderen Eingang an einen externen Takt angeschlossen ist, ein zweites NOR-Gatter, das mit dem einen Eingang an einen Ausgang des dritten UND-Gatters angeschlossen ist, und ein drittes NOR-Gatter, das mit dem einem Eingang an einen Ausgang des vierten UND-Gatters und mit dem anderen Eingang an einen Ausgang des zweiten NOR-Gatters angeschlossen ist, wobei der andere Eingang des zweiten NOR-Gatters an einen Ausgang des dritten NOR-Gatters angeschlossen ist, und der Ausgang des zweiten NOR-Gatters zur Bildung des Ausgangs der Verriegelungsschaltung geeignet ist.

3. Integrierte Halbleiterschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verriegelungsschaltung ein Paar von parallel verbundenen MOS-Transistoren und eine Inverterschaltung umfaßt, die in Serie mit den parallelen MOS-Transistoren verbunden ist, wobei die Inverterschaltung aus einem Paar von entgegengesetzt verbundenen, parallelen Invertern und einem weiteren Inverter besteht, der in Serie mit den parallelen Invertern verbunden ist und einen Ausgang aufweist, der als Ausgang der Verriegelungsschaltung dient, und wobei S-Pole (Sources) der parallelen NOR-Transistoren jeweils an die ersten bzw. zweiten Dateneingänge und G-Pole (Gates) dieser Transistoren jeweils an externe Takte angeschlossen sind, von denen jeder als Synchronisierungstakt wie auch als Datenselektionssignal dient.