DE3725821C2 - - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsvorrichtung, die mit einer Prüffunktion ausgestattet ist und folgende Baugruppen umfaßt:

• - eine Vielzahl von logischen Schaltungsblöcken, von denen mindestens einer eine asynchrone sequentielle Schaltung enthält, wobei Daten durch die Schaltungsblöcke übertragen werden und dabei eine Abtastprüfung der jeweiligen Schaltungsblöcke möglich ist,
• - eine Vielzahl von Abtastregistern, die zwischen je einem Paar von benachbarten Schaltungsblöcken angeordnet sind, zum Halten von Ausgangsdaten von einem entsprechenden Ausgang eines vorangehenden Schaltungsblocks dieser paarweise angeordneten Schaltungsblöcke synchron mit einem externen Takt während des Prüfvorganges, wobei die Anzahl der Abtastregister der Zahl der Datenbits entspricht, die durch die Schaltungsblöcke übertragen werden sollen, und wobei die zwischen jeweiligen Paaren von benachbarten Schaltungsblöcken angeordneten Abtastregister zur Bildung eines Schieberegisters in Serie verbunden sind,
• - Prüfdaten-Einstellmittel zum Einstellen von seriellen Prüfdaten im jeweiligen Abtastregister von außerhalb der Schaltungsvorrichtung,
• - Prüfergebnis-Bereitstellungsmittel zum Liefern der Daten der jeweiligen Abtastregister als serielle Daten aus der Schaltungsvorrichtung und
• - Auswahlmittel zum Schalten eines Betriebsablaufs der integrierten Haltbleiterschaltung zwischen dem normalen Betriebsablauf und dem Prüflauf wie auch zwischen dem Abtastmodus und dem Prüfmodus des Prüfvorgangs.

Mit der in letzter Zeit erfolgten Entwicklung von verfeinerten Fertigungstechniken, die bei der Herstellung von integrierten Schaltungen anwendbar sind, wurde die Qualität von integrierten Schaltungsvorrichtungen mehr und mehr verbessert. Mit einer derart verbesserten Qualität von integrierten Halbleiterschaltungsvorrichtungen, z. B. der erhöhten Anzahl von enthaltenen Gattern, wird deren Prüfung notwendigerweise sehr schwierig. Die Einfachheit einer solchen Prüfung kann abhängen von der Einfachheit der Erkennung von jeweiligen Anschlußfehlern (Erkennbarkeit) und von der Einfachheit der Einstellung des jeweiligen Anschlusses auf gewünschte theoretische Werte (Steuerbarkeit). Es ist bekannt, daß die Erkennbarkeit und die Steuerbarkeit von Anschlüssen, die hinter mehreren Schaltungselementen einer groß angelegten integrierten Schaltungsvorrichtung liegen, im allgemeinen gering sind.

Das Abtastverfahren wurde als ein Testverfahren für integrierte Halbleiterschaltungsvorrichtungen benutzt, welches die folgenden Schritte umfaßt: Einfügung von Registerschaltungen mit Schieberegisterfunktion als Ganzes an geeigneten Punkten eines logischen Schaltungsnetzwerkes, Verbinden dieser Register miteinander mittels eines einzigen Schieberegisterpfades, serielles und externes Eingeben von Testmustern zur Einstellung gewünschter Daten in diesen Registern, wenn die logische Schaltung getestet wird, Anlegen eines gewünschten logischen Signals an einen logischen Schaltungsblock des logischen Schaltungsnetzwerkes, das mit Datenausgabeanschlüssen der Register verbunden ist, zum Aktivieren des Netzwerkes, Ableiten eines Ausgangs eines logischen Schaltungsblocks durch parallele Eingabeanschlüsse der darin parallelen Register, Anordnen derselben seriell und extern an einem Chip und Überwachen derselben. Mit diesem Verfahren werden die Erkennbarkeit. und Steuerbarkeit der Anschlüsse hinter verschiedenen Elementen einer groß angelegten integrierten Schaltungsvorrichtung verbessert.

Eine grundlegende Idee einer Abtastprüfung für eine pegelabhängige synchrone Schaltung ist in der japanischen Offenlegungsschrift 56-74 668 offenbart.

Da integrierte Halbleiterschaltungsvorrichtungen, auf die sich die vorliegende Erfindung bezieht, eine asynchrone sequentielle Schaltung enthalten, wird auf den Inhalt der japanischen Offenlegungsschrift 56-74 668 Bezug genommen als ein Beispiel eines konventionellen Prüfverfahrens. Fig. 1, welche der Fig. 2 der japanischen Offenlegungsschrift 56-74 668 entspricht, zeigt eine Prüfschaltung mit zusammengesetzten Schaltungsblöcken 35 und 37, einem asynchronen sequentiellen Schaltungsblock 36, der eine sequentielle Schaltung enthält, Abtastregistern 8 bis 16, die jeweils nahe einem der Schaltungsblöcke angeordnet sind, und Datenselektoren 26 bis 34, die jeweils derart wirken, daß entweder ein Ausgang eines entsprechenden Schaltungsblocks oder ein Ausgang eines entsprechenden Abtastregisters ausgewählt wird. Dateneingabeanschlüsse der Abtastregister und Datenausgabeanschlüsse D der Datenselektoren werden direkt mit Ausgangssignalen der jeweiligen Schaltungsblöcke versorgt, und Testdateneingangsanschlüsse TD der Datenselektoren sind mit Ausgabeanschlüssen Q der entsprechenden Abtastregister verbunden.

Ein Testmodusauswahlanschluß 1 ist mit Modusselektionsanschlüssen MS der Abtastregister und Datenselektoren verbunden. Ein Eintastanschluß 2 ist mit Eintastanschlüssen SI des Abtastregisters 8 verbunden, dessen Ausgangsanschluß Q mit einem Eintastanschluß SI des Abtastregisters 9 verbunden ist. Ein Bezugszeichen 38 bezeichnet einen Austastanschluß.

Auf diese Weise ist der Ausgangsanschluß Q eines jeden Abtastregisters mit dem Eintastanschluß SI des jeweils folgenden Abtastregister sequentiell verbunden. Als Ergebnis hiervon wird ein Schieberegisterpfad zwischen dem Eintastanschluß 2 und dem Austastanschluß 38 gebildet. In Fig. 1 bezeichnen die Bezugszeichen 3, 4, 5 gewöhnliche Dateneingabeanschlüsse und 6 einen Abtasttakteingabeanschluß, der mit Takteingabeanschlüssen T der Abtastregister verbunden ist.

Fig. 2 zeigt ein Beispiel einer Schaltungsanordnung eines vorgenannten Abtastregisters, das einen Modusselektionsanschluß MS, einen Dateneingabeanschluß D, einen Eintastanschluß SI, einen Takteingabeanschluß T, ein Invertergatter 51, Zwei-Eingangs-UND-Gatter 52 und 53, ein Zwei-Eingangs-ODER-Gatter 54 und ein D-Typ-Flip-Flop (D-FF) vom Flanken-Trigger-Typ umfaßt, wobei Q einen Datenausgabeanschluß darstellt.

Fig. 3 zeigt ein Beispiel für die Datenselektorschaltung von Fig. 1, das einen Modusselektionsanschluß MS, einen Testdateneingabeanschluß TD, einen Dateneingabeanschluß D, ein Invertergatter 60, Zwei-Eingangs-UND-Gatter 61 und 62 und ein Zwei-Eingangs-ODER-Gatter 63 umfaßt, wobei Y einen Ausgabeanschluß darstellt.

Bei einer normalen Arbeitsweise des logischen Schaltungsnetzwerkes wird ein "H"-Signal an den Testmodusauswahlanschluß 1 (MS) angelegt und der Abtasttaktanschluß 6 (TS oder T) auf "L" gehalten. Dies hat zur Folge, daß die Ausgabeanschlüsse der Schaltungsblöcke durch die Datenselektoren mit den Eingangsanschlüssen der entsprechenden Schaltungsblöcke verbunden sind.

Das bedeutet, daß in Fig. 3, wenn das "H"-Signal an den Modusselektionsanschluß MS angelegt ist, die Datenselektionsschaltung Daten liefert, die an den Dateneingabeanschluß D gegeben werden als Ausgabedaten am Ausgabeanschluß Y durch das UND-Gatter 62 und das ODER-Gatter 63. Da der Ausgang am Ausgabeanschluß Y dieses Schaltungsblocks direkt verbunden ist mit dem Dateneingabeanschluß D des Datenselektors, ist der Datenausgabeanschluß Y direkt verbunden mit dem Eingangsanschluß des nachfolgenden Schaltungsblocks.

Bei der Durchführung eines Prüfvorganges werden die Abtastmodus-Operation und die Prüfmodus-Operation in wiederholter Aufeinanderfolge wie folgt ausgeführt:

ABTASTMODUS

(a) Der Abtastmodus wird durch Anlegen des "H"-Signals an den Testmodusauswahlanschluß 1 ausgewählt, so daß die Eingabedaten vom Eintastanschluß SI im Abtastregister ausgewählt und die Eingabedaten vom Dateneingabeanschluß D im Datenselektor wirksam werden.

(b) Die Testdaten, die für die jeweiligen Abtastregister durch den Abastanschluß 2 eingestellt werden, werden sequentiell eingetastet synchron zum Taktsignal, das an den Abtasttaktanschluß 6 angelegt ist.

(c) Gleichzeitig werden die während eines vorangehenden Tests hereingenommenen Ausgangsdaten der jeweiligen Schaltungsblöcke vom Austastanschluß 38 sequentiell ausgetastet.

Diese Operation wird unter Bezugnahme auf Fig. 2 und 3 näher beschrieben. Wenn das "H"-Signal an den Modusauswahlanschluß MS angelegt wird, werden die Daten vom Eintastanschluß SI durch das UND-Gatter 53 und das ODER-Gatter 54 an das D-FF 55 geliefert und darin festgehalten synchron mit dem Taktsignal, das an den Taktanschluß T geliefert wird. Gleichzeitig werden die darin festgehaltenen Daten vom Ausgabeanschluß Q ausgegeben. Da zu dieser Zeit das "H"-Signal auch an den Modusauswahlanschluß MS des Datenselektors geliefert wird, erscheinen die Daten vom Dateneingabeanschluß D am Ausgabeanschluß Y.

PRÜFMODUS

(a) Nachdem die gewünschten Daten in den jeweiligen Abtastregistern eingestellt sind, wird ein "L"-Signal an den Prüfmodusauswahlanschluß 1 angelegt, um den Prüfmodus auszuwählen.

(b) Mit dieser Modusauswahl werden die Ausgangsdaten der Abtastregister durch den Testdateneingangsanschluß TD des Datenselektors an die jeweiligen Schaltungsblöcke gegeben.

(c) Zur gleichen Zeit werden die gewünschten Testdaten an die Dateneingabeanschlüsse 3 bis 5 geliefert.

(d) Dann wird zu der Zeit, wenn die Operation der Schaltungsblöcke abgeschlossen ist, der Takt an den Abtasttakteingabeanschluß 6 geliefert. Damit werden die Ausgangssignale des jeweiligen Schaltungsblocks durch den Dateneingabeanschluß 9 in den D-FFs der entsprechenden Abtastregister gehalten.

Das bedeutet, daß in Fig. 2 und 3, wenn das "L"-Signal an den Modusauswahlanschluß MS geliefert ist, die Daten vom Dateneingabeanschluß D des Abtastregisters durch das UND-Gatter 52 und das ODER-Gatter 54 an das D-FF 55 gesandt und darin gehalten werden synchron zum Taktsignal, das an den Takteingabeanschluß T geliefert wird. Da das "L"-Signal auch an den Modusauswahlanschluß MS des Datenselektors geliefert wird, erscheinen zu dieser Zeit die Daten vom Testdateneingabeanschluß TD durch das UND-Gatter 61 und das ODER-Gatter 63 am Ausgabeanschluß Y.

Die Prüfung der jeweiligen Schaltungsblöcke kann in dieser Weise durchgeführt werden. In dieser Schaltungsvorrichtung selektiert der Datenselektor beim Abtastvorgang Ausgabedaten der jeweiligen Schaltungsblöcke, wobei ein Status des Schaltungsblocks 36, der eine sequentielle Schaltung enthält, selbst dann unverändert bleibt, wenn der Ausgangswert des Abtastregisters sequentiell sich ändert. Deshalb wird die Abtastprüfung auch dann möglich, wenn der durch den Abtastpfad umgebene Schaltungsblock eine asynchrone sequentielle Schaltung darstellt.

Wenn der Operationsmodus vom Prüfmodus auf den Abtastmodus umgeschaltet wird, werden jedoch die an die sequentielle Schaltung gelieferten Daten verändert vom seriell eingegebenen Signalwert zum Ausgangssignalwert des benachbarten Schaltungsblocks. Daher wird es sehr schwierig, die Eingänge so einzustellen, daß sich der Status der in Betracht zu ziehenden asynchronen sequentiellen Schaltung nicht ändert, was zu Schwierigkeiten in der Durchführung einer wirksamen Abtastprüfung führt.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsvorrichtung der eingangs genannten Art derart zu schaffen, bei der die Prüfung weiter verbessert ist.

Erfindungsgemäß wird diese Aufgabe mit den Mitteln des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Weiterbildungen der Erfindung ergeben sich aus den dem Patentanspruch 1 nachgeordneten Patentansprüchen.

Insbesondere enthält die integrierte Halbleiterschaltungsvorrichtung nach der Erfindung an einem Ausgangsanschluß eines jeden Abtastregisters eine Verriegelungsschaltung, die eine Selektionsfunktion zur Selektion von Ausgangsdaten des Abtastregisters oder von Ausgangsdaten eines entsprechenden vorangehenden Schaltungsblocks wie auch eine Datenübertragungsfunktion zum Halten und Ausgeben oder zum direkten Ausgeben selektierter Daten aufweist. Die Verriegelungsschaltung liefert während des normalen Funktionsablaufs der Vorrichtung die Ausgangsdaten des vorangehenden Schaltungsblocks, so wie sie sind, an einen anschließenden Schaltungsblock. In einem Abtastmodus hält die Verriegelungsschaltung während eines Testmodusablaufs Testdaten, die vor diesem Abtastvorgang erhalten wurden, und liefert die Daten fortwährend an den anschließenden Schaltungsblock. In einem Testmodus hält die Verriegelungsschaltung während des Testmodusablaufs die Ausgangsdaten des entsprechenden Abtastregister und gibt die Daten synchron zu einem externen Taktsignal aus.

Bei der erfindungsgemäßen Vorrichtung ist während des normalen Funktionsablaufs der integrierten Halbleiterschaltungsvorrichtung der Ausgangsanschluß des einen Schaltungsblocks über die Selektionsfunktion und die Datenübertragungsfunktion der Verriegelungsschaltung an den Eingang des folgenden Schaltungsblocks angeschlossen. Während des Prüflaufs werden die Ausgangsdaten des Abtastregisters durch die Selektionsfunktion der Verriegelungsschaltung selektiert und gehalten und an den Eingangsanschluß des entsprechenden Schaltungsblocks übertragen. Im Abtastmodus liefert die Verriegelungsschaltung fortwährend die vorangehenden Testdaten an den entsprechenden Schaltungsblock.

Wie oben ausgeführt, ist eine Verriegelungsschaltung mit einer Eingabeselektionsfunkion wie auch mit einer Datenübertragungsfunktion zwischen einem an einen Schaltungsblock angeschlossenen Abtastregister und einem anschließenden Schaltungsblock angeordnet. Deshalb ist es bei der erfindungsgemäßen Vorrichtung vorteilhafterweise möglich, eine Signalübertragung zwischen benachbarten Schaltungsblöcken während eines normalen Funktionsablaufes der integrierten Halbleiterschaltungsvorrichtung ohne Rücksicht auf das Abtastregister durchzuführen. Da es möglich ist, Testdaten, die an die Schaltungsblöcke in einer vorangehenden Prüfperiode geliefert worden sind, an die gleichen Schaltungsblöcke fortwährend zu liefern, kann außerdem eine Abtastprüfung für eine asynchrone sequentielle Schaltung in einfacher Weise ausgeführt werden. Somit kann in einer umfangreichen integrierten Schaltungsvorrichtung mit asynchronen sequentiellen Schaltungen die Ausführung des Prüfteils mit einem minimalen Kostenaufwand vereinfacht werden.

Ausführungsformen der Erfindung sind im folgenden anhand von Fig. 4 bis 7 der beigefügten Zeichnungen näher beschrieben und erläutert. Darin zeigt

Fig. 1 ein Blockschema einer konventionellen integrierten Halbleiterschaltungsvorrichtung,

Fig. 2 ein konventionelles Abtastregister der Schaltungsvorrichtung gemäß Fig. 1,

Fig. 3 ein Schaltschema einer Selektionsschaltung der Schaltungsvorrichtung gemäß Fig. 1,

Fig. 4 ein Blockschema einer integrierten Halbleiterschaltungsvorrichtung gemäß einer Ausführungsform der Erfindung,

Fig. 5 ein Schaltschema einer Verriegelungsschaltung gemäß Fig. 4,

Fig. 6 eine weitere Ausführungsform der Verriegelungsschaltung gemäß Fig. 4 und,

Fig. 7 ein Blockschaltschema einer weiteren Ausführungsform der Erfindung, worin eine Verriegelungsschaltung gemäß Fig. 6 verwendet ist.

Gemäß Fig. 4 sind ein zusammengesetzter Schaltungsblock 35, ein Schaltungsblock 36 mit einer asynchronen sequentiellen Schaltung und ein weiterer zusammengesetzter Schaltungsblock 37 in Reihe verbunden mit einer Kombinationsschaltung einer Mehrzahl von Abtastregistern und einer entsprechenden Anzahl von Verriegelungsschaltungen zwischen jeweils benachbarten Schaltungsblöcken 35, 36 und 37. Die Kombinationsschaltung zwischen den Schaltungsblöcken 35 und 36 enthält Abtastregister 8, 9 und 10 und Verriegelungsschaltungen 17, 18 und 19, die in Reihe mit den jeweiligen Abtastregistern 8, 9 und 10 verbunden sind. Die Kombinationsschaltung zwischen den Schaltungsblöcken 36 und 37 enthält Abtastregister 11, 12 und 13 und Verriegelungsschaltungen 20, 21 und 22, die in Reihe mit den jeweiligen Abtastregistern 11, 12 und 13 verbunden sind, und der Schaltungsblock 37 ist mit einer nachfolgenden (nicht gezeigten) Schaltung über die Abtastregister 14, 15 und 16 sowie über die Verriegelungsschaltungen 23, 24 und 25 verbunden. Jede Verriegelungsschaltung hat eine Eingabeselektionsfunktion wie auch eine Datenübertragungsfunktion. Ausgänge der jeweiligen Schaltungsblöcke sind jeweils direkt mit dem Dateneingabeanschluß D des entsprechenden Abtastregisters und mit den Dateneingabeanschlüssen D der entspechenden Verriegelungsschaltungen verbunden. Ausgabeanschlüsse Q der Verriegelungsschaltungen sind jeweils an Eingangsanschlüsse der entsprechenden Schaltungsblöcke angeschlossen. Zur Prüfung von Dateneingabeanschlüssen TD der Verriegelungsschaltungen sind die Ausgangsanschlüsse Q der entsprechenden Abtastregister jeweils verbunden.

Ein Testmodusanschluß 1 ist an die Modusauswahlanschlüsse MS der jeweiligen Abtastregister angeschlossen. Ein Eintastanschluß 2 ist an einen Eintastanschluß SI des Abtastregisters 8 angeschlossen, dessen Ausgangsanschluß Q mit einem Eintastanschluß SI des Abtastregisters 9 verbunden ist, dessen Ausgangsanschluß Q wiederum mit einem Eintastanschluß SI des Abtastregisters 10 verbunden ist. Der Ausgangsanschluß des Abtastregisters 10 ist an einen Eintastanschluß SI des Abtastregisters 11 angeschlossen, usw. Dadurch wird ein Abtastpfad gebildet zwischen dem Eintastanschluß 2 und dem Austastanschluß 38, das an einen Ausgangsanschluß Q des Abtastregisters 16 angeschlossen ist.

Ein Abtasttakteingabeanschluß (TS) 6 ist an Takteingabeanschlüsse T der jeweiligen Abtastregister 8 bis 16 angeschlossen, während ein Takteingabeanschluß (TL) 7 mit Takteingabeanschlüssen T der jeweiligen Verriegelungsschaltungen 17 bis 25 verbunden ist. Ein Datenauswahlanschluß (DS) 39 ist an die Selektionsanschlüsse DS der jeweiligen Verriegelungsschaltungen 17 bis 25 angeschlossen.

Dateneingabeanschlüsse 3 bis 5 sind mit dem zusammengesetzten Schaltungsblock 35 verbunden.

Fig. 5 zeigt ein Beispiel eines Schaltschemas der Verriegelungsschaltung von Fig. 4, in welchem ein Dateneingabeanschluß DS an den einen Eingang eines Zwei-Eingangs-UND-Gatters 43 und durch einen Inverter 41 an den einen Eingang eines Zwei-Eingangs-UND-Gatters 42 angeschlossen sind. Ein Testdateneingang TD ist an den anderen Eingang des UND-Gatters 42 und ein Dateneingang D ist an den anderen Eingang des UND-Gatters 43 angeschlossen. Ein Takteingang ist mit dem jeweiligen einen Eingang von Zwei-Eingangs-UND-Gattern 46 und 47 verbunden. Ausgänge der UND-Gatter 42 und 43 sind an Eingänge eines Zwei-Eingangs-NOR-Gatters 44 angeschlossen, dessen Ausgang mit dem anderen Eingang des UND-Gatters 47 und durch einen Inverter 45 mit dem anderen Eingang des UND-Gatters 46 verbunden ist. Ein Ausgang des UND-Gatters 46 ist an einen von zwei Eingängen eines NOR-Gatters 48 und ein Ausgang des UND-Gatters 47 ist an einen von zwei Eingängen eines NOR-Gatters 49 angeschlossen, dessen Ausgang mit dem anderen Eingang des NOR-Gatters 48 verbunden ist. Ein Ausgang des letzteren ist an den anderen Eingang des NOR-Gatters 49 und an einen Ausgangsanschluß Q der Verriegelungsschaltung angeschlossen.

Jede der Verriegelungsschaltungen 17 bis 25 dient dazu, Eingabedaten entweder vom Testdateneingang TD oder vom Dateneingabeanschluß D in Abhängigkeit von einem Wert des an den Selektionsanschluß DS angegelegten Signals zu halten und darin gehaltene Daten an den Ausgabeanschluß Q zu liefern, wenn ein positiver Takt an den Takteingang T angelegt ist. Wenn ein "L"-Signal an den Takteingang T angelegt ist, führt die Verriegelungsschaltung ihre Haltefunktion aus ohne Rücksicht auf die Werte, die an die Eingabeanschlüsse D, TD und DS angelegt sind, wohingegen sie während des Anliegens eines "H"-Signals am Takteingang T die Eingabedaten entweder am Testdateneingang TD oder am Dateneingabeanschluß D selektiert in Abhängigkeit vom Wert des Signals am Selektionsanschluß DS und die Daten direkt an den Ausgangsanschluß Q überträgt. (Datenübertragungsfunktion).

Der Funktionsablauf eines jeden Abtastregisters ist der gleiche wie bei einem konventionellen Abtastregister. Nachfolgend wird ein normaler Funktionsablauf der Verriegelungsschaltungen beschrieben. Sowohl der Datenselektionsanschluß 39 als auch der Takteingabeanschluß 7 werden mit einem "H"-Signal versehen. Auf diese Weise selektieren die jeweiligen Verriegelungsschaltungen die Daten am Dateneingabeanschluß D und übertragen sie an deren Ausgangsanschlüsse Q. Daher werden die benachbarten Schaltungsblöcke über die Verriegelungsschaltungen miteinander verbunden, unabhängig vom Funktionsablauf der zugehörigen Abtastregister.

Die Prüfungen der jeweiligen Schaltungsblöcke werden durch wechselweise Ausführung der Abtastmodusabläufe und der Prüfmodusabläufe durchgeführt, welche wie folgt stattfinden:

ABTASTMODUS-OPERATION

(a) Ein "L"-Signal wird an den Datenauswahlanschluß 39 angelegt, so daß die Verriegelungsschaltungen die Daten an die Testdateneingangsanschlüsse TD selektieren.

(b) Der Takteingabeanschluß 7 ist auf "L" fixiert, um die jeweiligen Verriegelungsschaltungen auf Haltestatus zu stellen und das Anlegen eines vorher angelegten Testdatenwertes an die Schaltungsblöcke fortzusetzen.

(c) Durch Anlegen eines "H"-Signals an den Testmodusauswahlanschluß 1 werden die Eingabedaten des Abtastregisters am Eintastanschluß SI eingestellt.

(d) Die Testdaten am Eintastanschluß 2 werden in die Abtastregister sequentiell eingetastet synchron zum Taktsignal, das am Abtasttakteingang 6 anliegt.

(e) Gleichzeitig hiermit werden die Ausgangsdaten, die in den jeweiligen Schaltungsblöcken während eines vorangehenden Prüfmodusablaufs gespeichert wurden, vom Austastanschluß 38 sequentiell ausgetastet.

PRÜFMODUS-OPERATION

(a) Ein positiver Takt wird an den Takteingang 7 angelegt, nachdem die jeweiligen Abtastregister mit den gewünschten Daten eingestellt wurden.

(b) Mit dem positiven Takt werden die Testdaten in den Abtastregistern entsprechend den jeweiligen Verriegelungsschaltungen darin gehalten, und neue Testdaten werden an die Schaltungsblöcke geliefert.

(c) Gleichzeitig hiermit werden die Testdaten an die Dateneingänge 3 bis 5 geliefert.

Dann wird ein "L"-Signal an den Testmodusauswahlanschluß 1 angelegt, und die Eingänge der Abtastregister werden an den Dateneingabeanschlüssen eingestellt.

(e) zu einer Zeit, wenn die Operation der jeweiligen Schaltungsblöcke beendet ist, wird ein Takt vom Abtasttakteingang 6 an die Abtastregister angelegt, um die Ausgangsdaten von den jeweiligen Schaltungsblöcken an die Abtastregister anzulegen und sie darin zu halten.

Die Prüfungen der jeweiligen Schaltungsblöcke wird in dieser Weise durchgeführt. Da die Verriegelungsschaltungen 17 bis 25 die vorangehenden Prüfmuster halten und darin fortfahren, sie während der Abtastoperation an die Eingabeanschlüsse der jeweiligen Schaltungsblöcke zu liefern, bleiben erfindungsgemäß auch die Zustände der jeweiligen Schaltungsblöcke unverändert, selbst wenn sich die Inhalte der Abtastregister während der Abtastoperation ändern, wodurch die Abtastprüfung ebenfalls möglich ist.

Fig. 6 zeigt eine weitere Ausführungsform einer in der Schaltungsvorrichtung gemäß Fig. 4 verwendbaren Verriegelungsschaltung, welche mit Übertragungsgattern gebildet ist. In Fig. 6 ist die Verriegelungsschaltung zusammengesetzt aus einem Paar von parallel miteinander verbundenen n-Typ-MOS-Transistoren 47′ und 48′ mit Drains, die miteinander verbunden sind, um Übertragungsgatter zu bilden. Ein Paar von entgegengesetzt verbundenen, parallelen Invertern 43′ und 44′ sind zwischen der Verbindung der Drains und einem weiteren Inverter 45′ angeschlossen, dessen Ausgang mit dem Ausgangsanschluß Q verbunden ist. Die Source des MOS-Transistors 47′ ist an einen Testdateneingang TD angeschlossen, während die Source des MOS-Transistors 48′ am Dateneingang D liegt. Gates der MOS-Transistoren 47′ und 48′ sind jeweils an einen ersten Takteingang T 1 und an einen zweiten Takteingang T 2 angeschlossen.

In dieser Ausführung der Verriegelungsschaltung ist die Ausführung des Lasttreibers des Inverters 44′ relativ klein und deshalb werden, wenn entweder das Gate 47′ oder 48′ geöffnet ist, die Daten entsprechend den jeweiligen Verriegelungsschaltungen in diese eingegeben und darin gehalten.

Eine Selektion der Eingangsdaten während des Schiebevorganges wird erreicht durch Anlegen von Ein-Signalen an die Eingänge T 1 oder T 2, so daß der Takt an den Takteingängen T 1 oder T 2 als Synchronisierungstakt wie auch als Datenselektionssignal für die Verriegelungen dient.

Fig. 7 zeigt die Prüfschaltung, in welcher die Verriegelungen, wie sie jeweils in Fig. 6 gezeigt sind, verwendet werden, und welche die gleiche ist wie die von Fig. 4 mit Ausnahme dessen, daß zusätzlich zu den Verriegelungsschaltungen ein erster Takteingang (TL 1) 40 und ein zweiter Takteingang (TL 2) 41 vorgesehen sind anstelle des Datenselektionsanschlusses DS bzw. des Verriegelungstakteingangs TL von Fig. 4 und daß jede Verriegelungsschaltung die ersten und zweiten Gates T 1 und T 2 enthält anstelle des Selektionsanschlusses DS und des Takteingangs TL. Die Funktionsweise der Schaltungsvorrichtung gemäß Fig. 7 ist im wesentlichen die gleiche wie jene der Schaltungsvorrichtung gemäß Fig. 4, mit Ausnahme dessen, daß die Signale an den Takteingängen 40 und 41 auch als Selektionssignale für die Eingabedaten zu den Verriegelungsschaltungen dienen.

Claims (4)

1. Integrierte Halbleiterschaltungsvorrichtung, die mit einer Prüffunktion ausgestattet ist, mit

• (a) einer Vielzahl von logischen Schaltungsblöcken (35 bis 37), von denen mindestens einer (36) eine asynchrone sequentielle Schaltung enthält, wobei Daten durch die Schaltungsblöcke übertragen werden und dabei eine Abtastprüfung der jeweiligen Schaltungsblöcke möglich ist,
• (b) einer Vielzahl von Abtastregistern (8 bis 16), die zwischen je einem Paar von benachbarten Schaltungsblöcken angeordnet sind, zum Halten von Ausgangsdaten von einem entsprechenden Ausgang eines vorangehenden Schaltungsblocks dieser paarweise angeordneten Schaltungsblöcke synchron mit einem externen Takt während des Prüfvorganges, wobei die Anzahl der Abtastregister (8 bis 16) der Zahl der Datenbits entspricht, die durch die Schaltungsblöcke übertragen werden sollen, und wobei die zwischen jeweiligen Paaren von benachbarten Schaltungsblöcken angeordneten Abtastregister (8 bis 16) zur Bildung eines Schieberegisters in Serie verbunden sind,
• (c) Prüfdaten-Einstellmitteln (3, 4, 5) zum Einstellen von seriellen Prüfdaten im jeweiligen Abtastregister von außerhalb der Schaltungsvorrichtung,
• (d) Prüfergebnis-Bereitstellungsmitteln (38) zum Liefern der Daten der jeweiligen Abtastregister als serielle Daten aus der Schaltungsvorrichtung, und
• (e) Auswahlmitteln (1) zum Schalten eines Betriebsablaufs der integrierten Haltbleiterschaltung zwischen dem normalen Betriebsablauf und dem Prüflauf wie auch zwischen dem Abtastmodus und dem Prüfmodus des Prüfvorgangs,

gekennzeichnet durch

• (f) eine Vielzahl von Verriegelungsschaltungen (17 bis 25), deren Anzahl der Anzahl der Abtastregister (8 bis 16) entspricht, wobei jede Verriegelungsschaltung einen ersten Dateneingang (D) besitzt, der an den entsprechenden Ausgangsanschluß des vorangehenden Schaltungsblocks angeschlossen ist, und einen zweiten Dateneingang (TD) aufweist, der an den Datenausgang (Q) des jeweiligen Abtastregisters (8 bis 16) angeschlossen ist, und wobei jede Verriegelungsschaltung geeignet ist, die Ausgangsdaten des vorangehenden Schaltungsblocks direkt an den nachfolgenden Schaltungsblock während eines normalen Funktionsablaufs der integrierten Halbleiterschaltvorrichtung zu übertragen, Daten des entsprechenden Abtastregisters bis zum Beginn des Abtastvorgangs zu halten und sie im Abtastmodus eines Prüfvorgangs kontinuierlich an den nachfolgenden Schaltungsblock zu liefern und die Ausgangsdaten des entsprechenden Abtastregisters zu halten und sie im Prüfmodus des Prüfvorgangs synchron mit einem externen Takt auszugeben.

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Verriegelungsschaltung (17 bis 25) folgende Elemente aufweist: Ein erstes UND-Gatter (42), das mit einem Eingang an den Ausgang des entsprechenden Abtastregisters angeschlossen ist, ein zweites UND-Gatter (43), das mit einem Eingang an einen entsprechenden Ausgang des vorangehenden Schaltungsblocks angeschlossen ist, ein erstes NOR-Gatter (44), das mit seinen Eingängen an Ausgänge der ersten und zweiten UND-Gatter (42, 43) angeschlossen ist, ein drittes UND-Gatter (46), das mit einem Eingang durch einen Inverter (45) an einen Ausgang des ersten NOR-Gatters (44) angeschlossen ist, ein viertes UND-Gatter (47), das mit dem einen Eingang an den Ausgang des ersten NOR-Gatters (44) und mit dem anderen Eingang an einen externen Takt (T) angeschlossen ist, ein zweites NOR-Gatter (48), das mit dem einen Eingang an einen Ausgang des dritten UND-Gatters (46) angeschlossen ist, und ein drittes NOR-Gatter (49), das mit dem einen Eingang an den Ausgang des vierten UND-Gatters (47) und mit dem anderen Eingang an einen Ausgang des zweiten NOR-Gatters (48) angeschlossen ist, wobei der andere Eingang des zweiten NOR-Gatters (48) an einen Ausgang des dritten NOR-Gatters (49) angeschlossen ist und der Ausgang des zweiten NOR-Gatters (48) zur Bildung des Ausgangs (Q) der Verriegelungsschaltung geeignet ist.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Verriegelungsschaltung (8 bis 16) ein Paar von parallel verbundenen MOS-Transistoren (4′, 48′) und eine Inverterschaltung umfaßt, die in Serie mit den parallelen MOS-Transistoren (47′, 48′) verbunden ist, wobei die Inverterschaltung aus einem Paar von entgegengesetzt verbundenen, parallelen Invertern (43′, 44′) und einem weiteren Inverter (45′) besteht, der in Serie mit den parallelen Invertern (43′, 44′) verbunden ist und einen Ausgang (Q) aufweist, der als Ausgang der Verriegelungsschaltung dient, und wobei Source-Anschlüsse der parallelen MOS-Transistoren (47′, 48′) jeweils an die ersten (TD) bzw. zweiten (D) Dateneingänge und Gate-Anschlüsse dieser Transistoren jeweils an externe Takte (T 1, T 2) angeschlossen sind, von denen jeder als Synchronisierungstakt wie auch als Datenselektionssignal dient.