DE3733046A1

DE3733046A1 - Circuit arrangement having a (signal) level converter circuit

Info

Publication number: DE3733046A1
Application number: DE19873733046
Authority: DE
Inventors: Wolfgang Dr Pribyl; Johann Dr Harter; Roland Dipl Ing Strunz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1987-09-30
Filing date: 1987-09-30
Publication date: 1989-04-13

Abstract

In a development of the main application, the level converter circuit (PUS) is connected upstream of a CMOS driver circuit. It switches through to the circuit output a clocked voltage ( phi WL) which is magnified with respect to the input level of the level converter circuit (PUS). The circuit arrangement can be used, in particular, as a word line driver in DRAMs. In this case, doubly magnified voltage nodes are prevented. <IMAGE>

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Pegelumsetzschaltung deren Offenbarungsgehalt Bestandteil der vorliegenden Patentanmeldung ist.The present invention relates to a circuit arrangement a level conversion circuit the disclosure content of which is part of the present patent application is.

In modernen integrierten Schaltungen wie beispielsweise in integrierten Halbleiterspeichern, insbesondere vom Typ "DRAM", sind des öfteren Schaltungsteile enthalten, die gegenüber der üblichen Versorgungsspannung überhöhte getaktete Spannungen zu schalten haben. DRAM's beispielsweise sind häufig so konstruiert, daß eine über Wortleitungsdekoder ausgewählte Wortleitung einen High-Pegel aufweist, der gegenüber der Versorgungsspannung überhöht ist. Dabei treten im Gatebereich eines Schalttransistors, der die von einem als Wortleitungsspannungs-Generator wirkenden Taktgenerator erzeugte überhöhte Spannung auf die ausgewählte Wortschaltung durchschaltet, gegenüber der überhöhten Spannung nochmals überhöhte Spannungswerte auf. Diese liegen dann in der Größenordnung der Durchbruchsspannung, die sich aufgrund der bei der Herstellung der Schaltungsanordnung zugrunde gelegten Designregeln zwischen den n⁺-diffundierten Bereichen von Source und Drain einerseits und dem p-leitenden Substrat andererseits sich ausbildenden Diodenbereiche ergibt (n-Kanal-Technologie angenommen).In modern integrated circuits such as integrated ones Semiconductor memories, in particular of the "DRAM" type often contain circuit parts compared to the usual Supply voltage excessive clocked voltages too have to switch. DRAMs, for example, are often designed that a word line selected via word line decoder has a High level, which is excessive compared to the supply voltage is. Here occur in the gate area of a switching transistor, that of one acting as a word line voltage generator Clock generator generated excessive voltage on the selected one Word circuit switched through to the excessive voltage again excessive voltage values. These are then in the Magnitude of the breakdown voltage, which is due to the on the basis of the manufacture of the circuit arrangement Design rules between the n⁺-diffused areas of Source and drain on the one hand and the p-type substrate on the other resulting diode regions (n-channel technology assumed).

Aufgabe der vorliegenden Erfindung ist es, eine möglichst einfache Schaltungsanordnung anzugeben, bei der das Auftreten der obengenannten nochmals überhöhten Spannungswerte vermieden ist.The object of the present invention is to be as simple as possible Specify circuitry in which the occurrence of above-mentioned again excessive voltage values is avoided.

Diese Aufgabe wird gelöst durch die gattungsgemäße Schaltungsanordnung mit den kennzeichnenden Merkmalen des Patentanspruches 1. This object is achieved by the generic circuit arrangement with the characterizing features of claim 1.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.Advantageous training and further education are in the subclaims featured.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. DieThe invention is explained in more detail below with reference to the figures. The

Fig. 1 und 2 zeigen vorteilhafte Ausführungsformen der Erfindung. Fig. 1 and 2 show advantageous embodiments of the invention.

Fig. 3 zeigt ein zugehöriges Impulsdiagramm. Fig. 3 shows an associated timing diagram.

Die Ausführungsform nach Fig. 1, die beispielsweise als Wortleitungstreiberschaltung in einem DRAM einsetzbar ist, enthält als einen wesentlichen Bestandteil die Pegelumsetzschaltung PUS nach der Hauptanmeldung. Ihre zueinander komplementären Eingangssignale A, seien Ausgangssignale eines (nicht dargestellten) Adreßdekoders. Deren Low-Pegel weisen das erste Potential VSS 0 auf. Die High-Pegel weisen das zweite Potential VDD 0 auf. Weist das Eingangssignal A den High-Pegel auf, so sei angenommen, daß die an die dargestellte Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein soll. Der Low-Pegel bedeute, daß die Wortleitung nicht ausgewählt sein solle ("active high"; eine andere Zuordnung ist selbstverständlich vorstellbar).The embodiment according toFig. 1, for example as a word line driver circuit can be used in a DRAM, contains as an essential part of the level conversion circuitPUS after the main registration. Your complementary input signals A, be output signals of a (not shown) Address decoder. Their low levels have the first potential VSS 0 on. The high levels have the second potentialVDD 0 on. Assigns the input signalA the high level, so let’s assume that the connected to the circuit arrangement shown Word line should be selected. The low level means that the word line should not be selected ("active high"; a different assignment is of course conceivable).

Als weiteren wesentlichen Bestandteil der Ausführungsform nach Fig. 1 enthält diese eine CMOS-Treiberschaltung. Sie ist der Pegelumsetzschaltung PUS nachgeschaltet. Sie enthält wenigstens einen p-Kanal-Treibertransistor TTp und einen n-Kanal-Treibertransistor TTn. Die wannenförmigen Substratbereiche aller p-Kanal- Transistoren T 3, T 4, TTp (n-Wannen-Technologie ist angenommen) sind, wie allgemein in CMOS üblich, mit dem höchsten auftretenden Potential verbunden (Latch-up-Gefahr!). Bei der erfindungsgemäßen Ausführungsform ist dies das dritte Potential VDD 1. Das Gate der p-Kanal-Treibertransistoren TTp ist mit dem komplementären Ausgangssignal der Pegelumsetzschaltung PUS verbunden.As a further essential component of the embodiment according to Fig. 1 contains a CMOS driver circuit. It is the level conversion circuit PUS downstream. At least it contains a p-channel driver transistorTTp and an n-channel driver transistor TTn. The trough-shaped substrate areas of all p-channel TransistorsT 3rd,T 4th,TTp (n-tub technology is accepted) are, as is common in CMOS, the highest occurring Potential connected (risk of latch-up!). In the case of the invention Embodiment, this is the third potentialVDD 1. The Gate of the p-channel driver transistorsTTp is with the complementary Output signal the level conversion circuitPUS connected.

Die Source des p-Kanal-Transistors TTp ist mit einem Taktgenerator Φ-Gen verbunden. Entsprechende Taktgeneratoren sind derzeit bereits beispielsweise in DRAM's eingesetzt. Der Taktgenerator Φ-Gen erzeugt die getaktete, überhöhte Spannung Φ WL, die an eine ausgewählte Wortleitung anzulegen ist. Der High-Pegel der Spannung Φ WL darf nicht größer sein als das dritte Potential VDD 1. Ansonsten besteht die Gefahr, daß der Latch-up-Effekt auftritt. Sollte aus irgendwelchen Gründen der High-Pegel höher gewählt werden als das dritte Potential VDD 1, so wären die wannenförmigen Substratbereiche aller p-Kanal-Transistoren T 3, T 4, TTp mit einem Generator zu verbinden, der ein festes Potential liefert, das mindestens gleich dem obengenannten High-Pegel der überhöhten Spannung Φ WL ist. Entsprechende Potentialgeneratoren sind unter Berücksichtigung der Polarität entsprechend den bislang allseits bekannten Substratvorspannungsgeneratoren konstruierbar. Der Low-Pegel der getakteten, überhöhten Spannung Φ WL ist im allgemeinen gleich dem ersten Potential VSS 0.The source of the p-channel transistor TTp is connected to a clock generator Φ - Gen. Corresponding clock generators are currently used, for example, in DRAMs. The clock generator Φ - Gen generates the clocked, excessive voltage Φ WL , which is to be applied to a selected word line. The high level of the voltage Φ WL must not be greater than the third potential VDD 1 . Otherwise there is a risk that the latch-up effect will occur. If for some reason the high level should be chosen higher than the third potential VDD 1 , then the trough-shaped substrate areas of all p-channel transistors T 3 , T 4 , TTp would have to be connected to a generator that delivers a fixed potential that at least is equal to the above-mentioned high level of the excessive voltage Φ WL . Corresponding potential generators can be constructed taking into account the polarity in accordance with the previously known substrate bias generators. The low level of the clocked, excessive voltage Φ WL is generally equal to the first potential VSS 0 .

Die Source des n-Kanal-Treibertransistors TTn ist mit dem ersten Potential VSS 0 verbunden. Das Gate des n-Kanal-Treibertransistor TTn ist mit dem zum einen Eingangssignal der Pegelumsetzschaltung PUS komplementären Eingangssignal verbunden.The source of the n-channel driver transistorTTn is with the first potentialVSS 0 connected. The gate of the n-channel driver transistor TTn is with the one input signal the level conversion circuit PUS complementary input signal connected.

Die Drains der beiden Treibertrasistoren TTp, TTn sind miteinander verbunden. An ihnen liegt das Ausgangssignal WL der gesamten Schaltungsanordnung an.The drains of the two driver transistors TTp, TTn are connected to one another. The output signal WL of the entire circuit arrangement is present at them.

Die vorteilhafte Auführungsform nach Fig. 2 unterscheidet sich von der nach Fig. 1 durch die zusätzliche Aufnahme weiterer p- Kanal-Transistoren Tp und/oder weiterer n-Kanal-Transistoren Tn in die Pegelumsetzschaltung PUS. Dies dient der Vermeidung von Degradationserscheinungen durch heiße Ladungsträger (heiße Löcher, heiße Elektronen, s. auch H. Terletzki, L. Risch: "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, Seiten 191 ff.). Ihre Anordnung innerhalb der Pegelumsetzschaltung PUS ist aus Fig. 2 ersichtlich. Ihre Gates sind mit dem zweiten Potential VDD 0 verbunden.The advantageous embodiment according to FIG. 2 differs from that according to FIG. 1 by the additional inclusion of further p-channel transistors Tp and / or further n-channel transistors Tn in the level conversion circuit PUS . This serves to avoid degradation phenomena caused by hot charge carriers (hot holes, hot electrons, see also H. Terletzki, L. Risch: "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, pages 191 ff.). Their arrangement within the level conversion circuit PUS can be seen in FIG. 2. Your gates are connected to the second potential VDD 0 .

Fig. 3 zeigt den zeitlichen Verlauf verschiedener Signale der erfindungsgemäßen Schaltungsanordnung. Dargestellt ist der Signalverlauf während zweier Taktperioden. In der ersten Taktperiode, die vom Zeitpunkt 0T bis zum Zeitpunkt 1T dauert, soll die an die Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein. Deshalb soll innerhalb dieser Taktperiode, beispielsweise im Zeitraum von t 2 bis t 3, das Ausgangssignal WL der gesamten Schaltungsanordnung den überhöhten High-Pegel aufweisen. Fig. 3 shows the waveform of various signals of the circuit arrangement according to the invention. The signal curve is shown during two clock periods. In the first clock period, which lasts from time 0 T to time 1 T , the word line connected to the circuit arrangement should be selected. Therefore, the output signal WL of the entire circuit arrangement should have the excessive high level within this clock period, for example in the period from t 2 to t 3 .

Der Wert der Spannungsüberhöhung wurde mit 50% der Differenz zwischen zweitem (VVD 0) und drittem Potential VVD 1 festgelegt. Er könnte, von der vorliegenden Erfindung her betrachtet, auch irgendwo zwischen 0% und 100% liegen. In der zweiten Taktperiode, die vom Zeitpunkt 1T bis zum Zeitpunkt 2T dauert, soll die angeschlossene Wortleitung nicht ausgewählt sein. Das Ausgangssignal WL solle deshalb seinen Low-Pegel aufweisen, d. h. das erste Potential VSS 0. Der Taktgenerator Φ-Gen erzeugt die getaktete, überhöhte Spannung Φ WL in jeder einzelnen Taktperiode innerhalb der Zeiträume T 2 bis t 3. Der High-Pegel der getakteten Spannung Φ WL weist dabei die obengenannte Überhöhung von 50% gegenüber dem zweiten Potential VD 0 auf.The value of the voltage increase was set at 50% of the difference between the second ( VVD 0 ) and third potential VVD 1 . From the point of view of the present invention, it could also be anywhere between 0% and 100%. In the second clock period, which lasts from time 1 T to time 2 T , the connected word line should not be selected. The output signal WL should therefore have its low level, ie the first potential VSS 0 . The clock generator Φ - Gen generates the clocked, excessive voltage Φ WL in each individual clock period within the periods T 2 to t 3 . The high level of the clocked voltage Φ WL has the above-mentioned increase of 50% compared to the second potential VD 0 .

Da die angeschlossene Wortleitung in der ersten Taktperiode ausgewählt sein soll, weist das eine Eingangssignal A im Zeitraum von t 1 und t 4 seinen High-Pegel (= zweites Potential VDD 0) auf. Entsprechend weist im selben Zeitraum das dazu komplementräre Eingangssignal seinen Low-Pegel (= erstes Potential VSS 0) auf. In der ersten Taktperiode weisen die Eingangssignale A, außerhalb des Zeitraumes von t 1 bis t 4 ihre Ruhepegel (A: Low = erstes Potential VSS 0; : High = zweites Potential VDD 0) auf, ebenso während der gesamten zweiten Taktperiode von 1T bis 2T.Since the connected word line in the first clock period should be selected, this has an input signalA in the Period oft 1 andt 4th its high level (= second potential VDD 0) on. Accordingly, this points to the same period complementary input signal its low level (= first potential VSS 0) on. In the first clock period, the input signals A, outside the period oft 1 tot 4th your Resting level (A: Low = first potentialVSS 0; : High = second potentialVDD 0), also during the entire second clock period from 1T up to 2T.

Das Ausgangssignal der Pegelumsetzschaltung PUS weist denselben zeitlichen Signalverlauf auf wie das komplementäre Eingangssignal , jedoch mit einem anderen High-Pegel: Dieser wird ja durch die Pegelumsetzschaltung PUS vom zweiten Potential VDD 0 auf das dritte Potential VDD 1 umgesetzt.The output signal the level conversion circuitPUS points the same temporal waveform on like the complementary input signal , but with a different high level: this is yes through the level shift circuitPUS of the second potentialVDD 0 to the third potentialVDD 1 implemented.

In der ersten Taktperiode weist also das Ausgangssignal der Pegelumsetzschaltung PUS im Zeitraum von t 1 bis t 4 den Low-Pegel = erstes Potential VSS 0 auf. Der p-Kanal-Treibertransistor TTp läßt somit die vom Taktgenerator Φ-Gen erzeugte überhöhte, getaktete Spannung Φ WL passieren (der n-Kanal-Treibertransistor TTn ist gesperrt), die am Ausgang der Schaltungsanordnung angeschlossene Wortleitung wird mittels des Ausgangssignales WL ausgewählt.In the first clock period, therefore, the output signal the Level conversion circuitPUS in the period fromt 1 tot 4th the low level = first potentialVSS 0 on. The p-channel driver transistorTTp thus leaves the clock generatorΦ-gene generated excessive, clocked tensionΦ WL happen (the n-channel driver transistor TTn is blocked), which is connected to the output of the circuit arrangement Word line is by means of the output signalWL selected.

In der zweiten Taktperiode ist während der gesamten Periodendauer der p-Kanal-Treibertransistor TTp gesperrt (Ausgangssignal ist auf dem dritten Potential VDD 1), der n-Kanal-Treibertransistor TTn hingegen leitend (das komplementäre Eingangssignal ist auf dem zweiten Potential VDD 0). Somit liegt das Ausgangssignal WL auf Low-Pegel. Die überhöhte, getaktete Spannung Φ WL ist nicht auf den Ausgang durchgeschaltet; die angeschlossene Wortleitung ist nicht ausgewählt.In the second clock period is during the entire period the p-channel driver transistorTTp blocked (output signal is at the third potentialVDD 1), the n-channel driver transistor TTn however, conductive (the complementary input signal is at the second potentialVDD 0). Thus the output signal is WL to low level. The excessive, clocked tensionΦ WL is not switched through to the output; the connected Word line is not selected.

Um die Gefahr des Latch-up-Effektes zu vermeiden, sind, wie bereits beschrieben, bei Realisierung in n-Wannen-Technologie die wannenförmigen Substratbereiche der p-Kanal-Transistoren T 3, T 4, TTp und Tp (soweit vorhanden) mit dem positivsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel ist dies das dritte Potential VDD 1) zu verbinden. Entsprechend sind bei Realisierung in p-Wannen-Technologie die wannenförmigen Substratbereiche der n-Kanal-Transistoren T 1, T 2, TTn und Tn (soweit vorhanden) mit dem negativsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel wäre dies das erste Potential VSS 0) zu verbinden.In order to avoid the risk of the latch-up effect, the well-shaped substrate regions of the p-channel transistors T 3 , T 4 , TTp and Tp (if present) are, as already described, with the in case of implementation in n-well technology to connect the most positive potential present in the circuit arrangement according to the invention (in the present example this is the third potential VDD 1 ). Correspondingly, when implemented in p-well technology, the trough-shaped substrate regions of the n-channel transistors T 1 , T 2 , TTn and Tn (if present) have the most negative potential present in the circuit arrangement according to the invention (in the present example, this would be the first potential VSS 0 ) to connect.

Dadurch, daß bei einem DRAM jeweils nur eine einzige bis maximal neun Wortleitungen (Nibble-Mode) gleichzeitig ausgewählt sind, erfolgt in Verbindung mit vorhandenen Junction-Kapazitäten zwischen den wannenförmigen Substratbereichen der p-Kanal-Transistoren T 3, T 4, TTp und dem Substrat keine gleichzeitig auftretende starke elektrische Belastung des dritten Potentials VDD 1 bei der Auswahl.The fact that in a DRAM only a single to a maximum of nine word lines (nibble mode) are selected at the same time, in connection with existing junction capacitances between the trough-shaped substrate regions of the p-channel transistors T 3 , T 4 , TTp and the Substrate no simultaneous strong electrical load of the third potential VDD 1 in the selection.

Claims

1. Circuit arrangement with a level conversion circuit marked by following features:

the level conversion circuit ( PUS ) is followed by a CMOS driver circuit, each with at least one p-channel driver transistor ( TTp ) and one n-channel driver transistor ( TTn ),
the substrate region of the p-channel driver transistor ( TTp ) is connected to the third potential ( VDD 1 ),
the gate of the p-channel driver transistor ( TTp ) is connected to the complementary output signal () of the level conversion circuit ( PUS ),
- The source of the p-channel driver transistor ( TTp ) is connected to a clock generator Φ - Gen ), which supplies a clocked, excessive voltage ( Φ WL ), one level of which is equal to the first potential ( VSS 0 ) and the other level is at most equal to the third potential ( VVD 1 ),
the source of the n-channel driver transistor ( TTn ) is connected to the first potential ( VSS 0 ),
- the gate of the n-channel driver transistor (TTn) is with the an input signal (A) of the level conversion circuit (PUS) complementary Input signal ( ) connected,
- The drains of the two driver transistors ( TTp, TTn ) are connected to each other, the output signal ( WL ) of the circuit arrangement is applied to them.

2. Circuit arrangement according to claim 1, characterized in that in the level conversion circuit (PUS) between each transistor of the pair of transistors (T 1,T 2nd), which contains n-channel transistors, and the associated connection point ( ,P) another n-channel transistor (Tn) arranged and that the gates of the other n-channel transistors (Tn) with the second potential (VVD 0) are connected.

3. Circuit arrangement according to claim 1 or claim 2, characterized characterized in that in the level conversion circuit (PUS) between each transistor of that Transistor pair (T 3rd,T 4th), which contains p-channel transistors, and the associated connection point ( ,P) another p-channel Transistor (Tp) is arranged and that the gates of the other p-channel transistors (Tp) with the second potential (VDD 0) connected are.

4. Circuit arrangement according to one of claims 1 to 3, characterized characterized in that in a realization the n-tub substrate areas in n-tub technology of the most positive transistors in the circuit occurring potentials are connected.

5. Circuit arrangement according to one of claims 1 to 3, characterized characterized in that in a realization the p-shaped substrate areas in p-tub technology of the most negative transistors in the circuit occurring potentials are connected.