DE3742487C2 - - Google Patents

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DE3742487C2
DE3742487C2 DE3742487A DE3742487A DE3742487C2 DE 3742487 C2 DE3742487 C2 DE 3742487C2 DE 3742487 A DE3742487 A DE 3742487A DE 3742487 A DE3742487 A DE 3742487A DE 3742487 C2 DE3742487 C2 DE 3742487C2
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Description

Die Erfindung betrifft eine Schaltung mit variabler Verzögerung zum Verzögern von Eingangsdaten nach dem Oberbegriff des Patentanspruches 1.
Eine derartige Schaltung ist aus der GB 20 13 379 A bekannt. Die bekannte Schaltung ist so aufgebaut, daß die Adressenzählereinrichtung zurückgesetzt wird, nachdem die Koinzidenz der durch den Benutzer eingestellten verzögerten binären Daten und der Ausgangswerte der Adressenzählereinrichtung durch die Koinzidenzdetektoreinrichtung erkannt worden ist. Dabei kann es vorkommen, daß der Ausgang der Adressenzählereinrichtung zu spät zurückgesetzt wird, weil insbesondere bei der Koinzidenzbestimmung eine Verzögerung auftritt und daher das Rücksetzsignal zu spät kommt. Das hat ungenaue Verzögerungen zur Folge.
Fig. 1 zeigt ein Blockschaltbild einer in einem Kommunikations­ system eingesetzten Schaltung zum Erkennen einer Bildsynchroni­ sierung mit einem einstellbaren Schieberegister. Im folgenden wird auf Fig. 1A Bezug genommen. Die Bezugszeichen 11-13 be­ zeichnen jeweils ein einstellbares Schieberegister, das Bezugs­ zeichen 14 bezeichnet eine Bildsynchronisierungserkennungs­ schaltung zum Empfangen der Eingangs- oder Ausgangssignale der einstellbaren Schieberegister 11-13 und zum Erkennen einer Bildsynchronisierung der Signale, die Bezugszeichen S1-S4 bezeichnen Knoten, die die Eingabe und Ausgabe des jeweiligen einstellbaren Schieberegisters 11-13 und der Bildsynchroni­ sierungserkennungsschaltung zeigen, und das Bezugszeichen 15 bezeichnet eine Bitdauereinstellschaltung zum Vorsehen einer Verzögerungszeit für jedes der einstellbaren Schieberegister 11-13 und zum Vorsehen eines Bitdauersignales für jedes der einstellbaren Schieberegister 11-13. Ferner bezeichnet der Ausdruck "Bitdauer" die "Dauer der Verzögerungszeit" in dieser Beschreibung.
Fig. 1B zeigt die von der Schaltung in Fig. 1A empfangenen Daten. Die Bezugszeichen DATA0-DATA4 bezeichnen Daten mit den notwendigen Informationen in diesen empfangenen Daten und die Bezugszeichen F1-F4 bezeichnen die zum Erkennen einer Bild­ synchronisierung erforderlichen Bildsynchronisationsmuster.
Es folgt die Beschreibung der Arbeitsweise. Die in Fig. 1B gezeigten, von der in Fig. 1A gezeigten Schaltung empfangenen Daten werden über den Knoten S4 in das einstellbare Schiebere­ gister 13 eingegeben und dann von dieser Schaltung durch das einstellbare Schieberegister 12 und das einstellbare Schiebe­ register 11 ausgegeben. Durch geeignetes Einstellen des an die einstellbaren Schieberegister 11-13 angelegten Bitdauersigna­ les in Antwort auf ein zwischen den Bildsynchronisierungs­ mustern F1-F4 der empfangenen Daten enthaltenes Zeitintervall können die empfangenen Daten durch das Zeitintervall zwischen den Bildsynchronisierungsmustern F1-F4 an jedem der einstellbaren Schieberegister 11-13 verzögert werden. Die Bildsynchronisierungsmuster F1, F2, F3 bzw. F4 können deshalb zu einem bestimmten Zeitpunkt gleichzeitig an den Knoten S1, S2, S3 bzw. S4 durch die Bildsynchronisierungserkennungs­ schaltung 14 erkannt werden und folglich anzeigen, daß die empfangenen Daten in genauer Synchronisation empfangen wurden.
Fig. 2 zeigt im Blockschaltbild den Aufbau eines einstellbaren Schieberegisters. Es wird auf Fig. 2 Bezug genommen. Das Be­ zugszeichen 101 bezeichnet einen Decoder zum Bestimmen eines dem Wert der Verzögerung entsprechenden Registers durch Ein­ geben eines Auswahlsignales mit k Bits, was der Bitdauerein­ stellschaltung 15 in Fig. 1A entspricht. Die Bezugszeichen MUX2 bis MUXi (i≦ 2k + 1) bezeichnen Multiplexer, die eine Ausgabe eines Registers R1 durchgeben, wenn sie durch den Decoder 101 angesteuert werden, und die eine Ausgabe eines linksseitigen Registers durchgeben, wenn sie nicht angesteuert werden. Die Bezugszeichen R2, . . ., Ri bezeichnen Register, die die Ausgabe der oben beschriebenen Multiplexer MUX2, . . ., MUXi verriegeln und diese an den restsseitigen Multiplexer ausge­ ben. Das Bezugszeichen Φ bezeichnet ein Taktsignal. Das Bezugs­ zeichen DI bezeichnet Eingangsdaten und das Bezugszeichen DO bezeichnet Ausgangsdaten.
Das einstellbare Schieberegister ist wie oben beschrieben auf­ gebaut. Der Decoder 101 erhält ein Auswahlsignal und bestimmt einen Multiplexer von 2k Multiplexern. Wenn der i-te Multi­ plexer MUXi bestimmt ist, gibt nur der Multiplexer MUXi die Ausgabe des Registers R1 durch, wogegen die anderen Multiplexer die Ausgabe des entsprechend linksseitigen Registers durchge­ ben. Folglich verriegelt das Register Ri die Ausgabe des Re­ gisters R1 in Synchronisation mit dem Taktsignal Φ und die anderen Register verriegeln die Ausgaben der linksseitigen Re­ gister. Wenn das nächste Taktsignal Φ eintritt, verriegelt das Register Ri-1 die Daten des Registers Ri, und das Regiser Ri verriegelt die nächsten von dem Register R1 ausgegebenen Daten. Durch Wiederholen der oben beschriebenen Arbeitsweise werden die Daten DI durch das Register R1 und das Register Ri bis zum Register R2 so durchgegeben, daß eine Verzögerung um beispiels­ weise (i + 1) Takte festgesetzt ist und daher in Form dement­ sprechende Ausgangsdaten DO ausgegeben wird.
Da das Schieberegister in der oben beschriebenen Weise aufge­ baut ist, ergaben sich Probleme daraus, daß die Anzahl der Verzögerungsstufen in dem durch die Anzahl der vorgesehenen Register bestimmten Bereich begrenzt ist. Da ferner das Register als ein Speicherelement benutzt wird, ergaben sich weitere Probleme, daraus, daß viel Platz belegt werden muß, die Speicherkapazität klein ist und der Leistungsverbrauch anwächst. Weiterhin ergaben sich Probleme daraus, daß der Schaltungsaufbau für das Einstellen eines Wertes der Verzögerung kompliziert wurde, wenn eine große Anzahl von Verzögerungsstufen benötigt wird.
Aufgabe der Erfindung ist es, eine Schaltung mit variabler Verzögerung zum Verzögern von Eingangsdaten der eingangs beschriebenen Art zur Verfügung zu stellen, bei der die gewünschte Verzögerungszeit genau erreicht werden kann.
Diese Aufgabe wird durch eine erfindungsgemäße Schaltung mit variabler Verzögerung zum Verzögern von Eingangsdaten gelöst, die die Merkmale des Patentanspruches 1 aufweist.
Die Speicherzellenbestimmungseinrichtung legt ein Bestimmungssignal zum Bestimmen einer Speicherzelle, mit der die Datenausgabeeinrichtung und die Dateneingabeeinrichtung eine Leseoperation und eine Schreiboperation als eine Funktion von von einer Verzögerungsdatenerzeugungseinrichtung erzeugten Ver­ zögerungsdaten durchführen, an die Speichereinrichtung an. Die Speichereinrichtung spricht auf das Bestimmungssignal zum Bestimmen einer Speicherzelle zum Durchführen einer Lese- und Ausgabeoperation mit alten, bereits geschriebenen Daten und zum Durchführen einer Schreiboperation mit neuen Eingangsdaten von der Ein­ gangsdatenempfangseinrichtung durch eine Einrichtung der Datenausgangseinrichtung und der Dateneingangseinrichtung an. Durch Wiederholen der oben beschriebenen Operation werden ver­ zögerte Eingangsdaten ausgegeben.
Da die Speichereinrichtung das Speicherzellen­ feld aufweist, wird der Vorteil herbeigeführt, daß eine höhere Speicherkapazität in einem kleineren belegten Bereich erhalten werden kann. Als weitere Vorteile sind zu erkennen, daß die Begrenzungen der Dauer der Verzögerungszeit erweitert sind und der Leistungsverbrauch verringert ist.
Die Adressenzählereinrichtung spricht auf das Taktsignal zum sequentiellen Zählen der Adressen und zum Anlegen des Adreß­ signales an die Koinzidenzdetektoreinrichtung und die Decoder­ einrichtung an. Die Koinzidenzdetektoreinrichtung spricht auf das Taktsignal zum Vergleichen der von der Einrichtung zum Er­ zeugen der Verzögerungsdaten angelegten Verzögerungsdaten mit dem Adreßsignal an und legt das Reset-Signal an die Adressen­ zählereinrichtungen, wenn sie miteinander koinzidieren. Die Adressenzählereinrichtung spricht auf das Reset-Signal zum Wiederholen der oben beschriebenen Operation an, nachdem der Adressenzähler auf den zuvor bestimmten Wert zurückgesetzt ist. Das an die Decodereinrichtung angelegte Adreßsignal wird durch die Decodereinrichtung decodiert und an die Speichereinrichtung als ein Signal für das decodierte Adreßsignal zum Bestimmen einer Speicherzelle angelegt.
Es ist der Vorteil zu erkennen, daß die Speicherzellenbestimmungsein­ richtung ohne die besondere Notwendigkeit einer externen Steue­ rung leicht durch die Adressenzählereinrichtung, die Decoder­ einrichtung und die Koinzidenzdetektorschaltung mit einem ein­ fachen Aufbau erhalten wird.
Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt
Fig. 1A ein Blockschaltbild einer in einem Kommunikations­ system verwendeten Schaltung zum Erkennen einer Bildsynchronisierung mit einem einstellbaren Schiebe­ register,
Fig. 1B ein Diagramm eines schematischen Aufbaus der emp­ fangenen Daten zum Beschreiben der Arbeitsweise der in Fig. 1A gezeigten Schaltung,
Fig. 2 ein Blockschaltbild eines Schaltungsaufbaus eines einstellbaren Schieberegisters;
Fig. 3 ein Blockschaltbild eines Schaltungsaufbaus der Schaltung mit variabler Verzö­ gerung,
Fig. 4 ein Blockschaltbild eines Ausfüh­ rungsbeispieles der Koinzidenzdetektorschaltung,
Fig. 5 ein Blockschaltbild eines weiteren Ausführungsbeispieles der Koinzidenzdetektorschal­ tung.
Unter Bezugnahme auf die Figuren wird im folgenden ein Ausführungsbeispiel beschrieben. Es wird zuerst auf Fig. 3 Bezug genommen. Das Bezugszeichen 1 bezeichnet ein Speicher­ zellenfeld mit n Bit × R Zeilen. Das Bezugszeichen 2 bezeichnet einen durch ein externes Taktsignal Φ betriebenen Zeilen­ adressenzähler, der zurückgesetzt (reset) werden kann. Das Bezugszeichen 8 bezeichnet eine Verzögerungsdaten erzeugende Schaltung zum Erzeugen von binären Verzögerungsdaten DA1-DAm mit m Bits zum Bestimmen einer Verzögerungszeit. Das Bezugs­ zeichen 3 bezeichnet eine Koinzidenzdetektorschaltung zum Er­ kennen der Koinzidenz der von der Verzögerungsdaten erzeugenden Schaltung 8 eingegebenen, binären Verzögerungsdaten DA1-DAm mit den Ausgängen A1-Am von dem Adressenzähler 2. Das Bezugszeichen 4 bezeichnet einen Decoder zum Ansteuern einer Zeile des Speicherzellenfeldes 1. Das Bezugszeichen 5 bezeichnet eine Dateneingangsschaltung zum Empfangen der Daten DI1-DIn und zum Anlegen derselben an das Speicherzellenfeld 1 in Antwort auf das Steuersignal. Das Bezugszeichen 6 bezeichnet eine Datenausgabeschaltung zum Empfangen der Daten von dem Speicherzellenfeld 1 und zum Ausgeben derselben in Antwort auf das Steuersignal. Das Bezugszeichen 7 bezeichnet eine Steuer­ schaltung zum Erzeugen eines Steuersignales zum Steuern einer Lese- oder Schreiboperation des Speicherzellenfeldes 1 durch die Dateneingangsschaltung 5 und die Datenausgangsschaltung 6 in Antwort auf das Taktsignal Φ.
Fig. 4 zeigt eine Koinzidenzdetektorschaltung. Im folgenden wird auf Fig. 4 Bezug genommen. Das Bezugszeichen 21 bezeichnet einen Verriegelungsschaltkreis zum Verriegeln des binären Verzögerungswertes DAi (1 ≦ i ≦ m) und der Ausgabe Ai des Adressenzählers 2 durch das Taktsignal Φ. Die Bezugszeichen XOR1-XORm bezeichnen Exklusiv-ODER-Schaltungen, in die die in der Verriegelungsschaltung 21 gehaltenen verzö­ gerten Daten DAi und die Ausgabe Ai des Adressenzählers 2 eingegeben werden. Das Bezugszeichen NOR bezeichnet eine ODER- NICHT-Schaltung zum Empfangen der Ausgabe von den XOR1-XORm- Schaltungen als Eingabe und weist m Eingänge auf. Das Bezugs­ zeichen RS bezeichnet einen Ausgang der ODER-Nicht-Schaltung und ein Reset-Signal zum Rücksetzen des Adressenzählers 2.
Es folgt die Beschreibung der Operation, die in einer Schaltung wie oben beschrieben abläuft, wenn der Wert des Adressenzählers 2 auf "0" zurückgesetzt ist und eine Verzögerung von l Stufen von der Verzögerungsdaten erzeugenden Schaltung 8 durch die binären Verzögerungsdaten DAi festgesetzt ist. Im folgenden wird auf Fig. 3 Bezug genommen. Die Daten­ ausgabeschaltung 6 liest den Inhalt einer Zeile des Speicher­ zellenfeldes 1 entsprechend der Adresse "0" in Übereinstimmung mit einem Kommando der Steuerschaltung 7 und gibt selbigen an den Ausgang DO1-DOn. Dann überschreitet die Datenein­ gangsschaltung 5 die Daten DI1-DIn auf derselben Zeile auf bit-parallele Weise. Der Adressenzähler 2 zählt aufwärts mit der fallenden Flanke des Taktsignales Φ, und der Decoder 4 erhält die Ausgangssignale A1-Am des Adressenzählers 2 mit der ansteigenden Flanke des Taktsignales Φ, führt die Decodie­ rung aus und bestimmt eine bestimmte ausgezählte Zeile. In Übereinstimmung mit der Steuerschaltung 7 führen die Daten­ ausgabeschaltung 6 und die Dateneingabeschaltung 5 eine Lese­ operation und eine Schreiboperation sequentiell von und zu der Zeile des durch den Decoder 4 von dem Wert des Adressenzählers 2 bestimmten Speicherfeldes 1 durch. Mit der Anstiegsflanke des (l-1)-ten Taktes verriegelt der Decoder 4 den Wert des Adressenzählers 2 entsprechend der (l-1), und die Datenaus­ gangsschaltung 6 und die Dateneingangsschaltung 5 führen eine Datenlese- und -schreiboperation von und zu der (l-1)-ten Zeile durch. Mit der abfallenden Flanke des (l-1)-ten Taktes Φ zählt der Adressenzähler 2 aufwärts. Wenn ein Ausgangswert des Adressenzählers 2 ein zu l entsprechender Wert wird, koinzidieren die binären Verzögerungsdaten DA1-DAm mit den Ausgangssignalen A1-Am des Adressenzählers 2 in der Koinzidenzdetektorschaltung 3. Deshalb wird das Reset-Signal RS von der Koinzidenzdetektorschaltung 3 erzeugt und an den Adressenzähler 2 angelegt und der Adressenzähler 2 dann zurück­ gesetzt. Wenn die Koinzidenzdetektorschaltung in Fig. 4 beispielsweise benutzt wird, werden alle m-Ausgangssignale der XOR1-XORm-Schaltungen auf "low" gesetzt, woraus folgt, daß mit dem Empfangen dieser Signale die ODER-NICHT-Schaltung das Reset-Signal RS mit hohem Pegel ausgibt und der Adressenzähler 2 auf die Adresse "0" zurückgesetzt wird.
Mit der Anstiegsflanke des l-ten Taktes Φ wird die Adresse "0" in dem Decoder 4 verriegelt, und die Datenausgabeschaltung 6 und die Dateneingangsschaltung 5 lesen die anfänglich in die Adresse "0" geschriebenen Daten, geben dieselben an die DO1- DOm aus und überschreiben dann die nächsten Eingangsdaten an der Adresse "0".
Durch Wiederholen der oben beschriebenen Operation kann eine Schaltung mit variabler Verzögerung mit l (l=2m) Stufen aufgebaut werden. l ist dabei ein programmierbarer und von außen durch den Benutzer einstellbarer Wert. Durch Anlegen der verzögerten binären Daten DA1-DAm an die Schaltung kann eine Schaltung einer beliebigen, vom Benutzer gewünschten Länge der Verzögerung (≦2m) aufgebaut werden.
Das Speicherzellenfeld kann die Lese- und Schreiboperation asynchron in einer Speicherzelle vom FIRST-IN-FIRST-OUT-Typ durchführen.
Die Operation kann ebenfalls in einer Speicherzelle mit einer gemeinsamen Lese- und Schreibe-Bitleitung durchgeführt werden (wie zum Beispiel einer statischen Speicherzelle, einer dyna­ mischen Zelle mit einem Transistor und einem Kondensator). In so einem Fall haben die Datenausgangsschaltung 6 und die Dateneingangsschaltung 5 Zugriff auf die gemeinsame Bitlei­ tung.
Obwohl die Koinzidenzdetektorschaltung 3 so gezeigt ist, daß sie ein exklusiv ODER-Element und ein ODER-NICHT-Element aufweist, kann in dem Ausführungsbeispiel nach Fig. 4 dieselbe Operation ausgeführt werden, falls das exklusiv ODER-Element bzw. das ODER-NICHT-Element durch ein exklusiv ODER-NICHT- Element bzw. ein UND-Element ersetzt werden sollten.
Obwohl das Speicherzellenfeld in dem obigen Ausführungsbeispiel so gezeigt ist, daß es n Bit × R Zeilen aufweist, kann es auch so aufgebaut sein, daß es n Bit × R Zeilen × J Spalten auf­ weist. In diesem Falle weist der Decoder 4 eine Mehrzahl (R) von Zeilendecodereinrichtungen und eine Mehrzahl (J) von Spaltendeco­ dereinrichtungen auf, wodurch eine größer Menge von Datenein­ heiten benutzt werden kann.
Das obige Ausführungsbeispiel ist so aufgebaut, daß der Adres­ senzähler zurückgesetzt werden kann, nachdem die Koinzidenz der durch den Benutzer eingestellten binären Verzögerungsdaten und der Ausgangswerte des Adressenzählers durch die Koinzidenzde­ tektorschaltung 3 erkannt worden ist. In diesem Aufbau wird der Ausgang des Adressenzählers manchmal spät auf "0" zurückge­ setzt, weil eine Verzögerung erzeugt wurde, bevor die Koinzidenz bestimmt ist und ein Reset-Signal ausgegeben wird. Damit das vermieden wird und eine hohe Geschwindigkeit erreicht wird, kann die Koinzidenzschaltung 3 plus einem Addierer und einer Verriegelungsschaltung eingesetzt werden.
In Fig. 5 ist ein Blockschaltbild einer Koinzidenzdetektor­ schaltung zum Verbinden einer verzögerten Erzeugung des Reset-Signales gezeigt. Im folgenden wird auf Fig. 5 Bezug genommen. Das Bezugszeichen 41 bezeichnet einen m-Bit-Addierer zum Subtrahieren einer 1 von den binären Verzögerungsdaten DA1- DAm. Das Bezugszeichen 3 bezeichnet dieselbe Koinzidenzdetek­ torschaltung wie in dem obigen Ausführungsbeispiel. Das Bezugs­ zeichen 42 bezeichnet eine Verriegelungsschaltung zum Halten eines von der Koinzidenzschaltung 3 ausgegebenen Koinzidenzsi­ gnales ES für einen Takt, wenn die Koinzidenz erkannt wird, und das dann als ein Reset-Signal RS ausgegeben wird. Bezugszeichen 43 bezeichnet eine Koinzidenzdetektorschaltung zum Verhindern einer Verzögerung der Erzeugung des Reset-Signales. In der Koinzidenzdetektorschaltung zum Verhindern einer Verzögerung der Erzeugung des Ergebnissignales gibt die Koinzidenzdetektor­ schaltung das Koinzidenzsignal ES aus, wenn eine Verzögerung von l Stufen durch die binären Daten DAi gesetzt ist und die Ausgabe A1-Am des Adressenzählers die (l-1) entsprechende Adresse erreicht. Das Koinzidenzsignal ES wird in der Verrie­ gelungsschaltung verriegelt, gibt das Reset-Signal RS ummittel­ bar nach Erhalten des Signales Φ aus und setzt dann den Inhalt des Adressenzählers 2 auf "0" zurück. Durch die Verwendung dieser Schaltung wird das Reset-Signal RS zum Zurücksetzen des Adressenzählers 2 an den Adressenzähler 2 unmittelbar ausgege­ ben, und daraus ergibt sich, daß eine Reset-Operation des Adressenzählers 2 an der Verspätung gehindert werden kann.
Wie oben beschrieben, weist die Schaltung mit variabler Verzögerung eine Speichereinrichtungseinheit mit einem Speicherzellenfeld und einer Adressenzählereinrichtung, einer Decodereinrichtung und einer einfachen Koinzidenzdetek­ toreinrichtung auf. Die Vorteile der Schaltung sind daher im wesentlichen, daß eine größere Speicherkapazität in einem kleineren belegten Bereich erreicht wird, die Begrenzung der Dauer einer Verzögerungszeit durch die beschränkte Spei­ cherkapazität gemildert und der Leistungsverbrauch ver­ ringert wird.

Claims (8)

1. Schaltung mit variabler Verzögerung zum Verzögern von Eingangsdaten mit:
einer Speichereinrichtung (1) mit einem Speicherzellenfeld zum Speichern von Eingangsdaten (DI1-DIn),
einer Steuereinrichtung (7) zum Erzeugen eines Steuersignales in Antwort auf ein Taktsignal (Φ),
einer Dateneingangseinrichtung (5) zum Empfangen der Eingangsdaten (DI1-DIn), die auf das Steuersignal reagiert zum Schreiben der Eingangsdaten (DI1-DIn) in die durch ein Bestimmungssignal zum Bestimmen einer Speicherzelle in der Speicherzelleneinrichtung (1) bestimmte Speicherzelle,
einer Datenausgabeeinrichtung (6), die auf das Steuersignal zum Lesen der in die durch das Bestimmungssignal zum Bestimmen einer Speicherzelle in der Speicherzelleneinrichtung (1) bestimmte Speicherzelle geschriebenen Eingangsdaten und zum Ausgeben derselben reagiert, wobei die Steuereinrichtung (7) so zum Steuern des zeitlichen Ablaufes ausgebildet ist, daß die Schreiboperation der Eingangsdaten durch die Dateneingangseinrichtung (5) durchgeführt werden kann, nachdem die Leseoperation in die Datenausgabeeinrichtung (6) von der bestimmten Speicherzelle ausgeführt ist,
einer Einrichtung (8) zum Erzeugen von Verzögerungsdaten (DA1-DAm),
einer auf das Taktsignal (Φ) reagierenden Adressenzählereinrichtung (2) zum Zählen von Adressen und zum Ausgeben eines Adressensignales (A1-Am) für die Speicherzelleneinrichtung (1),
einer Koinzidenzdetektoreinrichtung (3), die an die Einrichtung (8) zum Erzeugen von Verzögerungsdaten (DA1-DAm) und an die Adressenzählereinrichtung (2) angeschlossen ist und auf das Taktsignal (Φ) zum Vergleichen der Verzögerungsdaten (DA1-DAm) mit dem Adressensignal (A1-Am) reagiert und, wenn die Koinzidenz erkannt ist, ein Reset-Signal (RS) zum Zurücksetzen der Adressenzählereinrichtung (2) auf den vorbestimmten Wert an die Adressenzählereinrichtung (2) anlegt,
dadurch gekennzeichnet, daß die Koinzidenzdetektoreinrichtung (3) eine Einrichtung (41) aufweist, die an die Einrichtung (8) zum Erzeugen der Verzögerungsdaten (DA1-DAm) angeschlossen ist zum Addieren einer vorbestimmten Zahl zu den Verzögerungsdaten (DA1-DAm) und zum Anlegen der neuen Verzögerungsdaten (EX1-EXm) an die Koinzidenzdetektoreinrichtung (3).
2. Schaltung nach Anspruch 1, gekennzeichnet durch eine Decodereinrichtung (4), die an die Adressenzählereinrichtung (2) angeschlossen ist und die auf das Taktsignal (Φ) zum Decodieren des Adressensignales (A1-Am) reagiert und an die Speichereinrichtung (1) das Bestimmungssignal anlegt.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Koinzidenzdetektoreinrichtung (3) eine Verriegelungsschaltungseinrichtung (21) zum Empfangen der Verzögerungsdaten (EX1-E×m) und des Adreßsignales (A1-Am) und zum Ausgeben verriegelter Verzögerungsdaten und verriegelter Adreßsignale in Reaktion auf das Taktsignal (Φ), und eine Vergleichseinrichtung (XOR1-XORm, NOR), die an die Ausgänge der Verriegelungseinrichtung (21) zum Vergleichen der verriegelten Verzögerungsdaten mit dem verriegelten Adreßsignal und zum Ausgeben des Reset-Signales, wenn sie miteinander koinzident sind, aufweist.
4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Vergleichseinrichtung (XOR1- XORm, NOR) eine Mehrzahl von Logikelementen (XOR1-XORm) einer ersten Sorte zum Vergleichen der verriegelten Verzögerungsdaten mit einer Mehrzahl Bits mit dem verriegelten Adreßsignal mit einer Mehrzahl Bits an jedem entsprechenden Bit und zum Ausge­ ben von Koinzidenzsignalen, wenn sie miteinander koinzident sind, und ein Logikelement (NOR) einer zweiten Sorte, das an den Ausgang der Mehrzahl von Logikelementen (XOR1-XORm) der ersten Sorte angeschlossen ist und das Reset-Signal (RS) ausgibt, wenn die Koinzidenzsignale von allen Logikelementen (XOR1-XORm) der ersten Sorte ausgegeben sind, aufweist.
5. Schaltung nach einem der Ansprüche 1-4, dadurch gekennzeichnet, daß eine Verzögerungsschaltungseinrichtung (42) an die Koinzidenzdetektoreinrichtung (3) angeschlossen ist zum Erhalten eines beschleunigten Reset-Signales (ES) in Reaktion auf die neuen Verzögerungsdaten (EX1-EXm), die von der Koinzidenzdetektoreinrichtung (3) ausgegeben sind und die das Reset-Signal (RS) in Reaktion auf das Taktsignal (Φ) ausgibt, nachdem es durch die Taktsignale (Φ) entsprechend der gleichen vorbestimmten Zahl verzögert wurde.
6. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Mehrzahl von Logikelementen der ersten Sorte eine exklusiv ODER-Schaltung aufweist, und das Logikelement der zweiten Sorte eine ODER-NICHT-Schaltung aufweist.
7. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Mehrzahl der Logikelemente der ersten Sorte eine exklusiv ODER-NICHT-Schaltung aufweist, und das Logikelement der zweiten Sorte eine UND-Schaltung aufweist.
8. Schaltung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch die Verwendung als Verzögerungsschaltung zum Erkennen einer Bildsynchronisierung in einem Kommunikationssystem.
DE19873742487 1986-12-16 1987-12-15 Schaltung mit variabler verzoegerung zum verzoegern von eingangsdaten Granted DE3742487A1 (de)

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