DE3841588A1 - Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellung - Google Patents
Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellungInfo
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Description
Die Erfindung bezieht sich auf einen Halbleiterspeicher und
insbesondere auf eine dynamische Halbleiterspeicherzelle
mit wahlfreiem Zugriff, die einen Vertikaltransistor auf
weist, der zur Erzielung einer hohen Integrationsdichte
vorteilhaft ist.
Die offengelegte japanische Patentpublikation Nr. 60-2 81 027
(1985) beschreibt bereits einen dynamischen Speicher mit
wahlfreiem Zugriff, bei dem eine Speicherzelle auf einer
Siliciuminsel gebildet ist und einen Vertikal-MIS-Tran
sistor sowie eine Kondensatoreinrichtung enthält.
Die Fig. 1 zeigt einen Querschnitt durch den oben erwähnten
konventionellen Halbleiterspeicher. Der dynamische Speicher
mit wahlfreiem Zugriff nach Fig. 1 weist einen Vertikal-
MIS-Transistor auf, der eine Siliciuminsel 22 vom p-Typ auf
einem Siliciumsubstrat 21 vom p-Typ, eine hochdotierte und
durch Diffusion von Verunreinigungen vom n-Typ erzeugte
Schicht 16, eine Wortleitung 17, die als Gateelektrode ar
beitet, einen Gateisolator 7 sowie eine hochdotierte und
durch Diffusion von Verunreinigungen vom n-Typ erzeugte
Schicht 12 enthält. Eine Ladungsspeichereinrichtung enthält
die hochdotierte und durch Diffusion von Verunreinigungen
vom n-Typ erzeugte Schicht 12, einen Kapazitätsisolator 3
und eine plattenförmige Elektrode 13.
Bei dem Stand der Technik nach Fig. 1 ist die Siliciuminsel
22, die zur Bildung einer dynamischen Speicherzelle mit
wahlfreiem Zugriff dient, direkt elektrisch mit dem Sili
ciumsubstrat 21 verbunden. Es besteht daher die große Ge
fahr, daß die in der Zelle gespeicherte Ladung vermindert
oder zerstört wird, so daß sogenannte "soft-errors" entste
hen. Das bedeutet, daß positive oder negative Ladungen, die
im Siliciumsubstrat 21 entlang von Spuren irgendwelcher
α-Teilchen erzeugt werden, die durch das Siliciumsubstrat
21 hindurch in die Insel hineinlaufen, innerhalb der hoch
dotierten n-Typ-Verunreinigungsdiffusionsschicht 12 des
Kondensators gesammelt werden.
Darüber hinaus beschäftigt sich der Stand der Technik nicht
mit der Bildung einer sehr kleinen Speicherzelle.
Der Erfindung liegt die Aufgabe zugrunde, die oben be
schriebenen Nachteile zu beseitigen und insbesondere eine
sehr kleine Speicherzelle zu schaffen, die gegenüber dem
Einfluß von a-Teilchen unempfindlich ist.
Vorrichtungsseitige Lösungen der gestellten Aufgabe sind
den nebengeordneten Patentansprüchen 1, 8 und 14 zu entneh
men. Dagegen sind verfahrensseitige Lösungen der gestell
ten Aufgabe den nebengeordneten Patentansprüchen 24 und 28
zu entnehmen. Jeweils vorteilhafte Ausgestaltungen der Er
findung sind in den nachfolgenden Unteransprüchen gekenn
zeichnet.
In Übereinstimmung mit einem Merkmal der Erfindung ist ein
Isolator an der Grenze zwischen einer Halbleiterinsel und
einem Körper, insbesondere einem Halbleitersubstrat, vor
handen, um die Halbleiterinsel vom Körper (bzw. vom Halb
leitersubstrat) elektrisch zu isolieren. Eine Schaltein
richtung befindet sich an der oberen Seite der Halbleiter
insel, während sich eine Ladungsspeichereinrichtung an der
unteren Seite der Halbleiterinsel befindet.
Entsprechend einem weiteren Merkmal der Erfindung wird eine
Speicherzelle ohne die Notwendigkeit einer Maskenausrich
tung nach Bildung der Halbleiterinsel (Säule) hergestellt.
Demgemäß liegen bei der Struktur der Erfindung das Sub
strat, Isolatoren, plattenförmige Elektrode, Gateelektrode
und Datenleitung an jeweils festen Positionen, die durch
die Prozeßbedingungen bestimmt sind.
Bei der Herstellung des Halbleiterspeichers nach der Erfin
dung wird in einem ersten Schritt ein Antioxidationsfilm
auf einem Halbleitersubstrat niedergeschlagen. Anschließend
erfolgt ein anisotroper Ätzvorgang, um den ersten Antioxi
dationsfilm und das Halbleitersubstrat zu ätzen. Auf diese
Weise wird eine Halbleiterinsel erhalten, die den ersten
Antioxidationsfilm an ihrem oberen Ende trägt. In einem
zweiten Schritt wird ein zweiter Antioxidationsfilm auf dem
mit der Halbleiterinsel versehenen Halbleitersubstrat ge
bildet bzw. niedergeschlagen. Sodann erfolgt ein anisotro
pes Ätzen, wobei der zweite Antioxidationsfilm an der Sei
tenwand der Halbleiterinsel verbleibt. Es wird dann noch
einmal anisotrop geätzt, und zwar unter Verwendung des er
sten und des zweiten Antioxidationsfilms am oberen Ende
bzw. an der Seitenwand der Halbleiterinsel als Masken, um
das Halbleitersubstrat weiterhin zu ätzen. In einem dritten
Schritt wird ein dritter Antioxidationsfilm auf dem mit der
Halbleiterinsel versehenen Halbleitersubstrat gebildet bzw.
niedergeschlagen. Im Anschluß daran erfolgt ein anisotroper
Ätzvorgang, bei dem der dritte Antioxidationsfilm auf der
Seitenwand der Halbleiterinsel verbleibt. In einem vierten
Schritt wird die Oberfläche des Halbleitersubstrats oxi
diert, und zwar unter Verwendung des ersten und des dritten
Antioxidationsfilms als Masken, um einen Isolator zu bil
den, durch den die Halbleiterinsel gegenüber dem Halblei
tersubstrat isoliert wird.
Die einen als Ladungsspeicherkondensator einer Speicher
zelle arbeitenden Kondensator aufweisende Halbleiterinsel
ist gegenüber dem Halbleitersubstrat durch den Isolator
isoliert. Selbst wenn α-Teilchen injiziert und dadurch La
dungen innerhalb des Halbleitersubstrats entlang der Spur
der α-Teilchen erzeugt werden, können diese Ladungen nicht
in die Halbleiterinsel eintreten, da sie durch den Isolator
blockiert werden. Demzufolge läßt sich ein unnormaler Spei
cherbetrieb aufgrund eines sogenannten "Soft-Error-Phäno
mens" zuverlässig verhindern. Rauschladungen, die innerhalb
einer peripheren Schaltung erzeugt werden, lassen sich
durch den Isolator ebenfalls blockieren, so daß diese
Rauschladungen den Speicherbetrieb des Halbleiterspeichers
ebenfalls nicht beeinträchtigen können.
Beim Halbleiterspeicher nach der Erfindung ist es somit un
wahrscheinlich, daß das "Soft-Error-Phänomen" infolge des
Eintritts von α-Teilchen auftritt. Vorteilhaft beim Halb
leiterspeicher nach der Erfindung ist ferner, daß er ohne
Maskenausrichtschritt und darüber hinaus sehr klein herge
stellt werden kann.
Die Zeichnung stellt neben dem Stand der Technik Ausfüh
rungsbeispiele der Erfindung dar. Es zeigen:
Fig. 1 einen Querschnitt durch einen konventionellen
Halbleiterspeicher,
Fig. 2 einen Querschnitt durch ein erstes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 3(a) bis 3(j) unterschiedliche Herstellungsstufen ver
deutlichende Querschnitte durch den Halbleiter
speicher nach der Erfindung,
Fig. 4(a) eine Draufsicht auf ein zweites Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 4(b) einen Querschnitt entlang der Linie A-A′ in Fig.
4(a),
Fig. 5 eine Draufsicht auf ein drittes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 6(a) eine Draufsicht auf ein viertes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 6(b) einen Querschnitt entlang der Linie B-B′ in Fig.
6(a),
Fig. 7(a) eine Draufsicht auf ein fünftes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 7(c) einen Querschnitt entlang der Linie A-A in Fig.
7(a),
Fig. 8(a) eine Draufsicht auf ein sechstes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 8(b) einen Querschnitt entlang der Linie A-A′ in Fig.
8(a),
Fig. 9(a) bis 9(c) unterschiedliche Herstellungsschritte
verdeutlichende Querschnitt durch das sechste Aus
führungsbeispiel nach der Erfindung,
Fig. 10(a) eine Draufsicht auf ein siebtes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung,
Fig. 10(b) einen Querschnitt entlang der Linie C-C′ in Fig.
10(a),
Fig. 11(a) eine Draufsicht auf ein achtes Ausführungsbei
spiel eines Halbleiterspeichers nach der Erfin
dung, und
Fig. 11(b) einen Querschnitt entlang der Linie D-D′ in Fig.
11(a).
Ein erstes Ausführungsbeispiel der Erfindung wird nachfol
gend unter Bezugnahme auf die Fig. 2 und 3(a) bis 3(j) nä
her beschrieben.
Bei diesem Ausführungsbeispiel weist ein dynamischer Spei
cher mit wahlfreiem Zugriff einen Vertikal-MIS-Transistor
auf, der eine Siliciuminsel 15 enthält, die gegenüber einem
Siliciumsubstrat 11 vom p-Typ durch einen Isolator 100,
z. B. durch SiO2, isoliert ist. Eine hochdotierte n-Typ-Ver
unreinigungsschicht 16 und eine Gateelektrode 17, die
durch einen Gateisolator 7 voneinander getrennt sind, ar
beiten als Wortleitung. Eine Datenleitung 18 ist mit der
hochdotierten n-Typ-Verunreinigungsschicht 16 verbunden.
Eine Ladungsspeichereinrichtung enthält eine hochdotierte
n-Typ-Verunreinigungsschicht 12, einen Kapazitätsisolator 3
und eine plattenförmige Elektrode 13. Die plattenförmige
Elektrode 13 kann jede Potentialspannung führen, und zwar
unter Berücksichtigung eines Potentials des Siliciumsub
strats 11. Dies ist von Vorteil im Hinblick auf einen
Löschbetrieb. Das vorliegende Ausführungsbeispiel weist
ferner den Vorteil auf, daß das zuvor erwähnte "Soft-Error-
Phänomen" infolge der Injektion von α-Teilchen praktisch
nicht mehr auftreten kann, da die gesamte Speicherzelle ge
genüber dem Siliciumsubstrat 11 durch den Isolator 100 iso
liert ist. Die Speicherzellenstruktur ist ferner hochwider
standsfest gegenüber Rauschladungen, die von umgebenden
Schaltungen geliefert werden.
Es sei darauf hingewiesen, daß es nicht unbedingt erforder
lich ist, die hochdotierte n-Typ-Verunreinigungsdiffusions
schicht 12 bis in das Zentrum der Siliciuminsel 15 auszu
dehnen, sondern daß es auch genügt, diese nur im Oberflä
chenbereich der Seitenwand der Siliciuminsel 15 vorzusehen.
Die Fig. 3(a) bis 3(j) zeigen in Kombination den Herstel
lungsprozeß zur Erzeugung eines Ausführungsbeispiels eines
Halbleiterspeichers nach der Erfindung.
Gemäß Fig. 3(a) wird ein erster Si2N4-Film 31 mit einer
Dicke von z. B. 300 nm zunächst auf ein Halbleitersubstrat
niedergeschlagen, das speziell ein Siliciumsubstrat 11 ist,
und zwar durch das sogenannte "CVD-Verfahren" (chemical
vapor deposition method) während der Niederschlagung rea
gieren SiH4 und NH3 miteinander, und zwar im Temperaturbe
reich von 750°C bis 800°C für etwa eine Stunde, um auf die
se Weise den Si3N4-Film 31 zu bilden. Anschließend wird mit
Hilfe einer photolithographischen Technik ein nicht darge
stellter Photoresistfilm auf dem Si3N4-Film 31 gebildet.
Ein anisotropes Trockenätzverfahren wird ausgeführt, und
zwar unter Verwendung des Resistfilms als Maske, um den
Si3N4-Film 31 und das Siliciumsubstrat 11 wegzuätzen, so
daß letztlich der in Fig. 3(a) gezeigte Halbleiterteil er
halten wird, speziell eine Siliciuminsel 15.
Der Si3N4-Film 31 wird vorzugsweise durch anisotropes Trok
kenätzen weggeätzt, und zwar in einer Plasmaatmosphäre, die
Fluor bzw. Fluorgas enthält, z. B. (CF3+O2), CH2F2, CHF3,
CH3F, (CH4+F2), usw.
Darüber hinaus wird Si vorzugsweise in einer Plasmaatmo
sphäre geätzt, die Chlor bzw. Chlorgas enthält, z. B. CCl4,
Cl2, usw. Die Ätztiefe von Si beträgt etwa 1 µm.
Entsprechend Fig. 3(b) wird ein zweiter Si3N4-Film 33 mit
einer Dicke von etwa 40 nm auf der Siliciuminsel 15 und dem
Siliciumsubstrat 11 unter Anwendung des "CVD-Verfahrens"
niedergeschlagen. Sodann wird ein anisotroper Ätzvorgang
durchgeführt, bei dem der Si3N4-Film 33 von der oberen Flä
che des Si3N4-Films 31 entfernt wird, wobei er nur noch an
der Seitenwand der Siliciuminsel 15 verbleibt. Daran
schließt sich ein weiterer anisotroper Trockenätzvorgang
an, um das Siliciumsubstrat 11 wegzuätzen, was schließlich
zu einer verlängerten Siliciuminsel 15 führt.
Das Si3N4-Niederschlagsverfahren, das Si3N4-Ätzverfahren
und das Si-Ätzverfahren, die im Schritt zur Herstellung der
Struktur nach Fig. 3(a) zum Einsatz kommen, sind im wesent
lichen und vorzugsweise gleich, werden jedoch zu unter
schiedlichen Zeiten angewandt. Die Ätztiefe des Si in die
sem Schritt liegt zwischen 2 und 3 µm.
In Übereinstimmung mit Fig. 3(c) wird mit Hilfe des "CVD-
Verfahrens" ein dritter Si3N4-Film 34 mit einer Dicke von
etwa 50 nm auf die Siliciuminsel 15 und das Siliciumsub
strat 11 niedergeschlagen. Sodann wird ein anisotroper Ätz
vorgang durchgeführt, um den dritten Si3N4-Film 34 von der
oberen Fläche des Films 31 zu entfernen, so daß der dritte
Film 34 nur noch an der Seitenwand des zweiten Films 33 und
auf der Siliciuminsel 15 verbleibt. Im Anschluß daran wird
das Siliciumsubstrat 11 einem isotropen Ätzvorgang unter
worfen, so daß die Siliciuminsel 15 an ihrem Fuß bzw. an
ihrer Basis eine geringere Breite a erhält.
Das Si3N4-Niederschlagsverfahren und das Si3N4-Ätzverfahren
sind im vorliegenden Schritt vorzugsweise gleich, kommen
jedoch zu verschiedenen Zeiten zum Einsatz.
Das isotrope Ätzen des Siliciumsubstrats 11 kann entweder
in einem Trockenätzprozeß unter Verwendung einer Plasma
atmosphäre mit SF6-Gas als wesentliches Element oder in
einem Naßätzprozeß durchgeführt werden. Für den Naßätzprozeß
wird eine wäßrige Lösung hergestellt, und zwar durch
Mischen von HF und HNO3 mit einem molaren Verhältnis von
1 : 100 oder größer, und durch Zugabe von Wasser zur Mischung
in einer Menge von mehreren Prozent bis zum mehreren 10fa
chen der Menge der Mischung.
Entsprechend Fig. 3(d) wird die gesamte Siliciuminsel oxi
diert. Die nichtoxidierenden Si3N4-Filme 31, 33 und 34 (An
tioxidationsfilme) schützen den oberen Teil der Insel. Da
gegen werden der Fuß bzw. die Basis der Siliciuminsel und
die obere Fläche des Substrats 11 oxidiert, so daß ein
SiO 2-Film 100 erhalten wird, der die Siliciuminsel 15 ge
genüber dem Siliciumsubstrat 11 elektrisch isoliert.
Um SiO2 zu bilden, wird vorzugsweise eine thermische Oxida
tion unter Verwendung von O2 mit einem großen Anteil an H2O
durchgeführt. Beispielsweise läßt sich ein SiO2-Film mit
einer Dicke von etwa 500 nm bei Durchführung einer Oxida
tion über 100 Minuten bei 1000°C sowie bei einem Druck von
einer Atmosphäre herstellen. Auf diese Weise lassen sich
die Siliciuminsel 15 und das Siliciumsubstrat 11 durch SiO2
elektrisch voneinander isolieren, vorausgesetzt, daß die
Abmessung a gemäß Fig. 3(c) am Boden der Siliciuminsel 15
kleiner als etwa 0,5 µm ist. Um die Siliciuminsel 15 gegen
über dem Siliciumsubstrat 11 durch Oxidation isolieren zu
können, wird die bei der Oxidation erhaltene Dicke des SiO2
so gewählt, daß sie gleich oder größer als die Abmessung a
ist.
Der isotrope Si-Ätzschritt gemäß Fig. 3(c) zur Verringerung
der Breite des Fußes bzw. der Basis der Siliciuminsel 15
kann entfallen, wenn das Siliciumsubstrat 11 und die Sili
ciuminsel 15 auch durch die genannte Oxidation vollständig
gegeneinander isoliert werden können. Ist z. B. die Insel
hinreichend schmal oder ist die SiO2-Schicht genügend dick,
so läßt sich der SiO2-Film über die gesamte Basis bzw. über
den gesamten Fuß der Siliciuminsel 15 bilden, ohne daß die
se Basis bzw. dieser Fuß geätzt werden muß.
Die Fig. 3(e) läßt erkennen, daß der dritte Si3N4-Film 34
entfernt worden ist. Mit Hilfe einer Vakuumphasendiffusion
werden dann Verunreinigungen, insbesondere Phosphor, in den
Oberflächenbereich der Seitenwand des unteren Teils der Si
liciuminsel 15 eingebracht, um durch eine derartige Dotie
rung eine hochdotierte n-Typ-Verunreinigungsschicht 12 zu
bilden. Phosphor kann dotiert bzw. hineindiffundiert wer
den, und zwar bis zum Zentralbereich der Siliciuminsel 15.
Um Si3N4 zu entfernen, wird vorzugsweise ein isotroper Ätz
vorgang durchgeführt, bei dem eine hohe Selektivität gegen
über der SiO2-Schicht 100, der Siliciuminsel 15, usw., er
halten wird. Beispielsweise kann Phosphorsäure mit einer
Konzentration von 85% oder höher zum Einsatz kommen. Die
Temperatur liegt vorzugsweise im Bereich zwischen 160°C und
180°C. Der Ablauf bei Siedetemperatur erleichtert die Tem
peratursteuerung. Die Siedetemperatur erhöht sich, wenn die
Phosphorsäurekonzentration ansteigt. Die Ätzgeschwindigkeit
von Si3N4 beträgt etwa 5 nm/min bei 160°C und etwa 10 nm/
min bei 180°C. Wenn diese Phosphorsäure zum Einsatz kommt,
liegen die Selektivitätsraten bezüglich Si3N4/SiO2 und
Si3N4/Si jeweils bei etwa dem 25fachen und bei etwa dem
3fachen. Da die Selektivitätsrate bezüglich Si3N4/Si rela
tiv klein ist, wird vorzugsweise eine dünne SiO2-Schicht
mit einer Dicke von z. B. 10 nm zwischen dem Si und dem
Si3N4 gebildet.
Wie anhand der Fig. 3(f) zu erkennen ist, wird die Oberflä
che der hochdotierten n-Typ-Verunreinigungsschicht 12 oxi
diert, um einen Kapazitätsisolator 3 zu erhalten, also ins
besondere SiO2. Anschließend wird leitfähiges Material,
z. B. ein polykristalliner Siliciumfilm, in einen Graben im
Si eingebracht, wobei anschließend ein isotroper Ätzvorgang
durchgeführt wird, und zwar bis zu einer gewünschten Posi
tion von der Oberfläche, um auf diese Weise eine platten
förmige Elektrode 13 des Kondensators zu erhalten.
Der Kapazitätsisolator 3 (Kondensatorisolator) kann unter
Verwendung eines der folgenden Materialien gebildet werden:
(a) SiO2, gebildet durch thermische Oxidation oder mit Hil
fe des CVD-Verfahrens,
(b) Si3N4, gebildet durch thermische Nitrierung bei Verwen
dung einer NH3-Atmosphäre oder mit Hilfe des CVD-Ver
fahrens,
(c) Ta2O5, gebildet durch das CVD-Verfahren oder durch ein
Sputterverfahren,
(d) durch einen zusammengesetzten Film aus zwei oder mehr
der drei unterschiedlichen Materialarten nach den Punk
ten (a), (b) und (c),
(e) durch eine ferroelektrische Substanz, wie z. B. KNO3,
Pb(Zr1-x Ti x ), usw., gebildet durch ein Sputterverfahren,
und
(f) durch einen zusammengesetzten Film aus einem Material
nach (e) und wenigstens einem der drei nach den Punkten
(a), (b) und (c) gebildeten Materialien.
Die Filmdicke wird vorzugsweise so gewählt, daß sie in den
Bereich von etwa 1 nm bis 20 nm bei SiO2 (mit einer spezi
fischen induktiven Kapazität von etwa 3,8) fällt, und zwar
sowohl unter dem Gesichtspunkt der elektrostatischen Kapa
zität als auch der dielektrischen Stärke.
Das polykristalline Silicium 13 wird mit einer Dicke von
z. B. 500 nm niedergeschlagen, und zwar unter Anwendung des
CVD-Verfahrens. Nach dieser Niederschlagung wird ein Ätz
prozeß ausgeführt, wobei der Ätzvorgang bis zu einer Tiefe
erfolgt, die gleich der Filmdicke plus etwa 1 µm ist, also
bis zu einer Tiefe von etwa 1 µm unterhalb des Si3N4-Films
33. Vorzugsweise erfolgt ein hochselektives Trockenätzen
mit einer Plasmaatmosphäre, die SF6 als wesentliches Ele
ment enthält.
Entsprechend der Fig. 3(g) wird die Oberfläche des polykri
stallinen Siliciumfilms bzw. die der Elektrode 13 oxidiert,
um einen SiO2-Isolationsfilm 39 zu erhalten.
Der SiO2-Film 39 wird vorzugsweise durch Oxidation in einer
Atmosphäre mit einem großen Anteil an H2O gebildet. Bei
spielsweise läßt sich der SiO2-Film 39 mit einer Dicke von
etwa 300 nm auf dem polykristallinen Siliciumfilm 38 erzeu
gen, und zwar durch Ausführung einer Oxidation für 50 Minu
ten bei 1000°C unter einem Druck von 1 atm.
Die Fig. 3(h) zeigt, daß der Si3N4-Film 33 entfernt worden
ist. Die Insel wird oxidiert, um einen SiO2-Film 7 zu bil
den, der als Gateisolator dient. Weiterhin wird ein poly
kristalliner Siliciumfilm 17 mit einer Dicke von etwa
100 nm mit Hilfe des CVD-Verfahrens niedergeschlagen. Es er
folgt ein anisotropes Trockenätzen, so daß der polykristal
line Siliciumfilm 17 nur noch an der Seitenwand des oberen
Teils der Siliciuminsel 15 verbleibt, um auf diese Weise
eine Wortleitung 17 zu erhalten, die ebenfalls als Gate
elektrode arbeitet.
Um den Si3N4-Film 33 zu entfernen, wird vorzugsweise das
bereits oben beschriebene Phosphorsäureätzen ausgeführt.
Die Bildung des Gateisolators erfolgt z. B. in einer O2-
Atmosphäre, wobei die Oxidation bei 950°C und unter einem
Druck von 1 atm durchgeführt wird. Ein SiO2-Film mit einer
Dicke von etwa 10 nm wird durch Fortführung der Oxidation
über 30 Minuten erhalten.
In den polykristallinen Siliciumfilm wird im voraus Phos
phor eindiffundiert, um seinen elektrischen Widerstand zu
verringern. Vorzugsweise wird POCl3-Gas während der Durch
führung des CVD-Verfahrens verwendet. Alternativ kann nach
der Filmbildung eine Vakuumphasendiffusion von Phosphor un
ter Verwendung von POCl3 als Quellenmaterial zum Einsatz
kommen.
Das anisotrope Trockenätzen des polykristallinen Silicium
films kann durch Verwendung einer Plasmaatmosphäre mit CCl4
als Hauptkomponente ausgeführt werden.
Entsprechend der Fig. 3(i) wird der Si3N4-Film 31 auf der
oberen Endfläche der Siliciuminsel 15 entfernt, wonach die
obere Endfläche der Siliciuminsel 15 oxidiert wird, um ei
nen SiO2-Film 133 zu erhalten. Danach wird eine hochdotier
te n-Typ-Verunreinigungsschicht 16 durch Ionenimplantation
gebildet, wie die Fig. 3(i) ebenfalls zeigt.
Die Entfernung des Si3N4-Films 31 erfolgt vorzugsweise in
einer heißen Phosphorsäure. Bei der Ionenimplantation wer
den p⁺ oder AS⁺ mit etwa 1×1015 cm-2 oder mehr implan
tiert.
In Übereinstimmung mit Fig. 3(j) wird ein SiO2-Film 14 mit
einer Dicke von etwa 400 nm durch ein CVD-Verfahren herge
stellt. Anschließend wird eine Datenleitung 18 erzeugt, um
den Aufbau des Halbleiterspeichers zu komplettieren.
Die Datenleitung 18 kann durch Verwendung eines Materials
gebildet werden, das aus (a) hochdotiertem, verunreinigtem
Polysilicium, (b) einer Siliciummetallverbindung, wie z. B.
WSi2, MoSi2, TiSi2 usw., (c) einer Ti-Verbindung, wie z. B.
TiN, TiW, usw., (d) einem spröden Metall, wie z. B. W, Mo,
usw., (e) einem metallischen Material mit niedrigem Wider
stand, wie z. B. Al, oder dergleichen, oder (f) aus einem
zusammengesetzten Material besteht, das zwei oder mehr der
fünf unterschiedlichen Sorten von Materialien gemäß den
Punkten (a) bis (e) enthält.
In der nachfolgenden Beschreibung wird bezüglich der weite
ren Ausführungsbeispiele der Erfindung nicht noch einmal
der genaue Aufbau wie beim ersten Ausführungsbeispiel er
läutert, um Wiederholungen zu vermeiden. Die Anordnungen
der weiteren Ausführungsbeispiele lassen sich jedoch unter
Bezugnahme auf das erste Ausführungsbeispiel besser ver
stehen.
Die Fig. 4(a) und 4(b) zeigen in Kombination die Ausfüh
rungsform eines Halbleiterspeichers gemäß einem zweiten
Ausführungsbeispiel der Erfindung. Gleiche Teile wie beim
ersten Ausführungsbeispiel sind mit den gleichen Bezugszei
chen versehen.
Die Dicke der Wortleitungen 17 ist kleiner als die Hälfte
des Abstands zwischen jedem Paar von benachbarten Silicium
inseln. Ist die Dicke nicht kleiner als die Hälfte dieses
Abstands, so können zueinander benachbarte Wortleitungen 17
in ungewünschter Weise in elektrische Verbindung mitein
ander treten. Erfolgt in diesem Fall der Herstellungsprozeß
nach Fig. 3, so werden die Wortleitungen 17 gegeneinander
isoliert, und zwar für jede Siliciuminsel, was durch aniso
tropes Trockenätzen beim Bilden der Wortleitungen 17 er
reicht wird. Gemäß der Querschnittsstruktur nach Fig. 4(b)
müssen die Wortleitungen in Richtung senkrecht zur Linie A-
A′ in Fig. 4(a) miteinander verbunden sein. Zu diesem Zweck
wird ein nicht dargestellter Photoresistfilm auf der Ver
bindungsstelle eines jeden Paares von Wortleitungen 17 ge
bildet, die miteinander verbunden werden sollen. Dieser Re
sistfilm wird als Marke verwendet, und zwar während des an
isotropen Ätzprozesses zur Herstellung der Wortleitungen.
Gemäß diesem Verfahren ist es möglich, eine Verbindung von
Wortleitungen zwischen jedem Paar benachbarter Inseln zu
erhalten, wie die Fig. 4(a) zeigt. Mit dem Bezugszeichen 40
sind Kontaktlöcher bezeichnet, die durch den SiO2-Isolator
14 hindurchgehen.
Beim Ausführungsbeispiel nach Fig. 5 ist der Abstand zwi
schen jedem Paar von Siliciuminseln in Richtung parallel zu
den Datenleitungen 18 auf den Wert a gesetzt. Der Abstand
in Richtung parallel zu den Wortleitungen 17 weist den Wert
b auf, der vom Wert a verschieden ist. Erfüllt die Dicke t
des polykristallinen Siliciumfilms für die Wortleitungen
die Bedingung
a/2 < t < b/2 (1)
so ist es möglich, mit Hilfe des in Fig. 3 gezeigten Her
stellungsprozesses und ohne das zuvor beschriebene Resist
muster für die Wortleitungen in Wortleitungsrichtung
gleichmäßige bzw. kontinuierlich verlaufende Wortleitungen
zu erhalten.
Die Fig. 6(a) zeigt eine Draufsicht auf einen Halbleiter
speicher gemäß der Erfindung in Übereinstimmung mit einem
vierten Ausführungsbeispiel, während die Fig. 6(b) seinen
Querschnitt entlang der Linie B-B′ in Fig. 6(a) zeigt. Beim
Ausführungsbeispiel nach den Fig. 6(a) und 6(b) sind glei
che Teile wie beim ersten Ausführungsbeispiel mit gleichen
Bezugszeichen versehen. Das Layout ist so gewählt, daß ge
faltete Bitleitungen erhalten werden. Bei diesem Ausfüh
rungsbeispiel ist es ferner möglich, selbstausrichtende
Wortleitungen zu bilden, die kontinuierlich bzw. gleichför
mig in Vertikalrichtung verlaufen. Zu diesem Zweck werden
die Abstände zwischen den Siliciuminseln in den oben be
schriebenen Richtungen c und d so gewählt, daß im Ausfüh
rungsbeispiel nach Fig. 5 d kleiner als c ist. Die zentrale
Wortleitung 17′ in Fig. 6(b) zeigt begrabenes Wortleitungs
material im Bereich zwischen einem Paar benachbarter Sili
ciuminseln, an dem der Abstand schmaler ist.
Die Fig. 7(a) und 7(b) zeigen in Kombination den Aufbau ei
nes Halbleiterspeichers nach einem fünften Ausführungsbei
spiel der Erfindung. Der Halbleiterspeicher hat zylindri
sche Gates. Die Fig. 7(a) ist eine Draufsicht auf den Halb
leiterspeicher, während Fig. 7(b) einen Querschnitt entlang
der Linie A-A′ in Fig. 7(a) darstellt. Gleiche Elemente wie
beim ersten Ausführungsbeispiel sind mit den gleichen Be
zugszeichen versehen.
Das Merkmal dieses Ausführungsbeispiels liegt darin, daß es
einen MIS-Transistor aufweist, der eine zylindrische Gate
elektrode 17 auf der Oberfläche der Seitenwand des oberen
Teils einer säulenförmigen Siliciuminsel 15 besitzt. Im
Vergleich zu den in den Fig. 4, 5 und 6 gezeigten Ausfüh
rungsbeispielen gewährleistet die Struktur nach diesem
fünften Ausführungsbeispiel einen stabileren Transistorbe
trieb. Die Seitenoberfläche der Siliciuminseln ist weder
winkelig noch geneigt, so daß es möglich ist, ein gleich
förmiges elektrisches Feld zwischen Gateelektrode und Sili
ciuminsel zu erhalten.
Die Fig. 8(a) und 8(b) zeigen in Kombination den Aufbau ei
nes Halbleiterspeichers nach einem sechsten Ausführungsbei
spiel der Erfindung. Der Halbleiterspeicher weist Datenlei
tungen auf, die selbstausrichtend sind. Fig. 8(a) stellt
eine Draufsicht auf den Halbleiterspeicher dar, während
Fig. 8(b) einen Querschnitt entlang der Linie A-A′ in Fig.
8(a) zeigt.
Das Merkmal dieses sechsten Ausführungsbeispiels besteht
darin, daß jede Datenleitung 18 in direktem Kontakt mit ei
ner hochdotierten n-Typ-Verunreinigungsdiffusionsschicht 16
steht, welche am oberen Ende der Siliciuminsel 15 gebildet
ist. Der Aufbau nach dem sechsten Ausführungsbeispiel hat
den Vorteil, daß er sehr einfach ist und eine ausgesprochen
kleine Speicherzellenstruktur ermöglicht.
Ein Ausführungsbeispiel des Herstellungsprozesses wird
nachfolgend unter Bezugnahme auf die Fig. 9(a), 9(b) und
9(c) näher erläutert.
Es sei darauf hingewiesen, daß es auch möglich ist, die
Schritte gemäß den Fig. 3(a) bis 3(g) auszuführen, um eine
Struktur zu erhalten, die dann dem in Fig. 9(a) gezeigten
Schritt unterworfen wird. Gleiche Elemente wie beim ersten
Ausführungsbeispiel sind mit den gleichen Bezugszeichen
versehen.
Nach Beendigung des Schrittes gemäß Fig. 3(g) wird der
Si3N4-Film 33 z. B. mit Hilfe von Phosphoräsure entfernt.
Sodann wird ein SiO2-Film 7 durch Oxidation bei 900°C für
30 bis 60 Minuten gebildet, wie dies in Fig. 9(a) gezeigt
ist. Anschließend wird polykristallines Silicium mit einer
Dicke von etwa 100 nm durch ein CVD-Verfahren niederge
schlagen. Danach erfolgt eine Diffusion von Phosphor.
Schließlich wird eine Wortleitung 17 durch anisotropes
Trockenätzen gebildet. Zu diesem Zeitpunkt liegt das obere
Ende der Wortleitung 17 unterhalb der oberen Endfläche der
Siliciuminsel 15.
Wie die Fig. 9(b) zeigt, wird dann der Si3N4-Film 31 auf
der Oberfläche der Siliciuminsel 15 z. B. durch Phosphor
säure entfernt. Mit Hilfe einer Ionenimplantation wird eine
hochdotierte n-Typ-Verunreinigungsschicht 16 gebildet. Wei
terhin wird SiO2 mit einer Dicke von etwa 500 nm durch ein
CVD-Verfahren niedergeschlagen. Das SiO2 wird durch isotro
pes Trockenätzen weggeätzt, so daß SiO2 nur in der Ausneh
mung innerhalb der Oberfläche verbleibt.
Zuletzt wird leitfähiges Material für Datenleitungen 18,
z. B. Al, polykristallines Silicium, W, WSi2, usw. nieder
geschlagen, so daß eine komplette Halbleiterspeicherzelle
gemäß Fig. 9(c) erhalten wird.
Bei diesem Herstellungsprozeß ist es nicht erforderlich,
eine photolithographische Maske zu verwenden, um ein Kon
taktloch für einen Kontakt mit der Speicherzelle zu bilden.
Das Verfahren ist daher relativ einfach.
Die Fig. 10(a) zeigt eine Draufsicht auf den Aufbau eines
Halbleiterspeichers nach einem siebten Ausführungsbeispiel
der Erfindung. Fig. 10(b) stellt dagegen einen Querschnitt
entlang der Linie C-C′ in Fig. 10(a) dar. Gleiche Teile wie
beim ersten Ausführungsbeispiel sind mit den gleichen Be
zugszeichen versehen. Bei diesem siebten Ausführungsbei
spiel sind die Siliciuminseln 72 gegeneinander durch Isola
tionsteile 71 isoliert, die eine gleichförmig bzw. kontinu
ierlich verlaufende Siliciumleitung in regelmäßigen Abstän
den oxidieren. Im Falle des Aufbaus nach Fig. 10(a) ist es
möglich, voneinander unabhängige Speicherzellen sowohl an
der rechten als auch an der linken Seitenoberfläche der Si
liciuminsel 72 zu bilden, da die Wortleitungen 17 jeweils
getrennt an einer rechten und einer linken Seitenoberfläche
verlaufen. Es lassen sich daher zwei Speicherzellen auf ei
ner Siliciuminsel 72 erhalten.
Die Fig. 11(a) zeigt eine Draufsicht auf ein achtes Ausfüh
rungsbeispiel der Erfindung. Dagegen stellt Fig. 11(b) ei
nen Querschnitt entlang der Linie D-D′ in Fig. 11(a) dar.
Bei diesem achten Ausführungsbeispiel ist ein Abschnitt zur
Zuführung von Leistung zu den Wortleitungen dargestellt.
Ein peripherer Schaltungsbereich 82, der außerhalb der
Speicherzellen liegt, ist auf der Siliciumoberfläche gebil
det, die ungeätzt bleibt. Entsprechend dem Herstellungs
prozeß nach den Fig. 3(a) bis 3(j) verbleibt das Wortlei
tungsmaterial an den Seitenwänden aller Siliciuminseln. Da
her verbleibt auch das Wortleitungsmaterial 85 an der Sei
tenwand des peripheren Schaltungsbereichs 82. Sind die
Wortleitungen verlängert, um den Speicherzellenabschnitt
mit dem peripheren Schaltungsbereich 82 zu verbinden, so
sind alle Wortleitungen durch das Wortleitungsmaterial 85
verbunden, das an der Seitenwand des peripheren Schaltungs
bereichs 82 verblieben ist. Demzufolge werden bei diesem
achten Ausführungsbeispiel Siliciuminseln 87, die nicht als
Speicherzellen verwendet werden, am Rand des Speicherzel
lenbereichs erhalten, um einen Kontakt mit den Wortlei
tungen auf den Inseln 87 zu bilden und eine Verbindung mit
der peripheren Schaltung unter Verwendung von anderem Lei
tungsmaterial 81 herzustellen.
Bei jedem der zuvor beschriebenen Ausführungsbeispiele der
Erfindung kam eine Speicherzelle vom n-Kanal-Typ zum Ein
satz. Es läßt sich jedoch auch eine ähnliche Struktur im
Falle einer Speicherzelle vom p-Kanal-Typ realisieren.
Nach der Erfindung lassen sich auch dann, wenn α-Teilchen
in das Halbleitersubstrat injiziert werden und dadurch po
sitive oder negative Ladungen im Halbleitersubstrat entste
hen, sogenannte "Soft-Errors" vermeiden, die sonst entste
hen, wenn diese Ladungen in die Speicherzellen eindringen.
Die Vermeidung der "Soft-Errors" erfolgt dadurch, daß die
Halbleiterinseln, auf denen die Speicherzellen gebildet
sind, gegenüber dem Halbleitersubstrat isoliert sind.
Selbstverständlich ist der Halbleiterspeicher nach der Er
findung auch widerstandsfähig gegen Rauschladungen von ei
ner peripheren Schaltung.
Nach der Erfindung ist es möglich, insbesondere bei einer
Kombination der Ausführungsbeispiel nach den Fig. 5 und
8(a) bis 9(c), Speicherelemente durch Selbstausrichtung
nach Bildung der Siliciuminseln zu erhalten. Es ist unnö
tig, eine Grenze zur Maskenausrichtung einzuhalten, so daß
eine Speicherzelle in einem minimierten Bereich gebildet
werden kann.
Claims (30)
1. Halbleiterspeicher, dadurch gekennzeichnet, daß
- - eine Schalteinrichtung benachbart zur oberen und eine La dungsspeichereinrichtung benachbart zur unteren Seite ei ner jeweiligen Halbleiterinsel (15) vorhanden sind, die sich auf einem Halbleitersubstrat (11) befindet, wobei jede Halbleiterinsel (15) durch einen Isolator (100) ge genüber dem Halbleitersubstrat (11) isoliert ist, und
- - die Schalteinrichtung und die Ladungsspeichereinrichtung im wesentlichen dieselbe Breite aufweisen.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekenn
zeichnet, daß die Halbleiterinsel (15) und das Halbleiter
substrat (11) aus Silicium bestehen.
3. Halbleiterspeicher nach Anspruch 1, dadurch gekenn
zeichnet, daß die Schalteinrichtung ein Vertikal-MIS-Tran
sistor mit zylindrischer Gateelektrode an einer Seitenwand
der Halbleiterinsel (15) ist.
4. Halbleiterspeicher nach Anspruch 1, dadurch gekenn
zeichnet, daß eine Verunreinigungsdotierungsschicht in ei
nem Oberflächenbereich wenigstens einer Seitenwand eines
unteren Teils einer jeden Halbleiterinsel (15) vorhanden
ist, jede Halbleiterinsel (15) von einem ersten Leitungstyp
ist, die Verunreinigungsdotierungsschicht von einem zweiten
Leitungstyp ist, der zum ersten Leitungstyp entgegengesetzt
ist, die Ladungsspeichereinrichtung einen Kapazitätsisola
tor (3) entlang einer Oberfläche der Verunreinigungsdotie
rungsschicht aufweist und eine Elektrode (13) am Kapazi
tätsisolator (3) vorhanden ist.
5. Halbleiterspeicher nach Anspruch 1, dadurch gekenn
zeichnet, daß die Halbleiterinseln (15) entlang von Linien
angeordnet sind, die linearen Halbleiterinseln (15) gegen
einander durch einen in konstanten bzw. gleichförmigen Ab
ständen angeordneten Isolator isoliert sind und die Schalt
einrichtungen sowie die Ladungsspeichereinrichtungen eben
falls durch den Isolator gegeneinander isoliert sind.
6. Halbleiterspeicher nach Anspruch 1, dadurch gekenn
zeichnet, daß die Halbleiterinseln (15) gegeneinander durch
einen Isolator isoliert und in regelmäßigen Abständen zu
einander angeordnet sind, wobei jede Halbleiterinsel (15)
wenigstens ein Paar von Schalt- und Ladungsspeichereinrich
tungen zur Bildung einer integrierten Schaltung aufweist.
7. Halbleiterspeicher nach Anspruch 6, gekennzeichnet
durch wenigstens eine zusätzliche Halbleiterinsel (87), die
eine Gateelektrode sowie einen Kontakt zur Verbindung mit
einer peripheren Schaltung aufweist.
8. Halbleiterspeicher, gekennzeichnet durch
- - einen Körper (11),
- - einen Isolator (100) auf dem Körper (11),
- - eine Halbleiterinsel (15) auf dem Isolator (100), die durch den Isolator (100) gegenüber dem Körper (11) voll ständig elektrisch isoliert ist,
- - einen Kapazitätsisolator (3) auf einer Seitenwand der Halbleiterinsel (15),
- - eine plattenförmige Elektrode (13) auf dem Kapazitätsiso lator (3) ,
- - einen Gateisolator (7) auf der Seitenwand der Halbleiter insel (15),
- - eine Gatelektrode (17) auf dem Gateisolator (7),
- - einen ersten hochverunreinigten Dotierungsbereich in ei nem Teil der Halbleiterinsel (15), der als Source oder Drain arbeitet,
- - einen zweiten hochverunreinigten Dotierungsbereich in ei nem Teil der Halbleiterinsel (15), der als Drain oder Source arbeitet, und
- - eine Datenleitung (18), die elektrisch mit dem zweiten hochverunreinigten Dotierungsbereich (16) verbunden ist.
9. Halbleiterspeicher nach Anspruch 8, dadurch gekenn
zeichnet, daß
- - die Halbleiterinsel (15) und der Körper (11) aus Silicium bestehen,
- - der Gateisolator (7) wenigstens einen SiO2-Film enthält, und
- - der Kapazitätsisolator (3) wenigstens einen Film aus ei ner Menge von Filmen enthält, zu der ein SiO2-Film, ein Si₃N₄-Film, ein Ta₂O₅-Film und ein KNO₃Pb(Zr1-x Ti x )-Film gehören oder aus einer Kombination dieser Filme besteht.
10. Halbleiterspeicher nach Anspruch 9, dadurch gekenn
zeichnet, daß die Halbleiterinsel (15), die plattenförmige
Elektrode (13), der Kapazitätsisolator (3), der Gateisola
tor (7) und die Gateelektrode (17) an jeweils festen Posi
tionen angeordnet sind, die nur durch die Herstellungsbe
dingungen bestimmt sind.
11. Halbleiterspeicher nach Anspruch 8, gekennzeichnet
durch eine Mehrzahl von Halbleiterinseln (15), wobei der
Abstand zwischen jedem Paar benachbarter Halbleiterinseln
(15) in Wortleitungsrichtung kleiner ist als der Abstand in
Datenleitungsrichtung.
12. Halbleiterspeicher nach Anspruch 8, dadurch gekenn
zeichnet, daß die Halbleiterinsel (15) säulenförmig und die
Gateelektrode (17) ringförmig ausgebildet sind.
13. Halbleiterspeicher nach Anspruch 8, dadurch gekenn
zeichnet, daß die Datenleitung (18) oberhalb der Wortlei
tung (17) liegt und gegenüber dieser durch einen Isolator
isoliert ist, und daß die Datenleitung (18) im wesentlichen
horizontal angeordnet ist, wobei sich eine untere Fläche
der Datenleitung (18) im wesentlichen auf demselben Pegel
wie eine obere Fläche der Halbleiterinsel (15) befindet.
14. Halbleiterspeicher, gekennzeichnet durch
- - einen Körper (11),
- - einen ersten Isolatorbereich (100) auf dem Körper (11),
- - eine Halbleiterinsel (15) auf dem Isolator (100), die durch diesen vom Körper (11) vollständig elektrisch iso liert ist,
- - einen zweiten Isolatorbereich (3) auf einer Seitenwand der Halbleiterinsel (15),
- - eine plattenförmige Elektrode (13) benachbart zum zweiten Isolatorbereich (3),
- - eine Gateelektrode (17) benachbart zum zweiten Isolator bereich (3),
- - einen ersten hochverunreinigten Dotierungsbereich in ei nem Teil der Halbleiterinsel (15),
- - einen zweiten hochverunreinigten Dotierungsbereich in ei nem Teil der Halbleiterinsel (15), und
- - eine Datenleitung (18), die mit einem der hochverunrei nigten Dotierungsbereiche elektrisch gekoppelt ist, wobei die Halbleiterinsel (15), die plattenförmige Elektrode (13), der zweite Isolationsbereich und die Gateelektrode (17) an jeweils festen Positionen angeordnet sind, die nur durch die Prozeßbedingungen bestimmt sind.
15. Halbleiterspeicher nach Anspruch 14, dadurch gekenn
zeichnet, daß die Halbleitreinseln (15) und der Körper
(11) aus Silicium bestehen.
16. Halbleiterspeicher nach Anspruch 15, dadurch gekenn
zeichnet, daß der zweite Isolationsbereich wenigstens ei
nen SiO2-Film enthält.
17. Halbleiterspeicher nach Anspruch 16, dadurch gekenn
zeichnet, daß der zweite Isolatorbereich wenigstens einen
Film aufweist, der aus einer Menge von Filmen ausgewählt
ist, zu der ein Si3N4-Film, ein Ta2O5-Film und ein
KNO₃Pb(Zr1-x Ti x )-Film gehören, oder aus einer Kombination
dieser Filme besteht.
18. Halbleiterspeicher nach Anspruch 16, gekennzeichnet
durch eine Mehrzahl von Halbleiterinseln (15), wobei der
Abstand zwischen jedem Paar benachbarter Halbleiterinseln
(15) in Wortleitungsrichtung kleiner ist als der Abstand in
Datenleitungsrichtung.
19. Halbleiterspeicher nach Anspruch 16, dadurch gekenn
zeichnet, daß die Halbleiterinseln (15) säulenförmig und
die Gateelektrode (17) ringförmig ausgebildet sind.
20. Halbleiterspeicher nach Anspruch 16, dadurch gekenn
zeichnet, daß die Datenleitung (18) oberhalb der Wortlei
tung (17) liegt und gegenüber dieser durch den ersten Iso
latorbereich isoliert ist.
21. Halbleiterspeicher nach Anspruch 20, dadurch gekenn
zeichnet, daß die Datenleitung (18) im wesentlichen hori
zontal angeordnet ist und eine untere Fläche der Datenlei
tung (18) im wesentlichen auf demselben Pegel wie eine obe
re Fläche der Halbleiterinsel (15) liegt.
22. Halbleiterspeicher nach Anspruch 20, dadurch gekenn
zeichnet, daß die Datenleitung (18) eine gefaltete Daten
leitungsstruktur enthält.
23. Halbleiterspeicher nach Anspruch 12, dadurch gekenn
zeichnet, daß die Schalteinrichtung ein Vertikal-MIS-Tran
sistor und die Gateelektrode zylindrisch sind.
24. Verfahren zur Herstellung eines Halbleiterspeichers,
gekennzeichnet durch folgende Schritte:
- a) Niederschlagung eines ersten Antioxidationsfilms (31) auf einem Halbleitersubstrat (11) mit anschließender an isotroper Ätzung des ersten Antioxidationsfilms (31) und des Halbleitersubstrats (11), um eine Halbleiterinsel (15) zu erhalten, die den ersten Antioxidationsfilm (31) an ihrem oberen Ende trägt,
- b) Niederschlagung eines zweiten Antioxidationsfilms (33) auf das Halbleitersubstrat (11) und die Halbleiterinsel (15) mit anschließender anisotroper Ätzung, derart, daß der zweite Antioxidationsfilm (33) an der Seitenwand der Halbleiterinsel (15) verbleibt, wobei ein weiterer an isotroper Ätzvorgang unter Verwendung des ersten und des zweiten Antioxidationsfilms am oberen Ende und an der Seitenwand der Halbleiterinsel (15) als Masken erfolgt, um das Halbleitersubstrat (11) weiter wegzuätzen,
- c) Niederschlagung eines dritten Antioxidationsfilms (34) auf das Halbleitersubstrat (11) und die Halbleiterinsel (15) mit anschließender anisotroper Ätzung, derart, daß der dritte Antioxidationsfilm (34) auf der Seitenwand der Halbleiterinsel (15) verbleibt, und
- d) Oxidieren der Oberfläche des Halbleitersubstrats (11) unter Verwendung des ersten, des zweiten und des dritten Antioxidationsfilms als Masken zwecks Bildung eines Iso lators (100), durch den die Halbleiterinsel (15) gegen über dem Halbleitersubstrat (11) isoliert wird.
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet,
daß zwischen den Schritten (c) und (d) ein isotroper Ätz
vorgang unter Verwendung des ersten, zweiten und dritten
Antioxidationsfilms als Masken erfolgt, um den Bodenteil
der Halbleiterinsel (15) zu verschmälern.
26. Verfahren nach Anspruch 24, gekennzeichnet durch
folgende weitere Schritte:
- e) nach dem Schritt (d) wird der Antioxidationsfilm teil weise entfernt, wonach eine Verunreinigungsdotierungs schicht an der Oberfläche der Seitenwand eines unteren Teils der Halbleiterinsel (15) gebildet wird, wobei die se Verunreinigungsdotierungsschicht vom zweiten Lei tungstyp ist, welche entgegengesetzt zu einem ersten Leitungstyp ist, der seinerseits entgegengesetzt zu ei ner ersten Leitfähigkeit einer Verunreinigung innerhalb der Halbleiterinsel (15) ist,
- f) Bildung eines Kapazitätsisolators (3) an der Oberfläche der Verunreinigungsdotierungsschicht (12),
- g) Niederschlagung eines ersten leitenden Films mit an schließendem isotropem Ätzen zwecks Bildung einer Kon densatorelektrode (13) auf dem Isolator (100), wobei die Kondensatorelektrode (13) in Kontakt mit dem Kapazitäts isolator (3) steht,
- h) Bildung eines zweiten Isolators (39) auf dem ersten lei tenden Film,
- i) Niederschlagung eines zweiten leitenden Films (17) mit anschließendem anisotropem Trockenätzen, derart, daß der leitende Film (17) an der Seitenwand in einem oberen Teil der Halbleiterinsel (15) verbleibt,
- j) Entfernung des ersten Antioxidationsfilms (31) von der oberen Endfläche der Halbleiterinsel (15), Bildung eines dritten Isolators (7) auf der oberen Endfläche der Halb leiterinsel (15) und Erzeugung einer Verunreinigungsdo tierungsschicht (16) mit dem zweiten Leitungstyp an der oberen Endfläche der Halbleiterinsel (15),
- k) Niederschlagung eines vierten Isolators (14) auf den zweiten Isolator (39), und
- l) Bildung einer Öffnung im vierten Isolator (14) auf der Halbleiterinsel (15) sowie Erzeugung eines leitenden Films (18), der die Öffnung wenigstens teilweise aus füllt.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet,
daß zwischen den Schritten (h) und (i) der zweite und der
dritte Antioxidationsfilm entfernt werden, und daß im An
schluß daran ein Gateisolator auf der Oberfläche der Sei
tenwand der Halbleiterinsel (15) gebildet wird.
28. Verfahren zur Herstellung eines Halbleiterspeichers,
gekennzeichnet durch folgende Schritte:
- a) Niederschlagung eines ersten Antioxidationsfilms (31) auf einem Halbleitersubstrat (11) mit anschließender an isotroper Ätzung des ersten Oxidationsfilms (31) und des Halbleitersubstrats (11) zwecks Bildung einer Halbleiter insel (15), die auf ihrem oberen Ende den ersten Anti oxidationsfilm (31) trägt,
- b) Niederschlagung eines zweiten Antioxidationsfilms (33) auf das Halbleitersubstrat (11) und die Halbleiterinsel (15) mit anschließender anisotroper Ätzung, derart, daß der zweite Antioxidationsfilm (33) auf einer Seitenwand der Halbleiterinsel (15) verbleibt, wobei anschließend weiter anisotrop geätzt wird, und zwar unter Verwendung des ersten und des zweiten Antioxidationsfilms auf dem oberen Ende bzw. an der Seitenwand der Halbleiterinsel (15) als Masken, um das Halbleitersubstrat (11) weiter wegzuätzen,
- c) Niederschlagung eines dritten Antioxidationsfilms (34) auf das mit der Halbleiterinsel (15) versehene Halblei tersubstrat (11) mit anschließender anisotroper Ätzung, derart, daß der dritte Antioxidationsfilm (34) an der Seitenwand der Halbleiterinsel (15) verbleibt,
- d) Oxidieren der Oberfläche des Halbleitersubstrats (11) unter Verwendung des ersten, des zweiten und des dritten Antioxidationsfilms als Masken zwecks Bildung eines Iso lators (100), der die Halbleiterinsel (15) vom Halblei tersubstrat (11) isoliert,
- e) teilweises Entfernen des Antioxidationsfilms und an schließendes Bilden einer Verunreinigungsdotierungs schicht (12) an der Oberfläche der Seitenwand des unte ren Teils der Halbleiterinseln (15), wobei die Verunrei nigungsdotierungsschicht (12) vom zweiten Leitungstyp ist, der entgegengesetzt zu einem ersten Leitungstyp einer Verunreinigung innerhalb der Halbleiterinsel (15) ist,
- f) Bildung eines Kapazitätsisolators (3) an der Oberfläche der Verunreinigungsdotierungsschicht (12),
- g) Niederschlagung eines leitenden Films mit anschließender isotroper Ätzung bis zu einer gewünschten Position hin von der Oberfläche, um eine Kondensatorelektrode (13) auf dem Isolator (100) zu bilden, wobei die Kondensator elektrode (13) in Kontakt mit dem Kapazitätsisolator (3) steht,
- h) Bildung eines zweiten Isolators (39) auf dem leitenden Film,
- i) Niederschlagung eines leitenden Films (17) mit anschlie ßender anisotroper Trockenätzung, derart, daß der leit fähige Film (17) auf der Seitenwand des oberen Teils der Halbleiterinsel (15) verbleibt,
- j) Entfernung des Antioxidationsfilms (31) vom oberen End flächenbereich der Halbleiterinseln (15), Bildung eines dritten Isolators (7) auf der oberen Endfläche der Halb leiterinseln (15) sowie Bildung einer Verunreinigungsdo tierungsschicht (16) vom zweiten Leitungstyp an der obe ren Endfläche der Halbleiterinseln (15),
- k) Niederschlagung eines vierten Isolators (14) auf den zweiten Isolator (39) und
- l) Bildung einer Öffnung im vierten Isolator (14) auf der Halbleiterinsel (15) mit anschließender Erzeugung eines leitenden Films (18).
29. Verfahren nach Anspruch 28, dadurch gekennzeichnet,
daß zwischen den Schritten (h) und (i) der Antioxida
tionsfilm entfernt und ein Gateisolator (7) auf der Ober
fläche der Seitenwand der Halbleiterinseln (15) gebildet
wird.
30. Verfahren nach Anspruch 28, dadurch gekennzeichnet,
daß zwischen den Schritten (c) und (d) ein isotropes Ätzen
unter Verwendung des ersten, des zweiten und des dritten
Antioxidationsfilms als Masken erfolgt, um den Bodenteil
der Halbleiterinsel (15) zu verschmälern.
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