DE3842511A1 - Nichtfluechtige halbleiterspeichereinrichtung mit einer einrichtung zum speichern von 3-pegel-daten - Google Patents

Nichtfluechtige halbleiterspeichereinrichtung mit einer einrichtung zum speichern von 3-pegel-daten

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Description

Die Erfindung bezieht sich auf eine nichtflüchtige Halblei­ terspeichereinrichtung. Insbesondere bezieht sich die Erfin­ dung auf eine nichtflüchtige Halbleiterspeicherzelle mit einem Steuergate und einem fließenden Gate (floating gate) in einer gestapelten Anordnung, die zum Speichern von Daten mit drei verschiedenen Pegeln geeignet ist, und auf eine nichtflüchtige Halbleiterspeichereinrichtung mit Speicher­ zellen des beschriebenen Typs.
Speichereinrichtungen zum nichtflüchtigen Speichern von In­ formation werden in unterschiedlichsten Anwendungen auf unterschiedlichsten Gebieten der Technik verwendet. Eine der nichtflüchtigen Speichereinrichtungen ist der elektrisch programmierbare Nur-Lese-Speicher oder EPROM (electrically programmable read-only memory). Der Betrieb und die elek­ trischen Eigenschaften des EPROM sind in einem Artikel von D. Knowlton mit dem Titel "Versatile Algorithm, Equipment Cut EPROM Programming Time" (EDN, 17. März 1983 bzw. Intel Corp. Article Reprint AR-265, Seiten 4-119 bis 4-122) und in einem Artikel von J. Barns u.a. mit dem Titel "Operation and Characterization of N-channel EPROM Cell" (Solid State Electronics, Band 21, 1978, Seiten 521-529) behandelt.
Nun erfolgt eine kurze Beschreibung des Aufbaus und des Be­ triebs einer EPROM-Zelle mit Doppelgate. Gemäß Fig. 1 ist die Doppelgate-EPROM-Zelle auf einem Halbleitersubstrat 1 vom P⁻-Typ gebildet. Störstellen vom N-Typ sind in einem vorbestimmten Gebiet des Substrats 1 ionenimplantiert, um ein Störstellengebiet 2, das als ein Draingebiet dient, zu bilden. Ein weiteres Störstellengebiet 3 ist ebenfalls im Halbleitersubstrat 1 mit einem Abstand vom Drain-Störstellen­ gebiet 2 gebildet und dient als ein Sourcegebiet. Ein elek­ trisch leitendes fließendes Gate 4, zum Beispiel aus Poly­ silizium, ist über dem Gebiet der Substratoberfläche zwischen dem Draingebiet 2 und dem Sourcegebiet 3 mit einem zwischen dem fließenden Gate und der Substratoberfläche eingebrachten Isolierfilm 5 angeordnet. Das fließende Gate 4 überlagernd, ist ein Steuergate 6 mit einer dazwischenliegenden Isolier­ schicht 7 gebildet.
Das fließende Gate 4 ist so gebildet, daß es an seinen ent­ gegengesetzten Enden in der Draufsicht gesehen mit dem Drain- Störstellengebiet 2 und dem Source-Störstellengebiet 3 über­ lappt.
In einem Speicherzellenfeld, bei dem eine Mehrzahl der Dop­ pelgate-Speicherzellen des oben beschriebenen Typs in einer Matrix aus Zeilen und Spalten angeordnet ist, ist das Steuer­ gate 6 jeder Speicherzelle mit einer Wortleitung zum Auswäh­ len einer Zeile verbunden, während das Drain-Störstellenge­ biet 2 mit einer Bitleitung zum Auswählen einer Spalte ver­ bunden ist. Nun wird der Betrieb dieser Speichereinrichtung beschrieben.
Zunächst wird die Injektion von Elektronen in das fließende Gate der Speicherzelle bei Programmierbetrieb beschrieben. Bei der Programmier-Betriebsart wird an das Steuergate 6 ein Hochpegel von etwa 12,5 V angelegt, und an das Drain- Störstellengebiet 2 wird ein Hochpegelpotential von etwa 8 V angelegt, wobei das Halbleitersubstrat 1 und das Source- Störstellengebiet 3 an Masse liegen. Unter dieser Bedingung arbeitet der die Speicherzelle bildende Doppelgate-MOS-Tran­ sistor im Sättigungsbereich. Das Anlegen des Hochpegelpoten­ tials von etwa 8 V an das Drain-Störstellengebiet 2 bewirkt jedoch, daß die Inversionsschicht, die im Substrat unter dem fließenden Gate 4 gebildet worden ist, in einem Abschnitt nahe dem Draingebiet 2 eingeschnürt wird. Im Einschnürbereich zwischen dem Kanalgebiet (oder dem Inversionsgebiet) und dem Drain-Störstellengebiet 2 werden Elektronen durch die Drain-Source-Spannung mit einer über dem Kanalgebiet ange­ legten konstanten Sättigungsspannung beschleunigt. Dann wird ein starkes elektrisches Feld im Einschnürbereich nahe dem Draingebiet 2 induziert. Das starke elektrische Feld be­ schleunigt Elektronen vom Kanalgebiet zu sogenannten heißen Elektronen, die ihrerseits über die Potentialsperre der Gate­ isolierschicht 5 in deren Leitungsband springen. Die heißen Elektronen im Leitungsband der Isolierschicht 5 werden dann zum fließenden Gate 4 angezogen und dort durch das hohe posi­ tive Potential, auf welchem das fließende Gate gehalten wird, eingefangen. Folglich werden die Elektronen in das fließende Gate 4 injiziert, woraus ein nichtflüchtiges Einschreiben von Daten resultiert. Die an das fließende Gate 4 angelegte Spannung Vfg wird wie folgt ausgedrückt:
Vfg = V G · C 1/(C 1 + C 2),
wobei V G die an das Steuergate 6 angelegte Gatespannung ist, C 1 eine vom Steuergate 6, der Zwischenisolierschicht 7 und dem fließenden Gate 4 gebildete Kapazität darstellt und C 2 eine durch das fließende Gate 4, den Gateisolierfilm 5 und das Halbleitersubstrat 1 gebildete Kapazität darstellt.
Mit der Injektion der Elektronen in das fließende Gate 4 verschiebt der MOS-Speicherzellentransistor seine Schwellen­ spannung in positiver Richtung.
Zum Löschen der in der Speicherzelle gespeicherten Daten wird der Doppelgate-MOS-Transistor ultraviolettem Licht (UV- Licht) ausgesetzt. Bei Belichtung mit UV-Licht werden die im fließenden Gate 4 eingefangenen Elektronen auf eine solche Ebene angeregt, daß sie sich über die Potentialsperren des Gateisolierfilms 5 und der Isolierschicht 7 hinwegbewegen können, um vom Substrat 1 oder dem Steuergate 6 absorbiert zu werden. Tatsächlich wird durch das Belichten des Speicher­ zellentransistors mit UV-Licht Ladung vom fließenden Gate 4 zum Substrat 1 oder zum Steuergate 6 hin entnommen, was in einem Verschieben der Schwellenspannung des Speicherzel­ lentransistors in einer negativen Richtung resultiert. Ein typisches Verhältnis zwischen der an das Steuergate angeleg­ ten Gatespannung V G und dem Drainstrom I D des MOS-Speicher­ zellentransistors ist in Fig. 2 dargestellt. Wie in Fig. 2 gezeigt ist, weist der Speicherzellentransistor eine Schwellenspannung von 1 V im gelöschten Zustand und von etwa 6 V im programmierten Zustand auf. Wenn die Lesespannung von etwa 5 V an das Steuergate 6 angelegt wird, ist der ge­ löschte Speicherzellentransistor leitend, während der pro­ grammierte Speicherzellentransistor nichtleitend ist. Dem­ entsprechend ist bei Anlegen der Lesespannung V R von etwa 5 V an das Steuergate 6, wenn der Drainstrom I D mit einem den Lesestrom Isen übersteigenden Betrag fließt, bestimmt, daß "1"-Daten in der Speicherzelle eingespeichert sind. Wenn andererseits der fließende Drainstrom I D kleiner ist als der Lesestrom Isen, dann ist bestimmt, daß die in der Spei­ cherzelle gespeicherten Daten "0" sind. Das Erfassen des Drainstroms I D wird von einem Stromleseverstärker, der für die Bitleitung, mit der die Speicherzelle verbunden ist, vorgesehen ist, durchgeführt.
Wie beschrieben worden ist, beinhaltet die EPROM-Zelle einen Doppelgate-Speichertransistor, der zum Speichern von 2-Pegel- Daten in Form von "0" und "1" in Abhängigkeit von der Elektro­ nenansammlung auf dem fließenden Gate geeignet ist.
Die nichtflüchtige Speicherzelle mit gestapelter Gatestruktur ist insofern nachteilig, als sie auf das Speichern von 2- Pegel-Daten oder "0"- und "1"-Zuständen, entsprechend dem Vorhandensein und Nichtvorhandensein von Elektronen im flie­ ßenden Gate, begrenzt ist.
Wenn eine nichtflüchtige Speicherzelle Daten mit drei oder mehr verschiedenen Pegeln speichern kann, führt dies sofort zu einer Erhöhung der Integrationsdichte und damit der Spei­ cherkapazität der Einrichtung.
Aufgabe der Erfindung ist es daher, eine nichtflüchtige Spei­ cherzelle zu schaffen, die von den den bisher verwendeten nichtflüchtigen Speicherzellen innewohnenden Mängeln frei ist und die zum Speichern von Daten mit drei und mehr ver­ schiedenen Pegeln geeignet ist.
Aufgabe der Erfindung ist es ebenfalls, eine nichtflüchtige Halbleiterspeichereinrichtung zu schaffen, die nichtflüchtige Speicherzellen aufweist, die zum Speichern von Daten mit drei oder mehr verschiedenen Pegeln geeignet sind.
Diese Aufgabe wird durch eine nichtflüchtige Speicherzelle gelöst, die erfindungsgemäß erste und zweite getrennte flie­ ßende Gates, die einzeln und voneinander getrennt vorgesehen sind, aufweist. Insbesondere weist eine nichtflüchtige Spei­ cherzelle gemäß der Erfindung ein Halbleitersubstrat eines Leitfähigkeitstyps und ein Paar Störstellengebiete des ent­ gegengesetzten Leitfähigkeitstyps, die in der Oberfläche des Halbleitersubstrats in einem Abstand voneinander als Drain- und als Sourcegebiet vorgesehen sind, auf. Eine lei­ tende Schicht ist über der Substratoberfläche zwischen dem Drain- und dem Source-Störstellengebiet und näher am Drain­ gebiet angeordnet, um als ein erstes fließendes Gate zu die­ nen. Eine Isolierschicht liegt zwischen der leitenden Schicht und der Substratoberfläche. Eine weitere leitende Schicht ist ebenfalls über der Substratoberfläche zwischen dem Drain- und dem Sourcegebiet und näher an dem Sourcegebiet vorgese­ hen, um als ein zweites fließendes Gate zu dienen, wobei zwischen der leitenden Schicht und der Substratoberfläche eine isolierende Schicht vorgesehen ist. Das erste und das zweite fließende Gate überdeckend, ist eine als ein Steuer­ gate dienende dritte leitende Schicht angeordnet. Eine Iso­ lierschicht ist zwischen dem Steuergate und dem ersten und dem zweiten fließenden Gate eingefügt. Das erste und das zweite fließende Gate sind in einem Abstand voneinander an­ geordnet. Das erste fließende Gate überlappt teilweise das Draingebiet, während das zweite fließende Gate teilweise das Sourcegebiet überlappt. Das Steuergate ist so gebildet, daß es sich in den Lückenabschnitt zwischen dem ersten und dem zweiten fließenden Gate erstreckt.
Eine Isolation zwischen dem Steuergate und der Substratober­ fläche zwischen dem ersten und dem zweiten fließenden Gate hat vorzugsweise eine Dicke, die im wesentlichen gleich der Isolationsschicht ist, die zwischen dem ersten und dem zwei­ ten fließenden Gate und der Substratoberfläche angeordnet ist.
Eine nichtflüchtige Halbleiterspeichereinrichtung weist er­ findungsgemäß eine Mehrzahl von Doppelgate-MOS-Transistoren als Speicherzellen auf. Der MOS-Transistor weist ein fließen­ des Gate für einen ersten Pegel auf, das ein erstes und ein zweites getrenntes fließendes Gate aufweist. Die Mehrzahl von MOS-Transistoren ist in einem Feld aus Zeilen und Spalten angeordnet, um ein Speicherzellenfeld der Speichereinrichtung zu bilden. Die Spalten weisen Source-Spaltenleitungen und Drain-Spaltenleitungen auf. Ferner weist die Halbleiterspei­ chereinrichtung eine Spaltenauswahleinrichtung, die in Ab­ hängigkeit von einem extern angelegten Adressiersignal zum Auswählen einer entsprechenden mit dem Sourcegebiet eines ausgewählten Speicherzellentransistors verbundenen Spalte betreibbar ist, und eine weitere Spaltenauswahleinrichtung, die in Abhängigkeit vom extern angelegten Adressiersignal zum Auswählen einer entsprechenden mit dem Draingebiet eines ausgewählten Speicherzellentransistors verbundenen Spalte betreibbar ist, auf. Ferner ist in der Speichereinrichtung eine Einrichtung zum Anlegen einer vorbestimmten Spannung an die ausgewählte Source-Spaltenleitung und Drain-Spalten­ leitung in Abhängigkeit von den einzuschreibenden Daten und eine Steuereinrichtung zum Anlegen einer Datenschreibspannung an das Steuergate während des Einschreibens von Daten vorge­ sehen.
Vorzugsweise sind die Spaltenleitungen, die mit den Drains der Speicherzellen verbunden sind, und die Spaltenleitungen, die mit den Sources der Speicherzellen verbunden sind, ab­ wechselnd angeordnet.
Bei diesem Aufbau der Speicherzelle weist der Speicherzellen­ transistor in Abhängigkeit davon, ob die Ladung auf einem der getrennten fließenden Gates oder auf beiden der getrenn­ ten fließenden Gates angesammelt ist, unterschiedliche Leit­ werte auf, was zum Variieren der Drainströme, die beim Daten­ auslesen fließen, führt. Dieser Aufbau der Speicherzelle erlaubt drei verschiedene Speicherzustände: einen ohne La­ dungsansammlung auf beiden getrennten fließenden Gates, einen zweiten mit angesammelter Ladung auf einem der beiden ge­ trennten fließenden Gates, und einen dritten mit angesammel­ ter Ladung auf beiden der getrennten fließenden Gates. Die drei Speicherzustände werden jeweils als eine "0"-Datenspei­ cherung, eine "1"-Datenspeicherung und eine "2"-Datenspeiche­ rung bezeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht einer EPROM-Zelle;
Fig. 2 eine graphische Darstellung des Verhältnis­ ses der Gatespannung zum Drainstrom der EPROM-Zelle während des Datenlöschens und während des Programmierens;
Fig. 3A eine schematische Schnittansicht einer EPROM-Zelle in einer erfindungsgemäßen Aus­ führungsform;
Fig. 3B eine schematische Draufsicht auf die EPROM- Zelle von Fig. 3A;
Fig. 4A und 4B den Datenprogrammierbetrieb der EPROM-Zelle von Fig. 3A und 3B;
Fig. 5 eine graphische Darstellung der Beziehung zwischen der Gatespannung und dem Drainstrom in der erfindungsgemäßen EPROM-Zelle;
Fig. 6 ein Blockdiagramm einer Gesamtanordnung einer nichtflüchtigen Halbleiterspeicherein­ richtung in einer erfindungsgemäßen Ausfüh­ rungsform;
Fig. 7 ein Prinzipschaltbild des Speicherzellen­ feldes und der zugeordneten Bauelementeab­ schnitte zum Dateneinschreiben und -lesen der nichtflüchtigen Halbleiterspeicherein­ richtung von Fig. 6;
Fig. 8 eine schematische Schnittansicht einer EPROM-Zelle in einer weiteren erfindungs­ gemäßen Ausführungsform;
Fig. 9 eine schematische Draufsicht auf eine EPROM- Zelle in einer weiteren erfindungsgemäßen Ausführungsform; und
Fig. 10 eine schematische Draufsicht auf eine EPROM- Zelle in noch einer anderen erfindungsgemä­ ßen Ausführungsform.
Gemäß den Fig. 3A und 3B ist eine EPROM-Zelle in einer erfindungsgemäßen Ausführungsform vom Typ eines Doppelgate- MOS-Transistors. Die EPROM-Zelle weist ein Halbleitersubstrat 1 vom P⁻-Typ auf, in dessen Oberfläche N⁺-Störstellengebiete 2 und 3 in einem Abstand voneinander vorgesehen sind. Das Störstellengebiet 2 dient als Drain des MOS-Transistors, und das andere Störstellengebiet 3 dient als Source. Über der Oberfläche des Substrats 1 zwischen dem Drain-Störstel­ lengebiet 2 und dem Source-Störstellengebiet 3 sind ein erstes und ein zweites fließendes Gate 4 a und 4 b von identi­ schen Aufbau angeordnet. Das erste und das zweite fließende Gate 4 a und 4 b sind in einem Abstand voneinander angeordnet, und Gateisolierfilme 5 a und 5 b sind auf der Substratober­ fläche jeweils unter dem fließenden Gate 4 a bzw. 4 b vorge­ sehen. Die in einem Abstand zueinander befindlichen fließen­ den Gates sind elektrisch voneinander getrennt. Das erste fließende Gate 4 a überlappt teilweise das Drain-Störstellen­ gebiet 2, während das zweite fließende Gate 4 b teilweise das Source-Störstellengebiet 3 überlappt.
Ein Steuergate 6 ist auf den in einem Abstand zueinander befindlichen fließenden Gates 4 a und 4 b mit einer jeweiligen Isolierschicht 7 a bzw. 7 b, die zwischen dem Steuergate 6 und dem jeweiligen fließenden Gate 4 a bzw. 4 b angebracht ist, vorgesehen. Wie in Fig. 3A zu sehen ist, ist das Steuer­ gate 6 durchgehend in das Gebiet zwischen den in einem Ab­ stand zueinander befindlichen fließenden Gates 4 a und 4 b hinein erstreckend gebildet. Ein Gateisolierfilm 8 ist so vorgesehen, daß er zwischen dem Steuergate 6 und der Ober­ fläche des Substrats 1 im Gebiet zwischen den in einem Ab­ stand zueinander befindlichen fließenden Gates 4 a und 4 b liegt.
Die Gateisolierfilme 5 a und 5 b und der Gateisolierfilm 8 sind vorzugsweise so gebildet, daß sie die gleiche Dicke aufweisen, um sicherzustellen, daß in der Substratoberfläche zwischen den fließenden Gates 4 a und 4 b ein Inversionsgebiet (oder ein Kanalgebiet) gebildet wird.
Zum Bilden der Gateisolierfilme 5 a und 5 b sowie 8 von jeweils gleicher Dicke können verschiedene geeignete Techniken ange­ wendet werden.
So kann zum Beispiel das folgende Verfahren angewendet wer­ den. Zuerst werden die Gateoxidfilme 5 a, 5 b und 8 gleichzei­ tig auf demselben dielektrischen Film gebildet. Dann werden die fließenden Gates 4 a und 4 b sowie ein Teil des Steuer­ gates 6 zwischen den fließenden Gates 4 a und 4 b im selben Herstellungsschritt gleichzeitig gebildet. Nachdem die ge­ samte freigelegte Oberfläche der Einrichtung mit dem Zwi­ schenschichtisolierfilm 7 a und 7 b bedeckt ist, wird nur der zuvor gebildete Teil des Steuergates 6 durch ein an sich bekanntes Ätzverfahren freigelegt. Schließlich wird das Steuergate 6 auf der Isolierschicht 7 a und 7 b derart gebil­ det, daß es sich in Kontakt mit dem freigelegten Teil des Steuergates erstreckt, um ein durchgehendes einziges Steuer­ gate 6 zu erhalten.
Alternativ werden die Gateisolierfilme 5 a, 5 b und der Gate­ isolierfilm 8 gleichzeitig gebildet, worauf sich die Bildung der fließenden Gates 4 a und 4 b anschließt. Die gesamte frei­ gelegte Oberfläche der Einrichtung wird dann mit den Iso­ lierschichten 7 a und 7 b bedeckt, und der jeweilige Abschnitt der Isolierschichten 7 a und 7 b, der dem Gebiet zwischen den fließenden Gates 4 a und 4 b entspricht, wird rückgeätzt. Da­ nach wird das Steuergate 6 durch Strukturierung einer auf den Isolierfilmen 5 a, 5 b und 8 abgeschiedenen elektrisch leitenden Schicht gebildet. Das Steuergate 6 hat in seinem mittleren Abschnitt einen mit einer Vertiefung versehenen Aufbau.
Die fließenden Gates 4 a und 4 b und das Steuergate 6 sind zum Beispiel aus Polysilizium hergestellt.
Die Störstellengebiete 2 und 3 sind so gebildet, daß sie im wesentlichen die gleichen elektrischen Eigenschaften auf­ weisen. So können die Störstellengebiete zum Beispiel die­ selbe Störstellenkonzentration und Diffusionstiefe aufweisen. Die Speicherzelle wird ebenfalls derart hergestellt, daß sie einen in bezug auf eine Mittellinie zwischen den Stör­ stellengebieten 2 und 3 symmetrischen Aufbau aufweist.
Nun wird der Betrieb der Speicherzelle beschrieben. Bei der Doppelgate-EPROM-Zelle der vorliegenden Erfindung gibt es zwei verschiedene Arten von Elektroneninjektion in die flie­ ßenden Gates: eine Elektroneninjektion in das fließende Gate 4 a (eine Dateneinschreibbetriebsart A) und eine Elektronen­ injektion in das fließende Gate 4 b (eine Dateneinschreib­ betriebsart B). Die Dateneinschreibbetriebsart A wird mit Bezug auf Fig. 4A beschrieben. Bei dieser Betriebsart wird an das Steuergate 6 a die Gatespannung V G von etwa 5 V ange­ legt, und das Drain-Störstellengebiet 2 wird mit der Drain­ spannung V D von etwa 8,0 V versorgt. Das Halbleitersubstrat 1 und das Source-Störstellengebiet 3 werden mit 0 V des Massepotentials verbunden. Das Anlegen der Gatespannung V G an das Steuergate erzeugt eine Inversionsschicht im Kanal­ gebiet zwischen den Störstellengebieten 2 und 3. Wenn jedoch das Draingebiet 2 auf einem hohen Potentialpegel von etwa 8,0 V gehalten wird, verschwindet das Kanalgebiet in der Umgebung des Draingebietes 2 wegen der Einschnürerscheinung. Die Drainspannung V D auf dem Draingebiet 2 erzeugt ein star­ kes elektrisches Feld im Einschnürbereich. Elektronen, die in den Einschnürbereich gelangen, werden durch das starke elektrische Feld zu sogenannten heißen Elektronen beschleu­ nigt, die durch den Gateisolierfilm 5 a in das fließende Gate 4 a injiziert werden, um dadurch die Programmier- bzw. Schreibbetriebsart A auszuführen. Heiße Elektronen werden nur in der Nachbarschaft des Draingebiets 2 erzeugt, da der Einschnürbereich in der Umgebung des Draingebiets auftritt, welches mit einer hohen Spannung versorgt wird. Da in der Umgebung des Sourcegebiets 3 kein Einschnürbereich gebildet wird, werden in diesem Gebiet keine heißen Elektronen er­ zeugt, und daher wird das andere fließende Gate 4 b keiner Injektion von heißen Elektronen ausgesetzt. Damit kann die selektive Injektion heißer Elektronen in das fließende Gate 4 a sicher ausgeführt werden. Die Schwellenspannung bei der Schreibbetriebsart A, das heißt die Spannung, bei der das Inversionsgebiet im MOS-Transistor auftritt, beträgt etwa 2 V. Das heißt, die Schwellenspannung des Speichertransistors wird durch Injektion heißer Elektronen nur in das fließende Gate 4 a leicht in positiver Richtung verschoben.
Bei der Einschreibbetriebssart B wird das Steuergate 6 mit dem Gatepotential V G von 12,5 V versorgt, während das Source­ gebiet 3 mit dem Sourcepotential V S von etwa 8,0 V versorgt wird. Das Draingebiet 2 und das Halbleitersubstrat 1 sind mit dem Massepotential von 0 V verbunden. Unter diesen Be­ dingungen wird ein Einschnürbereich in der Umgebung des Sourcegebiets 3 gebildet, und Elektronen im Einschnürbereich werden durch das in der Nachbarschaft des Source-Störstellen­ gebiets 3 erzeugte starke elektrische Feld zu sogenannten heißen Elektronen angeregt. Die heißen Elektronen werden durch die Gateisolierung 5 b in das fließende Gate 4 b inji­ ziert, um dadurch das Dateneinschreiben B auszuführen. Wenn sich das Draingebiet 2 auf Massepotential befindet, gibt es in der Umgebung des Draingebiets keine heißen Elektronen, da kein starkes elektrisches Feld in diesem Gebiet erzeugt wird und folglich kein Einschnürbereich existiert. Damit findet unter solchen Umständen im anderen fließenden Gate 4 a keine Elektroneninjektion statt. Aufgrund der Tatsache, daß die Störstellengebiete 2 und 3 identische elektrische Eigenschaften aufweisen, daß die fließenden Gates 4 a und 4 b identischen Aufbau aufweisen und daß der Speicherzellen­ transistor einen in bezug auf die Mitte des Kanalgebiets symmetrischen Aufbau aufweist, werden die heißen Elektronen in das fließende Gate 4 b beim Dateneinschreibbetrieb B in einer Menge injiziert, die im wesentlichen gleich der Menge der im Dateneinschreibbetrieb A in das andere fließende Gate 4 a zu injizierenden Elektronen gleich ist. Damit beträgt die Schwellenspannung des MOS-Speichertransistors bei der Einschreibbetriebsart B ebenfalls etwa 2 V.
In den Fig. 4A und 4B sind die Verarmungsschichtgebiete und die Kanalgebiete zum Zwecke der Illustration schematisch dargestellt. Das Anlegen einer hohen Spannung von 12,5 V an das Steuergate 6 führt zu einer Bildung einer beachtlich starken Inversionsschicht nahe der Gateisolation 8. Da die Inversionsschicht nur direkt unter dem Gateisolierfilm 8 gebildet wird, wirkt sie sich nur geringfügig auf den Ein­ schnürbereich, der in der Nachbarschaft des Draingebiets 2 und des Sourcegebiets 3 zu bilden ist, aus.
Nun wird die Elektroneninjektion in die beiden fließenden Gates 4 a bzw. 4 b erläutert. Wenn beabsichtigt ist, Elektronen in die beiden fließenden Gates durch Ausführen der Ein­ schreibbetriebsart A und anschließend der Einschreibbetriebs­ art B einzubringen, wird das Steuergate 6 während des an­ schließenden Schreibbetriebs B mit einem hohen Potential von 12,5 V, welches wesentlich höher ist als die Schwellen­ spannung von 2 V, die aus dem vorangehenden Schreibbetrieb A resultiert, versorgt. Damit wird in der Einschreibbetriebs­ art B das Kanalgebiet auch zwischen den Störstellengebieten 2 und 3 erzeugt, und heiße Elektronen werden in dem Ein­ schnürbereich in der Nachbarschaft des Sourcegebiets 3 er­ zeugt. Wenn der Einschreibbetrieb B in Zusammenhang mit und folgend auf den Einschreibbetrieb A zum doppelten Datenein­ schreiben auf die fließenden Gates 4 a und 4 b ausgeführt wird, können das Steuergate 6, das Sourcegebiet 3, das Draingebiet 2 und das Halbleitersubstrat 1 mit deren entsprechenden Spannungen, wie sie beim einfachen Dateneinschreibbetrieb B angelegt werden, versorgt werden, um dadurch die gewünschte Elektroneninjektion für das Dateneinschreiben bzw. Program­ mieren auszuführen. Dies trifft beim doppelten Datenein­ schreiben zu, bei dem der Einschreibbetrieb A zusammen und aufeinanderfolgend mit dem Einschreibbetrieb B ausgeführt wird.
Da die fließenden Gates 4 a und 4 b bei der doppelten Datenein­ schreibbetriebsart der Elektroneninjektion getrennt und un­ abhängig voneinander unterzogen werden, weist der MOS-Spei­ chertransistor eine Schwellenspannung von etwa 2 V auf. Der Leitwert des MOS-Speicherzellentransistors ist jedoch redu­ ziert.
Das Löschen der Speicherzellendaten wird durch Belichten der Speicherzellen mit UV-Licht in an sich bekannter Weise ausgeführt. Das Belichten mit der UV-Strahlung bewirkt, daß die auf den fließenden Gates 4 a und 4 b eingefangenen Elek­ tronen von dort in das Steuergate 6 und das Halbleitersub­ strat 1 hinein in oben angegebener Weise entfernt werden. Nach dem Datenlöschen hat der Speicherzellentransistor eine Schwellenspannung von etwa 1 V, was im wesentlichen gleich jener der in den bisher verwendeten EPROM ist.
In Fig. 5 ist das Verhältnis zwischen dem Gatepotential V G und dem Drainstrom I D in der erfindungsgemäßen EPROM-Zelle dargestellt. Die Gerade L 1 zeigt die Beziehung zwischen V G und I D im gelöschten Zustand, die Gerade L 2 jene im Einfach­ gate-Programmierzustand, bei dem Elektronen in eins der bei­ den fließenden Gates injiziert werden, und die Gerade L 3 die Beziehung bei einem Doppelgate-Programmierzustand, bei dem Elektronen in beide fließenden Gates injiziert werden. Wie bereits festgestellt worden ist, weist der Speicherzel­ lentransistor eine Schwellenspannung von etwa 2 V nicht nur beim Einzelgate-Dateneinschreiben der Betriebsart A oder der Betriebsart B auf, sondern auch beim Doppelgate-Daten­ programmieren der kombinierten Betriebsarten A und B. Der Leitwert des MOS-Speicherzellentransistors ist jedoch beim Doppelgate-Dateneinschreiben kleiner als beim Einzelgate- Dateneinschreiben, da die Inversionsschicht im Kanalgebiet, das durch die Gatespannung V G verändert wird, beim Einzel­ dateneinschreiben nur von einem fließenden Gate 4 a bzw. 4 b beeinflußt wird, während es beim Doppelgate-Dateneinschreiben von beiden fließenden Gates 4 a und 4 b beeinflußt wird. Im Fall, daß beide fließenden Gates einen Einfluß auf das Kanal­ gebiet ausüben, wird die Mobilität der Elektronen auf das ganze Kanalgebiet bezogen beim Doppelgate-Dateneinschreiben kleiner als beim Einzelgate-Dateneinschreiben, bzw. die Kanalbreite wird bei ersterem kleiner als bei letzterem. Dementsprechend steigt die Gerade L 2 als Kennlinie für das Einzelgate-Dateneinschreiben im Vergleich zur Kennlinie L 3 für das Doppelgate-Dateneinschreiben stärker an.
Wenn die an das Steuergate 6 anzulegende Auslesespannung V R beim Auslesen der Speicherzellendaten auf etwa 5 V gesetzt wird, gibt es einen großen Unterschied im Stromfluß des Stromes I D zwischen dem Einzelgate-Dateneinschreiben und dem Doppelgate-Dateneinschreiben. Gleiches gilt für die Kenn­ linie L 1 für den Löschungszustand und die Kennlinie L 2 für das Einzelgate-Dateneinschreiben. Wenn jeweils ein erster Referenzstrom Iref 1 und ein zweiter Referenzstrom Iref 2 für die Auslesespannung von etwa 5 V festgelegt sind, wird es damit möglich, Daten mit drei Logikpegeln aus der Spei­ cherzelle durch Vergleichen des Drainstromes I D mit den Referenzströmen auszulesen.
Normalerweise werden die Daten einer EPROM-Zelle in Form des vom Leseverstärker zu verstärkenden Drainstroms I D er­ faßt. Für das Auslesen von 3-Pegel-Daten wird der Lesever­ stärker mit den beiden Referenzströmen Iref 1 und Iref 2 versorgt, und er arbeitet dann, indem er den Drainstrom I D durch die Auslesespeicherzelle mit den Referenzströmen Iref 1 und Iref 2 vergleicht.
Wenn I D < Iref 2 ist, werden die gespeicherten Daten als "0" bestimmt.
Wenn Iref 1 < I D < Iref 2 ist, dann sind die Daten eine "1".
Wenn I D < Iref 1 ist, dann werden die gespeicherten Daten als eine "2" bestimmt.
Diese Definition ermöglicht das Speichern und Auslesen von 3-Pegel-Daten. Die gelöschte Speicherzelle enthält eine "0", während dieselbe Speicherzelle beim Einzelgate-Datenein­ schreiben eine "1" und beim Doppelgate-Dateneinschreiben eine "2" enthält. In deutlichem Unterschied zu einer EPROM- Zelle, die Daten in den logischen Formen einer "0" und einer "1" speichert, ist das EPROM der vorliegenden Erfindung zum nichtflüchtigen Speichern von Daten mit drei verschiedenen Logikpegeln geeignet. Das bedeutet, daß die vorliegende Speicherzelle eine anderthalbmal so große Speicherkapazität aufweist, wie die bisher verwendete EPROM-Zelle, was zu der EPROM-Einrichtung mit wesentlich größerer Speicherkapazität und höherer Integration führt.
Nun werden der Aufbau und der Betrieb einer Speichereinrich­ tung mit EPROM-Zellen des oben beschriebenen Typs mit Bezug auf Fig. 6 erläutert. Ein Speicherzellenfeld 10 weist eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeord­ neten EPROM-Zellen auf. Die Spalten weisen Source-Spalten­ leitungen und Drain-Spaltenleitungen auf.
Für die Auswahl einer Zeile im Speicherzellenfeld sind ein Adressenpuffer 11, der zum Erzeugen einer internen Zeilen­ adresse in Abhängigkeit von extern angelegten Adressenein­ gangssignalen A 1 - An dient, und ein Zeilendecodierer 12, der in Abhängigkeit von der internen Zeilenadresse des Adres­ senpuffers 11 zum Auswählen einer Wortleitung (oder einer Zeilenauswahlleitung) WL betreibbar ist, vorgesehen.
Zum Auswählen einer gewünschten Spalte im Speicherzellenfeld 10 sind zwei verschiedene Wege vorgesehen. Der eine Weg dient zum Auswählen der Spalte, mit der die Drains der Speicher­ zellen im Feld 10 verbunden sind, und weist einen ersten Spaltendecodierer 13 zum Decodieren einer vom Adressenpuffer 11 gelieferten ersten internen Spaltenadresse und einen Drainauswahlblock 14, der in Abhängigkeit vom Decodiersignal des ersten Spaltendecodierers 13 zum Auswählen der bestimm­ ten Spalte, mit der die zu adressierenden Speicherzellen verbunden sind, betreibbar ist, auf. Der Drainauswahlblock 14 weist eine Schreib-/Lese-Steuereinrichtung zum Auswählen des Dateneinschreibens und Datenauslesens sowie der Datenein­ schreibbetriebsarten A und B auf.
Der andere Weg für die Spaltenauswahl dient zum Auswählen einer bestimmten Spalte, mit der die Source der zu adres­ sierenden Speicherzelle verbunden ist. Dieser zweite Weg weist einen zweiten Spaltendecodierer 15 zum Decodieren einer zweiten internen Spaltenadresse vom Adressenpuffer 11 und einen Sourceauswahlblock 16, der in Abhängigkeit vom Deco­ diersignal des zweiten Spaltendecodierers 15 und zum Aus­ wählen einer entsprechenden Spalte im Speicherzellenfeld 10 betreibbar ist, auf. Der Sourceauswahlblock 16 weist eben­ falls eine Schreib-/Lese-Einrichtung zum selektiven Steuern des Dateneinschreibens und Datenauslesens und der Einschreib­ betriebsarten A und B auf.
Der erste Spaltendecodierer 13 und der Drainauswahlblock 14 sind über die Drainauswahlleitungen DS miteinander ver­ bunden, während der zweite Spaltendecodierer 15 und der Sourceauswahlblock 16 über die Sourceauswahlleitungen SS miteinander verbunden sind. Bitleitungen verbinden einerseits den Drainauswahlblock 14 mit dem Speicherzellenfeld und an­ dererseits den Sourceauswahlblock 16 mit dem Speicherzellen­ feld.
Zum Datenspeichern und -auslesen weist die Speichereinrich­ tung auch einen Referenzpegelgenerator 17 zum Liefern zweier Referenzströme an den Leseverstärker 18 während des Datenaus­ lesens auf, wobei der Leseverstärker 18 die gelieferten Referenzströme mit dem Strom auf der ausgewählten Spalte des Speicherzellenfeldes 10 vergleicht. Ein Eingangs-/Aus­ gangs-Puffer für die Datenübertragung zwischen der Speicher­ einrichtung und einer in bezug auf die EPROM-Einrichtung äußere Einrichtung ist im selben Block wie der Leseverstärker 18 dargestellt. Eine Zeitablaufsteuerung 19 erzeugt Takt­ signale zum Steuern der verschiedenen Operationen der Spei­ chereinrichtung einschließlich des Dateneinschreibens und -lesens.
Die Auswahl der Dateneinschreibbetriebsart A und/oder der Dateneinschreibbetriebsart B erfolgt unter der Steuerung des Steuersignals der Ablaufsteuerung 19 entsprechend der angelegten Daten.
In Fig. 7 ist schematisch, aber mit mehr Einzelheiten, die Anordnung des Speicherzellenfeldes und der Drain- und Source­ auswahlblöcke 14 bzw. 16 mit den entsprechenden Schreib-/ Lese-Steuereinrichtungen von Fig. 6 dargestellt. In Fig. 7 sind die Speicherzellen in einer Matrix von zwei Zeilen und vier Spalten angeordnet. Speicherzellen M 11- M 14 in einer Zeile sind mit einer Wortleitung WL 1 verbunden, und Speicherzellen M 21-M 24 in der anderen Zeile sind mit einer Wortleitung WL 2 verbunden. Bei der Spaltenanordnung des Speicherzellenfeldes 10 sind die Sourceauswahlleitungen und die Drainauswahlleitungen abwechselnd angeordnet. Damit sind insgesamt fünf Bitleitungen BL 1 bis BL 5 für die vier Spalten im Feld 10 vorgesehen. Im einzelnen sind die Speicherzellen M 11 und M 21 in der ersten Spalte mit ihren Sources mit der Bitleitung BL 1 verbunden, und die Speicherzellen M 11, M 21, M 12 und M 22 in der ersten und in der zweiten Spalte sind mit ihren Drains gemeinsam mit der Bitleitung BL 2 verbunden. In gleicher Weise sind die Sources der Speicherzellen M 12, M 22, M 13 und M 23 in der zweiten und in der dritten Spalte mit der Bitleitung BL 3 verbunden, während die Drains der Speicherzellen M 13, M 23, M 14, M 24 in der dritten und vierten Spalte zusammen mit der Bitleitung BL 4 verbunden sind. Und schließlich sind die Speicherzellen M 14 und M 24 in der vierten Spalte mit ihren Sources mit der Bitleitung BL 5 verbunden.
Die Drainauswahleinrichtung 14 a weist Drainauswahltransistoren QD 1 und QD 2 auf, die jeweils mit den Bitleitungen BL 2 und BL 4 in Reihe verbunden sind. Der Drainauswahltransistor QD 1 ist mit dem ersten Spaltendecodierer 13 über die Drainauswahlleitung DS 1 verbunden, und der Drainauswahltransistor QD 2 ist mit dem ersten Spaltendecodierer 13 über die Drainauswahlleitung DS 2 verbunden. Die Drainauswahleinrichtung 14 a arbeitet in Abhängigkeit vom Decodiersignal vom ersten Spaltendecodierer 13, um eine Drainauswahlleitung (Bitleitung) in Verbindung mit der Schreib-/Lese-Steuerein­ richtung 14 b auszuwählen.
Die Schreib-/Lese-Steuereinrichtung 14 b weist einen ersten Schreibtransistor Q 1, der bei Anlegen des ersten Schreibfrei­ gabesteuersignals W 1 eingeschaltet wird, um die ausgewählte Bitleitung mit einer Hochpegelschreibspannung Vpp zu verbin­ den, einen zweiten Schreibtransistor Q 2, der durch ein zwei­ tes Schreibfreigabesignal W 2 eingeschaltet wird, um eine ausgewählte Bitleitung mit dem Massepotential zu verbinden, und einen Auslesetransistor Q 5, der durch ein Lesefreigabe­ signal RD zum Verbinden der ausgewählten Bitleitung mit dem Leseverstärker bei Lesebetrieb eingeschaltet wird, auf. Damit bezeichnen die Steuersignale W 1 und W 2 die erste bzw. die zweite Einschreibebetriebsart A bzw. B.
Die Sourceauswahleinrichtung 16 a weist einen Sourceauswahltransistor QS 1 zum Auswählen der Bitleitung BL 1, einen Sourceauswahltransistor QS 2 zum Auswählen der Bitleitung BL 3 und einen Sourceauswahltransistor QS 3 zum Auswählen der Bitleitung BL 5 auf. Die Gates dieser Sourceauswahltransistoren QS 1, QS 2 und QS 3 sind mit den Sourceauswahlleitungen SS 1, SS 2 bzw. SS 3 verbunden, wodurch Decodiersignale vom zweiten Spaltendecodierer 15 an diese Gates gebracht werden. Die Sourceauswahleinrichtung 16 a arbeitet in Abhängigkeit von Ausgangssignalen vom zweiten Spaltendecodierer 15, um eine adressierte Sourceauswahlbitleitung in Verbindung mit der Schreib-/Lese-Steuereinrichtung 16 b auszuwählen.
Die zweite Schreib-/Lese-Steuereinrichtung 16 b für den Daten­ einschreib- und den Datenauslesebetrieb weist einen Schreib­ transistor Q 3, der an seinem Gate mit dem ersten Schreibfrei­ gabesignal W 1 und dem Lesefreigabesignal RD zu versorgen ist, und einen Schreibtransistor Q 4, der an seinem Gate mit dem zweiten Schreibfreigabesignal W 2 zu versorgen ist, auf. Wenn das Steuersignal am Gate angelegt wird, wird der Schreibtransistor Q 3 eingeschaltet, um die ausgewählte Bit­ leitung an Masse zu legen, während der Transistor Q 4 durch das Schreibfreigabesignal W 2 eingeschaltet wird, um die aus­ gewählte Bitleitung mit der Schreibhochspannung Vpp zu verbinden.
Wenn bei Betrieb vorgesehen ist, Daten in die Speicherzelle M 11 einzuschreiben, sind zwei Einschreibarten möglich: die eine auf dem fließenden Gate näher der Bitleitung BL 2, die andere auf dem fließenden Gate näher der Bitleitung BL 1. Bei Durchführung der Dateneinschreibbetriebsart A durch Injizieren von Elektronen in das fließende Gate näher der Bitleitung BL 2 wird das Auslesesteuersignal RD auf Niedrigpegel gehalten. Ein Decodiersignal vom Zeilendecodierer 12 wählt die Wortleitung WL 1 aus, und die ausgewählte Wortleitung WL 1 wird durch einen geeigneten Hochspannungsgenerator, wie etwa einen Vpp-Schalter und eine Ladungspumpe, wie sie allgemein in EEPROMs oder EPROMs verwendet wird, auf ein Datenschreibpotential von etwa 12,5 V angehoben. Das an die Bitleitung zu liefernde Potential Vpp′ wird mit etwa 8 V erzeugt. Decodiersignale vom ersten und vom zweiten Spaltendecodierer 13 und 15 schalten den Drainauswahltransistor QD 1 und den Sourceauswahltransistor QS 1 zum Auswählen der Bitleitungen BL 1 und BL 2 ein. In Abhängigkeit von den einzu­ schreibenden Daten arbeitet die Ablaufsteuerung 19, um das Schreibfreigabesignal W 1 auf "H"-Pegel zu bringen, woraufhin die Schreibtransistoren Q 1 und Q 3 eingeschaltet werden. Folg­ lich liegt die Bitleitung BL 1 an Masse, wird die Bitleitung BL 2 auf dem Vpp′-Potential von etwa 8,0 V gehalten und wird die Wortleitung WL 1 auf das Hochpegelpotential von 12,5 V angehoben, um insgesamt die Dateneinschreibebetriebsart A auszuführen, bei der Elektronen in das fließende Gate, das in der Speicherzelle M 11 näher an der Bitleitung BL 2 liegt, zu injizieren.
Um die Dateneinschreibbetriebsart 8 auf dem anderen fließen­ den Gate, das näher an der Bitleitung BL 1 angeordnet ist, durch Elektroneninjektion auszuführen, werden zunächst die Wortleitung WL 1 und die Bitleitungen BL 1 und BL 2 wie zuvor ausgewählt. Ein Steuersignal von der Ablaufsteuerung 19 aktiviert ein zweites Schreibsignal W 2 auf "H"-Pegel, wodurch wiederum die Schreibtransistoren Q 2 und Q 4 leitend gemacht werden. Folglich ist die Bitleitung BL 1 im Potential auf das Vpp′-Potential von 8,0 V angehoben, und die Wortleitung WL 1 ist bei an Masse liegender Bitleitung BL 2 auf 12,5 V angehoben, um das Einschreiben von Daten auf dem entspre­ chenden fließenden Gate auszuführen.
Das Dateneinschreiben für andere Speicherzellen wird in einer ähnlichen Weise ausgeführt, indem zunächst ein Paar Bitlei­ tungen an den entgegengesetzten Seiten einer bestimmten Speicherzelle, in die die Daten einzuschreiben sind, ausge­ wählt wird, und indem dann das Massepotential und das Vpp- Potential an die ausgewählten Bitleitungen unter Steuerung des Schreibfreigabesignals angelegt werden.
Für den Datenauslesebetrieb fehlt die Hochpegelschreibspan­ nung Vpp, und die Wortleitung WL wird auf einen hohen Poten­ tialpegel von etwa 5 V angehoben. Wenn daran gedacht wird, die Daten aus der Speicherzelle M 11 auszulesen, werden die Wortleitung WL 1 und die Bitleitungen BL 1 und BL 2 ausgewählt, während die Transistoren Q 3 und Q 5 durch das Lesefreigabe­ signal RD eingeschaltet werden. Der Drainstrom I D fließt in die ausgewählte Speicherzelle M 11 durch die Bitleitung BL 2 als ein Ergebnis der Auslesespannung in der Größenord­ nung von 1 V, die bei Datenauslesung an die Bitleitungen angelegt wird. Der Fluß des Drainstroms entspricht den in der Speicherzelle M 11 gespeicherten Daten. Der Drainstrom I D durch die Bitleitung BL 2 fließt über den Transistor Q 5 in den Leseverstärker, wo er mit den beiden Referenzströmen, die vom Referenzstromgenerator für das Auslesen von 3-Pegel- Daten geliefert werden, verglichen wird.
Wie aus der vorstehenden Beschreibung einfach zu entnehmen ist, können Daten in die bzw. aus der vorliegenden EPROM- Zelle unter Anwendung von im wesentlichen denselben Proze­ duren und Potentialen wie bei bisher verwendeten EPROM er­ folgen, mit der Ausnahme, daß ein Paar Bitleitungen zum Aus­ wählen einer bestimmten Speicherzelle gleichzeitig aktiviert werden. Der Dateneinschreibbetrieb wurde so beschrieben, als ob er an einem der beiden fließenden Gates mittels der Elektroneninjektion erfolge. Um das Dateneinschreiben in beide fließende Gates für die Doppelgate-Datenspeicherung auszuführen, kann das Einzelgate-Dateneinschreiben auf beiden fließenden Gates durch eine aufeinanderfolgende und abwech­ selnde Anwendung der Schreibfreigabesignale W 1 und W 2 wieder­ holt werden. Es sei darauf hingewiesen, daß der beim Einzel­ gate-Einschreiben auf einem fließenden Gate erhaltene Drain­ strom I D im wesentlichen identisch ist mit dem bei einem ähnlichen Dateneinschreiben auf dem anderen fließenden Gate erzeugten Strom. Dementsprechend kann zum Einzelgate-Daten­ einschreiben einer "1" nur das Datenfreigabesignal W 1 die ganze Zeit auf "H"-Pegel gebracht werden, und die Schreib­ freigabesignale W 1 und W 2 können für den Doppelgate-Daten­ einschreibbetrieb abwechselnd auf den "H"-Pegel gebracht werden.
Wie weiter oben festgestellt worden ist, sollen die Transi­ storen Q 1 und Q 4 ein Hochspannungssignal von etwa 8,0 V auf die Bitleitungen übertragen. Damit müssen die Schreibfrei­ gabesignale W 1 und W 2 auf ein Potential gesetzt werden, bei dem die Transistoren Q 1 und Q 4 das Hochpegelpotential über­ tragen können.
Bei den dargestellten Ausführungsformen der vorliegenden Erfindung ist die Speicherzelle so dargestellt und beschrie­ ben worden, wie sie für das nichtflüchtige 3-Pegel-Daten­ speichern ausgelegt ist. Es ist jedoch möglich, daß die er­ findungsgemäße Speicherzelle durch geeignete Modifizierung der Anordnung der fließenden Gates 4 a und 4 b und der Daten­ einschreibbedingungen einschließlich der angelegten Poten­ tiale sowie durch geeignetes Auswählen des Drainstroms zum Steuern der Gatespannungscharakteristik des die Speicherzelle bildenden Speicherzellentransistors 4-Pegel-Daten speichert.
Die Speicherung von 3-Pegel-Daten wurde durch Zuführen von Elektronen in ein Paar fließender Gates, die elektrisch und geometrisch symmetrisch zueinander ausgeführt worden sind, ausgeführt. Damit ist logisch verbunden, daß ein Speichern von 4-Pegel-Daten durch nicht-symmetrisches Ausführen des Paares fließender Gates erreicht werden kann.
Wie weiter oben festgestellt worden ist, ändert sich die Schwellenspannung des MOS-Speicherzellentransistors in Ab­ hängigkeit von der Menge Elektronen, die in seine fließenden Gates injiziert werden. Damit wird die 4-Pegel-Datenspeicher­ funktion dadurch möglich, daß die beiden fließenden Gates mit unterschiedlichen Mengen von Elektronen gefüllt werden. Zu diesem Zweck wird in einer weiteren bevorzugten Ausfüh­ rungsform der Erfindung, die in Fig. 8 dargestellt ist, ein N⁻-Störstellengebiet 20 mit geringer Störstellenkonzentration am Drain-Störstellengebiet 2 vorgesehen, um das in der Nach­ barschaft des Draingebietes zu erzeugende starke elektrische Feld abzuschwächen. Bei diesem Aufbau ist das erste flie­ ßende Gate 4 a so angeordnet, daß es mit dem feldabschwächen­ den N⁻-Störstellengebiet 20 überlappt. Das Vorsehen des feld­ abschwächenden Störstellengebiets 20 unterdrückt die Erzeu­ gung heißer Elektronen im Gebiet nahe des Draingebiets 2 im Vergleich zu jener in der Umgebung des Sourcegebiets 3 dadurch, daß es das in der Nachbarschaft des Draingebiets 2 zu erzeugende elektrische Feld weniger stark macht, selbst wenn die fließenden Gates 4 a und 4 b gleichen Aufbau aufwei­ sen und gleiche Potentiale an das Sourcegebiet 3 und das Draingebiet 2 angelegt werden. Auf diese Weise kann der MOS- Transistor der Speicherzelle unterschiedliche elektrische Eigenschaften, einschließlich des Verhältnisses I D zu I G , aufweisen in Abhängigkeit davon, ob Daten in das eine flies­ sende Gate 4 a oder das andere fließende Gate 4 b einzuschrei­ ben sind. Dies macht ein Speichern von 4-Pegel-Daten möglich.
In den in den Fig. 9 und 10 gezeigten weiteren Ausfüh­ rungsformen sind die fließenden Gates 4 a und 4 b zum Einrich­ ten der 4-Pegel-Daten-Speicherfunktion in unterschiedlicher Form gebildet. Die Ansammlung von Elektronen auf dem flie­ ßenden Gate hängt von der kombinierten Kapazität ab, die das fließende Gate mit dem Steuergate und mit dem Halbleiter­ substrat bildet. Je größer die Kapazität ist, desto größer ist der Betrag der angesammelten Elektronen. Mit den asym­ metrischen Konfigurationen der fließenden Gates 4 a′ und 4 b′ in Fig. 9 und der fließenden Gates 4 a′′ und 4 b′′ in Fig. 10 weisen die einzelnen fließenden Gates unterschiedliche Kapazitäten auf, wodurch sie selbst unter im wesentlichen gleichen Elektroneninjektionsbedingungen unterschiedliche Mengen von Elektronen ansammeln. Als ein Ergebnis weisen die fließenden Gates unterschiedliche Schwellenspannungen auf und zeigen unterschiedliche I D - - I G -Kennlinien, was alles zur 4-Pegel-Daten-Speicherung in der Speicherzelle beiträgt.
Bei jeder der oben beschriebenen bevorzugten Ausführungsfor­ men der vorliegenden Erfindung verwendet die EPROM-Zelle die Injektion heißer Elektronen zur nichtflüchtigen Speiche­ rung von Information. Die vorliegende Erfindung ist jedoch auch auf Speichereinrichtungen anwendbar, bei denen das Ein­ schreiben der Daten durch Elektronenlawineninjektion erfolgt oder bei denen das Einschreiben von Daten von der Elektronen­ injektion durch Tunnelströme, die durch eine Tunneloxid­ schicht fließen, abhängt. Bei der EEPROM-Zelle des letzteren Typs kann eine sehr dünne Tunneloxidschicht über den Flächen, an denen die fließenden Gates 4 a und 4 b die darunterliegenden Drain- und Sourcegebiete 2 bzw. 3 überlappen, gebildet wer­ den, um das Einschreiben und Auslesen von Daten wie in den obigen Ausführungsformen einzurichten. Dabei erübrigt es sich eigentlich, darauf hinzuweisen, daß die elektrischen Bedingungen, unter denen das Einschreiben von Daten in die EEPROM-Zellen erfolgt, sich von denen in den EPROM-Zellen unterscheiden.
Wie aus der vorstehenden detaillierten Beschreibung ersicht­ lich ist, weist die nichtflüchtige Halbleiterspeicherzelle mit Transistor vom Typ mit fließendem Gate einen Aufbau mit getrenntem fließendem Gate auf, bei dem ein erstes und ein zweites fließendes Gate elektrisch voneinander getrennt vor­ gesehen sind. Daten werden unabhängig auf die einzelnen fließenden Gates durch getrennte Elektroneninjektion einge­ schrieben. Der nichtflüchtige Datenspeicherbetrieb beinhaltet drei verschiedene Arten von Dateneinschreiben: Einschreiben von Daten auf eins der fließenden Gates, Einschreiben von Daten auf beide fließenden Gates, überhaupt kein Einschreiben von Daten. Diese neue 3-Pegel-Daten-Speicherung erhöht wesentlich die Speicherkapazität der Speicherzelle im Ver­ gleich zur 2-Pegel-datenspeichernden Speicherzelle, was zu einer Verbesserung der Integrationsdichte und Speicherkapa­ zität einer Speichereinrichtung beiträgt.

Claims (12)

1. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung mit
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, einem ersten und einem zweiten Störstellengebiet (2, 3), die in einem Abstand voneinander in der Oberfläche des Halb­ leitersubstrats (1) durch Implantieren von Störstellen eines zweiten Leitfähigkeitstyps im Halbleitersubstrat (1) gebildet worden sind,
einer ersten leitenden Schicht (4 a), die über dem Oberflä­ chengebiet des Halbleitersubstrats (1) zwischen dem ersten und dem zweiten Störstellengebiet (2, 3) in einer Position näher zum ersten Störstellengebiet (2) hin und teilweise mit diesem überlappend mit einer unter der ersten leitenden Schicht (4 a) liegenden Isolationsschicht (5 a) vorgesehen ist,
einer zweiten leitenden Schicht (4 b), die über dem Oberflä­ chengebiet des Halbleitersubstrats (1) zwischen dem ersten und dem zweiten Störstellengebiet (2, 3) in einer Position näher zum zweiten Störstellengebiet (3) hin und teilweise mit diesem überlappend mit einer unter der zweiten leitenden Schicht (4 b) liegenden zweiten Isolationsschicht (5 b) vor­ gesehen ist,
wobei die erste und die zweite leitende Schicht (4 a, 4 b) elektrisch voneinander getrennt sind, und
einer dritten leitenden Schicht (6), die so vorgesehen ist, daß sie sich über und zwischen der ersten und der zweiten leitenden Schicht (4 a, 4 b) mit einer unter der dritten lei­ tenden Schicht (6) liegenden dritten Isolationsschicht (7 a, 7 b, 8) erstreckt.
2. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht (4 a, 4 b) im wesentlichen von gleichem Aufbau sind.
3. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht (4 a, 4 b) in bezug auf eine Mittellinie zwischen dem ersten und dem zweiten Störstellengebiet (2, 3) zueinander symmetrisch gebildet sind.
4. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zwischen der ersten leitenden Schicht (4 a) und der Oberfläche des Halbleitersubstrats (1) vorgesehene Isolationsschicht (5 a) , die zwischen der zweiten leitenden Schicht (4 b) und der Oberfläche des Halbleitersub­ strats (1) vorgesehene zweite Isolationsschicht (5 b) und ein Abschnitt der dritten Isolationsschicht (8), der zwischen der ersten und der zweiten leitenden Schicht (4 a, 4 b) auf der Oberfläche des Halbleitersubstrats (1) liegt, im wesent­ lichen von gleicher Dicke sind.
5. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste und das zweite Stör­ stellengebiet (2, 3) so gebildet sind, daß sie im wesentli­ chen die gleichen elektrischen Eigenschaften aufweisen.
6. Nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Spei­ cherung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht (4 a, 4 b) fließende Gates aufweisen, in die zur nicht­ flüchtigen Daten-Speicherung Elektronen injiziert werden, und daß die dritte leitende Schicht (6) ein Steuergate auf­ weist, das mit einem Signal zum Steuern der Elektroneninjek­ tion in die erste und die zweite leitende Schicht (4 a, 4 b) und der Auswahl der Speicherzelle versorgt wird.
7. Halbleiterspeichereinrichtung, die zum Speichern von 3-Pegel-Daten geeignet ist, mit
einem Speicherzellenfeld (10) mit einer Mehrzahl von nicht­ flüchtigen Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, wobei die Spalten Source-Spal­ tenleitungen und Drain-Spaltenleitungen aufweisen,
wobei jede der Speicherzellen ein als ein Drain der Speicher­ zelle dienendes Störstellengebiet (2) und ein als Source der Speicherzelle dienendes Störstellengebiet (3), die in einem Abstand voneinander in der Oberfläche eines Halbleiter­ substrats (1) vorgesehen sind, ein erstes und ein zweites fließendes Gate (4 a, 4 b), die elektrisch voneinander getrennt über dem Oberflächengebiet des Halbleitersubstrats (1) mit einer jeweils darunterliegenden Isolationsschicht (5 a, 5 b) zwischen den Störstellengebieten (2, 3) vorgesehen sind, und eine Steuergateeinrichtung (11, 12), die in Abhängigkeit von einem extern angelegten Adressiersignal zum Auswählen einer Zeile des Speicherzellenfelds (10) betreibbar ist, aufweist,
einer Einrichtung (15, 16), die in Abhängigkeit vom extern angelegten Adressiersignal zum Auswählen einer Spalte des Speicherzellenfeldes (10), mit der die Source der adressier­ ten Speicherzelle verbunden ist, betreibbar ist,
einer Einrichtung (13, 14), die in Abhängigkeit vom extern angelegten Adressiersignal zum Auswählen einer Spalte des Speicherzellenfeldes (10), mit der der Drain der adressierten Speicherzelle verbunden ist, betreibbar ist,
einer Einrichtung (19, 14, 16), die in Abhängigkeit von ein­ zuschreibenden Daten zum Anlegen eines vorbestimmten Poten­ tials an die ausgewählte Source-Spaltenleitung und Drain- Spaltenleitung betrieben wird, und
einer Einrichtung (18), die während eines Datenausleseab­ schnitts zum Erfassen des Stromflusses durch die ausgewählte Drain-Spaltenleitung aktivierbar ist.
8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine Einrichtung (17) zum Zu­ führen zweier verschiedener Bezugsströme zur Stromerfassungs­ einrichtung (18) vorgesehen ist.
9. Halbleiterspeichereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Drain-Spaltenleitungen und Source-Spaltenleitungen des Speicherzellenfeldes (10) ab­ wechselnd angeordnet sind.
10. Nichtflüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Zeilenauswahleinrichtung (11, 12) zum Anlegen eines vorbestimmten ersten Hochpegel­ potentials an die ausgewählte Zeile beim Dateneinschreiben betreibbar ist, wodurch das erste Hochpegelpotential an das Steuergate der ausgewählten Speicherzelle angelegt wird.
11. Nichtflüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die ausgewählte Source-Spalten­ leitung und die ausgewählte Drain-Spaltenleitung mit Masse­ potential und einem zweiten Hochpegelpotential, das niedriger als das erste Hochpegelpotential ist, entsprechend der ein­ zuschreibenden Daten unter Steuerung durch die Potential­ anlegeeinrichtung versorgt werden.
12. Nichtflüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß die Zeilenauswahleinrichtung beim Auslesen von Daten betreibbar ist, um an die ausgewählte Zeile ein drittes Potential, das niedriger ist als das zweite Hochpegelpotential, anzulegen.
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