DE3842511C2 - - Google Patents

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Description

Die Erfindung bezieht sich auf eine programmierbare nichtflüchtige Speicherzelle für Mehr-Pegel-Daten-Speicherung nach dem Oberbe­ griff des Patentanspruches 1. Das weiteren bezieht sich die Erfin­ dung auf die Verwendung einer derartigen Speicherzelle in einer Halbleiterspeichereinrichtung zum Speichern von Mehr-Pegel-Daten. Dabei handelt es sich um nichtflüchtige Speicherzellen mit einem Steuergate und einem frei schwebenden, ohne Anschluß geschalteten Gate (im folgenden: "Floating-Gate") in einer gestapelten Anord­ nung.
Speichereinrichtungen zum nichtflüchtigen Speichern von Informa­ tion werden in unterschiedlichsten Anwendungen auf unterschied­ lichsten Gebieten der Technik verwendet. Eine der nichtflüchtigen Speichereinrichtungen ist der elektrisch programmierbare Nur-Lese- Speicher oder EPROM (electrically programmable read-only memory). Der Betrieb und die elektrischen Eigenschaften des EPROM sind in einem Artikel von D. Knowlton mit dem Titel "Versatile algorithm, equipment cut EPROM programming time" (EDN, 17. März 1983 bzw. Intel Corp. Article Reprint AR-265, Seiten 4-119 bis 4-122) und in einem Artikel von J. Barns u. a. mit dem Titel "Operation and Characteristics of N-channel EPROM Cells" (Solid State Electronics, Band 21, 1978, Seiten 521-529) behandelt.
Nun erfolgt eine kurze Beschreibung des Aufbaus und des Betriebs einer herkömmlichen EPROM-Zelle mit Doppelgate. Gemäß Fig. 1 ist die Doppelgate-EPROM-Zelle auf einem Halbleitersubstrat 1 vom P⁻-Typ gebildet. Störstellen vom N-Typ sind in einem vorbestimm­ ten Gebiet des Substrats 1 ionenimplantiert, um ein Störstellen­ gebiet 2, das als Draingebiet dient, zu bilden. Ein weiteres Stör­ stellengebiet 3 ist ebenfalls im Halbleitersubstrat 1 mit Abstand vom Drain-Störstellengebiet 2 gebildet und dient als Sourcegebiet. Ein elektrisch leitendes Floating-Gate 4, zum Beispiel aus Poly­ silizium, ist über dem Gebiet der Substratoberfläche zwischen dem Draingebiet 2 und dem Sourcegebiet 3 mit einem zwischen dem Floating-Gate und der Substratoberfläche eingebrachten Isolierfilm 5 angeordnet. Das Floating-Gate 4 überlagernd, ist das Steuergate 6 mit einer dazwischenliegenden Isolierschicht 7 gebildet.
Das Floating-Gate 4 ist so gebildet, daß es an seinen entgegenge­ setzten Enden in der Draufsicht gesehen mit dem Drain-Störstellen­ gebiet 2 und dem Source-Störstellengebiet 3 überlappt.
In einem Speicherzellenfeld, bei dem eine Mehrzahl der Doppelgate- Speicherzellen des oben beschriebenen Typs in einer Matrix aus Zeilen und Spalten angeordnet ist, ist das Steuergate 6 jeder Speicherzelle mit einer Wortleitung zum Auswählen einer Zeile ver­ bunden, während das Drain-Störstellengebiet 2 mit einer Bitleitung zum Auswählen einer Spalte verbunden ist. Nun wird der Betrieb dieser Speichereinrichtung beschrieben.
Zunächst wird die Injektion von Elektronen in das Floating-Gate der Speicherzelle bei Programmierbetrieb beschrieben. Bei der Programmier-Betriebsart wird an das Steuergate 6 ein Hochpegel von etwa 12,5 V angelegt, und an das Drain-Störstellengebiet 2 wird ein Hochpegelpotential von etwa 8 V angelegt, wobei das Halb­ leitersubstrat 1 und das Source-Störstellengebiet 3 an Masse liegen. Unter dieser Bedingung arbeitet der die Speicherzelle bildende Doppelgate-MOS-Transistor im Sättigungsbereich. Das Anlegen des Hochpegelpotentials von etwa 8 V an das Drain-Stör­ stellengebiet 2 bewirkt jedoch, daß die Inversionsschicht, die im Substrat unter dem Floating-Gate 4 gebildet worden ist, in einem Abschnitt nahe dem Draingebiet 2 eingeschnürt wird. Im Einschnür­ bereich zwischen dem Kanalgebiet (oder dem Inversionsgebiet) und dem Drain-Störstellengebiet 2 werden Elektronen durch die Drain- Source-Spannung mit einer über dem Kanalgebiet angelegten kon­ stanten Sättigungsspannung beschleunigt. Dann wird ein starkes elektrisches Feld im Einschnürbereich nahe dem Draingebiet 2 induziert. Das starke elektrische Feld beschleunigt Elektronen vom Kanalgebiet zu sogenannten "heißen Elektronen", die ihrerseits über die Potentialsperre der Gateisolierschicht 5 in deren Leitungsbahn übergehen. Die heißen Elektronen im Leitungsband der Isolierschicht 5 werden dann zum Floating-Gate 4 hingezogen und dort durch das hohe positive Potential, auf welchem das Floating- Gate 4 gehalten wird, eingefangen. Folglich werden die Elektronen in das Gate 4 injiziert, woraus ein nichtflüchtiges Einschreiben von Daten resultiert. Die an das Floating-Gate 4 angelegte Spannung Vfg wird wie folgt ausgedrückt:
Vfg = VG·C1/(C1 + C2),
wobei VG die an das Steuergate 6 angelegte Gatespannung ist, C1 die vom Steuergate 6, der Zwischenisolierschicht 7 und dem Floating-Gate 4 gebildete Kapazität darstellt und C2 die durch das Floating-Gate 4, den Gateisolierfilm 5 und das Halbleitersubstrat 1 gebildete Kapazität darstellt.
Mit der Injektion der Elektronen in das Floating-Gate 4 verschiebt der MOS-Speicherzellentransistor seine Schwellenspannung in posi­ tive Richtung.
Zum Löschen der in der Speicherzelle gespeicherten Daten wird der Doppelgate-MOS-Transistor ultraviolettem Licht ausgesetzt. Bei Belichtung mit UV-Licht werden die im Floating-Gate 4 eingefange­ nen Elektronen auf ein solches Niveau angeregt, daß sie die Potentialsperren des Gateisolierfilms 5 und der Isolierschicht 7 überwinden können, um vom Substrat 1 oder dem Steuergate 6 absor­ biert zu werden. Tatsächlich wird durch das Belichten des Spei­ cherzellentransistors mit UV-Licht Ladung vom Floating-Gate 4 zum Substrat 1 oder zum Steuergate 6 hin entnommen, was entsprechend in einem Verschieben der Schwellenspannung des Speicherzellen­ transistors in einer negativen Richtung resultiert. Ein typischer Zusammenhang zwischen der an das Steuergate angelegten Gate­ spannung VG und dem Drainstrom ID des MOS-Speicherzellentransi­ stors ist in Fig. 2 dargestellt.
Wie in Fig. 2 gezeigt ist, weist der Speicherzellentransistor eine Schwellenspannung von 1 V im gelöschten Zustand und von etwa 6 V im programmierten Zustand auf. Wenn die Lesespannung von etwa 5 V an das Steuergate 6 angelegt wird, ist daher der gelöschte Speicherzellentransistor leitend, während der programmierte Speicherzellentransistor nicht-leitend ist. Dementsprechend ist bei Anlegen der Lesespannung VR von etwa 5 V an das Steuergate 6, wenn der Drainstrom ID mit einem den Lesestrom übersteigenden Betrag fließt, erkennbar, daß "1"-Daten in der Speicherzelle ein­ gespeichert sind. Wenn andererseits der fließende Drainstrom ID kleiner ist als der Lesestrom , dann ist erkennbar, daß die in der Speicherzelle gespeicherten Daten "0" sind.
Wie beschrieben worden ist, enthält die EPROM-Zelle einen Doppel­ gate-Speichertransistor, der zum Speichern von 2-Pegel-Daten in Form von "0" und "1" in Abhängigkeit von der Elektronenansammlung auf dem Floating-Gate geeignet ist.
Diese nichtflüchtige Speicherzelle ist insofern nachteilig, als sie auf das Speichern von 2-Pegel-Daten oder "0"- und "1"-Zustän­ den, entsprechend dem Vorhandensein und Nichtvorhandensein von Elektronen im Floating-Gate, begrenzt ist.
Wenn eine nichtflüchtige Speicherzelle Daten mit drei oder mehr verschiedenen Pegeln speichern kann, führt dies sofort zu einer Erhöhung der Integrationsdichte und damit der Speicherkapazität der Einrichtung.
Gemäß den Fig. 3A und 3B ist eine EPROM-Zelle vom Typ eines Doppelgate-MOS-Transistors nach dem Oberbegriff des Patentanspru­ ches 1 beschrieben, wie sie z. B. aus IBM TDB, Bd. 24, Nr. 7A, Dezember 1981 bekannt ist. Diese EPROM-Zelle weist ein Halbleiter­ substrat 1 vom P⁻-Typ auf, in dessen Oberfläche N⁺-Störstellenge­ biete 2 und 3 in einem Abstand voneinander vorgesehen sind. Das Störstellengebiet 2 dient als Drain des MOS-Transistors, und das andere Störstellengebiet 3 dient als Source. Über der Oberfläche des Substrats 1 zwischen dem Drain-Störstellengebiet 2 und dem Source-Störstellengebiet 3 sind ein erstes und ein zweites Floating-Gate 4a und 4b von identischem Aufbau angeordnet. Das erste und das zweite Floating-Gate 4A und 4b sind in einem Abstand voneinander angeordnet, und Gateisolierfilme 5a und 5b sind auf der Substratoberfläche jeweils unter dem Floating-Gate 4a bzw. 4b vorgesehen. Die in einem Abstand zueinander befindlichen Floating- Gates sind elektrisch voneinander getrennt. Das erste Floating- Gate 4a überlappt teilweise das Drain-Störstellengebiet 2, während das zweite Floating-Gate 4b teilweise das Source-Störstellengebiet 3 überlappt.
Ein Steuergate 6 ist auf den in einem Abstand zueinander befindli­ chen Floating-Gates 4a und 4b mit einer jeweiligen Isolierschicht 7a bzw. 7b, die zwischen dem Steuergate 6 und dem jeweiligen Floating-Gate 4a bzw. 4b angebracht ist, vorgesehen. Wie in Fig. 3A zu sehen ist, ist das Steuergate 6 durchgehend in das Gebiet zwischen den in einem Abstand zueinander befindlichen Floating- Gates 4a und 4b hinein erstreckend gebildet. Ein Gateisolierfilm 8 ist so vorgesehen, daß er zwischen dem Steuergate 6 und der Oberfläche des Substrats 1 im Gebiet zwischen den in einem Abstand zueinander befindlichen Floating-Gates 4a und 4b liegt.
Die Gateisolierfilme 5a und 5b und der Gateisolierfilm 8 sind vorzugsweise so gebildet, daß sie die gleiche Dicke aufweisen, um sicherzustellen, daß in der Substratoberfläche zwischen den Floating-Gates 4a und 4b ein Inversionsgebiet (oder ein Kanal­ gebiet) gebildet wird.
Zum Bilden der Gateisolierfilme 5a und 5b sowie 8 von jeweils gleicher Dicke können verschiedene geeignete Techniken angewendet werden.
Wie der Fachmann ohne weiteres erkennt, ist diese Speicherzelle so ausgeführt, daß sie für einen nichtflüchtigen 3-Pegel-Datenspei­ cher ausgelegt ist. Zwar kann durch diese 3-Pegel-Speicherzelle schon der Integrationsgrad verbessert werden, da mehr Information gespeichert werden kann, bei den heute angestrebten extrem hohen Integrationsgraden gerät man aber auch hier an die Grenzen.
Es ist daher Aufgabe der Erfindung, eine programmierbare nicht­ flüchtige Speicherzelle für die Speicherung von 4-Pegel-Daten zur Verfügung zu stellen.
Diese Aufgabe wird durch eine Speicherzelle nach dem Oberbegriff des Anspruches 1 gelöst, die durch die kennzeichnenden Merkmale des Anspruches 1 gekennzeichnet ist.
Weiterhin wird dadurch eine Verwendung der Speicherzelle in einer Halbleiterspeichereinrichtung angegeben, die durch die Merkmale des Patentanspruches 5 gekennzeichnet ist.
Allgemein läßt sich sagen, daß ein Speichern von 4-Pegel-Daten durch nicht-symmetrisches Ausführen des Paares von Floating-Gates erreicht werden kann.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Schnittansicht einer EPROM-Zelle;
Fig. 2 eine graphische Darstellung des Verhältnisses der Gatespannung zum Drainstrom der EPROM-Zelle während des Datenlöschens und während des Programmierens;
Fig. 3A eine schematische Schnittansicht einer bekannten EPROM-Zelle für die Speicherung von 3-Pegel-Daten;
Fig. 3B eine schematische Draufsicht auf die EPROM-Zelle von Fig. 3A;
Fig. 4 ein Blockdiagramm einer Gesamtanordnung einer nicht­ flüchtigen Halbleiterspeichereinrichtung, in welcher eine derartige Speicherzelle angewendet wird;
Fig. 5 ein Prinzipschaltbild des Speicherzellenfeldes und der zugeordneten Bauelementeabschnitte zum Datenein­ schreiben und -lesen der nichtflüchtigen Halbleiter­ speichereinrichtung von Fig. 6;
Fig. 6 eine schematische Schnittansicht einer EPROM-Zelle in einer ersten Ausführungsform der Erfindung;
Fig. 7 eine schematische Draufsicht auf eine EPROM-Zelle in einer weiteren Ausführungsform der Erfindung, und
Fig. 8 eine schematische Draufsicht auf eine EPROM-Zelle in noch einer dritten Ausführungsform der Erfindung.
Nun werden der Aufbau und der Betrieb einer Speichereinrichtung mit EPROM-Zellen des oben beschriebenen Typs mit Bezug auf Fig. 4 erläutert. Ein Speicherzellenfeld 10 weist eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten EPROM-Zellen auf. Die Spalten weisen Source-Spaltenleitungen und Drain-Spaltenlei­ tungen auf.
Für die Auswahl einer Zeile im Speicherzellenfeld sind ein Adres­ senpuffer 11, der zum Erzeugen einer internen Zeilenadresse in Abhängigkeit von extern angelegten Adresseneingangssignalen A1 - An dient, und ein Zeilendecodierer 12, der in Abhängigkeit von der internen Zeilenadresse des Adressenpuffers 11 zum Auswählen einer Wortleitung (oder einer Zeilenauswahlleitung) WL betreibbar ist, vorgesehen.
Zum Auswählen einer gewünschten Spalte im Speicherzellenfeld 10 sind zwei verschiedene Wege vorgesehen. Der eine Weg dient zum Auswählen der Spalte, mit der die Drains der Speicherzellen im Feld 10 verbunden sind, und weist einen ersten Spaltendecodierer 13 zum Decodieren einer vom Adressenpuffer 11 gelieferten ersten internen Spaltenadresse und einen Drainauswahlblock 14, der in Abhängigkeit vom Decodiersignal des ersten Spaltendecodierers 13 zum Auswählen der bestimmten Spalte, mit der die zu adressierenden Speicherzellen verbunden sind, betreibbar ist, auf. Der Drainauswahlblock 14 weist eine Schreib-/Lese-Steuereinrichtung zum Auswählen des Dateneinschreibens und Datenauslesens sowie der Dateneinschreibbetriebsarten A und B auf.
Der andere Weg für die Spaltenauswahl dient zum Auswählen einer bestimmten Spalte, mit der die Source der zu adressierenden Spei­ cherzelle verbunden ist. Dieser zweite Weg weist einen zweiten Spaltendecodierer 15 zum Decodieren einer zweiten internen Spal­ tenadresse vom Adressenpuffer 11 und einen Sourceauswahlblock 16, der in Abhängigkeit vom Decodiersignal des zweiten Spalten­ decodierers 15 und zum Auswählen einer entsprechenden Spalte im Speicherzellenfeld 10 betreibbar ist, auf. Der Sourceauswahlblock 16 weist ebenfalls eine Schreib-/Lese-Einrichtung zum selektiven Steuern des Dateneinschreibens und Datenauslesens und der Ein­ schreibbetriebsarten A und B auf.
Der erste Spaltendecodierer 13 und der Drainauswahlblock 14 sind über die Drainauswahlleitungen DS miteinander verbunden, während der zweite Spaltendecodierer 15 und der Sourceauswahlblock 16 über die Sourceauswahlleitungen SS miteinander verbunden sind. Bit­ leitungen verbinden einerseits den Drainauswahlblock 14 mit dem Speicherzellenfeld und andererseits den Sourceauswahlblock 16 mit dem Speicherzellenfeld.
Zum Datenspeichern und -auslesen weist die Speichereinrichtung auch einen Bezugspegelgenerator 17 zum Liefern zweier Referenz­ ströme an den Leseverstärker 18 während des Datenauslesens auf, wobei der Leseverstärker 18 die gelieferten Referenzströme mit dem Strom auf der ausgewählten Spalte des Speicherzellenfeldes 10 vergleicht. Ein Eingangs-/Ausgangs-Puffer für die Datenübertragung zwischen der Speichereinrichtung und einer in Bezug auf die EPROM- Einrichtung äußere Einrichtung ist im selben Block wie der Lese­ verstärker 18 dargestellt. Eine Zeitablaufsteuerung 19 erzeugt Taktsignale zum Steuern der verschiedenen Operationen der Spei­ chereinrichtung einschließlich des Dateneinschreibens und -lesens.
Die Auswahl der Dateneinschreibbetriebsart A und/oder der Daten­ einschreibbetriebsart B erfolgt unter der Steuerung des Steuer­ signals der Ablaufsteuerung 19 entsprechend der angelegten Daten.
In Fig. 5 ist schematisch, aber mit mehr Einzelheiten, die Anord­ nung des Speicherzellenfeldes und der Drain- und Sourceauswahl­ blöcke 14 bzw. 16 mit den entsprechenden Schreib-/Lese-Steuerein­ richtungen von Fig. 6 dargestellt. In Fig. 7 sind die Speicherzel­ len in einer Matrix von zwei Zeilen und vier Spalten angeordnet. Speicherzellen M11-M14 in einer Zeile sind mit einer Wortlei­ tung WL1 verbunden, und Speicherzellen M21-M24 in der anderen Zeile sind mit einer Wortleitung WL2 verbunden. Bei der Spalten­ anordnung des Speicherzellenfeldes 10 sind die Sourceauswahl­ leitungen und die Drainauswahlleitungen abwechselnd angeordnet. Damit sind insgesamt fünf Bitleitungen BL1 bis BL5 für die vier Spalten im Feld 10 vorgesehen. Im einzelnen sind die Speicher­ zellen M11 und M21 in der ersten Spalte mit ihren Sources mit der Bitleitung BL1 verbunden, und die Speicherzellen M11, M21, M12 und M22 in der ersten und in der zweiten Spalte sind mit ihren Drains gemeinsam mit der Bitleitung BL2 verbunden. In gleicher Weise sind die Sources der Speicherzellen M12, M22, M13 und M23 in der zwei­ ten und in der dritten Spalte mit der Bitleitung BL3 verbunden, während die Drains der Speicherzellen M13, M23, M14, M24 in der dritten und vierten Spalte zusammen mit der Bitleitung BL4 verbun­ den sind. Und schließlich sind die Speicherzellen M14 und M24 in der vierten Spalte mit ihren Sources mit der Bitleitung BL5 verbunden.
Die Drainauswahleinrichtung 14a weist Drainauswahlttransistoren QD1 und QD2 auf, die jeweils mit den Bitleitungen BL2 und BL4 in Reihe verbunden sind. Der Drainauswahltransistor QD1 ist mit dem ersten Spaltendecodierer 13 über die Drainauswahlleitung DS1 ver­ bunden, und der Drainauswahltransistor QD2 ist mit dem ersten Spaltendecodierer 13 über die Drainauswahlleitung DS2 verbunden. Die Drainauswahleinrichtung 14a arbeitet in Abhängigkeit vom Decodiersignal vom ersten Spaltendecodierer 13, um eine Drain­ auswahlleitung (Bitleitung) in Verbindung mit der Schreib-/Lese- Steuereinrichtung 14b auszuwählen.
Die Schreib-/Lese-Steuereinrichtung 14b weist einen ersten Schreibtransistor Q1, der bei Anlegen des ersten Schreibfreigabe­ steuersignals W1 eingeschaltet wird, um die ausgewählte Bitleitung mit einer Hochpegelschreibspannung Vpp zu verbinden, einen zweiten Schreibtransistor Q2, der durch ein zweites Schreibfreigabesignal W2 eingeschaltet wird, um eine ausgewählte Bitleitung mit dem Massepotential zu verbinden, und einen Auslesetransistor Q5, der durch ein Lesefreigabesignal RD zum Verbinden der ausgewählten Bitleitung mit dem Leseverstärker bei Lesebetrieb eingeschaltet wird, auf. Damit bezeichnen die Steuersignale W1 und W2 die erste bzw. die zweite Einschreibebetriebsart A bzw. B.
Die Sourceauswahleinrichtung 16a weist einen Sourceauswahltransi­ stor QS1 zum Auswählen der Bitleitung BL1, einen Sourceauswahl­ transistor QS2 zum Auswählen der Bitleitung BL3 und einen Source­ auswahltransistor QS3 zum Auswählen der Bitleitung BL5 auf. Die Gates dieser Sourceauswahltransistoren QS1, QS2 und QS3 sind mit den Sourceauswahlleitungen SS1, SS2 bzw. SS3 verbunden, wodurch Decodiersignale vom zweiten Spaltendecodierer 15 an diese Gates gebracht werden. Die Sourceauswahleinrichtung 16a arbeitet in Abhängigkeit von Ausgangssignalen vom zweiten Spaltendecodierer 15, um eine adressierte Sourceauswahlbitleitung in Verbindung mit der Schreib-/Lese-Steuereinrichtung 16b auszuwählen.
Die zweite Schreib-/Lese-Steuereinrichtung 16b für den Datenein­ schreib- und den Datenauslesebetrieb weist einen Schreibtransistor Q3, der an seinem Gate mit dem ersten Schreibfreigabesignal W1 und dem Lesefreigabesignal RD zu versorgen ist, und einen Schreib­ transistor Q4, der an seinem Gate mit dem zweiten Schreibfreigabe­ signal W2 zu versorgen ist, auf. Wenn das Steuersignal am Gate angelegt wird, wird der Schreibtransistor Q3 eingeschaltet, um die ausgewählte Bitleitung an Masse zu legen, während der Transistor Q4 durch das Schreibfreigabesignal W2 eingeschaltet wird, um die ausgewählte Bitleitung mit der Schreibhochspannung Vpp zu verbinden.
Wenn bei Betrieb vorgesehen ist, Daten in die Speicherzelle M11 einzuschreiben, sind zwei Einschreibarten möglich: die eine auf dem Floating-Gate näher der Bitleitung BL2, die andere auf dem Floating-Gate näher der Bitleitung BL1. Bei Durchführung der Dateneinschreibbetriebsart A durch Injizieren von Elektronen in das Floating-Gate näher der Bitleitung BL2 wird das Auslesesteuer­ signal RD auf Niedrigpegel gehalten. Ein Decodiersignal vom Zeilendecodierer 12 wählt die Wortleitung WL1 aus, und die ausge­ wählte Wortleitung WL1 wird durch einen geeigneten Hochspannungs­ generator, wie etwa einen Vpp-Schalter und eine Ladungspumpe, wie sie allgemein in EEPROMs oder EPROMs verwendet wird, auf ein Datenschreibpotential von etwa 12,5 V angehoben. Das an die Bit­ leitung zu liefernde Potential Vpp′ wird mit etwa 8 V erzeugt. Decodiersignale vom ersten und vom zweiten Spaltendecodierer 13 und 15 schalten den Drainauswahltransistor QD1 und den Sourceaus­ wahltransistor QS1 zum Auswählen der Bitleitungen BL1 und BL2 ein.
In Abhängigkeit von den einzuschreibenden Daten arbeitet die Ablaufsteuerung 19, um das Schreibfreigabesignal W1 auf "H"-Pegel zu bringen, woraufhin die Schreibtransistoren Q1 und Q3 einge­ schaltet werden. Folglich liegt die Bitleitung BL1 an Masse, wird die Bitleitung BL2 auf dem Vpp′-Potential von etwa 8,0 V gehalten und wird die Wortleitung WL1 auf das Hochpegelpotential von 12,5 V angehoben, um insgesamt die Dateneinschreibebetriebsart A auszu­ führen, bei der Elektronen in das Floating-Gate, das in der Spei­ cherzelle M11 näher an der Bitleitung BL2 liegt, zu injizieren.
Um die Dateneinschreibbetriebsart B auf dem anderen Floating-Gate, das näher an der Bitleitung BL1 angeordnet ist, durch Elektronen­ injektion auszuführen, werden zunächst die Wortleitung WL1 und die Bitleitungen BL1 und BL2 wie zuvor ausgewählt. Ein Steuersignal von der Ablaufsteuerung 19 aktiviert ein zweites Schreibsignal W2 auf "H"-Pegel, wodurch wiederum die Schreibtransistoren Q2 und Q4 leitend gemacht werden. Folglich ist die Bitleitung BL1 im Poten­ tial auf das Vpp′-Potential von 8,0 V angehoben, und die Wortlei­ tung WL1 ist bei an Masse liegender Bitleitung BL2 auf 12,5 V angehoben, um das Einschreiben von Daten auf dem entsprechenden Floating-Gate auszuführen.
Das Dateneinschreiben für andere Speicherzellen wird in einer ähnlichen Weise ausgeführt, indem zunächst ein Paar Bitleitungen an den entgegengesetzten Seiten einer bestimmten Speicherzelle, in die die Daten einzuschreiben sind, ausgewählt wird, und indem dann das Massepotential und das Vpp-Potential an die ausgewählten Bit­ leitungen unter Steuerung des Schreibfreigabesignals angelegt werden.
Für den Datenauslesebetrieb fehlt die Hochpegelschreibspannung Vpp, und die Wortleitung WL wird auf einen hohen Potentialpegel von etwa 5 V angehoben. Wenn daran gedacht wird, die Daten aus der Speicherzelle M11 auszulesen, werden die Wortleitung WL1 und die Bitleitungen BL1 und BL2 ausgewählt, während die Transistoren Q3 und Q5 durch das Lesefreigabesignal RD eingeschaltet werden. Der Drainstrom ID fließt in die ausgewahlte Speicherzelle M11 durch die Bitleitung BL2 als ein Ergebnis der Auslesespannung in der Größenordnung von 1 V, die bei Datenauslesung an die Bitleitungen angelegt wird. Der Fluß des Drainstroms entspricht den in der Speicherzelle M11 gespeicherten Daten. Der Drainstrom ID durch die Bitleitung BL2 fließt über den Transistor Q5 in den Leseverstär­ ker, wo er mit den beiden Referenzströmen, die vom Referenzstrom­ generator für das Auslesen von 3-Pegel-Daten geliefert werden, verglichen wird.
Wie aus der vorstehenden Beschreibung einfach zu entnehmen ist, können Daten in die bzw. aus der vorliegenden EPROM-Zelle unter Anwendung von im wesentlichen denselben Prozeduren und Potentialen wie bei bisher verwendeten EPROM erfolgen, mit der Ausnahme, daß ein Paar Bitleitungen zum Auswählen einer bestimmten Speicherzelle gleichzeitig aktiviert werden. Der Dateneinschreibbetrieb wurde so beschrieben, als ob er an einem der beiden Floating-Gates mittels der Elektroneninjektion erfolge. Um das Dateneinschreiben in beide Floating-Gates für die Doppelgate-Datenspeicherung auszuführen, kann das Einzelgate-Dateneinschreiben auf beiden Floating-Gates durch eine aufeinanderfolgende und abwechselnde Anwendung der Schreibfreigabesignale W1 und W2 wiederholt werden. Es sei darauf hingewiesen, daß der beim Einzelgate-Einschreiben auf einem Floating-Gate erhaltene Drainstrom ID im wesentlichen identisch ist mit dem bei einem ähnlichen Dateneinschreiben auf dem anderen Floating-Gate erzeugten Strom. Dementsprechend kann zum Einzel­ gate-Dateneinschreiben einer "1" nur das Datenfreigabesignal W1 die ganze Zeit auf "H"-Pegel gebracht werden, und die Schreibfrei­ gabesignale W1 und W2 können für den Doppelgate-Dateneinschreib­ betrieb abwechselnd auf den "H"-Pegel gebracht werden.
Wie weiter oben festgestellt worden ist, sollen die Transistoren Q1 und Q4 ein Spannungssignal von etwa 8,0 V auf die Bitleitungen übertragen. Damit müssen die Schreibfreigabesignale W1 und W2 auf ein Potential gesetzt werden, bei dem die Transistoren Q1 und Q4 dieses Potential übertragen können.
Wie weiter oben festgestellt worden ist, ändert sich die Schwel­ lenspannung des MOS-Speicherzellentransistors in Abhängigkeit von der Menge Elektronen, die in seine Floating-Gates injiziert werden. Damit wird die 4-Pegel-Datenspeicherung möglich, wenn die beiden Floating-Gates mit unterschiedlichen Mengen von Elektronen gefüllt werden. Zu diesem Zweck wird bei der in Fig. 6 dargestell­ ten Ausführungsform ein drittes N⁻-Störstellengebiet 20 mit geringer Störstellenkonzentration am Drain-Störstellengebiet 2 vorgesehen, um das in der Nachbarschaft des Draingebietes zu erzeugende starke elektrische Feld abzuschwächen. Bei diesem Aufbau ist das erste Floating-Gate 4a (die erste leitende Schicht) so angeordnet, daß es mit dem feldabschwächenden N⁻-Störstellen­ gebiet 20 überlappt. Das Vorsehen des feldabschwächenden Stör­ stellengebiets 20 unterdrückt die Erzeugung "heißer" Elektronen im Gebiet nahe des Draingebiets 2 im Vergleich zu jener in der Umgebung des Sourcegebiets 3 dadurch, daß es das in der Nachbar­ schaft des Draingebiets 2 zu erzeugende elektrische Feld ab­ schwächt, selbst wenn die Floating-Gates 4a und 4b gleichen Aufbau aufweisen und gleiche Potentiale an das Sourcegebiet 3 und das Draingebiet 2 angelegt werden. Auf diese Weise kann der MOS-Tran­ sistor der Speicherzelle unterschiedliche elektrische Eigenschaf­ ten, einschließlich des Verhältnisses ID zu IG, aufweisen, in Abhängigkeit davon, ob Daten in das eine Floating-Gate 4a oder das andere Floating-Gate 4b einzuschreiben sind.
Dies macht ein Speichern von 4-Pegel-Daten möglich.
In den in den Fig. 7 und 8 gezeigten weiteren Ausführungsformen sind die Floating-Gates 4a und 4b zum Einrichten der 4-Pegel- Daten-Speicherfunktion in unterschiedlicher Form gebildet. Die Ansammlung von Elektronen auf dem Floating-Gate hängt dabei von der Gesamtkapazität ab, die das Floating-Gate mit dem Steuergate und mit dem Halbleitersubstrat bildet. Je größer diese Kapazität ist, desto größer ist der Betrag der angesammelten Elektronen. Mit den asymmetrischen Konfigurationen der Floating-Gates 4a′ und 4b′ in Fig. 7 und der Floating-Gates 4a′′und 4b′′ in Fig. 8 weisen die einzelnen Floating-Gates unterschiedliche Kapazitäten auf, wodurch sie selbst unter im wesentlichen gleichen Elektroneninjektions­ bedingungen unterschiedliche Mengen von Elektronen ansammeln können. Als ein Ergebnis weisen die Floating-Gates unterschied­ liche Schwellenspannungen auf und zeigen unterschiedliche ID- - IG-Kennlinien, was die 4-Pegel-Daten-Speicherung in der Speicher­ zelle ermöglicht.

Claims (10)

1. Programmierbare, nichtflüchtige Speicherzelle für Mehr-Pegel- Daten-Speicherung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps,
einem ersten und einem zweiten Störstellengebiet (2, 3) eines zweiten Leitungstypes, die in einem Abstand voneinander in einer Oberfläche des Halbleitersubstrates (1) gebildet sind,
einer ersten leitenden Schicht (4a), die über dem Oberflächen­ gebiet des Halbleitersubstrates (1) zwischen dem ersten und dem zweiten Störstellengebiet (2, 3) in einer Position näher zum ersten Störstellengebiet (2) hin und teilweise mit diesem über­ lappend mit einer unter der ersten leitenden Schicht (4a) lie­ genden ersten Isolationsschicht (5a) gebildet ist,
einer zweiten leitenden Schicht (4b), die über dem Oberflächen­ gebiet des Halbleitersubstrates (1) zwischen dem ersten und dem zweiten Störstellengebiet (2, 3) in einer Position näher zum zweiten Störstellengebiet (3) hin und teilweise mit diesem über­ lappend mit einer unter der zweiten leitenden Schicht (4b) lie­ genden zweiten Isolationsschicht (5b) gebildet ist und von der ersten leitenden Schicht (4a) elektrisch getrennt ist, und
einer dritten leitenden Schicht (6), die sich über und zwischen der ersten und der zweiten leitenden Schicht (4a, 4b) mit einer unter der dritten leitenden Schicht (6) liegenden dritten Iso­ lationsschicht (7a, 7b, 8) erstreckt,
dadurch gekennzeichnet, daß die Speicherzelle einen in Bezug auf die Mitte zwischen den Störstellengebieten (2, 3) in der Weise unsymmetrischen Aufbau aufweist,
daß beim Programmieren der Speicherzelle die Injektion von Ladungsträgern in die erste und zweite leitende Schicht (4a, 4b; 4a′, 4b′; 4a′′, 4b′′) unterschiedlich ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß ein drittes Störstellengebiet (20) vom zweiten Leitungstyp an dem ersten Störstellengebiet (2) an­ grenzend so vorgesehen ist, daß es mit der ersten leitenden Schicht (4a) überlappt, und daß das dritte Störstellengebiet (20) eine geringere Störstellen­ konzentration als das erste Störstellengebiet (2) aufweist.
3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (4a′, 4a′′) mit einer von der zweiten leitenden Schicht (4b′, 4b′′) unterschiedlichen Form und damit unterschiedlicher Kapazität gegenüber der dritten leitenden Schicht (6) und dem Halbleiter­ substrat (1) ausgebildet ist.
4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zwischen der ersten leitenden Schicht (4a) und der Oberfläche des Halbleitersubstrates (1) vorgesehene erste Isolationsschicht (5a), die zwischen der zwei­ ten leitenden Schicht (4b) und der Oberfläche des Halbleiter­ substrates (1) vorgesehene zweite Isolationsschicht (5b) und der Abschnitt der dritten Isolationsschicht (8) der zwischen der ersten und zweiten leitenden Schicht (4a, 4b) auf der Oberfläche des Halbleitersubstrates liegt, im wesentlichen von gleicher Dicke sind.
5. Verwendung einer Speicherzelle nach Anspruch 1 in einer Halbleiterspeichereinrichtung zum Speichern von Mehr-Pegel- Daten, mit
einem Speicherzellenfeld (10), wobei eine Mehrzahl der Speicher­ zellen in einer Matrix aus Zeilen und Spalten angeordnet ist, wobei die Spalten jeweils Source-Spaltenleitungen und Drain- Spaltenleitungen aufweisen,
einer Zeilenauswahleinrichtung (11, 12), die in Abhängigkeit von einem extern angelegten Adressiersignal zum Auswählen einer Zeile des Speicherzellenfeldes (10) betreibbar ist,
einer Einrichtung (15, 16), die in Abhängigkeit vom extern ange­ legten Adressiersignal zum Auswählen einer Spalte des Speicher­ zellenfeldes (10), mit der die Source der adressierten Speicher­ zelle verbunden ist, betreibbar ist,
einer zweiten Einrichtung (13, 14), die in Abhängigkeit vom extern ange­ legten Adressiersignal zum Auswählen einer Spalte des Speicher­ zellenfeldes (10), mit der der Drain der adressierten Speicher­ zelle vebunden ist, betreibbar ist,
einer weiteren Einrichtung (19, 14, 16), die in Abhängigkeit von einzu­ schreibenden Daten zum Anlegen eines vorbestimmten Potentiales an die ausgewählte Source-Spaltenleitung und Drain-Spaltenlei­ tung betrieben wird, und
einer Stromerfassungseinrichtung (18), die während eines Daten­ auslesebetriebes zum Erfassen des Stromflusses durch die ausge­ wählte Drain-Spaltenleitung aktivierbar ist.
6. Verwendung einer Speicherzelle in einer Halbleiterspeicherein­ richtung nach Anspruch 5, dadurch gekennzeichnet, daß eine Einrichtung (17) zum Zuführen zweier verschiedener Bezugsströme zur Stromerfassungseinrichtung (18) vorgesehen ist.
7. Verwendung einer Speicherzelle in einer Halbleiterspeicherein­ richtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Drain-Spaltenleitungen und Source-Spaltenleitungen des Speicherzellenfeldes (10) abwechselnd angeordnet sind.
8. Verwendung einer Speicherzelle in einer Halbleiterspeicherein­ richtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Zeilenauswahleinrichtung (11, 12) zum Anlegen eines vorbestimmten ersten Hochpegelpotentiales an die ausgewählte Zeile beim Dateneinschreiben betreibbar ist, wo­ durch das erste Hochpegelpotential an das Steuergate der ausge­ wählten Speicherzelle angelegt wird.
9. Verwendung einer Speicherzelle in einer Halbleiterspeicherein­ richtung nach Anspruch 8, dadurch gekennzeichnet, daß die ausgewählte Source-Spaltenleitung und die ausgewählte Drain-Spaltenleitung mit Massepotential bzw. einem zweiten Hochpegelpotential, das niedriger als das erste Hochpegelpotential ist, entsprechend der einzuschreibenden Daten unter Steuerung durch die Potentialanlegeeinrichtung versorgt werden.
10. Verwendung einer Speicherzelle in einer Halbleiterspeicherein­ richtung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die Zeilenauswahleinrichtung (11, 12) zum Auslesen von Daten betreibbar ist, um an die ausgewählte Zeile ein drittes Potential, das niedriger als das zweite Hoch­ pegelpotential ist, anzulegen.
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