DE4006285A1 - Halbleiterspeichereinrichtung zur durchfuehrung von parallelschreibtests und zugehoeriges verfahren - Google Patents

Description

Die vorliegende Erfindung betrifft allgemein die Durchführung des Speichertests in einer Halbleiterspeichereinrichtung und insbeson­ dere eine Halbleiterspeichereinrichtung zur Verwendung in einem Mehrfach-Bit-Paralleltest, welche die Speichertestzeit verringert.

Mit der kürzlich erreichten starken Verbesserung der Dichte und Genauigkeit von Halbleiterspeichereinrichtungen oder Speicher- Arrays hat sich entsprechend die Testverarbeitungszeit zur Über­ prüfung der Speichereinrichtung so stark erhöht, daß der Betriebs­ strom zu einem großen Teil verschwindet und die Wirksamkeit der Verringerung verringert wird. Da der niedrig-redundante Wirkungs­ grad mehr redundante Speicher-Arrays pro Chip erfordert, erhöhen sich die Herstellungskosten des Halbleiterspeicher-Chips. Um da­ her die verlängerte Testverarbeitungszeit zu reduzieren, wird im allgemeinen ein paralleles Testverfahren bei einem Halbleiter­ speichergerät verwendet, und so wird beispielsweise eine 4-Bit- Gruppe verwendet, um den parallelen Test in einem 1-Megabyte- Speichergerät durchzuführen; es wird 8-Bit-Gruppe bei einer 4-Megabyte-Speichereinrichtung eingesetzt; und es wird eine 16- oder mehr als 16-Bit-Gruppe bei einer 16-Megabyte-Speichereinrich­ tung verwendet.

Allgemein ist es erforderlich, daß eine Halbleiterspeichereinrich­ tung Zugriff auf mehrere Bits hat, um den Mehrfach-Bit-Parallel­ test durchzuführen. Ein bekanntes Verfahren besteht darin, die An­ zahl der Transistoren zu erhöhen, die zwischen den Bit-Leitungen und die I/O-Leitungen gekoppelt sind. In diesem Fall werden die Transistoren nur durch einen einzigen Spaltenadressendekodierer gesteuert, wobei die jeweiligen Gates der Transistoren an den Aus­ gang des Spaltenadressendekodierers gekoppelt sind, oder - genauer gesagt - an dessen Spaltenauswahlleitungen. Man kann daher so vor­ gehen, um die Leistungen der Paralleltests zu verbessern, indem man die Anzahl der Spalten erhöht, die zu einem Zeitpunkt ausge­ wählt werden.

Fig. 1 zeigt schematisch eine konventionelle Halbleiterspeicher­ einrichtung zur Durchführung des Mehrfach-Bit-Paralleltests. Wie aus der Figur hervorgeht, sind Bit-Leitungen BL₁/-BL₄/ an zugehörige Abtastverstärker SA₁-SA₄ gekoppelt, von denen jeder mehrere Speicherzellen M mit einem Zeilendekodierer 10 auf die in Fig. 1 dargestellte Weise teilt. Dann sind Bit-Leitungen BL₁/-BL₄/ an jede zugehörige Source mehrerer Tasttransistoren 20 gekoppelt, deren Drains an die I/O-Leitungen I/O₁/-I/O₄/ gekoppelt sind, und deren Gates gemeinsam an den Ausgang des Spaltendekodierers 30 gekoppelt sind. Der Spaltenadressendekodierer 30, der Spaltenadressensignale XC_AA, XC_AB empfängt, die von einem Spaltenadressenpuffer (nicht dargestellt) bereitgestellt werden, und der ein Parallel­ testsignal FTE empfängt, erzeugt sein Ausgangssignal zu den Gates der Tasttransistoren 20.

Wenn allerdings eine große Anzahl der Bit-Leitungen an den Aus­ gang eines Spaltendekodierers 30 gekoppelt ist, wie aus Fig. 1 hervorgeht, und demzufolge die Anzahl von Spalten, die zu einem Zeitpunkt ausgewählt werden, vergrößert wird, entstehen uner­ wünschte Probleme, die nachstehend geschildert sind.

Zunächst einmal ist, wenn ein Spaltenredundanzbetrieb eingesetzt wird, der ein Verfahren darstellt, eine normale Spalte, die eine defekte Speicherzelle aufweist, durch eine redundante Spalte der Spalten in einer Halbleiterspeichereinrichtung zu ersetzen, das Ausgangssignal des einzigen Spaltendekodierers 30 gleich dem der Spalten, die für die redundante Spalte erforderlich sind. Wenn daher die Anzahl der Bits, auf die zu einem Zeitpunkt während eines Paralleltestmodus zugegriffen wird, vergrößert wird, so erhöht sich auf unerwünschte Weise die erforderliche Anzahl der redundanten Spalten pro Chip. In diesem Zusammenhang wird die An­ zahl der redundanten Spalten verringert, welche eine Wahrschein­ lichkeit für das Ersetzen der defekten Speicherzellen darstellt, und gleichzeitig wird der Wirkungsgrad der Speichereinrichtung beschnitten.

Wenn mehrere der Bit-Leitungen (oder Spalten) an den Ausgang des einzigen Spaltendekodierers 30 gekoppelt werden, um auf die Bit-Leitungen BL₁/-BL₄/ auf die konventionelle Weise gemäß Fig. 1 zuzugreifen, so werden zweitens die I/O-Leitungen zum selben Zeitpunkt an die Bit-Leitungen angekoppelt, und daher wird der Strom von den I/O-Leitungen geleitet, die vorgeladen werden oder auf den Pegel der Bit-Leitungen gezogen werden, und der Strom erhöht sich proportional zu der Anzahl der Spalten. Beim Betrieb in einem normalen Modus, um den Paralleltest durch­ zuführen, verbraucht die Halbleiterspeichereinrichtung relativ viel Energie. Daher wird der von den vorgeladenen I/O-Leitungen an die Bit-Leitungen geleitete Strom verringert, und dies führt zu einem niedrigen Betriebsstrom.

Ein Vorteil der vorliegenden Erfindung liegt daher in der Bereit­ stellung einer Vorrichtung und eines Verfahrens, mit welchen der Stromverbrauch während eines Paralleltests verringert werden kann, indem eine Halbleiterspeichereinrichtung getrennt zwischen einem normalen Modus und einem Testmodus betrieben wird.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Be­ reitstellung einer Vorrichtung zur Erhöhung des Redundanzwirkungs­ grades einer mit redundanten Spalten versehenen Halbleiterspei­ chereinrichtung durch Verringerung der Anzahl der Spalten, die für die Durchführung des Paralleltests erforderlich sind.

Gemäß einer Zielrichtung der vorliegenden Erfindung weist die ver­ besserte Halbleiterspeichereinrichtung zur Durchführung des Paral­ leltests mit mehreren Bit-Leitungen eine Anzahl von Spalten auf, die ausgewählt werden, wenn die mehreren Bits parallel verarbei­ tet werden, wobei die Anzahl der Spalten zumindest um Eins größer ist als die der Spalten, welche während eines normalen Modus aus­ gewählt werden.

Gemäß einer weiteren Zielrichtung der vorliegenden Erfindung weist die Halbleiterspeichereinrichtung, die mit normalen Spalten und redundanten Spalten versehen ist, zur Ausführung des Mehrfach-Bit- Paralleltests mehrere Normalspaltendekodierer zur Auswahl der nor­ malen Spalten auf und einen Redundanzspaltendekodierer zur Auswahl der redundanten Spalten.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele zusammen mit den beigefügten Zeichnungen näher erläutert woraus weitere Vorteile und Merkmale hervorgehen; gleiche Bezugsziffern und Symbole bezeichnen gleiche oder ähnliche Elemente und Teile.

Es zeigt

Fig. 1 eine Halbleiterspeichereinrichtung nach dem Stand der Technik zur Durchführung von Paralleltests;

Fig. 2 eine bevorzugte Ausführungsform der vorliegenden Erfin­ dung; und

Fig. 3 eine weitere bevorzugte Ausführungsform der vorliegen­ den Erfindung.

Zunächst wird unter Bezug auf Fig. 2 nachstehend beispielhaft eine bevorzugte Ausführungsform der Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung beschrieben.

Die Ausführungsform der Erfindung, die sich von der in Fig. 1 ge­ zeigten Halbleiterspeichereinrichtung nach dem Stand der Technik unterscheidet, wie am deutlichsten in Fig. 2 erläutert ist, weist getrennt eine Tasttransistorgruppe 40 auf, um elektrisch die Bit-Leitungen BL₁/-BL₂/ an die I/O-Leitungen I/O₁/ -I/O₂/ zu koppeln, und eine weitere Tasttransistorgruppe 41, um elektrisch die Bit-Leitungen BL₃/-BL₄/ an die I/O-Leitungen I/O₃/-I/O₄/ zu koppeln.

Daher wird beim Betrieb in dem normalen Modus jede der Wortleitun­ gen WL₁-WL₄ durch den Spaltenadressendekodierer 10 festgelegt. Wird beispielsweise angenommen, daß eine erste Wortleitung WL₁ festgelegt wird, so werden Daten von den Speicherzellen M, die an die erste Wortleitung gekoppelt sind, an die erste Bit-Leitung BL₁/ übertragen, und dort wird die Ladung geteilt (unterteilt) mit den I/O-Leitungen I/O₁/ auf vorgegebene Weise. Etwa im selben Moment wird ein erster Abtastverstärker SA₁ aktiviert, um die Bit-Leitung BL₁ auf einem Spannungsversorgungs- Spannungspegel oder auf Massepotential zu haben, während die Bit-Leitung auf Massepotential oder Stromversorgungspotential liegt, welches komplementär zu dem Signal der Bit-Leitung BL₁ ist.

Die I/O-Leitungen I/O₁/-I/O₄/ führen die Ladungsaufteilung mit Hilfe der Tasttransistorgruppe 40 oder der anderen Tasttransistorgruppe 41 durch, deren Gates jeweils an den Ausgang der Spaltendekodierer 30, 40 gekoppelt sind, wenn einer der beiden Ausgänge der Spaltenadressendekodierer 30, 40 auf den logisch "hohen" Pegel geht, entsprechend den logischen Zuständen der Spaltenadressensignale XC_AA, XC_AB, XC_AC, XC_AD. Auf diese Weise werden die Daten der Speicherzellen M auf die I/O-Leitungen I/O₁/-I/O₄/ übertragen.

Die I/O-Leitungen werden vorgeladen oder angeglichen, bevor der Ausgang des ausgewählten Spaltendekodierers auf den logischen Wert "hoch" geht. Es wird daher darauf hingewiesen, daß die Menge des Stroms, der von den I/O-Leitungen zu den Bit-Leitungen geleitet wird, vollständig von der Anzahl von Spalten abhängt, die an die I/O-Leitungen gekoppelt sind.

Wenn andererseits der Betrieb in dem Paralleltestmodus stattfin­ det, so legen die beiden unterschiedlichen Spaltendekodierer 30, 40 die gesamten vier Spalten fest, also die gesamten Bit-Leitungen BL₁/-BL₄/, da eines der Spaltenadressensignale XC_AA oder XC_AB und eines der Spaltenadressensignale XC_AC oder XC_AD durch das Paralleltest-Aktivierungssignal FTE inaktiviert wird. Es wird daher Fachleuten auf diesem Gebiet deutlich, daß der während des normalen Modus entstehende Stromverbrauch bemerkenswert verringert werden kann (auf etwa die Hälfte des Wertes bei der Halbleitereinrichtung nach dem Stand der Technik), da die Ausführungsform der Erfindung ge­ trennt betrieben wird, je nachdem, ob sie sich im normalen Modus oder im Paralleltestmodus befindet.

In Fig. 3 ist eine weitere bevorzugte Ausführungsform der Er­ findung dargestellt, welche mehrere redundante Spalten auf­ weist. Wie besonders aus der Zeichnung deutlich wird, sind zu­ sätzlich zu der im wesentlichen gleichen Halbleiterspeicher­ einrichtung gemäß Fig. 2 ein Ersatz-Zellen-Array 100 und ein Redundanzspalten-Dekodierer 50 vorgesehen. Hierbei ist das Gate der Tasttransistorgruppe 45 in dem Ersatz-Zellen-Array 100 an den Ausgang des Redundanzspalten-Dekodierers 50 gekop­ pelt, und der Normalzellen-Array, der in dem oberen Teil des Ersatz-Zellen-Arrays 100 dargestellt ist, ist im wesentlichen der gleiche wie in Fig. 2.

Im allgemeinen hat das sogenannte Redundanzverfahren die Be­ deutung, daß dann, wenn eine defekte normale Spalte entdeckt wird, diese durch eine redundante Spalte ersetzt wird, durch Abschalten eines Normalspaltendekodierers und gleichzeitiges Einschalten eines Redundanzspalten-Dekodierers. Auf diese Wei­ se kann auf ein gewünschtes Bit zugegriffen werden. Da die An­ zahl redundanter Spalten pro vorgegebenem Bereich groß wird, wenn die normale Spalte so organisiert ist, wie es in Fig. 1 dargestellt ist, wird entsprechend Fig. 3 ein getrennter Re­ dunanzspalten-Dekodierer 50 vorbereitet, welcher der redundan­ ten Spalte entspricht. Mit anderen Worten wird die Anzahl der pro Redundanz erforderlichen Spalten durch Abtrennen des Spal­ tendekodierers 30 verringert.

Daher kann eine größere Anzahl von Redundanzen mit derselben Anzahl von Spalten erreicht werden. Wenn sich nämlich die Halbleiterspeichereinrichtung von Fig. 3 im Paralleltestmodus befindet, so ist dann, wenn eine defekte Spaltenadresse ent­ deckt wird, ein Bit, auf welches zugegriffen wird, eine Kom­ bination von Bits von der normalen Spalte und von Bits von der redundanten Spalte.

Wie voranstehend beschrieben wurde, weist die Erfindung ei­ nen dahingehenden Vorteil auf, daß der Energieverbrauch ver­ ringert wird, der durch den Strom verursacht wird, der von den I/O-Leitungen, die während des normalen Modus vorgeladen und dann stetig hochgezogen werden, an die Bit-Leitungen geleitet wird, durch Auswahl der Spalten mit zumindest zwei Spaltendekodierern. Die Erfindung weist einen anderen Vor­ teil dahingehend auf, daß sie einen hohen Redundanzwirkungs­ grad in einer Halbleiterspeichereinrichtung durch Verringe­ rung der Anzahl von Spalten erzielt, die an den Ausgang ei­ nes Spaltendekodierers gekoppelt sind.

Zwar wurde die voranstehende Erfindung anhand ihrer bevor­ zugten Ausführungsformen beschrieben, es ist jedoch offen­ bar, daß verschiedene Modifikationen vorgenommen werden kön­ nen, ohne von dem Umfang der Erfindung abzuweichen. Es wur­ den zwar die Ausführungsformen beschrieben als eine Halblei­ terspeichereinrichtung mit vier Wort-Leitungen und vier Bit-Leitungen, das Prinzip der Erfindung kann jedoch auch beispielsweise bei einer Speichereinrichtung eingesetzt wer­ den, die mehr als vier Wort-Leitungen und vier Bit-Leitun­ gen aufweist.

Da bestimmte Änderungen bei der voranstehenden Einrichtung und bei dem voranstehenden Verfahren gemacht werden können, ohne von dem Umfang der diesbezüglichen Erfindung abzuwei­ chen, sollen sämtliche Merkmale und Einzelheiten der voranstehenden Beschreibung oder der beigefügten Figuren als erläuternd und nicht als einschränkend angesehen werden.

Claims (5)

1. Verfahren zur Durchführung eines Paralleltests in einer Halbleiterspeichereinrichtung, welche mehrere Bits parallel testen kann, gekennzeichnet durch folgende Schritte: Auswahl mehrerer Spalten in einem Paralleltestmodus, wobei eine Anzahl der Spalten, die in dem Paralleltestmodus fest­ gelegt wird, größer ist als eine Anzahl von Spalten, die in einem normalen Modus festgelegt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die mehreren Spalten, welche in dem Paralleltestmodus festgelegt wurden, mittels zumindest zweier Spaltendekodie­ rer getrieben werden.

3. Halbleiterspeichereinrichtung mit mehreren Spalten, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung zumindest zwei Spal­ tendekodierer zur Auswahl der mehreren Spalten aufweist.

4. Halbleiterspeichereinrichtung mit mehreren normalen Spalten und mehreren redundanten Spalten, zur Durchführung eines Mehrfach-Bit-Paralleltests, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung zumindest einen Nor­ malspaltendekodierer zur Auswahl der normalen Spalten auf­ weist, und zumindest einen Redundanzspaltendekodierer zur Auswahl der redundanten Spalten, wobei erste Bits von den normalen Spalten mit zweiten Bits von den redundanten Spal­ ten kombiniert werden, um jeweils ein ganzes Bit zur Ver­ fügung zu stellen.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß zumindest einer der Normalspaltendekodierer zusammen mit zumindest einem der Redundanzspaltendekodierer zum sel­ ben Zeitpunkt betrieben wird.