DE4006285C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1.

Derartige Halbleiterspeichervorrichtungen sind bereits aus IEEE Journal of Solid-State Circuits, Vol. 24, No. 1, Februar 1989 S. 43-49 sowie aus der DE-OS 37 24 509 bekannt.

Aus IEEE Journal of Solid-State Circuits, Februar 1989, S. 43 bis 49, ist ein Verfahren zum Reduzieren der zum Test der Speicherzellen und Reparieren von defekten Speicherzellen notwendigen Zeit für ein 1-Mbit-DRAM bekannt. Um nicht jede Speicherzelle einzeln testen zu müssen, was mit einem großen Zeitaufwand verbunden wäre, werden mehrere Bits gleichzeitig getestet. Im Falle des in diesem Artikel beschriebenen 1-Mbit-DRAM-Bausteins sind dies jeweils 4 Bits. Diese 4 Bits müssen sich, um gleichzeitig ansprechbar zu sein in vier unterschiedlichen Spalten befinden. Wie dabei in der entsprechenden Fig. 1 zu erkennen ist, werden die Testergebnisse aller 4 Bits über ein UND-Gatter zusammengefaßt. Dies bedeutet, daß, falls 1 Bit fehlerhaft ist, auch alle anderen Bits als fehlerhaft gewertet werden. Eine Analyse zum Feststellen welches der 4 Bits fehlerhaft war, findet nicht statt. Zum Reparieren werden anschließend alle vier Spalten, in denen sich die 4 getesteten Bits befinden, durch im Normalbetrieb nicht gebrauchte redundante Spalten ersetzt. Durch das parallele Testen wird die Testzeit stark verringert. Als nachteilig erweist sich dabei jedoch, daß die Mehrzahl der ersetzten Spalten tatsächlich gar keine fehlerhaften Bits aufweisen. Es muß daher übermäßig viel redundanter Speicherplatz auf dem Chip vorgesehen werden, was der Realisierung kleiner Chipgrößen entgegensteht.

Aus der DE-OS 37 24 599 ist ein dynamisches RAM bekannt, bei dem ebenfalls redundanter Speicherplatz vorgesehen ist. In dieser Druckschrift wird beschrieben, wie das Auswechseln einer fehlerhaften Spalte gegen eine redundante Spalte erfolgen kann.

Mit den in den letzten Jahren erreichten Fortschritten bezüglich der Dichte und Zuverlässigkeit von Halbleiterspeichervorrichtungen bzw. Speicher-Arrays hat sich in entsprechender Weise die Testzeit zur Überprüfung der Funktionstüchtigkeit der Speichervorrichtung soweit erhöht, daß viel Strom verbraucht wird, und damit einem der Ziele bei der Herstellung hochintegrierter Bausteine, nämlich der Erzielung geringen Stromverbrauchs, entgegengewirkt wird. Außerdem erhöhen sich mit zunehmendem redundantem Speicherplatzbedarf die Herstellungskosten für Halbleiterspeicher-Chips. Um die verlängerte Testzeit zu reduzieren, wird im allgemeinen ein paralleles Testverfahren angewandt. Beispielsweise wird zum parallelen Testen eines 1-Mbit-Bausteins eine 4-Bitgruppe verwendet. Zum Testen von 4-Mbit-Speicherchips werden 8-Bitgruppen eingesetzt; entsprechend werden bei 16-Mbit-Speichern 16-Bitgruppen eingesetzt.

Allgemein ist es notwendig auf mehrere Bits gleichzeitig zuzugreifen, um bei einer Speichervorrichtung einen Mehrfach-Bit-Paralleltest durchführen zu können. Ein bekanntes Verfahren dazu besteht darin, die Anzahl der Transistoren die zwischen den Bit-Leitungen und den I/O-Leitungen gekoppelt sind zu erhöhen. Die Transistoren werden dabei nur durch einen einzigen Spaltendecoder gesteuert, wobei die jeweiligen Gates der Transistoren mit dem Ausgang des Spaltendecoders bzw. mit dessen Spaltenauswahlleitungen gekoppelt sind.

Fig. 1 zeigt schematisch eine konventionelle Halbleiterspeichereinrichtung zur Durchführung des Mehrfach-Bit-Paralleltests. Wie aus der Fig. 1 hervorgeht, sind Bit-Leitungen BL₁/-BL₄/ an zugehörige Abtastverstärker SA₁-SA₄ gekoppelt, von denen jeder mehrere Speicherzellen M mit einem Zeilendekodierer 10 teilt. Weiter sind die Bit-Leitungen BL₁/-BL₄/ mit den Sourceanschlüssen der Ankoppeltransistoren 20 verbunden. Deren Drainanschlüsse sind wiederum mit den I/O-Leitungen I/O₁/-I/O₄/ gekoppelt, ihre Gateanschlüsse gemeinsam mit dem Ausgang des Spaltendecoders 30. Der Spaltenadressendecoder 30, welcher Spaltenadressensignale XC_AA, XC_AB empfängt, die von einem Spaltenadressenpuffer (nicht dargestellt) bereitgestellt werden, und welcher ein Paralleltestsignal FTE empfängt, gibt sein Ausgangssignal an die Gates der Transistoren 20 ab.

Wenn allerdings eine große Anzahl der Bit-Leitungen an den Aus­ gang eines Spaltendekodierers 30 gekoppelt ist, wie aus Fig. 1 hervorgeht, und demzufolge die Anzahl von Spalten, die zu einem Zeitpunkt ausgewählt werden, vergrößert wird, entstehen uner­ wünschte Probleme, die nachstehend geschildert sind.

Zunächst einmal ist, wenn ein Spaltenredundanzbetrieb eingesetzt wird, der ein Verfahren darstellt, eine normale Spalte, die eine defekte Speicherzelle aufweist, durch eine redundante Spalte der Spalten in einer Halbleiterspeichereinrichtung zu ersetzen, das Ausgangssignal des einzigen Spaltendekodierers 30 gleich dem der Spalten, die für die redundante Spalte erforderlich sind. Wenn daher die Anzahl der Bits, auf die zu einem Zeitpunkt während eines Paralleltestmodus zugegriffen wird, vergrößert wird, so erhöht sich auf unerwünschte Weise die erforderliche Anzahl der redundanten Spalten pro Chip. In diesem Zusammenhang wird die An­ zahl der redundanten Spalten verringert, welche eine Wahrschein­ lichkeit für das Ersetzen der defekten Speicherzellen darstellt, und gleichzeitig wird der Wirkungsgrad der Speichereinrichtung beschnitten.

Wenn mehrere der Bit-Leitungen (oder Spalten) an den Ausgang des einzigen Spaltendekodierers 30 gekoppelt werden, um auf die Bit-Leitungen BL₁/-BL₄/ auf die konventionelle Weise gemäß Fig. 1 zuzugreifen, so werden zweitens die I/O-Leitungen zum selben Zeitpunkt an die Bit-Leitungen angekoppelt, und daher wird der Strom von den I/O-Leitungen geleitet, die vorgeladen werden oder auf den Pegel der Bit-Leitungen gezogen werden, und der Strom erhöht sich proportional zu der Anzahl der Spalten. Beim Betrieb in einem normalen Modus, um den Paralleltest durch­ zuführen, verbraucht die Halbleiterspeichereinrichtung relativ viel Energie. Daher wird der von den vorgeladenen I/O-Leitungen an die Bit-Leitungen geleitete Strom verringert, und dies führt zu einem niedrigen Betriebsstrom.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Speichervorrichtung anzugeben, die ein schnelles Testen auf fehlerhafte Speicherzellen zuläßt, ein Reparieren fehlerhafter Speicherzellen durch redundante Speicherzellen zuläßt und dabei nur geringen redundanten Speicherplatz benötigt.

Diese Aufgabe wird in erfindungsgemäßer Weise durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 gelöst.

Mit der vorliegenden Erfindung müssen bei Auftreten eines Fehlers nicht alle der gleichzeitig getesteten Spalten gemeinsam ersetzt werden, sondern es können kleinere Einheiten davon ersetzt werden. Somit bleibt einerseits die kurze Testzeit erhalten, andererseits sinkt der Aufwand für den redundanten Speicherplatz. Es werden nicht mehr, wie in herkömmlicher Weise, vier Bit-Leitungen gleichzeitig durch eine Decodiereinrichtung aktiviert, sondern jede Decodiereinrichtung greift nur noch auf zwei Bitleitungen zu. Während des Testbetriebs werden zwei solcher Decodiereinrichtungen gemeinsam betrieben, so daß, wie in herkömmlicher Weise, für den Testbetrieb vier Bitleitungen gleichzeitig angesprochen werden. Im Normalbetrieb und während des Reparierens werden dagegen diese Decodiereinrichtungen einzeln betrieben. Dadurch können jeweils zwei Einzel-Bit-Leitungen ersetzt werden. Der Aufwand für den bereitzustellenden Redundanzbereich sinkt gegenüber der DE-OS 37 24 509 auf die Hälfte. Die Testzeit bleibt dieselbe. Für die Chip-Herstellung ist dies von großer Bedeutung, da trotz gleichbleibend geringer Testzeit weniger redundanter Speicherplatz auf dem Chip vorgesehen sein muß, wodurch die Chipgröße kleingehalten werden kann, was bekanntermaßen ein vordringliches Ziel bei der Chip-Herstellung ist.

Durch die Zuordnung einer geringen Anzahl von Bit-Leitungen (2 statt 4) pro Decodiereinrichtung werden auch während des Normalbetriebs nur zwei Speicherzellen durch eine Decodiereinrichtung gleichzeitig aktiviert. Zum gleichzeitigen Aktivieren von 4 Bits müssen zwei Decodiereinrichtungen parallel betrieben werden. Eine derartige Teilung führt zu dem zusätzlichen Vorteil eines geringen Stromverbrauchs während des Normalbetriebs.

In vorteilhafter Weise wird der Energieverbrauch verringert, der durch den Strom verursacht wird, der von den I/O-Leitungen, die während des normalen Betriebs vorgeladen wurden und sich dann ununterbrochen im "pull-up"-Zustand befinden, zu den Bit-Leitungen fließt. Dies wird durch Auswählen der Spalten mit zumindest zwei Spaltendecodierern erreicht. Die Erfindung weist einen anderen Vorteil dahingehend auf, daß sie einen hohen Redundanzwirkungsgrad innerhalb der Halbleiterspeichervorrichtung durch Verringerung der Anzahl der Spalten, die mit dem Ausgang eines Spaltendecoders gekoppelt sind, erzielt.

Ein Ausführungsbeispiel der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Zeichnungen näher erläutert. Dabei zeigen im einzelnen:

Fig. 1 eine Halbleiterspeichervorrichtung nach dem Stand der Technik zur Durchführung von Paralleltests;

Fig. 2 eine bevorzugte Ausführungsform der vorliegenden Erfin­ dung; und

Fig. 3 eine weitere bevorzugte Ausführungsform der vorliegen­ den Erfindung.

Zunächst wird unter Bezug auf Fig. 2 nachstehend beispielhaft eine bevorzugte Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung beschrieben.

Die Ausführungsform der Erfindung, die sich von der in Fig. 1 ge­ zeigten Halbleiterspeichereinrichtung nach dem Stand der Technik unterscheidet, wie am deutlichsten in Fig. 2 erläutert ist, weist getrennt eine Ankoppeltransistorgruppe 40 auf, um die Bit-Leitungen BL₁/-BL₂/ elektrisch an die I/O-Leitungen I/O₁/ -I/O₂/ zu koppeln, und weist außerdem eine Tasttransistorgruppe 41 auf, um die Bit-Leitungen BL₃/-BL₄/ elektrisch an die I/O-Leitungen I/O₃/-I/O₄/ zu koppeln.

Daher wird im Normalbetrieb jede der Wortleitun­ gen WL₁-WL₄ durch den Reihendecoder 10 ausgewählt. Wird beispielsweise angenommen, daß eine erste Wortleitung WL₁ ausgewählt wurde, so werden Daten von den Speicherzellen M, die an die erste Wortleitung gekoppelt sind, an die erste Bit-Leitung BL₁/ übertragen; dort wird die Ladung unter den I/O-Leitungen I/O₁/ auf vorgegebene Weise aufgeteilt. Etwa im selben Moment wird ein erster Abtastverstärker SA₁ aktiviert, um die Bit-Leitung BL₁ auf einem Spannungsversorgungs- Spannungspegel oder auf Massepotential zu haben, während die Bit-Leitung auf Massepotential oder Stromversorgungspotential liegt, welches komplementär zu dem Signal der Bit-Leitung BL₁ ist.

Die I/O-Leitungen I/O₁/-I/O₄/ führen die Ladungsaufteilung mit Hilfe der Ankoppeltransistorgruppe 40 oder der anderen Transistorgruppe 41 durch, deren Gates jeweils an den Ausgang der Spaltendekodierer 30, 60 gekoppelt sind, wenn einer der beiden Ausgänge der Spaltendecoder 30, 60 auf den logisch "hohen" Pegel geht, entsprechend den logischen Zuständen der Spaltenadressensignale XC_AA, XC_AB, XC_AC, XC_AD. Auf diese Weise werden die Daten der Speicherzellen M auf die I/O-Leitungen I/O₁/-I/O₄/ übertragen.

Die I/O-Leitungen werden vorgeladen oder angeglichen, bevor der Ausgang des ausgewählten Spaltendekodierers auf den logischen Wert "hoch" geht. Es wird daher darauf hingewiesen, daß die Menge des Stroms, der von den I/O-Leitungen zu den Bit-Leitungen geleitet wird, vollständig von der Anzahl von Spalten abhängt, die an die I/O-Leitungen gekoppelt sind.

Wenn andererseits der Betrieb in den Paralleltestbetrieb übergeht, so legen die beiden unterschiedlichen Spaltendekodierer 30, 60 die gesamten vier Spalten fest, also die gesamten Bit-Leitungen BL₁/-BL₄/, da eines der Spaltenadressensignale XC_AA oder XC_AB und eines der Spaltenadressensignale XC_AC oder XC_AD durch das Paralleltest-Aktivierungssignal FTE inaktiviert wird. Es wird daher Fachleuten auf diesem Gebiet deutlich, daß der während des normalen Betriebs entstehende Stromverbrauch bemerkenswert verringert werden kann (auf etwa die Hälfte des Wertes bei der Halbleitereinrichtung nach dem Stand der Technik), da die Ausführungsform der Erfindung ge­ trennt betrieben wird, je nachdem, ob sie sich im normalen Modus oder im Paralleltestmodus befindet.

In Fig. 3 ist eine weitere bevorzugte Ausführungsform der Er­ findung dargestellt, welche mehrere redundante Spalten auf­ weist. Wie besonders aus der Zeichnung deutlich wird, sind zu­ sätzlich zu der im wesentlichen gleichen Halbleiterspeicher­ einrichtung gemäß Fig. 2 ein Ersatz-Zellen-Array 100 und ein Redundanzspalten-Dekodierer 50 vorgesehen. Hierbei ist das Gate der Tasttransistorgruppe 45 in dem Ersatz-Zellen-Array 100 an den Ausgang des Redundanzspalten-Dekodierers 50 gekop­ pelt, und der Normalzellen-Array, der in dem oberen Teil des Ersatz-Zellen-Arrays 100 dargestellt ist, ist im wesentlichen der gleiche wie in Fig. 2.

Im allgemeinen hat das sogenannte Redundanzverfahren die Be­ deutung, daß dann, wenn eine defekte normale Spalte entdeckt wird, diese durch eine redundante Spalte ersetzt wird, durch Abschalten eines Normalspaltendekodierers und gleichzeitiges Einschalten eines Redundanzspalten-Dekodierers. Auf diese Wei­ se kann auf ein gewünschtes Bit zugegriffen werden. Da die An­ zahl redundanter Spalten pro vorgegebenem Bereich groß wird, wenn die normale Spalte so organisiert ist, wie es in Fig. 1 dargestellt ist, wird entsprechend Fig. 3 ein getrennter Re­ dunanzspalten-Dekodierer 50 vorbereitet, welcher der redundan­ ten Spalte entspricht. Mit anderen Worten wird die Anzahl der pro Redundanz erforderlichen Spalten durch Abtrennen des Spal­ tendekodierers 30 verringert.

Daher kann eine größere Anzahl von Redundanzen mit derselben Anzahl von Spalten erreicht werden. Wenn sich nämlich die Halbleiterspeichereinrichtung von Fig. 3 im Paralleltestbetrieb befindet, so ist dann, wenn eine defekte Spaltenadresse ent­ deckt wird, ein Bit, auf welches zugegriffen wird, eine Kom­ bination von Bits von der normalen Spalte und von Bits von der redundanten Spalte.

Es wur­ den zwar die Ausführungsformen beschrieben als eine Halblei­ terspeichereinrichtung mit vier Wort-Leitungen und vier Bit-Leitungen, das Prinzip der Erfindung kann jedoch auch beispielsweise bei einer Speichereinrichtung eingesetzt wer­ den, die mehr als vier Wort-Leitungen und vier Bit-Leitun­ gen aufweist.

Claims (2)

1. Halbleiterspeichervorrichtung mit:
einer Matrix von Speicherzellen, die in ein erstes und zweites Set unterteilt sind, wobei das erste Set eine normale Speichermatrix und das zweite Set eine redundante Speichermatrix darstellen;
einer Vielzahl von Reihen- und Spaltenleitungen in dem ersten und zweiten Set, die in entsprechender Weise mit den Speicherzellen verbunden sind;
einer ersten Spaltendecodiereinrichtung zum Aktivieren der Leitungen des ersten Sets; und
einer zweiten Spaltendecodiereinrichtung zum Aktivieren der Leitungen des zweites Sets,
dadurch gekennzeichnet,
daß vier volle Spaltenleitungen (BL₁ bis BL₄) in zwei Sets von Spaltenleitungen für das erste und zweite Speichermatrixset aufgeteilt sind, derart, daß die ersten zwei Spaltenleitungen (BL₁, BL₂) mit der ersten Spaltendecodiereinrichtung (30) verbunden sind und die anderen zwei Spaltenleitungen (BL₃, BL₄) mit der zweiten Spaltendecodiereinrichtung (50) verbunden sind, und daß die Spaltenleitungen für das erste und das zweite Set für einen parallelen Testbetrieb so angelegt sind, daß sie zusammen als Gruppe in Antwort auf Signale, die beiden der Spaltendecodiereinrichtungen zugeführt werden, aktiviert werden und für einen Redundanzbetrieb so angelegt sind, daß sie individuell in Antwort auf Signale, die an die entsprechende Spaltendecodiereinrichtung angelegt werden, aktiviert werden können.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß diese Vorrichtung weiterhin eine Vielzahl von Toreinrichtungen (20) in dem ersten und zweiten Set aufweist, wobei jede Toreinrichtung eine Signalleitung zwischen einer entsprechenden Spaltenleitung und einer dazu korrespondierenden Datenleitung in Antwort auf ein Signal, welches von einer entsprechenden Spaltendecodiereinrichtung (30, 50) abgegeben wird, herstellt.