DE4011987C2 - - Google Patents

Description

Die Erfindung bezieht sich auf Halbleiterspeicherein­ richtungen nach dem Oberbegriff des Patentanspruches 1 und auf ein Verfahren zum Testen einer Halbleiterspeichereinrichtung.

Die Fig. 19A zeigt ein Blockdiagramm, das die Struktur einer her­ kömmlichen Halbleiterspeichereinrichtung mit einem Testschaltkreis darstellt. Die in Fig. 19A gezeigte Halbleiterspeichereinrichtung ist z. B. in ISSCC85 Dig. of Tech. Papers S. 240-241 von M. Kumanoya et al beschrieben.

In Fig. 19A umfaßt ein Speicherfeld 1 eine Mehrzahl von Speicher­ zellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind. Dieses Speicherfeld 1 ist ferner in vier Speicherfeldblöcke B1 bis B4 unterteilt. Es sind Ein/Ausgabeleitungspaare IO1 bis IO4 entsprechend den Speicherfeldblöcken B1 bis B4 gebildet. Das Speicherfeld ist mit Zeilendekodern 2a und 2b zum Auswählen einer Zeile und mit Spaltendekodern 3a und 3b zum Auswählen einer Spalte ausgestattet.

Andererseits werden Adreßsignale A0 bis An von außen an einen Adreßpuffer 4 angelegt. Ferner werden ein externes Zeilenadreß- Abtastsignal , eine externes Spaltenadreß-Abtastsignal und ein externes Schreibaktivierungssignal an einen -Puffer 5, einen CAS-Puffer 6 bzw. einen WE-Puffer 7 angelegt.

Der Adreßpuffer 4 ist vom Abtastsignal vom RAS-Puffer 5 abhängig, um die von außen angelegten Adreßsignale A0 bis An an die Zeilendekoder 2a und 2b als Zeilenadreßsignale anzulegen. Der Zeilenadreßdekoder 2a ist von den Zeilenadreßsignalen abhängig und wählt eine Zeile in jedem der Speicherfeldblöcke B1 und B3, und der Zeilenadreßdekoder 2b ist von den Zeilenadreß­ signalen abhängig und wählt eine Zeile in jedem der Speicher­ feldblöcke B2 und B4 aus. Ferner hängt der Adreßpuffer 4 vom Abtastsignal des CAS-Puffers 6 ab, um die von außen zugeführten Adreßsignale A0 bis An an die Spaltendekoder 3a und 3b als Spalten­ adreßsignale anzulegen. Der Spaltendekoder 3a ist von den Spaltenadreßsignalen abhängig und wählt eine Spalte in jedem der Speicherfeldblöcke B1 und B2, und der Spaltendekoder 3b ist von den Spaltenadreßsignalen abhängig und wählt eine Spalte in jedem der Speicherfeldblöcke B3 und B4 aus.

Beim normalen Lesen oder Schreiben wird ein Schalter 9 auf die Seite eines Kontaktes a umgeschaltet. Beim Lesen wird eine Speicherzelle in jedem der Speicherfeldblöcke B1 bis B4 ausgewählt. Die in den vier Speicherzellen gespeicherten Daten werden über die Ein/Ausgangsleitungspaare IO1 bis IO4 an Vorverstärker PA1 bis PA4 angelegt. Von einem Blockselektor 8 wird einer der Transistoren T1 bis T4 durchgeschaltet. Dies bewirkt, daß die von einem beliebigen der Vorverstärker PA1 bis PA4 verstärkten Daten als Ausgabedaten Dout über den Schalter 9 und den Ausgangspuffer 11 nach außen abgegeben werden.

Auch beim Schreiben wird einer der Transistoren T1 bis T4 durch den Blockselektor 8 durchgeschaltet. Dies bewirkt, daß extern an einen Din-Puffer 12 abgelegte Eingabedaten Din über die entspre­ chenden Ein/Ausgangsleitungspaare IO1 bis IO4 in eine ausgewählte Speicherzelle in einem der Speicherfeldblöcke eingeschrieben werden. Die Auswahl des Lese- oder Schreibmodus erfolgt durch das an den WE-Puffer 7 angelegte externe Schreibaktivierungssignal .

Bei der Halbleiterspeichereinrichtung der Fig. 19A ist ein Mehr­ fach-Bit-Test möglich, um die Testzeit zu verkürzen. Dieser Mehrfach-Bit-Testmodus wird durch Anlegen eines externen Test­ aktivierungssignales an einen Teststeuerschaltkreis 10 gesteuert. Beim Testen wird der Schalter 9 durch den Teststeuerschaltkreis 10 auf die Seite des Kontaktes b umgeschaltet.

Beim Schreiben von Testdaten werden alle Transistoren T1 bis T4 von einem Mehrfach-Bit-Schreibsteuerschaltkreis 13 durchgeschaltet. Dies bewirkt, daß extern angelegte Testdaten gleichzeitig über den Din-Puffer 12 und die Ein/Ausgangsleitungspaare IO1 bis IO4 in die Speicherfeldblöcke B1 bis B4 geschrieben werden können.

Beim Testdatenlesen werden andererseits die aus den Speicherfeld­ blöcken B1 bis B4 über die Ein/Ausgangsleitungspaare IO1 bis IO4 ausgelesenen Testdaten von den Vorverstärkern PA1 bis PA4 verstärkt, bevor sie in einen XOR-Schaltkreis 14 eingegeben werden. Falls die vier Daten miteinander übereinstimmen, gibt der XOR-Schaltkreis 14 ein Flag "H" aus. Falls andererseits eine Nichtübereinstimmung existiert, gibt dieser ein Flag "L" aus. Das Ausgangssignal des XOR-Schaltkreises 14 wird über den Schalter 9 und den Ausgangs­ puffer 11 nach außen abgegeben.

Falls genauer gesagt Testdaten mit vier "L"-Bits in das Speicherfeld eingegeben worden sind, sind die Ausgangssignale der Vorverstärker PA1 bis PA4 alle gleich "L", außer wenn eine defekte Speicherzelle im Speicherfeld 1 existiert, so daß der XOR-Schaltkreis 14 ein Flag "H" ausgibt. Falls Testdaten mit vier "H"-Bits eingegeben worden sind, wird ein Flag "H" ausgegeben, falls keine Defekte in den Speicherzellen vorliegen. Falls im Gegensatz hierzu Defekte in den Speicherzellen des Speicherfeldes 1 existieren, enthalten die ausgelesenen Daten "H" und "L" gemischt, selbst wenn dieselben Daten in alle Speicherzellen eingeschrieben worden sind. Dies führt zur Ausgabe einer "L"-Flag durch den XOR-Schaltkreis 14.

Entsprechend dem oben beschriebenen Mehrfach-Bit-Testmodus wird die Ausführungszeit des Testes auf ein Viertel der Zeit, verglichen mit anderen Testverfahren, bei denen Testdaten einzeln nacheinander in jede Speicherzelle eingeschrieben und ausgelesen werden, ver­ mindert.

Mit der jüngeren Entwicklung bei hochintegrierten Halbleiterspei­ chereinrichtungen ist die Testzeit jedoch erheblich verlängert worden. Daher kann entsprechend dem herkömmlichen Mehrfach-Bit- Testmodus eine zufriedenstellende Verminderung der Testzeit und damit der Testkosten kaum mehr erreicht werden.

Daher ist ein Zeilenmodustest als ein Verfahren, das eine drastische Verminderung der Testzeit im Vergleich zum herkömmlichen Mehrfach- Bit-Testmodus erlaubt, vorgeschlagen worden.

In einem Artikel von J. Inoue et al mit dem Titel "PARALLEL TESTING TECHNOLOGY FOR VLSI MEMORIES",. ITC Proceedings, 1987, S. 1066-1071 und einem Artikel "TECHNOLOGY FOR INCREASING TEST EFFICIENCY FOR VERY LARGE CAPACITY MEMORIES", 1987 National Conference 165 of Semiconductors Materials Section of Institute of Electronics, Information and Communication Engineers of Japan, S. 166, ist der Zeilenmodustest beschrieben. Durch Einführen eines Testschaltkreises auf dem Chip werden alle mit einer Wortleitung verbundenen Spei­ cherzellen gleichzeitig geprüft.

Die Fig. 19B zeigt ein Schaltbild, das die Struktur eines Speichers darstellt, der einen im zweiten Dokument beschriebenen auf dem Chip gebildeten Testschaltkreis umfaßt.

Zuerst werden z. B. Daten mit "H"- und "L"-Pegel an die Schreiblei­ tungen W und angelegt und das Potential auf der Schreibsteuer­ leitung WC auf den "H"-Pegel angehoben. Folglich schalten die Transistoren Q11 bis Q14 durch, so daß die Potentiale auf den Bitleitungen B1 und B2 gleich dem "H"-Pegel und die Potentiale auf den Bitleitungen und gleich dem "L"-Pegel werden. Wenn das Potential auf der Wortleitung WL1 auf den "H"-Pegel angehoben wird, werden Daten mit "H"-Pegel in die Speicherzellen M1 bzw. M3 einge­ schrieben. Nach dem Schreiben werden die Potentiale auf der Wort­ leitung WL1 und der Schreibsteuerleitung WC auf den "L"-Pegel gebracht.

Wenn das Potential auf der Wortleitung WL1 auf den "H"-Pegel ange­ hoben wird, werden anschließend die in den Speicherzellen M1 und M3 gespeicherten Daten auf die Bitleitung B1 bzw. B2 ausgelesen. Die Daten auf den Bitleitungspaaren B1, und B2, werden von einem (nicht dargestellten) Leseverstärker verstärkt. Dann werden Daten vom "L"- und "H"-Pegel an die Schreibleitung W bzw. angelegt.

Wenn sich die aus den Speicherzellen M1 und M3 ausgelesenen Daten auf dem "L"-Pegel befinden, erreichen die Potentiale auf den Bitleitungen B1 und B2 den "H"-Pegel und die Potentiale auf den Bitleitungen und den "L"-Pegel. Folglich sperren die Transi­ storen Q15 und Q17, so daß die Potentiale der beiden Knoten N11 und N12 gleich dem "L"-Pegel werden. Daher sperren die Transistoren Q19 und Q20, so daß der vorher durch den Vorladeschaltkreis 110 aufgeladene Knoten N13 nicht entladen wird. Daher wird ein Flag mit "L"-Pegel an eine Erfassungssignal-Ausgabeleitung DS abgegeben.

Nun wird angenommen, daß z. B. die Speicherzelle M1 defekt ist. In diesem Fall werden die aus den Speicherzellen M1 und M3 ausgelesenen Daten gleich dem "L"- bzw. "H"-Pegel, obwohl Daten mit "H"-Pegel in die Speicherzellen M1 und M3 eingeschrieben wurden. Folglich werden die Potentiale auf den Bitleitungen B1 und gleich dem "L"- bzw. "H"-Pegel. Wenn Daten mit "L"- und "H"-Pegel an die Schreibleitungen W bzw. angelegt werden, schaltet der Transistor Q16 durch, so daß der Knoten N11 auf den "H"-Pegel aufgeladen wird. Folglich schaltet der Transistor Q19 durch, so daß der Knoten N13 auf den "L"-Pegel entladen wird. Damit wird ein einen Fehler anzeigendes Flag-Signal mit "H"-Pegel von der Erfassungssignal-Ausgabeleitung DS abgegeben.

Wie oben für den Zeilenmodustest beschrieben worden ist, werden Daten an die Schreibleitungen W und angelegt und diese dann in eine Zeile von mit der ausgewählten Wortleitung verbundenen Spei­ cherzellen eingeschrieben. Damit werden dieselben Daten in die Zeile der Speicherzellen eingeschrieben. Die Daten werden aus der Zeile der Speicherzellen ausgelesen und es werden den vorher an die Schreibleitungen W und angelegten Daten entgegengesetzte Daten an die Schreibleitungen W und angelegt. Wenn die aus der Zeile von Speicherzellen ausgelesenen Daten mit den vorher in die Zeile von Speicherzellen eingeschriebenen Daten übereinstimmen, wird ein Flag-Signal mit "L"-Pegel von der Erfassungssignal-Aus­ gabeleitung DS abgegeben. Falls andererseits wenigstens eine Speicherzelle der Zeile von mit einer Wortleitung verbundenen Speicherzellen defekt ist, so daß das aus der Speicherzelle aus­ gelesene Datum nicht mit dem vorher in die Speicherzelle einge­ schriebenen Datum übereinstimmt, wird ein Flag-Signal mit "H"-Pegel von der Erfassungssignal-Ausgabeleitung DS abgegeben.

Entsprechend diesem Zeilentestmodus werden alle mit einer Wortlei­ tung verbundenen Speicherzellen gleichzeitig getestet. Dies ermöglicht einen gleichzeitigen Test für eine größere Anzahl von Bits als im Falle des Mehrfach-Bit-Testmodus. Entsprechend kann eine erhebliche Verminderung der Zeit für den Testmodus erwartet werden.

In den vergangenen Jahren wurden Halbleiterspeichereinrichtungen breit implementiert, die eine 4-Bit-Wortorganisation (x4 Organisa­ tion), eine 8-Bit-Wortorganisation (x8 Organisation) oder eine ähnliche Organisation gleichzeitig mit einer nur 1-Bit-Organisation auf einem Chip aufweisen. Entsprechend sind zusätzliche Testmodus­ schaltkreise für diese Organisationen erforderlich. Um den oben erwähnten Zeilenmodustest auf eine Vielfalt von Halbleiterspeicher­ einrichtungen anwenden zu können, ist die Bildung von peripheren Schaltkreisen wie eines I/O-Steuerschaltkreises und eines Testmodus- Setzschaltkreises wünschenswert, die den entsprechenden Halbleiter­ speichereinrichtungen angepaßt sind.

Es kann jedoch kaum davon gesprochen werden, daß besondere Techniken zum Anwenden des Teilenmodustestes auf eine Vielzahl von Halbleiter­ speichereinrichtungen und derartige periphere Schaltkreise oder ähnliches vollständig entwickelt worden wären.

Aufgabe der Erfindung ist es, eine Halbleiterspeichereinrichtung bereitzustellen, in der eine Mehrzahl von Bits gleichzeitig entsprechend der Art von Halbleiter­ speichereinrichtungen getestet werden können und damit die Testzeit erheblich vermindert werden kann.

Ferner soll ein entsprechendes Verfahren zum Testen einer Halbleiterspeichereinrichtung geschaffen werden.

Die erfindungsgemäße Halbleiterspeichereinrichtung wird durch die Merkmale des Patentanspruchs 1 gekennzeichnet.

Das erfindungsgemäße Verfahren ist durch die Merkmale des Patentanspruchs 9 gekennzeichnet.

Bei der Halbleiterspeichereinrichtung wird jede Mehrzahl von Speicherzellen in jedem der Mehrzahl von Blöcken gleichzeitig getestet. Eine vorbestimmte Logikoperation wird ferner in einem ersten Zustand mit der Mehrzahl von Testergebnissen der Mehrzahl von Blöcken aus­ geführt, wobei deren Ergebnisse als Testergebnisse für die Blöcke ausgegeben wird. Dies bedeutet, daß die Mehrzahl von Speicherzellen in der Mehrzahl von Blöcken parallel getestet werden, so daß die Testzeit weiter verkürzt werden kann.

Bei dieser Halbleiterspeichereinrichtung wird die Mehrzahl der Speicherzellen in jedem der Mehrzahl von Blöcken entsprechend der Mehrzahl von Bits gleichzeitig getestet. Die Mehrzahl der Tester­ gebnisse der Mehrzahl von Blöcken wird durch eine Mehrzahl von Ausgabeschaltkreisen für die Testergebnisse in einem zweiten Zustand ausgegeben.

Auf diese Weise erlaubt die Halbleiterspeichereinrichtung mit den Blöcken, von denen Information gelesen bzw. in die Information über die Mehrzahl von Ein/Ausgabeschaltkreisen geschrieben werden kann, eine Ausgabe der Testergebnisse entsprechend der Mehrzahl von Bits.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm, das die Gesamtstruktur einer Halb­ leiterspeichereinrichtung mit einer ersten Ausführungsform darstellt;

Fig. 2 ein Blockdiagramm, das die Struktur des Hauptbereiches einer Halbleiterspeichereinrichtung einer zweiten Ausführungsform darstellt;

Fig. 3 ein Blockdiagramm, das die Gesamtstruktur einer Halb­ leiterspeichereinrichtung einer dritten Ausführungsform darstellt;

Fig. 4 ein Blockdiagramm, das die Gesamtstruktur einer Halb­ leiterspeichereinrichtung einer vierten Ausführungsform darstellt;

Fig. 5A ein Blockdiagramm, das die Gesamtstruktur einer Halb­ leiterspeichereinrichtung einer fünften Ausführungsform darstellt;

Fig. 5B ein Schaltbild, das die besondere Struktur der Speicher­ feldblöcke in der Halbleiterspeichereinrichtung der Fig. 5A darstellt;

Fig. 6 ein Blockdiagramm, das die schematische Struktur einer Halbleiterspeichereinrichtung einer sechsten Ausführungsform darstellt;

Fig. 7 ein Zeitdiagramm zur Erläuterung des Ablaufes von Setzen und Rücksetzen im Registermodus;

Fig. 8 ein Zeitdiagramm zur Erläuterung des Ablaufes von Setzen und Rücksetzen im Kopiermodus;

Fig. 9 ein Zeitdiagramm zur Erläuterung des Ablaufes von Setzen und Rücksetzen im Zeilenlesemodus;

Fig. 10 ein Zeitdiagramm zur Erläuterung des Ablaufes von Setzen und Rücksetzen beim Mehrfach-Bit-Test;

Fig. 11 ein Zeitdiagramm zur Erläuterung eines anderen Ablaufes des Setzens beim Mehrfach-Bit-Test;

Fig. 12 ein Zeitdiagramm zur Erläuterung eines anderen Ablaufes des Rücksetzens beim Mehrfach-Bit-Test;

Fig. 13 ein Zeitdiagramm, das ein erstes Beispiel eines Verfahrens für das Ausgeben eines Testergebnisses zeigt;

Fig. 14 ein Zeitdiagramm, das ein zweites Beispiel eines Ver­ fahrens für das Ausgeben eines Testergebnisses zeigt;

Fig. 15 ein Zeitdiagramm, das ein drittes Beispiel eines Ver­ fahrens für das Ausgeben eines Testergebnisses zeigt;

Fig. 16 ein Zeitdiagramm, das ein viertes Beispiel eines Ver­ fahrens für das Ausgeben eines Testergebnisses zeigt;

Fig. 17 ein Blockdiagramm, das eine Struktur zum Durchführen der in den Fig. 13 und 15 gezeigten Verfahren darstellt;

Fig. 18 ein Blockdiagramm, das eine Struktur zum Durchführen der in den Fig. 14 und 16 gezeigten Verfahren darstellt;

Fig. 19A ein Blockdiagramm, das die Gesamtstruktur einer herkömm­ lichen Halbleiterspeichereinrichtung, die einen Mehrfach- Bit-Test ausführen kann, darstellt;

Fig. 19B ein Blockdiagramm, das die Gesamtstruktur einer herkömm­ lichen Halbleiterspeichereinrichtung, die einen Test­ schaltkreis auf dem Chip umfaßt, darstellt;

Fig. 20 ein Schaltbild, das eine besondere Struktur eines Spei­ cherfeldes zur Verdeutlichung eines Zeilenmodustestes darstellt;

Fig. 21 ein Zeitdiagramm zur Verdeutlichung einer Registermodus­ operation beim Zeilenmodustest;

Fig. 22 ein Zeitdiagramm zur Verdeutlichung einer Zeilenlese­ operation beim Zeilenmodustest;

Fig. 23 ein Flußdiagramm zur Verdeutlichung des Zeilenmodus­ testes;

Fig. 24A ein Diagramm zur Verdeutlichung des Kopierens beim Zeilenmodustest; und

Fig. 24B ein Diagramm zur Verdeutlichung des Zeilenlesens beim Zeilenmodustest.

Zuerst wird der Zeilenmodustest beschrieben. Die Fig. 20 stellt ein Schaltbild zur Verdeutlichung des Zeilenmodustestes dar, der in dem Artikel "DYNAMIC RAMs" von K. Arimoto et al, ISSCC 89 Dig. of Tech. Papers, S. 244-245, 17. Februar 1989 beschrieben ist.

In Fig. 20 ist eine Mehrzahl von Bitleitungspaaren BL und und eine Mehrzahl von Wortleitungen WL einander kreuzend angeordnet, und es sind Speicherzellen MC an den Kreuzungspunkten geschaffen. Ein Leseverstärker 15 ist mit jedem Bitleitungspaar BL und verbunden. Ferner sind die Bitleitungen BL und mit den Knoten N1 und N2 über die Übertragungstransistoren Q1 bzw. Q2 verbunden.

Zwischen den Knoten N1 und N2 sind ein Komparator 16 und ein Register 17 geschaltet. Jedes Register 17 umfaßt zwei antiparallel geschaltete Inverter. Jedes Register 17 hält Erwartungswertdaten. Jeder Komparator erfaßt eine Übereinstimmung oder eine Nichtüber­ einstimmung zwischen den im Register 17 gehaltenen Daten und den aus der Speicherzelle MC auf das Bitleitungspaar BL und ausge­ lesenen Daten. Mit einer Mehrzahl von Komparatoren 16 gemeinsam ist eine Übereinstimmungsleitung zum Ausgeben von Ergebnissen des Zeilentestes verbunden.

Die Knoten N1 und N2 sind über Übertragungstransistoren Q3 und Q4 mit Ein/Ausgabeleitungen I/O bzw. verbunden.

Die Übertragungstransistoren Q1 und Q2 werden von einem Steuer­ signal Φ gesteuert. Demgegenüber werden die einem Bitleitungspaar BL und entsprechenden Übertragungstransistoren Q3 und Q4 von einem Spaltendekodiersignal Yn von einem Spaltendekoder gesteuert. Die dem einander benachbarten Bitleitungspaar BL und entspre­ chenden Übertragungstransistoren Q3 und Q4 werden von einem Spaltendekodiersignal Yn+1 vom Spaltendekoder gesteuert.

Nun wird unter Bezugnahme auf die Fig. 21 und 22 der Betrieb beim Zeilenmodustest beschrieben.

Die Fig. 21 stellt ein Zeitdiagramm zur Erläuterung einer Operation dar, bei der Erwartungswertdaten in das Register 17 eingeschrieben werden. Die Schreiboperation von Erwartungswertdaten in das Register 17 wird als Registermodus bezeichnet.

Zu Beginn steigt das Potential von einer der Mehrzahl von Wort­ leitungen WL auf den "H"-Pegel an. Dies bewirkt, daß die in den mit der Wortleitung WL verbundenen Speicherzellen enthaltenen Daten auf die entsprechenden Bitleitungen BL und ausgelesen werden. Dann tritt jeder der Leseverstärker 15 in Aktion, um die Potentialdifferenzen zwischen den entsprechenden Bitleitungen BL und zu verstärken.

Entsprechend dem oben dargelegten Sachverhalt werden komplementäre Erwartungswertdaten an das Ein/Ausgabeleitungspaar I/O und angelegt. Wenn das Spaltendekodiersignal Yn auf den "H"-Pegel ansteigt, schalten die entsprechenden Übertragungstransistoren Q3 und Q4 durch, wodurch die entsprechenden Knoten N1 und N2 mit dem Ein/Ausgangsleitungspaar I/O und verbunden werden. Damit werden die Erwartungswertdaten auf dem Ein/Ausgangsleitungspaar I/O und an die entsprechenden Knoten N1 und N2 übertragen. Anschließend werden neue Erwartungswertdaten an das Ein/Ausgangsleitungspaar I/O und angelegt. Wenn das Spaltendekodiersignal Yn+1 auf den "H"-Pegel ansteigt, schalten die entsprechenden Übertragungstran­ sistoren Q3 und Q4 durch, wodurch die entsprechenden Knoten N1 und N2 mit dem Ein/Ausgangsleitungspaar I/O und verbunden werden. Damit werden die Erwartungswertdaten auf dem Ein/Ausgangsleitungs­ paar I/O und an die entsprechenden Knoten N1 und N2 übertragen. Auf diese Weise werden wählfreie Erwartungswertdaten in eine Mehrzahl von Register 17 eingeschrieben. In der Zwischenzeit wird in diesem Fall eine Refresh-Operation für die Speicherzellen MC durchgeführt.

Die Fig. 22 ist ein Zeitdiagramm zur Erläuterung einer Überein­ stimmungserfassungsoperation. Diese Übereinstimmungserfassungs­ operation wird im weiteren als Zeilenlesen bezeichnet.

Zu Beginn steigt das Potential von einer der Mehrzahl von Wort­ leitungen WL auf den "H"-Pegel an. Dies bewirkt, daß die in den mit der Wortleitung verbundenen Speicherzellen gespeicherten Daten auf die entsprechenden Bitleitungen BL und ausgelesen werden. Dann wird jeder der Leseverstärker 15 aktiviert, um eine Potential­ differenz zwischen den entsprechenden Bitleitungen BL und zu verstärken. Anschließend vergleicht jeder der Komparatoren 16 die aus den Speicherzellen MC auf die entsprechenden Bitleitungspaare BL und ausgelesenen Daten mit den im entsprechenden Register 17 gehaltenen Erwartungswertdaten.

Eine Mehrzahl der Ausgänge der Komparatoren 16 ist mit der Über­ einstimmungsleitung ML in einer Weise verbunden, die einer logischen OR-Verdrahtung entspricht. Die Übereinstimmungsleitung ML ist zwischenzeitlich auf den "H"-Pegel vorgeladen worden. Falls die aus den Speicherzellen MC auf das Bitleitungspaar BL und ausgelesenen Daten nicht mit den im entsprechenden Register 17 gehaltenen Erwartungsdaten übereinstimmen, wird das Potential der Übereinstimmungsleitung ML auf den "L"-Pegel entladen.

Falls wenigstens eine der Speicherzellen MC in der Zeile, die mit der ausgewählten Wortleitung verbunden ist, defekt ist, fällt mit anderen Worten das Potential der Übereinstimmungsleitung ML auf den "L"-Pegel. Falls andererseits alle Speicherzellen MC, die in einer Zeile mit der Wortleitung WL verbunden sind, normal arbeiten, wird das Potential der Übereinstimmungsleitung ML auf dem "H"-Pegel gehalten.

Anschließend werden die Übertragungstransistoren Q1 und Q2 als Reaktion auf das Steuersignal Φ durchgeschaltet. Dies bewirkt, daß die in jedem der Register 17 gehaltenen Daten auf das entspre­ chende Bitleitungspaar BL und übertragen werden. Die Daten auf dem Bitleitungspaar BL und werden in die mit der ausgewählten Wortleitung WL verbundenen Speicherzellen eingeschrieben. Durch Ausführen der oben beschriebenen Operation für alle Wortleitungen WL werden Daten in das gesamte Speicherfeld eingeschrieben.

Die gesamte Operation des Zeilenmodustestes wird nun unter Bezug­ nahme auf die Fig. 23 bis 24B beschrieben.

In Fig. 24A werden wahlfreie Muster in die Register 17 (Schritt S1 in Fig. 23) geschrieben. Anschließend werden die in den Regi­ stern 17 gehaltenen Daten in die in einer Zeile mit der Wortleitung WL verbundenen Speicherzellen MC1 bis MC4 übertragen (Schritt S2). Die Operation des Schrittes S2 wird für alle Wortleitungen wieder­ holt.

In Fig. 24B werden die aus den Speicherzellen MC1 bis MC4, die in einer Zeile mit der Wortleitung WL verbunden sind, ausgelesenen Daten mit den in den Registern 17 gehaltenen Daten (Erwartungswert­ daten) im Komparator 16 verglichen (Schritt S3). In Fig. 24B wird angenommen, daß ein eingeschriebenes Datum "0" einer Speicherzelle MC2 aufgrund eines Defektes nach "1" invertiert worden ist. In diesem Fall wird das Potential der Übereinstimmungsleitung ML durch den entsprechenden Komparator auf den "L"-Pegel entladen. Dies bewirkt, daß die Übereinstimmungsleitung ML ein Fehler-Flag ausgibt, das eine fehlende Übereinstimmung angibt. Der Schritt S3 wird für alle Wortleitungen ausgeführt. Dies bedeutet, daß die in allen Speicherzellen gespeicherten Daten getestet werden. Auf diese Weise wird ein Zeilenmodustest auf der Basis eines wählbaren oder statistischen Datenmusters durchgeführt.

Fig. 1 stellt ein Blockdiagramm dar, das die Gesamtstruktur einer Halbleiterspeichereinrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung zeigt, auf die der oben beschriebene Zeilenmodustest angewendet wird. Diese Halbleiterspeichereinrichtung ist von einem Typus, aus dem Daten mit einer 1-Bit-Wortorganisation (x1 Organisation) gelesen oder in den derartige Daten geschrieben werden können.

In Fig. 1 ist ein Speicherfeld 1 in vier Speicherblöcke B1 bis B4 unterteilt. Die Struktur eines jeden Speicherfeldblockes B1 bis B4 stimmt mit dem in Fig. 20 gezeigten überein. Es sind vier Ein/Aus­ gabeleitungspaare IO1 bis IO4 entsprechend den Speicherfeldblöcken B1 bis B4 geschaffen. Ferner sind vier Übereinstimmungsleitungen ML1 bis ML4 entsprechend den Speicherfeldblöcken B1 bis B4 gebildet. Die vier Übereinstimmungsleitungen ML1 bis ML4 sind mit den Ein­ gangsanschlüssen einer aus einem UND-Schaltkreis bestehenden Flag- Komprimierungseinrichtung 30 verbunden. Der Ausgangsanschluß der Flag-Komprimierungseinrichtung 30 ist mit dem Kontakt b eines aus Transistoren bestehenden Schalters 9a verbunden.

Beim normalen Schreiben und Lesen ist der Schalter 9a auf die Seite des Kontaktes a gelegt, während derselbe beim Zeilenmodustest auf die Seite des Kontaktes b umgeschaltet wird.

In den Fig. 1 und 19 sind einander entsprechende Bereiche der Halbleiterspeichereinrichtung mit denselben Bezugszeichen versehen.

Ferner stimmen die normalen Schreib- und Leseoperationen in der Halbleiterspeichereinrichtung der Fig. 1 mit denen der Fig. 19 überein.

Beim Zeilenmodustest werden alle Transistoren T1 bis T4 von einem Zeilenmodustest-Schreibsteuerschaltkreis 13b durchgeschaltet. Dies bewirkt, daß extern angelegte Daten in die Register 17 (Fig. 20) in den vier Speicherfeldblöcken B1 bis B4 über einen Din-Puffer 12 und die vier Ein/Ausgabeleitungspaare IO1 bis IO4 eingeschrieben werden. Dies bedeutet, daß 4-Bit-Testdaten parallel in das Speicher­ feld 1 eingeschrieben werden. Anschließend werden in den vier Speicherfeldblöcken B1 bis B4 die in der Mehrzahl von Registern 17 gehaltenen Testdaten auf eine Zeile der Speicherzellen MC parallel übertragen.

Der Zeilenmodustest wird gleichzeitig für die vier Speicherfeld­ blöcke B1 bis B4 durchgeführt, wodurch die entsprechenden Tester­ gebnisse auf die entsprechenden Übereinstimmungsleitungen ML1 bis ML4 ausgegeben werden. Die Flag-Komprimierungseinrichtung 30 führt eine UND-Operation mit den vier Ergebnissen durch, deren Ergebnis über einen Ausgabepuffer 11 nach außen abgegeben werden. Wenn die Potentiale aller Übereinstimmungsleitungen ML1 bis ML4 den "H"-Pegel erreichen, wird ein Flag "H" von der Flag-Komprimierungseinrichtung 30 abgegeben. Dies bedeutet, daß die Testergebnisse aller vier Speicherfeldblöcke B1 bis B4 in Ordnung sind. Falls sich anderer­ seits wenigstens eine der Übertragungsleitungen ML1 bis ML4 auf dem "L"-Pegel befindet, wird ein Flag "L" von der Flag-Kompri­ mierungseinrichtung 30 abgegeben. Dies bedeutet, daß ein Defekt im Speicherfeld 1 existiert.

Da wie oben beschrieben worden ist der Zeilenmodustest in den vier Speicherfeldblöcken B1 bis B4 parallel durchgeführt wird, kann eine weitere Verkürzung der Testzeit erreicht werden.

Die in Fig. 2 gezeigte Halbleiterspeichereinrichtung unterscheidet sich von der in Fig. 1 dargestellten durch die Vorsehung eines XOR-Schaltkreises 14.

Bei der Halbleiterspeichereinrichtung der Fig. 2 ist sowohl der Mehrfach-Bit-Test wie bei der Halbleiterspeichereinrichtung der Fig. 19 als auch der Zeilenmodustest der Halbleiterspeicherein­ richtung der Fig. 1 möglich. Beim normalen Schreiben und Lesen wird ein aus Transistoren bestehender Schalter 9b auf die Seite des Kontaktes a geschaltet, während derselbe beim Zeilenmodustest auf die Seite des Kontaktes b geschaltet wird. Ferner wird beim Mehrfach-Bit-Modus der Schalter 9b auf die Seite eines weiteren Kontaktes c geschaltet. Der Betrieb im Zeilenmodustest stimmt mit dem der in Fig. 1 dargestellten Halbleiterspeichereinrichtung und der Betrieb im Mehrfach-Bit-Testmodus mit dem der in Fig. 19 gezeigten Halbleiterspeichereinrichtung überein.

Die Halbleiterspeichereinrichtung der Fig. 3 ist von einem Typus, aus dem Daten mit einer 4-Bit-Wortorganisation (x4 Organisation) gelesen oder in den derartige Daten geschrieben werden können.

Der Aufbau des Speicherfeldes 1 stimmt mit demjenigen des Speicher­ feldes 1 der in Fig. 1 dargestellten Halbleiterspeichereinrichtung überein. Es sind vier Ein/Ausgangsleitungspaare IO1 bis IO4 entsprechend den vier Speicherfeldblöcken B1 bis B4 gebildet. Die Ein/Ausgangsleitungspaare IO1 bis IO4 sind über Vorverstärker PA1 bis PA4 und Schalter S1 bis S4 jeweils mit den Ein/Ausgangsan­ schlüssen 31 bis 34 verbunden. Ferner sind vier Übereinstimmungs­ leitungen ML1 bis ML4 entsprechend den vier Speicherfeldblöcken B1 bis B4 geschaffen. Die Übereinstimmungsleitungen ML1 bis ML4 sind mit den Kontakten b der jeweiligen Schalter S1 bis S4 ver­ bunden.

Beim normalen Datenschreiben und -lesen sind die Schalter S1 bis S4 auf die Seite der Kontakte a geschaltet. Beim Datenschreiben werden 4-Bit-Daten B1 bis B4 an die Ein/Ausgangsanschlüsse 31 bis 34 angelegt. Diese Daten D1 bis D4 werden über die Schalter S1 bis S4 und die Ein/Ausgangsleitungspaare IO1 bis IO4 in die Speicher­ zellen in den entsprechenden Speicherfeldblöcken B1 bis B4 einge­ schrieben. Beim Datenlesen werden vier aus den Speicherfeldblöcken B1 bis B4 ausgelesene Daten über die Ein/Ausgangsleitungspaare IO1 bis IO4 an die entsprechenden Vorverstärker PA1 bis PA4 angelegt. Diese 4-Bit-Daten werden von den Vorverstärkern PA1 bis PA4 ver­ stärkt, bevor sie über die Schalter S1 bis S4 an die Ein/Ausgangs­ anschlüsse 31 bis 34 übertragen und dann nach außen als Ausgabe­ daten D1 bis D4 abgegeben werden.

Beim Zeilenmodustest werden die Schalter S1 bis S4 durch einen Teststeuerschaltkreis 10 auf die Seite der Kontakte b geschaltet. Die an die Ein/Ausgangsanschlüsse 31 bis 34 angelegten Testdaten werden über einen Din-Puffer 12a und die Ein/Ausgabeleitungspaare IO1 bis IO4 parallel in die entsprechenden Speicherfeldblöcke B1 bis B4 eingeschrieben. Der Zeilenmodustest wird für die vier Speicherfeldblöcke B1 bis B4 parallel ausgeführt und deren Test­ ergebnisse werden an die jeweiligen Übereinstimmungsleitungen ML1 bis ML4 abgegeben. Die an die Übereinstimmungsleitungen ML1 bis ML4 abgegebenen Testergebnisse werden über die Schalter S1 bis S4 an die entsprechenden Ein/Ausgabeanschlüsse 31 bis 34 angelegt. Auf diese Weise werden die den jeweiligen Bits entsprechenden Testergebnisse von den entsprechenden Ein/Ausgangsanschlüssen abgegeben.

Die Halbleiterspeichereinrichtung der Fig. 4 ist von einem Typus, aus dem Daten mit einer 1-Bit-Wortorganisation (x1 Organisation) und einer 4-Bit-Wortorganisation (x4 Organisation) auf demselben Chip gelesen oder in den derartige Daten geschrieben werden können.

In Fig. 4 stimmt der Aufbau des Speicherfeldes 1 mit demjenigen des Speicherfeldes 1 der in den Fig. 1 und 3 dargestellten Halbleiter­ speichereinrichtungen überein. Es sind Ein/Ausgangsleitungspaare IO1 bis IO4 entsprechend den Speicherfeldblöcken B1 bis B4 gebildet. Ferner sind Übereinstimmungsleitungen ML1 bis ML4 entsprechend den Speicherfeldblöcken B1 bis B4 geschaffen. Die Übereinstimmungs­ leitungen ML1 bis ML4 sind jeweils mit Kontakten x4 der Schalter S11 bis S14 sowie mit den Eingangsanschlüssen einer Flag-Kompri­ mierungseinrichtung 30 verbunden. Der Ausgangsanschluß der Flag- Komprimierungseinrichtung 30 ist mit einem Kontakt x1 des Schalters S11 verbunden. Der Ausgangsanschluß eines Vorverstärkers PA1 ist über einen Schalter S10 mit einem weiteren Kontakt des Schalters S11 verbunden. Die Ausgangsanschlüsse der Vorverstärker PA1 bis PA4 sind über Transistoren T1 bis T4 mit einem anderen Kontakt d des Schalters S10 und einem Din-Puffer 12 verbunden. Die Schalter S11 bis S14 werden von einem Teststeuerschaltkreis 10 gesteuert.

Wenn diese Halbleiterspeichereinrichtung in den Zustand der 1-Bit- Wortorganisation versetzt wird, werden der Schalter S10 auf die Seite des Kontaktes d und der Schalter S11 auf die Seite des Kontaktes n geschaltet. Beim Schreiben werden die extern an den Din-Puffer angelegten Daten Din wie bei der Halbleiterspeicher­ einrichtung der Fig. 1 in die ausgewählten Speicherzellen in einem Speicherfeldblock eingeschrieben. Beim Lesen werden die in den ausgewählten Speicherzellen in einem Speicherfeldblock gespeicherten Daten als Ausgabedaten Dout über einen Ein/Ausgabe­ puffer 41 an einen Ein/Ausgabeanschluß 31 ausgelesen. In diesem Fall wird nur ein Puffer im Ein/Ausgabepuffer 41 aktiviert.

Wenn diese Halbleiterspeichereinrichtung in den Zustand der 4-Bit- Wortorganisation versetzt wird, werden der Schalter S10 auf die Seite des Kontaktes c und die anderen Schalter S11 bis S14 auf die Seite der Kontakte n geschaltet. Beim Schreiben werden die extern an den Ein/Ausgabeanschlüssen 31 bis 34 angelegten Daten D1 bis D4 wie bei der Halbleiterspeichereinrichtung der Fig. 3 über die Ein/Ausgabepuffer 41 bis 44 in die ausgewählten Speicherzellen in den entsprechenden Speicherfeldblöcken B1 bis B4 eingeschrieben. Beim Lesen werden die in den ausgewählten Speicherzellen in den Speicherfeldblöcken B1 bis B4 gespeicherten Daten als Ausgabedaten D1 bis D4 über die Ein/Ausgabepuffer 41 bis 44 an die Ein/Ausgabe­ anschlüsse 31 bis 34 ausgelesen.

Beim Zeilenmodustest der in den Zustand mit 1-Bit-Wortorganisation versetzten Halbleiterspeichereinrichtung wird der Schalter S11 auf die Seite des Kontaktes x1 umgeschaltet. In diesem Fall wird der Zeilenmodustest wie bei der in Fig. 1 gezeigten Halbleiterspeicher­ einrichtung für die Speicherfeldblöcke B1 bis B4 parallel durch­ geführt und deren Testergebnisse werden auf die entsprechenden Übereinstimmungsleitungen ML1 bis ML4 ausgegeben. Die Flag-Kompri­ mierungseinrichtung 30 führt eine UND-Operation der Ausgangssignale der Übereinstimmungsleitungen ML1 bis ML4 durch, deren Ergebnisse über den Schalter S11 und den Ein/Ausgabepuffer 41 an den Ein/Aus­ gangsanschluß 31 abgegeben werden.

Beim Zeilenmodustest der in den Zustand mit 4-Bit-Wortorganisation versetzten Halbleiterspeichereinrichtung werden die Schalter S11 bis S14 auf die Seite der Kontakte x4 umgeschaltet. In diesem Fall wird der Zeilenmodustest wie bei der in Fig. 3 gezeigten Halbleiter­ speichereinrichtung für die Speicherfeldblöcke B1 bis B4 parallel durchgeführt und deren Ergebnisse werden auf die entsprechenden Übereinstimmungsleitungen ML1 bis ML4 ausgegeben. Die Ausgangs­ signale der Übereinstimmungsleitungen ML1 bis ML4 werden über die Ein/Ausgabepuffer 41 bis 44 an die entsprechenden Ein/Ausgangsan­ schlüsse 31 bis 34 abgegeben.

Der Zeilenmodustest im Speicherfeld 1 wird von einem Zeilenmodus­ test-Steuerschaltkreis 13a gesteuert.

Wie oben beschrieben worden ist, werden bei der Halbleiterspeicher­ einrichtung der Fig. 4 die Funktionen der Halbleiterspeicherein­ richtungen der Fig. 1 und 3 auf demselben Chip erzielt. Auch bei der Halbleiterspeichereinrichtung der Fig. 4 kann der Mehrfach-Bit- Test durch Bilden eines XOR-Schaltkreises 14 wie bei der Halblei­ terspeichereinrichtung der Fig. 2 erreicht werden.

Die Halbleiterspeichereinrichtung der Fig. 5A ist von einem Typus, aus dem Daten mit einer 4-Bit-Wortorganisation (x4 Organisation) gelesen oder in den derartige Daten geschrieben werden können.

Während bei den in den Fig. 3 und 4 gezeigten Halbleiterspeicher­ einrichtungen die in einem Speicherfeld gespeicherten Daten über entsprechende Ein/Ausgangsleitungspaare auf die entsprechenden Ein/Ausgangsanschlüsse ausgelesen werden, ist bei der in Fig. 5A dargestellten Halbleiterspeichereinrichtung eine Mehrzahl von Ein/Ausgangsleitungspaaren zu jedem Speicherfeldblock gebildet. Daher weist jeder Speicherfeldblock eine Mehrzahl von Schreib- und Lesepfaden auf. Entsprechend ist jeder Speicherfeldblock mit einer Mehrzahl von Übereinstimmungsleitungen versehen.

In Fig. 5B ist eine besondere Struktur des Speicherfeldblockes B1 der Fig. 5A dargestellt. Jedes zweite Bitleitungspaar der Mehrzahl von Bitleitungspaaren BL und ist über Auswahltransistoren Q1, Q2, Q3 und Q4 mit einem Ein/Ausgangsleitungspaar IO1 verbunden. Die verbleibenden Bitleitungspaare der Mehrzahl von Bitleitungs­ paaren BL und sind über die Auswahltransistoren Q1, Q2, Q3 und Q4 mit einem weiteren Bitleitungspaar IO2 verbunden. Ferner sind die Ausgangsanschlüsse der jedem zweiten Bitleitungspaar entspre­ chenden Komparatoren 16 mit einer Übereinstimmungsleitung ML1 und die Ausgangsanschlüsse der den restlichen Bitleitungspaaren entsprechenden anderen Komparatoren mit einer anderen Überein­ stimmungsleitung ML2 verbunden.

Daher werden die im Speicherfeldblock B1 gespeicherten Daten ent­ weder über das Ein/Ausgangsleitungspaar IO1 oder das Ein/Ausgangs­ leitungspaar IO2 ausgelesen. Ferner werden die Ergebnisse des Zeilenmodustestes im Speicherfeldblock B1 entweder über die Über­ einstimmungsleitung ML1 oder die Übereinstimmungsleitung ML2 ausge­ lesen.

Bei dieser Ausführungsform ist die parasitäre Kapazität einer jeden Ein/Ausgangsleitung klein, so daß die Zugriffszeit kurz sein kann.

Da dasselbe dekodierte Spaltensignal an zwei benachbarte Spalten angelegt werden kann, kann die Anzahl der Spaltendekoder vermindert werden.

Die Struktur des Speicherfeldblockes B2 stimmt mit der des in Fig. 5B gezeigten überein. Demgegenüber ist in den Speicherfeldblöcken B3 und B4 die Mehrzahl von Bitleitungspaaren BL und nicht mit den Ein/Ausgangsleitungspaaren IO1 und IO2, sondern mit anderen Ein/ Ausgangsleitungspaaren IO3 und IO4, und die Mehrzahl der Kompara­ toren 16 nicht mit den Übereinstimmungsleitungen ML1 und ML2, sondern mit den Übereinstimmungsleitungen ML3 und ML4 verbunden.

Bezüglich der Fig. 5A sind beim normalen Schreiben und Lesen die Schalter S1 bis S4 mit der Seite des Kontaktes a verbunden. Beim Zeilentestmodus sind die Schalter S1 bis S4 mit der Seite des Kontaktes b verbunden.

Durch Anwenden des Speicherfeldes 1 der Fig. 5A auf die in Fig. 4 dargestellte Halbleiterspeichereinrichtung kann eine Halbleiter­ speichereinrichtung auf einem Chip geschaffen werden, die zwischen der 1-Bit- und 4-Bit-Wortorganisation umgeschaltet werden kann.

Bei den Halbleiterspeichereinrichtungen der Fig. 3 bis 5A werden die auf die Übereinstimmungsleitungen ML1 bis ML4 ausgegebenen Testergebnisse auf die entsprechenden Ein/Ausgabeanschlüsse 31 bis 34 ausgelesen, wenn diese in den Zustand der 4-Bit-Wortorganisation versetzt worden sind. Andererseits kann selbst dann durch eine Flag-Komprimierungseinrichtung 30 eine UND-Operation mit den Ausgangssignalen der Übereinstimmungsleitungen ML1 bis ML4 durch­ geführt werden, wenn die Halbleiterspeichereinrichtung in den Zustand mit Mehrfach-Bit-Wortorganisation versetzt worden ist, wodurch ein Ausgabe-Flag der Flag-Komprimierungseinrichtung 30 an einem externen Anschluß 35 abgegeben wird (Fig. 6).

Während bei den oben genannten Ausführungen Halbleiterspeicherein­ richtungen mit 1-Bit- und 4-Bit-Wortorganisation beschrieben worden sind, kann die vorliegende Erfindung auch auf andere Halbleiter­ speichereinrichtungen mit 8-Bit-Wortorganisation oder ähnlichem in derselben Weise angewendet werden.

Wie oben beschrieben worden ist, werden beim Zeilenmodustest ver­ schiedene Zyklen gegenüber dem normalen Schreiben und Lesen ausge­ führt, so daß Sequenzen für das Setzen und Rücksetzen der ent­ sprechenden Zyklen erforderlich sind. Beim Zeilentestmodus sind Sequenzen zum Setzen und Rücksetzen für den Registermodus, den Kopiermodus und den Zeilenlesemodus notwendig. Ferner muß das Setzen und Rücksetzen der entsprechenden Modi unabhängig voneinander ausgeführt werden können.

Beim Registermodus wird das Testdatenschreiben und -lesen in die und aus den Registern 17 der Fig. 20 ausgeführt. Wenn, wie in Fig. 7 gezeigt, das Zeilenadreß-Abtastsignal abfällt, während sich das Schreibaktivierungssignal auf dem "L"-Pegel befindet, und das Schreibaktivierungssignal und das Spaltenadreß-Abtastsignal beide auf dem "H"-Pegel verbleiben, wird der Registermodus gesetzt, während derselbe zurückgesetzt wird, wenn das Zeilenadreß- Abtastsignal abfällt, während sich das Testaktivierungssignal , das Schreibaktivierungssignal und das Spaltenadreß-Abtast­ signal alle auf dem "H"-Pegel befinden.

Wenn, wie in Fig. 8 gezeigt, das Zeilenadreß-Abtastsignal ab­ fällt, während sich das Schreibaktivierungssignal und das Schreibaktivierungssignal auf dem "L"-Pegel befinden und das Spaltenadreß-Abtastsignal auf dem "H"-Pegel verbleibt, wird der Kopiermodus gesetzt, während derselbe zurückgesetzt wird, wenn das Zeilenadreß-Abtastsignal abfällt, während sich das Test­ aktivierungssignal , das Schreibaktivierungssignal WE und das Spaltenadreß-Abtastsignal auf dem "H"-Pegel befinden.

Wenn, wie in Fig. 9 gezeigt, das Zeilenadreß-Abtastsignal ab­ fällt, während sich das Schreibaktivierungssignal auf dem "H"-Pegel befindet und das Schreibaktivierungssignal und das Spaltenadreß-Abtastsignal auf dem "L"-Pegel sind, wird ein Setzzyklus gesetzt. Wenn das Zeilenadreß-Abtastsignal abfällt, während sich das Testaktivierungssignal auf dem "L"-Pegel befindet und das Schreibaktivierungssignal und das Spalten­ adreß-Abtastsignal beide auf dem "H"-Pegel sind, wird der Zeilenlesemodus gesetzt und ein Zeilenmoduszyklus gestartet. Wenn das Zeilenadreß-Abtastsignal fällt, während sich das Test­ aktivierungssignal auf dem "H"-Pegel befindet, wird ein Rück­ stellzyklus während eines Taktes gestartet, zu dem das RAS-Signal eine Widerauffrischung durchführt.

Bei einer Halbleiterspeichereinrichtung, die sowohl zu einem Mehr­ fach-Bit-Test als auch einem Zeilenmodustest fähig ist, wie mit der Ausführung der Fig. 2 beschrieben worden ist, ist eine Sequenz zum Setzen und Rücksetzen des Mehrfach-Bit-Testes erforderlich.

Wie in Fig. 10 gezeigt ist, wird ein Setzzyklus in derselben Weise wie beim Zeilenlesemodus der Fig. 9 gestartet. Wenn das Zeilen­ adreß-Abtastsignal fällt, während sich das Testaktivierungs­ signal , das Schreibsteuersignal und das Spaltenadreß- Abtastsignal alle auf dem "H"-Pegel befinden, wird ein Test­ zyklus des Mehrfach-Bit-Testes gestartet. Mit demselben Takt bzw. derselben Zeitabstimmung wie beim Zeilenlesemodus in Fig. 9 wird ein Rückstellzyklus gestartet.

Für einen dynamischen RAM (Speicher mit wahlfreiem Zugriff) mit 4 Mbit Speicherkapazität existieren standardisierte Verfahren zum Setzen und Rückstellen des in den Fig. 11 und 12 gezeigten Testmodus.

Wie in Fig. 11 gezeigt ist, wird der Mehrfach-Bit-Testmodus gesetzt, wenn das Zeilenadreß-Abtastsignal fällt, während sich das Spaltenadreß-Abtastsignal und das Schreibaktivierungssignal beide auf dem "L"-Pegel befinden (als CAS-vor-RAS bezeichnet). Wie in Fig. 12 dargestellt ist, wird der Mehrfach-Bit-Testmodus bei einem CAS-vor-RAS-Takt oder falls sich das -Signal nur in einem Auffrischmodus befindet, zurückgesetzt. Beim Mehrfach-Bit-Test werden das Setzen und Rückstellen unbhängig davon, ob ein Schreiben oder Lesen vorliegt, entsprechend denselben Sequenzen ausgeführt.

Die Halbleiterspeichereinrichtung entsprechend der oben genannten Ausführungen kann in die verschiedenen Modi auch durch andere Ver­ fahren als die oben beschriebenen versetzt werden. Zum Beispiel kann durch Anlegen einer vorbestimmten Spannung (über Vcc) über der Versorgungsspannung an den externen Anschlußstift (Pin), der das Testaktivierungssignal empfängt, ein Setzen in einen der Modi bewirkt werden.

Im folgenden werden Verfahren zum Ausgeben der Testergebnisse der Halbleiterspeichereinrichtungen entsprechend den oben beschriebenen Ausführungen unter Bezugnahme auf die Zeitdiagramme in den Fig. 13 bis 16 und die Blockdiagramme in den Fig. 17 und 18 beschrieben.

Beim Vorladen weisen die Übereinstimmungsleitungen ML1 bis ML4 Potentiale des "H"-Pegels auf, so daß die Flag-Komprimierungsein­ richtung 30 einen "H"-Pegel ausgibt.

Entsprechend dem Verfahren der Fig. 13 wird der Schalter SW in Fig. 17 durch ein Schaltsignal von einem Schaltsignalschaltkreis 51 während der Vorladeperiode auf die Seite eines Ausgabeanschlusses der Flag-Komprimierungseinrichtung 30 umgeschaltet. Dies bewirkt, daß der Ausgang eines Ausgabepuffers 11 den "H"-Pegel hält. Nach Ausführung des Zeilenmodustestes hält der Ausgang des Ausgabe­ puffers 11 den "H"-Pegel solange kein Fehler existiert, während der Ausgang beim Auftreten eines Fehlers auf den "L"-Pegel fällt. Auf diese Weise werden die Testergebnisse bestimmt. Der Schalt­ signalschaltkreis 51 wird von einem Taktgenerator 50, der in Abhängigkeit von den Ausgangssignalen eines RAS-Puffers 5, eines CAS-Puffers 6 und eines WE-Puffers 7 arbeitet, gesteuert.

Entsprechend dem in Fig. 14 gezeigten Verfahren wird der Ausgang eines aus einem Drei-Zustands-Puffer bestehenden Ausgabepuffers 11 während der Vorladeperiode von einem Erzeugungsschaltkreis 52 für ein Beendigungssignal für die Übereinstimmungserfassung in einem Zustand hoher Impedanz gehalten. Nachdem die Ergebnisse des Zeilen­ modustestes über die Übereinstimmungsleitungen ML1 bis ML4 an eine Flag-Komprimierungseinrichtung 30 übertragen worden sind, wird der Zustand hoher Impedanz des Ausgabepuffers 11 aufgehoben. Damit befindet sich der Ausgang des Ausgabepuffers auf dem "H"-Pegel, wenn kein Fehler existiert, während beim Auftreten eines Fehlers der Ausgang auf den "L"-Pegel abfällt.

Entsprechend den Verfahren der Fig. 13 und 14 wird das vom Ausgabe­ puffer 11 abgegebene Flag als Reaktion auf einen Abfall des Spalten­ adreß-Abtastsignales zurückgesetzt.

Während entsprechend den Verfahren der Fig. 13 und 14 das Fehler- Flag bei jedem RAS-Zuklus zurückgesetzt wird, wird bei den Verfahren der Fig. 15 und 16 die Ausgabe eines "L"-Pegels bis zum Auftreten eines Fehlers gehalten.

Der Erzeugungsschaltkreis 52 für ein Beendigungssignal für die Übereinstimmungserfassung wird von einem Taktgenerator 50 gesteuert.

Entsprechend den oben beschriebenen Ausführungen wird der Zeilen­ modustest für die Mehrzahl von Speicherfeldblöcken in den Halb­ leiterspeichereinrichtungen mit 1-Bit- und Mehrfach-Bit-Wortorgani­ sation parallel durchgeführt, so daß die Testzeit erheblich verkürzt werden kann.

Wie oben beschrieben worden ist, wird erfindungsgemäß bei einer Halbleiterspeichereinrichtung mit einem in eine Mehrzahl von Blöcken unterteilten Speicherfeld eine gewisse Anzahl von Speicherzellen in jedem Block gleichzeitig getestet, so daß die Testzeit erheblich verkürzt wird.

Ferner wird bei einer Halbleiterspeichereinrichtung mit einer Mehrfach-Bit-Organisation eine gewisse Anzahl von Speicherzellen in jedem Block gleichzeitig getestet, so daß die Testzeit erheblich verkürzt wird.

Ferner wird bei einer Halbleiterspeichereinrichtung mit einer Mehrfach-Bit-Organisation, die Blöcke umfaßt, in die über eine Mehrzahl von Ein/Ausgabeeinrichtungen Daten eingeschrieben oder aus der Daten ausgelesen werden können, eine Mehrzahl von Speicher­ zellen durch eine Mehrzahl von Testeinrichtungen entsprechend der Mehrzahl von Ein/Ausgabeeinrichtungen gleichzeitig getestet, so daß die Testzeit erheblich verkürzt werden kann.

Dies kann auf den in Fig. 19B gezeigten Zeilentestmodus und andere Zeilentestmodi angewendet werden.

Claims (16)

1. Halbleiterspeichereinrichtung, die selektiv in einem Modus mit Einzel- oder Mehrfach-Bit-Wortorganisation betrieben werden kann, mit einem Speicherfeld (1) mit einer Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, und das in eine Mehrzahl von Blöcken (B1-B4) unterteilt ist, einer der Mehrzahl von Blöcken (B1-B4) entsprechende Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, ML1 . . . ML4), wobei jede der Zeilenmodus-Testeinrichtungen (16, 17, ML1 . . . ML4) eine Einrichtung (16, 17) zum gleichzeitigen Testen einer Mehrzahl von entlang einer gemeinsamen Zeile (WL) im Block (B1-B4) angeordneten Zellen (MC) und zum Erzeugen eines Zeilenmodus-Testsignales aufweist, einer Einrichtung (30) zum Kombinieren der von der Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, ML1 . . . ML4) gleichzeitig erzeugten Zeilenmodus-Testsignale zum Erzeugen eines Ausgangssignales als Testergebnis für alle Blöcke (B1-B4), falls sich die Speichereinrichtung im Modus mit Einzel-Bit-Wortorganisation befindet, und einer Einrichtung (S11 . . . S14, 41 . . . 44) zum Auslesen der von der Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, WL1 . . . WL4) gleichzeitig erzeugten Zeilenmodus-Testsignale, falls sich die Speichereinrichtung im Modus mit Mehrfach-Bit-Wortorganisation befindet.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (30) zum Kombinieren der Zeilenmodus-Testsignale eine UND- Operation ausführt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekenn­ zeichnet durch eine erste Auswahleinrichtung (2a, 2b) zum Auswählen von einer der Mehrzahl von Zeilen in jedem der Blöcke (B1-B4) und eine zweite Auswahleinrichtung (3a, 3b) zum Auswählen von einer der Mehrzahl von Spalten in jedem der Blöcke (B1-B4).

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, ML1 bis ML4) eine im jeweiligen Block (B1 bis B4) gebildete Informations­ halteeinrichtung (17) zum Halten der Information einer Zeile, eine im entsprechenden Block (B1 bis B4) gebildete Vergleichseinrichtung (16) zum Vergleichen der aus den Speicherzellen (MC) einer ausgewählten Zeile ausgelesenen Information mit der in der Informationshalte­ einrichtung (17) gehaltenen Information, und Übereinstimmungs­ leitungen (ML1 bis ML4), auf die die Vergleichsergebnisse der Vergleichseinrichtung (16) ausgegeben werden, aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Informationshalteeinrichtung (17) eine entsprechend der Mehrzahl von Spalten im jeweiligen Block (B1 bis B4) gebildete Mehrzahl von Registern (17) und die Vergleichseinrichtung (16) eine entsprechend der Mehrzahl von Spalten im jeweiligen Block gebildete Mehrzahl von Komparatoren (16) umfaßt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch eine Blockauswahleinrichtung (8) zum Auswählen eines Blockes der Mehrzahl von Blöcken (B1 bis B4) und eine Ein/Ausgabeein­ richtung (31 bis 34, 41 bis 44, S10 bis S14, IO1 bis IO4) zum gleichzeitigen Zuführen extern angelegter Information an die Mehrzahl von Blöcken (B1 bis B4) beim Testen, zum Zuführen der extern angelegten Information an den von der Blockauswahleinrichtung (8) ausgewählten Block oder zum Ausgeben der aus demjenigen Block, der von der Blockauswahleinrichtung (8) ausgewählt worden ist, ausgelesenen Information nach außen, wenn die Einzel-Bit-Wortorganisation gewählt ist, und zum Zuführen der extern angelegten Information an die Mehrzahl von Blöcken (B1 bis B4) oder zum Ausgeben der aus der Mehrzahl von Blöcken (B1 bis B4) ausgelesenen Information nach außen, wenn die Mehrfach-Bit-Wortorganisation gewählt ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Einrichtung (S11 bis S14, 41 bis 44) zum Auslesen der Zeilenmodus-Testsignale auch dann die vorbestimmte Logikoperation mit der Mehrzahl von Testergebnissen der Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, ML1 bis ML4) ausführt und die Operationsergebnisse als Testergebnisse für alle Blöcke (B1 bis B4) ausgibt, falls die Einzel- Bit-Wortorganisation gesetzt worden ist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Steuereinrichtung (13b) zum Steuern des Betriebes der Ein/Ausgabeeinrichtungen (31 bis 34, 41 bis 44, S10 bis S14, IO1 bis IO4), der Mehrzahl von Zeilenmodus-Testeinrichtungen (16, 17, ML1 bis ML4) und der Einrichtung zum Auslesen der Zeilenmodus-Testsignale (S11 bis S14, 41 bis 44) entsprechend einer Mehrzahl von extern angelegten Steuersignalen.

9. Verfahren zum Testen einer Halbleiterspeichereinrichtung mit einem in eine einer Mehrzahl von Bits entsprechenden Mehrzahl von Blöcken (B1 bis B4) unterteilten Speicherfeld (1) mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen (MC) und einer in jedem Block (B1 bis B4) gebildeten und mit einer Mehrzahl von Speicherzellen (MC) einer Zeile im jeweiligen Block (B1 bis B4) verbundenen Mehrzahl von Testeinrichtungen (16, 17), gekennzeichnet durch die Schritte:
Übertragen von Testdaten in die Mehrzahl von Testeinrichtungen (16, 17) eines jeden Blockes (B1 bis B4) von Speicherzellen (MC) in Abhängigkeit einer ersten Kombination von an die Halbleiter­ speichereinrichtung angelegten Steuersignalen () (Registermodus);
Übertragen der Testdaten von der Mehrzahl der Testeinrichtungen (16, 17) eines jeden Blockes (B1 bis B4) in jeweils die Speicherzellen (MC) einer Zeile des entsprechenden Blockes (B1 bis B4) in Abhängigkeit einer zweiten Kombination der Steuersignale () (Kopiermodus);
Vergleichen der in den Speicherzellen (MC) einer Zeile gespeicherten Daten eines jeden Blockes (B1 bis B4) mit dem in der Mehrzahl von Testeinrichtungen (16, 17) gespeicherten Daten des entsprechenden Blockes (B1 bis B4) in der Testeinrichtung (16, 17) (Zeitlesemodus), Ausgeben eines entsprechenden Vergleichssignales von der Mehrzahl der Testeinrichtungen (16, 17) eines jeden Blockes (B1 bis B4), Ausführen einer vorbestimmten Logikoperation mit den Vergleichssignalen und Ausgeben des Logikoperationsergebnisses in Abhängigkeit einer dritten Kombination der Steuersignale (), wenn ein erster Zustand der Halbleiterspeichereinrichtung gesetzt ist, in dem 1-Bit- Information ausgelesen oder eingeschrieben werden kann, oder paralleles Ausgeben entsprechender Vergleichssignale von der Mehrzahl der Testeinrichtungen (16, 17) eines jeden Blockes (B1 bis B4) in Abhängigkeit einer vierten Kombination der Steuersignale (), wenn ein zweiter Zustand der Halbleiter­ speichereinrichtung gesetzt ist, in dem Mehrfach-Bit-Information ausgelesen oder eingeschrieben werden kann.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß in dem Schritt des Übertragens von Testdaten in die Mehrzahl von Testeinrichtungen (16, 17) wahlfreie Daten übertragen werden.

11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß jede Mehrzahl von Testeinrichtungen (16, 17) einen Zeilenmodustest durchführt, bei dem die Speicherzellen (MC) einer Zeile in einem entsprechenden Block (B1 bis B4) gleichzeitig getestet werden.

12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die vorbestimmte Logikoperation eine UND-Operation ist.

13. Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die vorbestimmte Logikoperation auch ausgeführt wird und das Logikoperationsergebnis als Testergebnis auch ausgegeben wird, wenn der zweite Zustand gesetzt ist.

14. Verfahren nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß das Vergleichssignal normalerweise auf einem vorbestimmten Logikpegel gesetzt wird und nach Ausführen des Vergleiches das Vergleichsergebnis anzeigt.

15. Verfahren nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß das Vergleichssignal normalerweise auf einem Zustand hoher Impedanz liegt und nach Ausführen des Vergleiches das Vergleichsergebnis anzeigt.

16. Verfahren nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, daß das Vergleichssignal nach Ausgeben des Vergleichsergebnisses zurückgesetzt wird.