DE4100670C2

DE4100670C2 - Halbleiterspeichervorrichtung mit eingebautem Cache-Speicher und Verfahren zum Betreiben einer solchen

Info

Publication number: DE4100670C2
Application number: DE4100670A
Authority: DE
Inventors: Kazuyasu Fujishima; Yoshio Matsuda; Hideto Hidaka; Mikio Asakura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-16
Filing date: 1991-01-11
Publication date: 1994-12-01
Anticipated expiration: 2011-01-12
Also published as: JPH03212891A; JP2777247B2; US5226139A; DE4100670A1

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung mit eingebautem Cache-Speicher sowie auf ein Verfahren zum Betreiben einer solchen Halbleiterspeichervorrichtung.

Ein in einem Computersystem enthaltener Hauptspeicher umfaßt einen dynamischen Schreib-Lesespeicher (nachfolgend als DRAM bezeichnet), der sich durch eine langsame Verarbeitungsge schwindigkeit und hohe Kapazität, also durch geringe Kosten, auszeichnet. Um das Kostenverhalten eines Computersystems zu verbessern wird oft ein Hochgeschwindigkeitsspeicher mit ge ringer Kapazität als Hochgeschwindigkeitspuffer zwischen einem Hauptspeicher und einer Zentraleinheit (nachfolgend als CPU bezeichnet) vorgesehen. Dieser Hochgeschwindigkeitspuffer wird als Cache-Speicher bezeichnet. In diesen Cache-Speicher werden die Datenblöcke, die am wahrscheinlichsten von der CPU an gefordert werden, aus dem Hauptspeicher kopiert und gespei chert. Der Betriebszustand des DRAM für den Fall, daß ein Adreßzugriff der CPU auf Daten erfolgt, die auch im Cache- Speicher existieren, wird Cache-Treffer genannt (nachfolgend als "Cache-hit" bezeichnet). In diesem Fall greift die CPU auf einen Hochgeschwindigkeits-Cachespeicher zu und liest die benötigten Daten aus dem Cache-Speicher. Der Betriebszustand des DRAM für den anderen Fall, daß ein Adreßzugriff der CPU auf Daten erfolgt, die nicht im Cache-Speicher existieren, wird als Cache-Fehler (nachfolgend "Cache-miss") bezeichnet. In diesem Fall greift die CPU auf einen langsamen Hauptspei cher zu und überträgt den betreffenden Datenblock vom DRAM gleichzeitig in den Cache-Speicher, während sie die benötigten Daten aus dem Hauptspeicher liest.

Ein derartiges Cache-Speichersystem benötigt allerdings einen teuren Hochgeschwindigkeitsspeicher, so daß es nicht in einem kleinen Computersystem verwendet werden kann, bei dem der Ko stenaspekt eine große Rolle spielt. Daher wurde herkömmlicher weise ein vereinfachtes Cache-System gebildet, das einen in einem Allzweck-DRAM benutzten Seitenmodus (page mode) oder einen statischen Spaltenmodus (static column mode) benutzt.

Das Blockdiagramm in Fig. 10 zeigt den grundsätzlichen Aufbau einer herkömmlichen DRAM-Vorrichtung, die in einem Seitenmodus oder einem statischen Spaltenmodus arbeiten kann.

In Fig. 10 sind in einem Speicherzellenfeld 50 eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungspaaren ein ander kreuzend angeordnet, wobei eine Speicherzelle an jeder Kreuzung angeordnet ist. In Fig. 10 sind eine Wortleitung WL, ein Bitleitungspaar BL, und eine an dem Kreuzungspunkt der Wortleitung WL mit der Bitleitung BL angeordnete Speicherzelle MC nur vertretungsweise gezeigt.

Die Wortleitung im Speicherzellenfeld 50 ist über einen Wort treiber 52 mit einem Zeilendecodierer 53 verbunden. Das Bit leitungspaar im Speicherzellenfeld ist mit einem Spaltendeco dierer 56 über einen Leseverstärkerteil 54 und einen I/O- Schalter 55 verbunden. Ein Zeilenadreßpuffer 57 und ein Spal tenadreßpuffer 58 werden mit Multiplexsignalen MPXA versorgt, die aus gemultiplexten Zeilenadreß-Signalen RA und Spal tenadreß-Signalen CA bestehen. Der Zeilenadreßpuffer 57 führt das Zeilenadreß-Signal RA zum Zeilendecodierer 53, und der Spaltenadreßpuffer 58 führt das Spaltenadreß-Signal CA zum Spaltendecodierer 56. Ein Ausgangspuffer 59 und ein Ein gangspuffer 60 sind mit dem I/O-Schalter 55 verbunden.

Die Fig. 11A, 11B bzw. 11C zeigen die Betriebs-Pulsdiagramme eines normalen Lesezyklus, eine Seitenmodus-Zyklus und eines statischen Spaltenmodus-Zyklus der DRAM-Vorrichtung.

Bei dem in Fig. 11A gezeigten normalen Lesezyklus erreicht das gemultiplexte Adreß-Signal MPXA zuerst den Zeilenadreßpuffer 57 mit der abfallenden Flanke eines Zeilenadreß-Taktsignals , von wo dieses als Zeilenadreß-Signal RA zum Zeilendeco dierer 53 übertragen wird. Der Zeilendecodierer 53 wählt eine aus einer Mehrzahl von Wortleitungen als Reaktion auf das Zei lenadreß-Signal RA. Die ausgewählte Wortleitung wird durch den Worttreiber 52 aktiviert. Als Ergebnis wird die Informa tion, die in der mit der Wortleitung verbundenen Mehrzahl von Speicherzellen gespeichert ist, auf eine entsprechende Bitlei tung ausgelesen und durch den Leseverstärkerteil 54 verstärkt. Zu diesem Zeitpunkt wird eine Informationszeile der Speicher zelle im Leseverstärkerteil 54 gehalten.

Nachfolgend erreicht ein gemultiplextes Adreß-Signal MPXA den Spaltenadreßpuffer 58 mit der abfallenden Flanke eines Spal tenadreß-Taktsignals , von wo dieses als ein Spal tenadreß-Signal CA zum Spaltendecodierer 56 übertragen wird. Der Spaltendecodierer 56 wählt eine Information aus der im Le severstärkerteil 54 gehaltenen Informationszeile als Reaktion auf das Spaltenadreß-Signal CA. Diese ausgewählte Information wird als Ausgabeinformation Dout über den I/O-Schalter 55 und den Ausgabepuffer 59 nach außen übertragen.

In diesem Fall entspricht die Zugriffszeit (RAS-Zugriffszeit) t_RAC dem Zeitabschnitt zwischen der abfallenden Flanke des Zeilenadreß-Taktsignals und dem Zeitpunkt, mit dem die Ausgabeinformation Dout gültig wird. In diesem Fall beträgt die Zykluszeit t_c die Summe der Zeit, während der sich die Vorrichtung in einem aktivierten Zustand befindet, und der RAS-Vorbelegungszeit t_RP. Als ein Standardwert beträgt t_c etwa 200 ns für den Fall, daß t_RAC = 100 ns.

In dem in den Fig. 11B und 11C gezeigten Seitenmodus-Zyklus und dem statischen Spaltenmodus-Zyklus kann auf eine Speicher zelle in derselben Zeile zugegriffen werden, indem das Spal tenadreß-Signal CA geändert wird. Im Seitenmodus-Zyklus wird das Spaltenadreß-Signal CA zum Zeitpunkt der abfallenden Flanke des Spaltenadreß-Taktsignals gehalten (verriegelt). Im statischen Spaltenmodus-Zyklus findet ein Zu griff lediglich über den Wechsel des Spaltenadreß-Signals CA statt, wie im statischen RAM (SRAM).

Die CAS-Zugriffszeit t_CAC des Seitenmodus-Zyklus und die Adreßzugriffszeit t_AA des statischen Spaltenmodus-Zyklus er reichen einen Wert von etwa 1/2 der RAS-Zugriffszeit t_RAC, und wenn t_RAC = 100 ns, liegen sie bei etwa 50 ns. In diesem Fall wird die Zykluszeit, die für den Seitenmodus-Zyklus von der CAS-Vorbelegungszeit t_CP abhängt, auf einen Wert von etwa 50ns verkürzt, was dem statischen Spaltenmodus-Zyklus entspricht.

Das Diagramm in Fig. 12 zeigt einen grundsätzlichen Aufbau ei ner 4 Mbit DRAM-Vorrichtung mit einer konventionellen 1M x 4Bit Struktur, die in einem Seitenmodus oder einem statischen Spaltenmodus betrieben werden kann.

Die DRAM-Vorrichtung 20 in Fig. 12 ist auf einem Chip gebil det. Ein Speicherzellenfeld 1 ist in 16 Feldblöcke B1 bis B16 aufgeteilt. Wie in Fig. 13 gezeigt, umfaßt ein Speicherzellen- Unterfeld 101 Blöcke B1, B5, B9, B13 und entspricht einem Ein gangs- und Ausgangsdatensignal DQ1. Genauso entspricht ein Speicherzellen-Unterfeld 102 einem Eingangs- und Ausgangsda tensignal DQ2, ein Speicherzellen-Unterfeld 103 einem Ein gangs- und Ausgangsdatensignal DQ3 und ein Speicherzellen-Un terfeld 104 einem Eingangs- und Ausgangsdatensignal DQ4.

Der Adreßpuffer 5 empfängt von außen angelegte Adreß-Signale A0 bis A9 an der abfallenden Flanke des von einem RAS-Puffer 6 bereitgestellten Zeilenadreß-Taktsignals und überträgt dieses als ein Zeilenadreß-Signal RA zu einem Zeilendecodie rer 2. Das Zeilenadreß-Signal RA umfaßt Zeilenadreß-Signale RA0 bis RA9 mit 10 Bit. Der Adreßpuffer 5 empfängt von außen angelegte Adreß-Signale A0 bis A9 an der abfallenden Flanke des von einem CAS-Puffer 7 bereitgestellten Spaltenadreß- Taktsignals und überträgt dieses als ein Spaltenadreß-Si gnal RA zu einem Spaltendecodierer 3. Das Spaltenadreß-Signal CA umfaßt Spaltenadreß-Signale CA0 bis CA9 mit 10 Bit. Ein Lese-Steuerkreis 9 reagiert auf 2 Bits von Zeilenadreß-Signa len RA8, RA9 der Zeilenadreß-Signale RA, um einen Lesever stärkerteil 4, der vieren der 16 Feldblöcke B1 bis B16 ent spricht, in Betrieb zu setzen.

Ein Datenausgabepuffer 11 reagiert auf ein von außen angeleg tes Ausgabe-Aktivierungssignal OE, um die aus dem Speicherzel lenfeld 1 ausgelesene 4Bit-Information als Ausgabedaten DQ1 bis DQ4 nach außen zu übertragen. Ein Schreibpuffer 10 rea giert auf ein von außen angelegtes Schreib-Aktivierungssignal , um ein Schreibsignal W zu einem Daten-Eingangspuffer 12 zu übertragen. Der Dateneingangspuffer 12 reagiert auf das Schreibsignal W, um von außen angelegte Eingabedaten DQ1 bis DQ4 von 4 Bit dem Speicherzellenfeld 1 zur Verfügung zu stel len.

Ein Blockdiagramm in Fig. 14 zeigt den Aufbau des Speicherzel len-Unterfeldes 101, welches den Eingabe- und Ausgabedaten DQ1 entspricht. Wie in Fig. 14 gezeigt, ist das einem Eingabe- und Ausgabebit entsprechende Speicherzellen-Unterfeld von 1 MBit in vier Feldblöcke B1, B5, B9 bzw. B13 aufgeteilt, die jeweils 1 K×256 Bit umfassen. Jeder Feldblock ist mit einer Leseverstär kergruppe 14 versehen, die eine Mehrzahl von Leseverstärkern umfaßt, sowie einem I/O-Schalter 17 und einem Spaltendecodie rer 19. Einer von vier Feldblöcken B1, B5, B9, B13 wird selek tiv angesteuert als Reaktion auf ein 2Bit Zeilenadreß-Signal RA8, RA9. Bei der in Fig. 14 gezeigten Anordnung ist die Zahl der Leseverstärker erhöht und die Länge jeder Bitleitung ver ringert. Folglich kann die Lesespannung, die durch die Speicherzelle am Leseverstärker anliegt, vergrößert werden. Zusätzlich kann durch eine Teilungsoperation der Stromver brauch reduziert werden.

In dem durch das Zeilenadreß-Signal RA8, RA9 ausgewählten Feldblock wird eine Wortleitung (nicht gezeigt) durch den Zei lendecodierer 2 ausgewählt. Die in der mit der Wortleitung verbundenen Mehrzahl von Speicherzellen (nicht gezeigt) ge speicherte Information wird zu dem jeweilig entsprechenden Le severstärker über die jeweilig zugeordnete Bitleitung (nicht gezeigt) übertragen. Die Information wird von den Leseverstär kern gelesen und verstärkt.

Im Beispiel nach Fig. 14 umfaßt die jedem Feldblock entspre chende Leseverstärkergruppe 14 1 K (1024) Leseverstärker. In diesem Fall wird einer von vier Leseverstärkergruppen 14, die entsprechend den vier Feldblöcken B1, B5, B9, B13 vorgesehen sind, selektiv angesteuert als Reaktion auf das 2 Bit Zei lenadreß-Signal RA8, RA9. Wenn der Leseverstärker aktiviert wird, wird eine Zeile (1 K×4 Bit) von Daten in den vier Lese verstärkergruppen 14 festgehalten. Entsprechend werden der in Fig. 11B und 11C gezeigte Seitenmodus und der statische Spal tenmodus ermöglicht, indem ein Leseverstärker über den Spal tendecodierer 19 durch das Spaltenadreß-Signal CA ausgewählt wird.

Das Blockdiagramm in Fig. 15 zeigt einen Aufbau eines verein fachten Cache-Systems, das einen Seitenmodus oder einen stati schen Spaltenmodus der DRAM-Vorrichtungen nach Fig. 12 bis 14 benutzt. Fig. 16 zeigt eine Betriebs-Pulsdiagramm des verein fachten Cache-Systems nach Fig. 15.

In Fig. 15 ist ein Hauptspeicher mit einer Kapazität von 4 MByte aus 8 DRAM-Vorrichtungen mit 1 M×4 Bit Struktur gebil det. In diesem Fall sind 20 (2²⁰ = 1 048 576 = 1 M) Adreßleitun gen notwendig, bevor ein Zeilenadreß-Signal und ein Spal tenadreß-Signal gemultiplext sind. Das Zeilenadreß-Signal RA und das Spaltenadreß-Signal CA sind allerdings mit dem Adres sen-Multiplexer 22 gemultiplext, so daß tatsächlich 10 Adreßleitungen mit jeder DRAM-Vorrichtung 20 verbunden sind.

Der Betrieb des vereinfachten Cache-Systems nach Fig. 15 wird anschließend unter Bezug auf das Betriebs-Pulsdiagramm in Fig. 16 beschrieben.

Ein Adreß-Generator 23 erzeugt ein Adreß-Signal AD von 20 Bit, was den von der CPU 24 benötigten Daten entspricht. Eine Haltevorrichtung (Kennzeichen) 25 hält das Zeilenadreß-Signal entsprechend der im vorhergehenden Zyklus ausgewählten Daten. Ein Komparator 26 vergleicht das 10 Bit Zeilenadreß-Signal RA des 20 Bit Adreß-Signals AD mit dem in der Haltevorrichtung 25 gehaltenen Zeilenadreß-Signal. Stimmen diese überein, be deutet dies, daß im aktuellen Zyklus auf dieselbe Zeile wie im vorhergehenden Zyklus zugegriffen wurde. Dies wird "Cache-hit" genannt. In diesem Fall erzeugt der Komparator 26 ein Cache- hit-Signal CH.

Eine Zustandssteuereinrichtung 27 reagiert auf das Cache-hit- Signal CH und führt eine Seitenmodus-Steuerung aus, während der das Spaltenadreß-Taktsignal umgeschaltet wird und das Zeilenadreß-Taktsignal auf einem niedrigem Potential ge halten wird. Zu diesem Zeitpunkt legt der Adressen-Multiplexer 22 ein Spaltenadreß-Signal CA an jede DRAM-Vorrichtung 20 an (siehe Fig. 16). Als Ergebnis werden dem Spaltenadreß-Signal CA entsprechende Daten durch die Datengruppen ausgeben, die im Leseverstärkerteil jeder DRAM-Vorrichtung 20 festgehalten wer den. Daher werden im Fall eines Cache-hit Ausgabedaten mit ho her Geschwindigkeit aus jeder DRAM-Vorrichtung 20 mit der Zu griffszeit t_CAC erzeugt.

Stimmen das vom Adreß-Generator 23 erzeugte Zeilenadreß-Si gnal RA und das in der Haltevorrichtung 25 gehaltene Zei lenadreß-Signal nicht überein, bedeutet dies, daß eine vom vorhergehenden Zyklus verschiedene Zeile im aktuellen Zyklus angesprochen wurde. Dies wird "Cache-miss" genannt.

In diesem Fall erzeugt der Komparator 25 kein Cache-hit-Signal CH. Die Zustandssteuereinrichtung 27 führt eine RAS/CAS-Steue rung des normalen Lesezyklus durch und der Adressen-Multiple xer 22 legt daraufhin das Zeilenadreß-Signal RA und das Spal tenadreß-Signal CA an jede DRAM-Vorrichtung 20 an (siehe Fig. 16). Daher wird zum Zeitpunkt eines Cache-miss ein normaler Lesezyklus initiiert, der mit einer Vorbelegung durch das Zei lenadreß-Taktsignal beginnt, und Ausgangsdaten werden mit langsamer Geschwindigkeit der Zugriffszeit t_RAC erzeugt. Die Zustandssteuereinrichtung 27 erzeugt daher ein Wartesignal Wait, um die CPU 24 in einen Stand-by-Zustand zu versetzten. Zum Zeitpunkt eines Cache-miss wird ein neues Zeilenadreß-Si gnal RA in der Haltevorrichtung 25 festgehalten.

Im vereinfachten Cache-System nach Fig. 15 werden die Daten einer Zeile von jedem Feldblock in jeder DRAM-Vorrichtung 20 (1024 Bit im Fall einer 1 M×4 Bit DRAM-Vorrichtung) als ein Datenblock in der Leseverstärkergruppe gehalten. Die Größe ei nes Datenblocks ist daher unnötig groß, so daß die in der Hal tevorrichtung (Kennzeichen) 25 gehaltenen Datenblöcke (Zahl der Einträge) unzureichend sind. Im Beispiel des vereinfachten Cache-Systems nach Fig. 15 beträgt die Zahl der Einträge eins. Entsprechend besteht ein Problem, daß die Häufigkeit, mit der ein Cache-hit auftritt (Cache-hit-Rate), niedrig ist.

Aus der US 4,577,293 ist eine Halbleiterspeichervorrichtung mit eingebautem Cache-Speicher bekannt, bei der die Speicher zellen in eine Mehrzahl von Bänken eingeteilt sind. Jede Bank weist ein zweistufiges Cache-Register auf, bestehend jeweils aus einem Master- und einem Slave-Puffer, so daß sich ein Ca che-Speicher mit insgesamt acht Registern ergibt.

Die US 4,870,622 beschreibt den Schaltungsaufbau eines DRAM- Controllers, bei dem über einen Betrieb im Seitenmodus ein Ca che-Betrieb realisiert werden kann. Bei dieser Schaltung wird ein Cache-hit-Signal erzeugt, wenn zwei aufeinanderfolgende Speicherzugriffe jeweils dieselbe Zeile ansprechen.

In der US 4,725,945 schließlich wird eine Halbleiterspeicheranordnung beschrieben, bei der ein Cache-Be trieb im statischen Spaltenmodus realisiert wird. Ein Zeilen puffer wirkt als Cache-Speicher.

In dieser Druckschrift wird ebenfalls die Aufteilung des Speicherzellenfeldes in Bänke beschrieben, wobei der Puffer für jede Bank jeweils den Cache bildet.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiterspeichervorrichtung mit eingebautem Cache-Speicher zu schaffen, bei der die Cache-hit-Rate erhöht ist, und die mit geringem Hardwareaufwand herstellbar ist.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung mit eingebautem Cache-Spei cher entsprechend den Patentansprüchen 1 und 4 sowie das Verfahren nach den Ansprüchen 13 und 14 gelöst. Vorteilhafte Weiterbil dungen sind in den Unteransprüchen beschrieben.

Wenn ein Cache-System mit der Halbleiterspeichervorrichtung entsprechend Patentanspruch 4 gebildet wird, entspricht die Zahl der aufgeteilten Blöcke der Zahl von Ein trägen, und die Anzahl der jedem Block entsprechenden Mehrzahl von Leseverstärkerschaltungen entspricht der Größe jedes Da tenblocks.

Wenn ein Cache-System mit der Halbleiterspeichervorrichtung entsprechend Patentanspruch 1 gebildet wird, entspricht die Zahl der Unterblöcke der Zahl von Einträgen, und die Anzahl der jedem Unterblock entsprechenden Informati ons-Halteschaltungen entspricht der Größe eines Datenblocks.

Die Größe der Daten blöcke wird daher angemessener, und die Zahl der Einträge er höht sich. Folglich verbessert sich die Cache-hit-Rate, wo durch es möglich wird, ein vereinfachtes Cache-System mit gün stigem Kostenverhalten zu erzeugen.

Außerdem ar beiten während eines Cache-hit die erste Auswahlschaltung und die dritte Auswahlschaltung bzw. die erste Auswahlschaltung und die vierte Aus wahlschaltung gleichzeitig. Die Zugriffszeit zum Zeitpunkt ei nes Cache-hit ist daher verkürzt.

Außerdem wird ein Speicherzellenfeld vom Teilungsbetriebstyp verwendet, in welchem die Lesespannung aus der Speicherzelle vergrößert werden kann und der Stromverbrauch verringert wer den kann, so daß ein vereinfachtes Cache-System mit vergrößer tem Betriebsbereich und geringem Stromverbrauch erreicht wer den kann.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein Blockdiagramm mit dem Aufbau einer DRAM-Vor richtung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 ein Blockdiagramm, das den Aufbau eines Speicher zellen-Unterfeldes der DRAM-Vorrichtung nach Fig. 1 im Detail zeigt;

Fig. 3 ein Blockdiagramm, das den Aufbau des wichtigen Teils der DRAM-Vorrichtung nach Fig. 1 mehr im De tail zeigt;

Fig. 4 ein Blockdiagramm, das den Aufbau eines vereinfach ten Cache-Systems unter Benutzung der DRAM-Vorrich tung nach Fig. 1 zeigt;

Fig. 5 ein Pulsdiagramm zum Illustrieren des Betriebs des vereinfachten Cache-Systems nach Fig. 4;

Fig. 6 ein Blockdiagramm mit dem Aufbau einer DRAM-Vor richtung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 7 ein Diagramm mit dem Aufbau eines vereinfachten Ca che-Systems unter Benutzung der DRAM-Vorrichtung nach Fig. 6;

Fig. 8 ein Blockdiagramm mit dem Aufbau einer DRAM-Vor richtung entsprechend einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 9 ein Pulsdiagramm zum Illustrieren des Betriebs des vereinfachten Cache-Systems nach Fig. 8;

Fig. 10 ein Blockdiagramm, das ein Beispiel des Aufbaus ei ner herkömmlichen DRAM-Vorrichtung zeigt;

Fig. 11A ein Pulsdiagramm zum Illustrieren eines normalen Lesezyklus einer DRAM-Vorrichtung;

Fig. 11B ein Pulsdiagramm zum Illustrieren eines Seitenmo dus-Zyklus einer DRAM-Vorrichtung;

Fig. 11C ein Pulsdiagramm zum Illustrieren eines statischen Spaltenmodus-Zyklus einer DRAM-Vorrichtung;

Fig. 12 ein Blockdiagramm mit dem Aufbau einer herkömmli chen DRAM-Vorrichtung in einer 1 M×4 Bit-Struktur;

Fig. 13 ein Blockdiagramm mit dem Aufbau des Speicherzel lenfeldes der DRAM-Vorrichtung nach Fig. 12;

Fig. 14 ein Blockdiagramm, das vollständig den Aufbau eines Speicherzellen-Unterfeldes der DRAM-Vorrichtung nach Fig. 12 zeigt;

Fig. 15 ein Blockdiagramm mit dem Aufbau eines vereinfach ten Cache-Systems unter Benutzung einer DRAM-Vor richtung nach Fig. 12;

Fig. 16 ein Pulsdiagramm zum Illustrieren des Betriebs des vereinfachten Cache-Systems nach Fig. 15.

Das Blockdiagramm in Fig. 1 zeigt den Aufbau einer DRAM-Vor richtung mit 1 M×4 Bit-Struktur entsprechend einer Ausfüh rungsform der vorliegenden Erfindung.

Sowohl eine DRAM-Vorrichtung 20a in Fig. 1 als auch eine DRAM- Vorrichtung 20 in Fig. 12 umfassen ein Speicherzellenfeld 1 mit 1 M×4 Bit-Struktur. Das Speicherzellenfeld 1 ist in 16 Feldblöcke B1 bis B16 mit je 1 K×256 Bit aufgeteilt. Das in Fig. 13 dargestellte Speicherzellenfeld umfaßt 4 Speicherzel len-Unterfelder 101 bis 104, die 4 Bit Eingangs- und Ausgangs daten DQ1 bis DQ4 entsprechen.

Die DRAM-Vorrichtung 20a nach Fig. 1 unterscheidet sich von der DRAM-Vorrichtung 20 nach Fig. 12 dadurch, daß ein Blockadreßpuffer 8 zum Empfangen von außen angelegter Blockadreß-Signale B0, B1 und ein Cache-hit-Puffer 13 zum Empfangen eines von außen angelegten Cache-hit-Signals CH vor gesehen ist, ferner, daß ein Gatterkreis G1 vorgesehen ist, der ein Datentransfersignal DT als Reaktion auf das vom Cache- hit-Puffer 13 bereitgestellte Cache-hit-Signal CH und ein von einem Schreibpuffer 10 bereitgestelltes Schreibsignal W aus gibt. Weiterhin unterscheidet sich die DRAM-Vorrichtung 20a nach Fig. 1 von der DRAM-Vorrichtung 20 nach Fig. 12 dadurch, daß die zwischen den Feldblöcken des Speicherzellenfeldes 1 vorgesehen Strukturen der Bereiche 31, 41, die an späterer Stelle beschrieben werden, sich von den entsprechenden Berei chen der DRAM-Vorrichtung 20a in Fig. 12 unterscheidet.

In der DRAM-Vorrichtung 20a in Fig. 1 empfängt ein Adreßpuf fer 5 gemultiplexte Adreß-Signale A0 bis A9, so daß mit nor maler Zugriffszeit ein Zeilenadreß-Signal RA und ein Spal tenadreß-Signal CA in einem zeitliche verschachtelten Modus bereitgestellt werden. Das Zeilenadreß-Signal RA umfaßt ein 10 Bit-Zeilenadreß-Signal RA0 bis RA9, und das Spaltenadreß- Signal CA umfaßt ein 10 Bit-Spaltenadreß-Signal CA0 bis CA9.

Die Zeilenadreß-Signale RA8, RA9 zum Auswählen eines von vier Feldblöcken, die in jedem Speicherzellen-Unterfeld 101-104 enthalten sind, und die Spaltenadreß-Signale CA0 bis CA9 zum Auswählen einer Spalte in jedem Feldblock werden daher nicht gleichzeitig bereitgestellt. Während eines Cache-hit werden die Zeilenadreß-Signale nicht bereitgestellt. Nach dem Stand der Technik kann eine Blockauswahl nicht durchgeführt werden. In dieser Ausführungsform werden während eines Cache-hit die Blockadreß-Signale B0, B1, die den Zeilenadreß-Signalen RA8, RA9 und den Spaltenadreß-Signalen CA0 bis CA9 entsprechen, gleichzeitig bereitgestellt. Dies bedeutet, daß während eines Cache-hit ein Feldblock und eine Spalte in diesem Feldblock zur gleichen Zeit ausgewählt werden.

Fig. 2 zeigt ein Blockdiagramm mit dem Aufbau eines Speicher zellen-Unterfeldes 101, das einer Eingangs- und Ausgangsdaten einheit DQ1 im Speicherzellenfeld 1 nach Fig. 1 entspricht.

Dieses Speicherzellen-Unterfeld 101 ist ein Speicherzellenfeld vom Teilungsbetriebstyp, von welchem nur ein viertel, durch die Zeilenadreß-Signale RA8, RA9 ausgewählt (angesteuert) wird.

Das Speicherzellen-Unterfeld 101 umfaßt genauso wie das Speicherzellen-Unterfeld 101 in Fig. 14 4 Feldblöcke B1, B5, B9, B13 mit 1 K×256 Bit. Jeder Feldblock ist in 32 Unterblöcke aufgeteilt, die jeweils 32 Spalten enthalten. Das bedeutet, daß das Speicherzellen-Unterfeld 101 in 128 Unterblöcke aufge teilt ist.

Jedem Feldblock entsprechend ist eine Leseverstärkergruppe 14, ein Transfergatter 15, ein Cache-Register 16, ein I/O-Schalter 17, ein Blockdecodierer 18 und ein Spaltendecodierer 19 vorge sehen.

Während eines Cache-miss wird einer von vier Feldblöcken als Reaktion auf die Zeilenadreß-Signale RA8, RA9 ausgewählt und die Leseverstärkergruppe 14 und der entsprechende Spaltendeco dierer 19 werden aktiviert. Zur gleichen Zeit wird der dem ausgewählten Feldblock entsprechende Blockdecodierer 18 als Reaktion auf das Datentransfer-Signal DT aktiviert.

Zum Zeitpunkt eines Cache-hit wird ein Spaltendecodierer 19 in Antwort auf die Blockadreß-Signale B0, B1 aktiviert. In die sem Fall werden die Blockadreß-Signale B0, B1 gleichzeitig mit den Spaltenadreß-Signalen CA0 bis CA9 angelegt, so daß ein Informationsbit von 4096 in den vier Cache-Registern 16 gehaltenen Informationsbits ausgewählt wird und als Hochge schwindigkeits-Ausgabesignal bereitgestellt wird.

Die Struktur des wichtigen Bereiches in Fig. 2 wird in Fig. 3 im Detail gezeigt. Die Leseverstärkergruppe 14 umfaßt 1 K (1024) Leseverstärker 14a zum Verstärken und Halten der aus einer Zeile des entsprechenden Feldblocks ausgelesenen Infor mation.

Wie in Fig. 3 gezeigt, sind im Speicherzellenfeld 1 eine Mehr zahl von Bitleitungspaaren BL, und eine Mehrzahl von Wort leitungen WL einander schneidend angeordnet, wobei eine Speicherzelle MC an jeder dieser Kreuzungspunkte vorgesehen ist. Jedes Transfergatter 15 umfaßt 1024 Paare von Transfer gatter-Transistoren 15a, die jeweils mit den Bit-Paaren BL, verbunden sind. Jedes Cache-Register 16 umfaßt 1024 Register 16a, die jeweils mit dem Transfergatter-Transistor 15a verbun den sind. Jeder I/O-Schalter 17 umfaßt 1024 Sätze von I/O- Schaltertransistoren 17a und I/O-Leitungspaaren 17b, die je weils mit dem Widerstand 16a verbunden sind.

Jeder Blockdecodierer 18 in Fig. 2 reagiert auf die Spal tenadreß-Signale CA5 bis CA9, um einen von 32 Unterblöcken im entsprechenden Feldblock auszuwählen, womit ein entsprechender Transfergatter-Transistor 15a eingeschaltet wird. Daher wird die aus dem ausgewählten Unterblock des Feldblocks ausgelesene 32 Bit-Information über das Transfergatter 15 zum Cache-Regi ster 16 übertragen.

Jeder Spaltendecodierer 19 reagiert auf die Spaltenadreß-Si gnale CA0 bis CA4, um eine von 32 Spalten im ausgewählten Un terblock auszuwählen, wodurch ein entsprechender I/O-Schalter transistor 17a eingeschaltet wird. Daher wird wird die aus den ausgewählten Spalten des Feldblocks ausgelesen Information auf die I/O-Leitungspaare 17b ausgelesen.

Das Blockdiagramm in Fig. 4 zeigt die Struktur eines verein fachten Cache-Systems, das die DRAM-Vorrichtung 20a nach Fig. 3 benutzt. Die Fig. 5 zeigt ein Betriebs-Pulsdiagramm des ver einfachten Cache-Systems nach Fig. 4.

Der Hauptspeicher 21a in Fig. 4 ist für eine Kapazität von 4 MByte gebildet und weist 8 DRAM-Vorrichtungen 20a mit jeweils einer 1 M×4 Bit-Struktur auf. Das vereinfachte Cache-System nach Fig. 4 unterscheidet sich von dem nach Fig. 15 wie folgt:
Das vom Komparator 26 bereitgestellte Cache-hit-Signal CH wird auch an jede DRAM-Vorrichtung 20a angelegt, und zwei Signal leitungen zum Anlegen der Blockadreß-Signale B0, B1 nebst 10 Adreßleitungen verbinden den Adressen-Multiplexer 22 mit je der DRAM-Vorrichtung 20a.

Der Betrieb des vereinfachten Cache-Systems nach Fig. 4 wird anschließend unter Bezug auf das Betriebs-Pulsdiagramm in Fig. 5 beschrieben.

In einer Haltevorrichtung 25 (Markierung) werden für jedes Speicherzellen-Unterfeld 128 Paare von Cache-Adressensätzen gehalten, die 10 Bit Adreß-Signale RA0 bis RA9 und 5 Bit Spal tenadreß-Signale CA5 bis CA9 umfassen. Als einen solchen Ca che-Adressensatz wird z. B. ein im vorhergehenden Zyklus ausge wähltes Paar von Adressen oder ein häufig benutztes Adreßpaar ausgewählt. Eine Informationszeile eines Unterblocks wird durch jeden Adressensatz ausgewählt. Die ausgewählte 32 Bit-In formation bildet also einen Datenblock. Entsprechend beträgt in diesem vereinfachten Cache-System die Größe jedes Daten blocks 32 Bit und die Zahl der Einträge 128.

Im Cache-Register 16 jeder DRAM-Vorrichtung 20a (Fig. 2) wer den 128 Datenblöcke, die 128 Paaren von in der Haltevorrich tung 25 gehaltenen Datensätzen entsprechen, gehalten.

Die CPU 24 erzeugt ein 20 Bit-Adreß-Signal AD entsprechend der von ihr benötigten Daten. Der Komparator 26 vergleicht das 10 Bit Zeilenadreß-Signal RA0 bis RA9 und das 5 Bit Spal tenadreß-Signal CA5 bis CA9 des 20Bit Adreß-Signals AD mit den 128 Paaren von Cache-Adressensätzen, die in der Haltevor richtung 25 gehalten werden. Wenn die Zeilenadreß-Signale RA0 bis RA9 und die Spaltenadress-Signale CA5 bis CA9 mit einem der Cache-Adressensätze übereinstimmen, erzeugt der Komparator 26 ein Cache-hit-Signal CH. Die Zustands-Steuereinrichtung 27 reagiert auf das Cache-Hit-Signal und bewirkt ein Abfallen des Spaltenadreß-Pulssignals auf ein niedriges Potential, während das Zeilenadreß-Pulssignal auf hohem Potential verbleibt. Der Adressen-Multiplexer 22 legt gleichzeitig mit dem 10 Bit Spaltenadreß-Signal CA0 bis CA9 ein 2 Bit Blockadressen-Signal B0, B1, das den Zeilenadreß-Signalen RA8, RA9 entspricht, an jede DRAM-Vorrichtung 20a an.

Zu diesem Zeitpunkt wird in jeder DRAM-Vorrichtung 20a keiner der Block-Decodierer 18 (Fig. 2) durch das Cache-hit-Signal CH aktiviert. Daher bleiben jeder Feldblock und jedes Cache-Regi ster 16 voneinander isoliert. Ein Informationsbit im Cache-Re gister 16 wird über den I/O-Schaltertransistor 17a, das I/O- Leitungspaar 17b (Fig. 3) und den Datenausgangspuffer 11 (Fig. 1) auf der Basis der Spaltenadreß-Signale CA0 bis CA9 und der Blockadreß-Signale B0, B1 nach außen gebracht.

Während eines hit-Lesevorgangs können 4 Bit-Ausgangsdaten DQ1 bis DQ4 mit hoher Geschwindigkeit aus dem Cache-Register jeder DRAM-Vorrichtung 20a mit einer Zugriffszeit t_CAC, wie in einem Seitenmodus, gelesen werden.

Wenn die vom Adressen-Generator 23 erzeugten Zeilenadreß-Si gnale RA0 bis RA9 und die Spaltenadreß-Signale CA5 bis CA9 mit keinem der 128 Paare von Adressensätzen in der Haltevor richtung 25 übereinstimmen, erzeugt der Komparator 26 kein Ca che-hit-Signal CH. In diesem Fall findet durch die Zustands steuereinrichtung 27 eine CAS/RAS-Steuerung eines normalen Le sezyklus statt, und der Adressen-Multiplexer 22 legt daraufhin die Zeilenadreß-Signale RA0 bis RA9 und die Spaltenadreß-Si gnale CA0 bis CA9 als gemultiplexte Adreß-Signale MPXA an jede DRAM-Vorrichtung 20a an.

Während eines Cache-miss können 4 Bit-Ausgangsdaten DQ1 bis DQ4 mit langsamer Geschwindigkeit mit einer Zugriffszeit t_RAC ge lesen werden, so daß die Zustandssteuereinrichtung 27 ein War tesignal Wait erzeugt, wodurch die CPU 24 in einen Wartezu stand versetzt wird.

In diesem Fall wird das Transfergatter 15 durch den Block-De codierer 18 gesteuert, und die 32 Bit-Datenblöcke mit der gele senen Information werden gemeinsam von den Feldblöcken zu den Cache-Registern 16 durch die Transfergatter 15 übertragen (siehe Fig. 3). Zu diesem Zeitpunkt wird in der in Fig. 4 ge zeigten Haltevorrichtung 25 ein Cache-Adressensatz gehalten, welcher die Zeilenadreß-Signale RA0 bis RA9 und die Spal tenadreß-Signale CA5 bis CA9 umfaßt, die den Datenblöcken entsprechen.

Der Fall, bei welchem während des Lesevorgangs ein Cache-hit auftritt, wird "hit-Lesevorgang" (hit read) genannt, während im Fall, daß ein Cache-miss während des Lesevorgangs auftritt, "miss-Lesevorgang" (miss read) genannt wird. Der Fall, bei welchem während des Schreibvorgangs ein Cache-hit auftritt, wird "hit-Schreibvorgang" (hit write) genannt, während im Fall, daß ein Cache-miss während des Schreibvorgangs auftritt, "miss-Schreibvorgang" (miss write) genannt wird.

Wie in Fig. 5 gezeigt, findet während eines hit-Schreibvor gangs und eines miss-Schreibvorgangs fast dieselbe Operation statt wie während des miss-Lesevorgangs.

Das Blockdiagramm in Fig. 6 zeigt den Aufbau einer DRAM-Vor richtung in 1 M×4 Bit-Struktur entsprechend einer zweiten Aus führungsform der vorliegenden Erfindung.

Wie in Fig. 6 gezeigt, umfaßt die DRAM-Vorrichtung 20b ein Speicherzellenfeld 1 von 1 M×4 Bit. Die Struktur des Speicher zellenfeldes 1 ist dieselbe wie die des Speicherzellenfeldes 1, die in den Fig. 12 bis 14 gezeigt ist. Folglich existiert in der DRAM-Vorrichtung 20b in Fig. 6 kein Transfergatter 15, kein Cache-Register 16 und kein Block-Decodierer 18, wie in Fig. 2 gezeigt. In der DRAM-Vorrichtung 20b in Fig. 6 ist ge nauso wie in der DRAM-Vorrichtung 20a nach Fig. 1 ein Blockadreßpuffer 8 vorgesehen, der extern angelegte Blockadreß-Signale B0, B1 empfängt. Allerdings existiert in der DRAM-Vorrichtung 20b in Fig. 6 kein Cache-hit-Puffer zum Empfangen eines extern angelegten Cache-hit-Signals CH wie in der DRAM-Vorrichtung 20a in Fig. 1.

Der Betrieb der DRAM-Vorrichtung 20b in Fig. 6 basiert auf der Annahme, daß sie entsprechend einer Methode betrieben wird, bei der der Leseverstärkerteil 4 gleichzeitig mit dem Errei chen eines niedrigen Potentials des Zeilenadreß-Taktsignals zurückgesetzt wird, wodurch der Lese- oder Schreibzyklus gestartet wird. Es wird also angenommen, daß dies einer Me thode entspricht, bei der der Leseverstärkerteil 4 zurückge setzt wird, unmittelbar bevor die Wortleitung selektiv ange steuert wird. Entsprechend wird die im vorhergehenden Zyklus ausgewählte Informationszeile die ganze Zeit im Leseverstär kerteil 4 gespeichert.

Das Blockdiagramm in Fig. 7 zeigt die Struktur eines verein fachten Cache-Systems unter Benutzung der DRAM-Vorrichtung 20b nach Fig. 6.

In Fig. 7 ist der Hauptspeicher 21b so aufgebaut, daß er eine Kapazität von 4 MBytes aufgeteilt in 8 DRAM-Vorrichtungen 20b mit 1 M×4 Bit-Struktur aufweist. Das vereinfachte Cache-System nach Fig. 7 unterscheidet sich von dem nach Fig. 4 dadurch, daß das vom Komparator 26 angelegte Cache-hit-Signal CH nicht an jede DRAM-Vorrichtung 20b angelegt wird.

Anschließend wird der Betrieb des vereinfachten Cache-Systems nach Fig. 7 zusammengefaßt. In der Haltevorrichtung 25 werden für jedes Speicherzellenunterfeld vier Cache-Adressensätze, die 8 Bit Zeilenadreß-Signale RA0 bis RA7 und 2 Bit Spal tenadreß-Signale RA8, RA9 enthalten, gespeichert. Eine Infor mationszeile (1024 Bit), die durch die in der Haltevorrichtung 25 gespeicherten Zeilenadreß-Signale RA0 bis RA7 ausgewählte wird, wird in jeder Leseverstärkergruppe jeder DRAM-Vorrich tung 20b gehalten. Die in jeder Leseverstärkergruppe gehaltene Information ist die im letzten Zyklus ausgewählte Informati onszeile im entsprechenden Feldblock. Im vereinfachten Cache- System nach Fig. 7 beträgt die Größe jedes Datenblocks daher 1024 Bit, während die Zahl der Einträge vier ist.

Der Adreß-Generator 23 erzeugt Adressen von Daten, die die CPU 24 benötigt. Der Komparator 26 vergleicht 10 Bit Zei lenadreß-Signale RA0 bis RA9 aus dem 20 Bit-Adreß-Signal AD mit den vier Cache-Adressensätzen, die in der Haltevorrichtung 25 gehalten werden. Stimmen die Zeilenadreß-Signale RA0 bis RA9 mit einem der vier Cache-Adressensätze überein, erzeugt der Komparator 26 ein Cache-hit-Signal CH.

Die Zustands-Steuereinrichtung 27 reagiert auf das Cache-hit- Signal CH und führt eine Seitenmodus-Steuerung aus, während der das Spaltenadreß-Taktsignal umgeschaltet wird und das Zeilenadreß-Taktsignal auf niedrigem Potential verbleibt. Der Adressen-Multiplexer 22 legt gleichzeitig die Spal tenadreß-Signale CA0 bis CA9 und die Blockadreß-Signale B0, B1 an jede DRAM-Vorrichtung 20b an. Daher wird in jeder DRAM- Vorrichtung 20b ein Informationsbit von der in der Lesever stärkergruppe gehaltenen Information über den I/O-Schalter, den I/O-Bus und den Ausgabepuffer auf der Basis der Spal tenadreß-Signale CA0 bis CA9 und der Blockadreß-Signale B0, B1 nach außen übertragen.

Das vereinfachte Cache-System nach Fig. 7 unterscheidet sich von dem in Fig. 15 wie folgt: Im vereinfachten Cache-System nach Fig. 15 werden nur die Zeilenadreß-Signale RA0 bis RA7, die einer unmittelbar zuvor ausgewählten Zeile entsprechen, in der Haltevorrichtung 25 gehalten, während im vereinfachten Ca che-System nach Fig. 7 die Gruppe von Zeilenadreß-Signalen RA8, RA9, deren Anzahl der der aufgeteilten Feldblöcke ent spricht, genauso gehalten wird wie die Gruppe der Zei lenadreß-Signale RA0 bis RA7.

Während daher die Zahl von Einträgen in das vereinfachte Ca che-System in Fig. 15 eins beträgt, ist es im vereinfachten Cache-System nach Fig. 7 möglich, die Zahl der Einträge ent sprechend der Anzahl der geteilten Feldblöcke zu erhöhen.

Das Blockdiagramm in Fig. 8 zeigt den Aufbau einer DRAM-Vor richtung mit 1 M×4 Bit-Struktur entsprechend einer dritten Ausführungsform der vorliegenden Erfindung.

Die DRAM-Vorrichtung 20c nach Fig. 8 umfaßt ein Speicherzel lenfeld 1, das gleich dem Speicherzellenfeld 1 in der DRAM- Vorrichtung 20b in Fig. 6 ist. An die DRAM-Vorrichtung 20c in Fig. 8 werden Zeilenadreß-Signale RA0 bis RA9 und Spal tenadreß-Signale CA0 bis CA9 gleichzeitig angelegt, ohne ge multiplext zu sein. In der DRAM-Vorrichtung 20c ist daher ein Zeilenadreßpuffer 5a zum Empfangen der Zeilenadreß-Signale RA0 bis RA7, ein Zeilenadreßpuffer 5b zum Empfangen der Zei lenadreß-Signale RA8, RA9 und ein Spaltenadreßpuffer 5c zum Empfangen der Spaltenadreß-Signale CA0 bis CA9 vorgesehen.

Das heißt, daß in der DRAM-Vorrichtung 20c in Fig. 8 20 Ein gangsleitungen vorgesehen sind, um gleichzeitig die Zei lenadreß-Signale RA0 bis RA9 und die Spaltenadreß-Signale CA0 bis CA9 anzulegen.

In der DRAM-Vorrichtung 20c existiert kein Block-Adreßpuffer 8 wie in der DRAM-Vorrichtung 20b in Fig. 6.

In dieser DRAM-Vorrichtung 20c werden zum Zeitpunkt eines Ca che-hit die Zeilenadreß-Signale RA8, RA9 gleichzeitig mit den Spaltenadreß-Signalen CA0 bis CA9 angelegt. Eine herkömmliche DRAM-Vorrichtung zum Empfangen von Zeilenadreß-Signalen und Spaltenadreß-Signalen, die nicht gemultiplext sind, ist so aufgebaut, daß alle Zeilenadreß-Signale einschließlich der Zeilenadreß-Signale RA8, RA9 während einer Zeitperiode ungül tig werden (nicht in den Chip gelassen werden), während der die Spaltenadreß-Signale gültig sind.

Fig. 9 zeigt ein Betriebs-Pulsdiagramm der DRAM-Vorrichtung 20c nach Fig. 8. Die Zeilenadreß-Signale RA0 bis RA9 und die Spaltenadreß-Signale CA0 bis CA9, die nicht gemultiplext sind, werden an die DRAM-Vorrichtung 20c angelegt. Während ei nes hit-Lesevorgangs werden die Zeilenadreß-Signale RA8, RA9 bezogen auf den Teilungsvorgang zusätzlich zu den Spal tenadreß-Signalen CA0 bis CA9 gültig und in den Chip gelas sen. Folglich findet ein Zugriff auf den als Cache-Speicher arbeitenden Lesespeicher statt. Während eines miss-Lesevor gangs, eines hit-Schreibvorgangs oder eines miss-Schreibvor gangs werden die Zeilenadreß-Signale RA0 bis RA9 und die Spaltenadreß-Signale in derselben Weise in den Chip gelassen wie in einen DRAM, der ein gemultiplextes Adreß-Signal emp fängt.

In der DRAM-Vorrichtung 20c in Fig. 8 beträgt, wie auch in der DRAM-Vorrichtung 20b in Fig. 6, die Blockgröße 1024 Bit und die Zahl der Einträge 4.

Während in der Ausführungsform nach Fig. 8 ein Fall beschrie ben wurde, bei dem die Ausführungsform nach Fig. 6 auf eine DRAM-Vorrichtung angewendet wurde, für die ein empfangenes Zeilen- und Spaltensignal nicht gemultiplext ist, ist es auch möglich, die Ausführungsform nach Fig. 1 auf eine DRAM-Vor richtung anzuwenden, die ein nicht-gemultiplextes Adreß-Si gnal empfängt.

Claims

1. Halbleiterspeichervorrichtung mit eingebautem Cache-Spei cher für einen ersten Betriebsmodus, bei dem ein normaler Zu griff vorgenommen wird, und einen zweiten Betriebsmodus, bei dem ein Hochgeschwindigkeitszugriff vorgenommen wird, mit
einem Speicherzellenfeld (1), das eine Mehrzahl von Speicher zellen (MC) umfaßt, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
wobei das Speicherzellenfeld (1) in eine Mehrzahl von Blöcken (B1 bis B16) aufgeteilt ist und jeder Block sich in eine Mehr zahl von Unterblöcken teilt, die jeweils eine Mehrzahl von Spalten aufweisen;
einer Signalempfangseinrichtung (5, 8; 5a, 5b, 5c), die, wäh rend des ersten Betriebsmodus, zeitlich verschachtelt oder gleichzeitig ein von außen angelegtes Zeilenadreß-Signal (RA) und ein von außen angelegtes Spaltenadreß-Signal (CA) emp fängt, währenddessen sie während des zweiten Betriebsmodus gleichzeitig Blockauswahlsignale (B0, B1) und ein von außen angelegtes Spaltenadreß-Signal (CA) empfängt;
einer ersten Auswahlvorrichtung (19), die auf einen Teil des Zeilenadreß-Signals (RA8, RA9) reagiert, um einen der Mehr zahl von Blöcken (B1 bis B16) während des ersten Betriebsmodus auszuwählen, und die auf die Blockauswahlsignale (B0, B1) zum Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) während des zweiten Betriebsmodus reagiert;
einer zweiten Auswahlvorrichtung (2), die auf den Rest des Zeilenadreß-Signals (RA0 bis RA7) zum Auswählen einer Zeile im ausgewählten Block während des ersten Betriebsmodus rea giert;
einer Mehrzahl von Leseverstärkervorrichtungen (14a), die ent sprechend der Mehrzahl von Spalten in jedem Block zum Verstär ken und Halten der aus der ausgewählten Zeile ausgelesenen In formation vorgesehen ist;
einer Mehrzahl von Informations-Haltevorrichtungen (16a), die entsprechend der Mehrzahl von Spalten in jedem Block zum Spei chern von Information vorgesehen ist;
einer dritten Auswahlvorrichtung (18), die auf einen Teil des Spaltenadreß-Signals (CA5 bis CA9) reagiert, um einen der Mehrzahl von Unterblöcken im ausgewählten Block während des ersten Betriebsmodus auszuwählen;
einer Informations-Transfereinrichtung (15) zum Übertragen von Information zwischen der durch die zweite Auswahlvorrichtung (2) ausgewählten Zeile und einer entsprechenden Informations- Haltevorrichtung (16a) im ausgewählten Unterblock während des ersten Betriebsmodus; und
einer vierten Auswahlvorrichtung (19), die auf das Spal tenadreß-Signal (CA) reagiert, um einen der Mehrzahl von Le severstärkervorrichtungen (14a) im ausgewählten Block während des ersten Betriebsmodus auszuwählen und die auf das Spal tenadreß-Signal (CA) reagiert, um eine der Mehrzahl von In formations-Haltevorrichtungen (16a), die dem ausgewählten Block entsprechen, im zweiten Betriebsmodus auszuwählen,
wobei die erste Auswahlvorrichtung (19) und die vierte Aus wahlvorrichtung (19) derart gesteuert werden, daß sie während des zweiten Betriebsmodus simultan arbeiten.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß
die erste und die vierte Auswahlvorrichtung einen Spaltendeco dierer (19) aufweisen,
die zweite Auswahlvorrichtung einen Zeilendecodierer (2) auf weist und
die dritte Auswahlvorrichtung einen Blockdecodierer (18) auf weist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, da durch gekennzeichnet, daß
das Speicherzellenfeld (1), die Signalempfangseinrichtung (5, 8; 5a, 5b, 5c), die erste Auswahlvorrichtung (19), die zweite Auswahlvorrichtung (2), die Mehrzahl von Leseverstärkervor richtungen (14a), die dritte Auswahlvorrichtung (18), die In formations-Transfervorrichtung (15) und die vierte Auswahlvor richtung (19) auf einem Chip gebildet sind.

4. Halbleiterspeichervorrichtung mit eingebautem Cache-Spei cher für einen ersten Betriebsmodus, bei dem ein normaler Zu griff vorgenommen wird, und einen zweiten Betriebsmodus, bei dem ein Hochgeschwindigkeitszugriff vorgenommen wird, mit
einem Speicherzellenfeld (1), das eine Mehrzahl von Speicher zellen (MC) umfaßt, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
wobei das Speicherzellenfeld (1) in eine Mehrzahl von Blöcken (B1 bis B16) aufgeteilt ist;
einer Signalempfangseinrichtung (5, 8; 5a, 5b, 5c), die, wäh rend des ersten Betriebsmodus, zeitlich verschachtelt oder gleichzeitig ein von außen angelegtes Zeilenadreß-Signal (RA) und ein von außen angelegtes Spaltenadreß-Signal (CA) emp fängt, währenddessen sie während des zweiten Betriebsmodus gleichzeitig Blockauswahlsignale (B0, B1) und ein von außen angelegtes Spaltenadreß-Signal (CA) empfängt;
einer ersten Auswahlvorrichtung (19), die auf einen Teil des Zeilenadreß-Signals reagiert (RA8, RA9), um einen der Mehr zahl von Blöcken (B1 bis B16) während des ersten Betriebsmodus auszuwählen, und die auf die Blockauswahlsignale (B0, B1) zum Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) während des zweiten Betriebsmodus reagiert;
einer zweiten Auswahlvorrichtung (2), die auf den Rest des Zeilenadreß-Signals (RA0 bis RA7) zum Auswählen einer Zeile im ausgewählten Block während des ersten Betriebsmodus rea giert;
einer Mehrzahl von Informations-Haltevorrichtungen (14a), die entsprechend der Mehrzahl von Spalten in jedem Block zum Hal ten der aus der ausgewählten Zeile ausgelesenen Information vorgesehen ist und
einer dritten Auswahlvorrichtung (19), die auf das Spal tenadreß-Signal (CA) reagiert, um eine der Mehrzahl von In formations-Haltevorrichtungen (14a) im ausgewählten Block wäh rend des ersten und des zweiten Betriebsmodus auszuwählen;
wobei die erste Auswahlvorrichtung (19) und die dritte Aus wahlvorrichtung (19) derart gesteuert werden, daß sie während des zweiten Betriebsmodus simultan arbeiten, und wobei die Mehrzahl von Informations-Haltevorrichtungen eine Mehrzahl von Leseverstärker-Vorrichtungen (14a) umfaßt, die entspre chend der Mehrzahl von Spalten in jedem Block zum Verstärken und Halten der aus der ausgewählten Zeile ausgelesenen Infor mation vorgesehen ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge kennzeichnet, daß
die erste und die dritte Auswahlvorrichtung einen Spaltendeco dierer (19) aufweisen und
die zweite Auswahlvorrichtung einen Zeilendecodierer (2) auf weist.

6. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, da durch gekennzeichnet, daß das Speicherzellenfeld (1), die Signalempfangseinrichtung (5, 8; 5a, 5b, 5c), die erste Auswahlvorrichtung (19), die zweite Auswahlvorrichtung (2), die Mehrzahl von Informations-Halte vorrichtungen (14a) und die dritte Auswahlvorrichtung (18) auf einem Chip gebildet sind.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
die Signalempfangseinrichtung einen Adreßpuffer (5) zum Emp fangen eines Spaltenadreß-Signals (CA) und eines Zei lenadreß-Signals (RA) im zeitlich verschachtelten Modus und
einen Blockauswahlsignal-Puffer (8) zum Empfangen von Block- Auswahlsignalen (B0, B1) umfaßt.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß
die Signalempfangseinrichtung;
einen ersten Zeilenadreßpuffer (5b) zum Empfangen eines Teils des Zeilenadreß-Signals (RA8, RA9);
einen zweiten Zeilenadreßpuffer (5a) zum Empfangen des Rests des Zeilenadreß-Signals (RA0 bis RA7) und
einen Spaltenadreßpuffer (5c) zum Empfangen eines Spal tenadreß-Signals (CA) umfaßt,
wobei der Teil des Zeilenadreß-Signals (RA8, RA9) als Block auswahlsignal (B0, B1) während des zweiten Betriebsmodus be nutzt wird.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß
der erste Betriebsmodus einem "Cache-miss" entspricht und
der zweite Betriebsmodus einem "Cache-hit" entspricht.

10. Halbleiterspeichervorrichtung nach Anspruch 9 mit
einer Entscheidungsvorrichtung (25, 26) um festzustellen, ob ein Cache-hit oder ein Cache-miss vorliegt;
einer Adressenerzeugungsvorrichtung (22, 23) zum Erzeugen ei nes Zeilenadreß-Signals (RA) und eines Spaltenadreß-Signals (CA) während eines Cache-miss und zum Erzeugen von Blockaus wahlsignalen (B0, B1) und eines Spaltenadreß-Signals (CA) während eines Cache-hit;
wobei die Halbleiterspeichervorrichtung ein Cache-System bil det.

11. Halbleiterspeichervorrichtung nach Anspruch 9 oder 10, gekennzeichnet durch
einen Cache-hit-Puffer (13) zum Empfangen eines Cache-hit-Si gnals zum Zeitpunkt eines Cache-hit,
wobei die Informations-Transfervorrichtung (15) als Reaktion auf das Cache-hit-Signal aktiviert wird und
die dritte Auswahlvorrichtung (18) als Reaktion auf das Cache- hit-Signal deaktiviert wird.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet,
daß die Informations-Haltevorrichtungen (14a) Leseverstärker vorrichtungen sind.

13. Verfahren zum Betreiben einer Halbleiterspeichervorrich tung mit eingebautem Cache-Speicher, wobei die Halbleiterspei chervorrichtung ein Speicherzellenfeld (1) aufweist, das eine Mehrzahl von Speicherzellen (MC) umfaßt, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, wo bei das Speicherzellenfeld (1) in eine Mehrzahl von Blöcken (B1 bis B16) aufgeteilt ist und jeder Block sich in eine Mehr zahl von Unterblöcken teilt, die jeweils eine Mehrzahl von Spalten aufweisen,
die Halbleiterspeichervorrichtung ferner eine Mehrzahl von Le severstärkervorrichtungen (14a), die entsprechend der Mehrzahl von Spalten in jedem Block zum Verstärken und Halten der aus der ausgewählten Zeile ausgelesenen Information vorgesehen ist, und
eine Mehrzahl von Informations-Haltevorrichtungen (16a), die entsprechend der Mehrzahl von Spalten in jedem Block zum Spei chern von Information vorgesehen ist, umfaßt,
und das Verfahren die folgenden Schritte umfaßt:
zeitlich verschachteltes oder gleichzeitiges Empfangen eines von außen angelegten Zeilenadreß-Signals (RA) und eines von außen angelegten Spaltenadreß-Signals (CA) während des ersten Betriebsmodus und gleichzeitiges Empfangen eines Blockauswahl signals (B0, B1) und eines von außen angelegten Spaltenadreß- Signals (CA) während des zweiten Betriebsmodus;
Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) als Re aktion auf einen Teil des Zeilenadreß-Signals (RA8, RA9) wäh rend des ersten Betriebsmodus;
Auswählen einer Zeile im ausgewählten Block als Reaktion auf den Rest des Zeilenadreß-Signals (RA0 bis RA7) während des ersten Betriebsmodus;
Auswählen einer der Mehrzahl von Unterblöcken im ausgewählten Block als Reaktion auf einen Teil des Spaltenadreß-Signals (CA5 bis CA9) während des ersten Betriebsmodus;
Auswählen einer der Mehrzahl von Leseverstärkervorrichtungen (14a) im ausgewählten Block als Reaktion auf das Spal tenadreß-Signal (CA) während des ersten Betriebsmodus;
Übertragen von Daten zwischen der ausgewählten Zeile und einer entsprechenden Informations-Haltevorrichtung (16a) im ausge wählten Unterblock während des ersten Betriebsmodus und
Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) als Re aktion auf die Blockauswahlsignale (B0, B1) und gleichzeitiges Auswählen einer der Mehrzahl von Informations-Haltevorrichtun gen (16a) , die dem ausgewählten Block entsprechen, als Reak tion auf das Spaltenadreß-Signal (CA) während des zweiten Be triebsmodus.

14. Verfahren zum Betreiben einer Halbleiterspeichervorrich tung mit eingebautem Cache-Speicher, wobei die Halbleiterspei chervorrichtung ein Speicherzellenfeld (1) aufweist, das eine Mehrzahl von Speicherzellen (MC) umfaßt, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, wo bei das Speicherzellenfeld (1) in eine Mehrzahl von Blöcken (B1 bis B16) aufgeteilt ist,
die Halbleiterspeichervorrichtung ferner eine Mehrzahl von Le severstärkervorrichtungen (14a), die entsprechend der Mehrzahl von Spalten in jedem Block zum Verstärken und Halten der aus der ausgewählten Zeile ausgelesenen Information vorgesehen ist, umfaßt,
und das Verfahren die folgenden Schritte umfaßt:
zeitlich verschachteltes oder gleichzeitiges Empfangen eines von außen angelegten Zeilenadreß-Signals (RA) und eines von außen angelegten Spaltenadreß-Signals (CA) während des ersten Betriebsmodus und gleichzeitiges Empfangen eines Blockauswahl signals (B0, B1) und eines von außen angelegten Spaltenadreß- Signals (CA) während eines zweiten Betriebsmodus;
Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) als Re aktion auf einen Teil des Zeilenadreß-Signals (RA8, RA9) wäh rend des ersten Betriebsmodus;
Auswählen einer Zeile im ausgewählten Block als Reaktion auf den Rest des Zeilenadreß-Signals (RA0 bis RA7) während des ersten Betriebsmodus;
Auswählen einer der Mehrzahl von Leseverstärkervorrichtungen (14a) im ausgewählten Block als Reaktion auf das Spal tenadreß-Signal (CA) während des ersten Betriebsmodus;
Auswählen einer der Mehrzahl von Blöcken (B1 bis B16) als Re aktion auf das Blockauswahlsignal (B0, B1) und gleichzeitiges Auswählen einer der Mehrzahl von Leseverstärker-Vorrichtungen (14a) im ausgewählten Block, als Reaktion auf das Spal tenadreß-Signal (CA) während des zweiten Betriebsmodus.

15. Verfahren zum Betreiben einer Halbleiterspeichervorrich tung nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß
der erste Betriebsmodus einem "Cache-miss" entspricht,
der zweite Betriebsmodus einem "Cache-hit" entspricht,
das Verfahren zu Beginn die folgenden Schritte umfaßt:
Entscheiden, ob ein Cache-hit oder ein Cache-miss vorliegt;
Erzeugen eines Zeilenadreß-Signals (RA) und eines Spal tenadreß-Signals (CA) während eines Cache-miss und Erzeugen eines Blockauswahlsignals (B0, B1) und eines Spaltenadreß-Si gnals (CA) während eines Cache-hit;
und daß das Verfahren ein Verfahren zum Betreiben eines Cache- Speichersystems ist.