DE4107883A1

DE4107883A1 - Semiconductor device - contains gate electrodes formed on insulation regions between impurity regions

Info

Publication number: DE4107883A1
Application number: DE4107883A
Authority: DE
Inventors: Yoshinori Okumura; Atsushi Hachisuka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-03-13
Filing date: 1991-03-12
Publication date: 1991-09-19
Also published as: JPH03263330A; JP2623019B2; KR910017656A; KR940003606B1

Abstract

Semiconductor device (I) comprises: (a) a semiconductor substrate (1) of the conductive type, at least two impurity regions (7a,7b) of a second conductive type, which are formed between element insulation regions on the substrate; (b) a number of gate electrodes (3a,3b,3c) formed on the insulation regions (2a,2b) and between the impurity regions with a gate insulating layer (14) underneath; (c) a conducting layer (8c) bound to one of the impurity regions (7a); (d) a second conducting layer (11a) bound to the other region (7b); (e) a wiring layer (13a) bound to the first conducting layer and a second wiring layer (13b) bound to the second conducting layer. Prodn. of (I) is also claimed. ADVANTAGE - It is possible to insert a conducting layer between an impurity region and a wiring layer, if the distance between neighbouring gate electrodes corresp. to the increase of the degree of integration of a semiconductor is reduced.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter einrichtung, insbesondere auf eine Halbleitereinrichtung, die in der peripheren Schaltung eines DRAM (dynamischen Speichers mit wahlfreiem Zugriff) anwendbar ist, sowie auf ein Verfah ren zu deren Herstellung.The present invention relates to a semiconductor device, in particular on a semiconductor device, the in the peripheral circuit of a DRAM (dynamic memory with random access) is applicable, as well as on a procedure for their manufacture.

In den letzten Jahren ist die Nachfrage nach Halbleiterspei chereinrichtungen infolge der bemerkenswerten Verbreitung von Informationsverarbeitungsausrüstungen schnell im Ansteigen begriffen.In recent years there has been a demand for semiconductor food facilities due to the remarkable spread of Information processing equipments are rapidly increasing understood.

Es werden Halbleiterspeichereinrichtungen mit großer funktio naler Speicherkapazität und hoher Arbeitsgeschwindigkeit benötigt. Dementsprechend werden technische Entwicklungen durchgeführt, die hohe Integrationsdichte, schnelles Ansprechen und hohe Zuverlässigkeit von Halbleiter speichereinrichtungen betreffen.There are semiconductor memory devices with great functio nal storage capacity and high working speed needed. Accordingly, technical developments performed the high integration density, fast response and high reliability of semiconductors affect storage facilities.

Der DRAM unter den Halbleiterspeichereinrichtungen ist be kannt dafür, daß er zu wahlfreier Eingabe/Ausgabe gespeicher ter Informationen in der Lage ist. Ein DRAM enthält üblicher weise eine Speicherzellenanordnung, die das Speichergebiet darstellt, zum Speichern einer Mehrzahl von Speicherinforma tionen, und eine periphere Schaltung, die zur Eingabe von und zur Ausgabe auf externe Quellen benötigt wird. Fig. 3 ist ein Blockdiagramm, das eine allgemeine DRAM-Struktur zeigt. Gemäß Fig. 3 enthält ein DRAM 50 eine Speicherzellenanordnung 51 zum Speichern der Datensignale der Speicherinformation, einen Reihen- und Spaltenadreßpuffer 52 zum Aufnehmen externer Adreßsignale zum Anwählen der Speicherzellen, die eine Spei cherschaltungseinheit bilden, einen Reihendecoder 53 und einen Spaltendecoder 54 zur Auswahl einer Speicherzelle durch Decodierung des Adreßsignals, einen Lese-Auffrischverstärker 55 zur Verstärkung und zum Auslesen des in der angesprochenen Speicherzelle gespeicherten Signals, einen Dateneingabepuffer 56 und einen Datenausgabepuffer 57 zur Datenein/-ausgabe und einen Taktgenerator 5S zur Erzeugung eines Taktsignals.The DRAM among the semiconductor memory devices is known to be capable of random input / output of stored information. A DRAM typically includes a memory cell array that represents the memory area for storing a plurality of memory information, and a peripheral circuitry required for input to and output from external sources. Fig. 3 is a block diagram showing a general DRAM structure. Referring to FIG. 3 50 includes a DRAM memory cell array 51 for storing the data signals of the memory information, a row and column address buffer 52 for receiving external address signals for selecting the memory cells that form a SpeI cherschaltungseinheit, a row decoder 53 and a column decoder 54 for selecting a memory cell by decoding the address signal, a read refresh amplifier 55 for amplifying and reading out the signal stored in the addressed memory cell, a data input buffer 56 and a data output buffer 57 for data input / output and a clock generator 5 S for generating a clock signal.

Die eine große Fläche auf dem Halbleiterchip einnehmende Speicherzellenanordnung 51 beinhaltet eine Mehrzahl von Speicherzellen zum Speichern der Speicherinformation, die matrixförmig angeordnet sind. Eine Speicherzelle wird im all gemeinen mit einem MOS-Transistor und einem damit verbundenen Kondensator ausgeführt. Diese Speicherzelle ist als Ein- Transistor-Ein-Kondensator-Speicherzelle bekannt. Derartige Speicherzellen sind wegen ihres einfachen Aufbaus, der zur Erhöhung des Integrationsgrades der Speicherzellenanordnung beiträgt, für DRAMs großer Speicherkapazität weitverbreitet.The memory cell arrangement 51 , which occupies a large area on the semiconductor chip, contains a plurality of memory cells for storing the memory information, which are arranged in a matrix. A memory cell is generally designed with a MOS transistor and a capacitor connected to it. This memory cell is known as a one-transistor, one-capacitor memory cell. Such memory cells are widely used for DRAMs of large memory capacity because of their simple construction, which contributes to increasing the degree of integration of the memory cell arrangement.

Entsprechend der großen Speicherkapazität der DRAMs wird für die Speicherzellenanordnung 51 ein hoher Integrationsgrad gefordert. Ein Reihendecoder 53 benachbart zur Speicherzel lenanordnung 51, ein Lese-Auffrisch-Verstärker 55 und ein Spaltendecoder 54 sind als periphere Schaltung in Anpassung an die Dimension der Speicherzellenanordnung 51 gebildet. Entsprechend dem erhöhten Integrationsgrad der Speicherzel lenanordnung 51 ist daher auch ein höherer Integrationsgrad des erwähnten Reihendecoders 53 o. ä. gefordert. Für den Reihen- und Spaltenadreßpuffer 52 der peripheren Schaltung, der nicht zur Speicherzellenanordnung 51 benachbart ist, ist auch dann keine wesentliche Erhöhung der Packungsdichte er forderlich, wenn die Integrationsdichte der Speicherzellenan ordnung 51 erhöht wird.In accordance with the large memory capacity of the DRAMs, a high degree of integration is required for the memory cell arrangement 51 . A row decoder 53 adjacent to the Speicherzel lena proper 51, a sense refresh amplifier 55 and a column decoder 54 are formed as a peripheral circuit in adaptation to the dimension of the memory cell array 51st Corresponding to the increased degree of integration of the memory cell arrangement 51 , a higher degree of integration of the row decoder 53 or the like is also required. For the row and column address buffer 52 of the peripheral circuit, which is not adjacent to the memory cell array 51, no substantial increase in packing density is also then he conducive, when the integration density of the order Speicherzellenan increased 51st

Fig. 4 ist eine Querschnittsdarstellung, die den Kontaktauf bau eines Reihendecoders zeigt, der eine periphere Schaltung eines herkömmlichen DRAM bildet. Nach Fig. 4 enthält ein eine periphere Schaltung eines DRAM bildender Reihendecoder 53 ein Halbleitersubstrat 1, Elementisolationsbereiche 2a und 2b zur Isolierung von auf dem Halbleitersubstrat 1 gebildeten Ele menten, Verunreinigungs-Implantationsschichten 5a, 7a und 5b, 7b, die in den durch die Elementisolationsbereiche 2a und 2b gebildeten Bereichen mit einem vorgegebenen Abstand gebildet sind, direkt auf den Elementisolationsbereichen 2a bzw. 2b gebildete Gateelektroden 3a und 3c, eine zwischen den Verun reinigungs-Implantationsschichten 5a, 7a und 5b und 7b mit einer darunterliegenden Gateisolierschicht 14 gebildete Gate elektrode 3b, auf den Seitenwänden der Gateelektroden 3a, 3b und 3c gebildete Seitenwände 6a, 6b und 6c, über den Gate elektroden 3a, 3b und 3c gebildete Isolierschichten 4a, 4b und 4c, eine Polysilicium-Anschlußfläche 8a aus Elektrodenma terial, die mit den Verunreinigungsimplantationsschichten 5a und 7a verbunden und an den Seiten und über den Gateelektro den 3a und 3b mit dazwischenliegenden Seitenwänden 6a und 6b und Isolierschichten 4a und 4b gebildet ist, eine mit den Verunreinigungs-Implantationsschichten 5b und 7b verbundene Polysilicium-Anschlußfläche 8b, die an den Seitenwänden und über den Gateelektroden 3b und 3c mit dazwischenliegenden Seitenwänden 6b und 6c und Isolierschichten 4b und 4c gebil det ist, einen über dem gesamten Halbleitersubstrat 1 gebil deten Zwischenschichtisolierfilm 12 mit Kontaktlöchern 15a und 15b, die über den Polysilicium-Anschlußflächen 8a und 8b gebildet sind, eine obere Verdrahtungsschicht 13a, die auf dem Zwischenschichtisolierfilm 12 und im Kontaktloch 15a zur Kontaktierung der Polysilicium-Anschlußfläche 8a gebildet ist, und eine obere Verdrahtungsschicht 13b, die auf dem Zwi schenschichtisolierfilm 12 und dem Kontaktloch 15b zur Kon taktierung der Polysilicium-Anschlußfläche 8b gebildet ist. Fig. 4 is a cross-sectional view showing the contact structure of a series decoder which forms a peripheral circuit of a conventional DRAM. According to FIG. 4 is a peripheral circuit includes a DRAM forming row decoder 53, a semiconductor substrate 1, element isolation portions 2 a and 2 b for the isolation of on the semiconductor substrate 1 formed Ele elements, impurity implantation layers 5 a, 7 a and 5 b, 7 b, which are formed in the areas formed by the element isolation regions 2 a and 2 b with a predetermined distance, directly on the element isolation regions 2 a and 2 b formed gate electrodes 3 a and 3 c, one between the impurity implantation layers 5 a, 7 a and 5 b and 7 b with an underlying gate insulating layer 14 formed gate electrode 3 b, on the side walls of the gate electrodes 3 a, 3 b and 3 c formed side walls 6 a, 6 b and 6 c, over the gate electrodes 3 a, 3 b and 3 c formed insulating layers 4 a, 4 b and 4 c, a polysilicon pad 8 a made of electrode material which is connected to the impurity implantation layers 5 a and 7 a and at de n sides and over the gate electric 3 a and 3 b with intermediate side walls 6 a and 6 b and insulating layers 4 a and 4 b is formed, a with the impurity implantation layers 5 b and 7 b connected polysilicon pad 8 b, the the side walls and over the gate electrodes 3 b and 3 c with intermediate side walls 6 b and 6 c and insulating layers 4 b and 4 c is formed, an over the entire semiconductor substrate 1 formed interlayer insulating film 12 with contact holes 15 a and 15 b, the over the polysilicon pads 8 a and 8 b are formed, an upper wiring layer 13 a, which is formed on the interlayer insulating film 12 and in the contact hole 15 a for contacting the polysilicon pad 8 a, and an upper wiring layer 13 b, which on the Zwi schenschichtisolierfilm 12 and the contact hole 15 b for contacting the polysilicon pad 8 b is formed.

Ein die periphere Schaltung eines herkömmlichen DRAM ausfüh render Reihendecoder 53 ist mit Polysilicium-Anschlußflächen 8a und 8b zwischen den oberen Schichtverdrahtungen 13a und 13b und den Verunreinigungs-Implantationsschichten 5a, 7a bzw. 5b, 7b verbunden. Die Ausbildung von Polysilicium-An schlußflächen 8a und 8b vereinfacht das Verfahren zur Ausbil dung der oberen Schichtverdrahtungen 13a und 13b und löst dem Herstellungsprozeß innewohnende Schwierigkeiten.A peripheral circuit of a conventional DRAM executing render decoder 53 is connected to polysilicon pads 8 a and 8 b between the upper layer wirings 13 a and 13 b and the impurity implantation layers 5 a, 7 a and 5 b, 7 b, respectively. The formation of polysilicon circuit surfaces 8 a and 8 b simplifies the process for training the upper layer wirings 13 a and 13 b and solves the manufacturing process inherent difficulties.

Wenn keine Polysilicium-Anschlußflächen 8a und 8b vorgesehen werden, müssen die oberen Verdrahtungsschichten 13a und 13b direkt mit den Verunreinigungs-Implantationsschichten 7a und 7b kontaktiert werden. Infolge des erhöhten Elementintegrati onsgrades werden die Oberflächen der Verbindungsgebiete zwi schen den Verunreinigungs-Implantationsschichten 7a und 7b und den oberen Verdrahtungsschichten 13a und 13b verringert. Die Größe der Kontaktlöcher 15a und 15b, die im Zwischen schichtisolierfilm 12 gebildet werden kann, ist durch das Herstellungsverfahren begrenzt. Es ist schwierig, Kontakt löcher 15a und 15b kleiner als eine bestimmte Abmessung zu bilden. Wenn die Fläche des erwähnten Verbindungsbereiches kleiner als die minimale Größe der Kontaktlöcher 15a und 15b, die bei dem Herstellungsverfahren erlaubt ist, wird, wird es schwierig, Kontaktlöcher 15a und 15b zur Oberfläche des Ver bindungsgebietes zu bilden. Dies führt auch zu Schwierigkei ten bei dem Ausbilden der oberen Schichtverdrahtungen 13a und 13b. Dieses Problem kann durch die Ausbildung von Polysili cium-Anschlußflächen 8a und 8b zwischen den oberen Schicht verdrahtungen 13a und 13b und den Verunreinigungs-Implantati onsschichten 7a und 7b gelöst werden, wodurch die Bildung von Kontaktlöchern 15a und 15b über den Polysilicium-Anschlußflä chen 8a und 8b erleichtert wird, wodurch wiederum die oberen Schichtverdrahtungen 13a und 13b mit Leichtigkeit ausgebildet werden können. Polysilicium-Anschlußflächen 8a und 8b sind im Zusammenhang mit der Verringerung der Oberfläche der Verbin dungsgebiete zwischen den Oberschichtverdrahtungen 13a und 13b und den Verunreinigungs-Implantationsschichten 7a und 7b unverzichtbar, wenn Elemente hoch integriert werden.If no polysilicon pads 8 a and 8 b are provided, the upper wiring layers 13 a and 13 b must be contacted directly with the impurity implantation layers 7 a and 7 b. As a result of the increased degree of element integration, the surfaces of the connection regions between the contamination implantation layers 7 a and 7 b and the upper wiring layers 13 a and 13 b are reduced. The size of the contact holes 15 a and 15 b, which can be formed in the interlayer insulating film 12 , is limited by the manufacturing process. It is difficult to form contact holes 15 a and 15 b smaller than a certain dimension. If the area of the mentioned connection area is smaller than the minimum size of the contact holes 15 a and 15 b, which is allowed in the manufacturing process, it becomes difficult to form contact holes 15 a and 15 b to the surface of the connection area. This also leads to difficulties in forming the upper layer wiring 13 a and 13 b. This problem can be solved by the formation of polysilicon pads 8 a and 8 b between the upper layer wirings 13 a and 13 b and the impurity implantation layers 7 a and 7 b, whereby the formation of contact holes 15 a and 15 b Chen over the polysilicon Anschlussflä 8 a and 8 b is facilitated, which in turn the upper layer wiring 13 a and 13 b can be formed with ease. Polysilicon pads 8 a and 8 b are in connection with the reduction in the surface of the connec tion areas between the top layer wiring 13 a and 13 b and the contamination implantation layers 7 a and 7 b indispensable when elements are highly integrated.

Die Fig. 5A-5F sind Querschnittsdarstellungen des Aufbaus des Reihendecoders des DRAM nach Fig. 4 zur Erklärung des Herstellungsprozesses. FIGS. 5A-5F are cross-sectional views showing the structure of the row decoder of the DRAM of Fig. 4 for explaining the manufacturing process.

Unter Bezugnahme auf Fig. 5A werden auf dem Halbleitersub strat 1 selektiv Elementisolationsbereiche 2a und 2b gebil det. Gemäß Fig. 5B wird durch thermische Oxidation eine Gate isolierschicht 14 gebildet. Auf die Gateisolierschicht 14 wird ein Elektrodenmaterial 3, wie mit Verunreinigungen dotiertes Polysilicium, abgeschieden. Auf das Elektrodenmate rial 3 wird eine Isolierschicht 4, wie etwa ein Siliciumoxid film, abgeschieden. Das Elektrodenmaterial 3 und die Isolier schicht 4 werden durch Photolithographie und Ätzen entfernt, wobei nur die Teile stehenbleiben, wo die Gateelektroden 3a, 3b und 3c gebildet werden. Ionen mit entgegengesetztem Leit fähigkeitstyp gegenüber dem Halbleitersubstrat 1 werden in das Halbleitersubstrat 1 implantiert, um Verunreinigungs- Implantationsschichten 5a und 5b zu bilden. Unter Bezugnahme auf Fig. 5D wird eine Isolierschicht (nicht gezeigt), wie etwa ein Siliciumoxidfilm, auf das gesamte Halbleitersubstrat 1 abgeschieden und rückgeätzt, um die Seitenwände 6a, 6b und 6c zu bilden. Dann werden Ionen eines Leitfähigkeitstyps ent gegengesetzt zum Halbleitersubstrat 1 zwischen die benachbar ten Gateelektroden auf dem Halbleitersubstrat 1 implantiert, um Implantations-Verunreinigungsschichten 7a und 7b zu bil den. Wie in Fig. 5E gezeigt, wird auf die Verunreinigungs- Implantationsschichten 5a, 7a und 5b, 7b ein leitfähiges Material 8 aufgebracht. Wie in Fig. 5F gezeigt, werden durch Struturieren des leitfähigen Materials S Polysilicium-An schlußflächen 8a und 8b gebildet. Auf die gesamte Oberfläche wird ein Zwischenschicht-Isolierfilm 12 abgeschieden, und Kontaktlöcher 15a und 15b werden gebildet. Zuletzt werden auf dem Zwischenschichtisolierfilm 12 und in den Kontaktlö chern 15a und 15b obere Schichtverdrahtungen 13a und 13b ge bildet, wie in Fig. 4 gezeigt.Referring to Fig. 5A on the Halbleitersub strat 1 selectively element isolation portions 2 a and 2 b gebil det. According to Fig. 5B, a gate insulating layer 14 is formed by thermal oxidation. An electrode material 3 , such as polysilicon doped with impurities, is deposited on the gate insulating layer 14 . An insulating layer 4 , such as a silicon oxide film, is deposited on the electrode material 3 . The electrode material 3 and the insulating layer 4 are removed by photolithography and etching, leaving only the parts where the gate electrodes 3 a, 3 b and 3 c are formed. Ions of opposite conductivity type to the semiconductor substrate 1 are implanted in the semiconductor substrate 1 to form impurity implantation layers 5 a and 5 b. Referring to Fig. 5D, an insulating layer (not shown), such as a silicon oxide film, is deposited on the entire semiconductor substrate 1 and etched back to form the side walls 6 a, 6 b and 6 c. Then, ions of a conductivity type are implanted opposite to the semiconductor substrate 1 between the adjacent gate electrodes on the semiconductor substrate 1 to form implantation impurity layers 7 a and 7 b. As shown in FIG. 5E, a conductive material 8 is applied to the contamination implantation layers 5 a, 7 a and 5 b, 7 b. As shown in Fig. 5F, struturieren of the conductive material S polysilicon to 8 a and 8 b are formed. An interlayer insulating film 12 is deposited on the entire surface, and contact holes 15 a and 15 b are formed. Finally, upper layer wirings 13 a and 13 b are formed on the interlayer insulating film 12 and in the contact holes 15 a and 15 b, as shown in FIG. 4.

Wie oben festgestellt, ist der die periphere Schaltung eines herkömmlichen DRAM bildende Reihendecoder mit Polysilicium- Anschlußflächen 8a und 8b zwischen den oberen Schichtverdrah tungen 13a und 13b und den Verunreinigungs-Implantations schichten 5a, 7a und 5b, 7b versehen, um die Bildung der obe ren Schichtverdrahtungen 13a und 13b zu erleichtern. Entspre chend dem in DRAMs erhöhten Integrationsgrad wird für Reihendeco der hohe Integration gefordert. Demzufolge werden die einen Reihendecoder bildenden Elemente miniaturisiert, um die Länge der Gateelektrode selbst und den Abstand zwischen be nachbarten Gateelektroden zu verkürzen. Dies führt zu dem Problem, daß die herkömmliche Art und Weise der Photolitho graphie und des Ätzens von Polysilicium-Anschlußflächen 8a und 8b über der Gateelektrode 3b schwierig auszuführen wird. Die Miniaturisierung der Elemente führte zu dem Problem, daß Polysilicium-Anschlußflächen nur mit Schwierigkeit gebildet werden können. Sogar wenn Polysilicium-Anschlußflächen in Fällen, wo die Elemente miniaturisiert sind, gebildet werden könnten, wäre es schwierig, die oberen Schichtverdrahtungen auf den Silicium-Anschlußflächen genau zu bilden, was zu folgen dem Problem führt. Es besteht die Möglichkeit, daß die obere Schichtverdrahtung und die Gateelektrode dadurch kurzge schlossen werden, daß ein Teil der oberen Schichtverdrahtung direkt auf der Gateelektrode gebildet wird. Außerdem gibt es das Problem, daß es notwendig wäre, den inneren Kontaktdurch messer des Kontaktlochs zu verringern, wenn keine Siliciuman schlußflächen gebildet werden können. Dies würde zu Schwie rigkeiten bei der Durchführung der Photolithographie und des Ätzens zum Ausbilden von Kontaktlöchern führen. As stated above, is the peripheral circuit of a conventional DRAM forming row decoder with polysilicon pads 8 a and 8 b between the upper layer wiring 13 a and 13 b and the contamination implantation layers 5 a, 7 a and 5 b, 7 b provided to facilitate the formation of the obe ren layer wiring 13 a and 13 b. Corresponding to the higher degree of integration in DRAMs, high integration is required for series deco. Accordingly, the elements constituting a row decoder are miniaturized in order to shorten the length of the gate electrode itself and the distance between adjacent gate electrodes. This leads to the problem that the conventional manner of the photolithography and the etching of polysilicon pads 8 a and 8 b over the gate electrode 3 b will be difficult to carry out. The miniaturization of the elements has led to the problem that polysilicon pads are difficult to form. Even if polysilicon pads could be formed in cases where the elements are miniaturized, it would be difficult to accurately form the top layer wiring on the silicon pads, which leads to the problem. There is a possibility that the upper layer wiring and the gate electrode are short-circuited by forming part of the upper layer wiring directly on the gate electrode. In addition, there is a problem that it would be necessary to reduce the inner contact diameter of the contact hole if no silicon pads could be formed. This would lead to difficulties in performing photolithography and etching to form contact holes.

In herkömmlichen DRAMs war es schwierig, eine Polysilicium- Anschlußfläche als leitfähige Schicht zwischen einer Verdrah tungsschicht und einem Verunreinigungsgebiet zu bilden, wo durch es nicht mehr möglich war, auf einfache Weise Kontakte zu bilden, wenn entsprechend dem höheren Integrationsgrad der Halbleitereinrichtung mit reduziertem Abstand zwischen be nachbarten Gateelektroden die Elemente miniaturisiert sind.In conventional DRAMs, polysilicon Pad as a conductive layer between a wiring ture layer and a contamination area where through it was no longer possible to easily make contacts to be formed if according to the higher degree of integration Semiconductor device with a reduced distance between be neighboring gate electrodes, the elements are miniaturized.

Es ist Aufgabe der vorliegenden Erfindung, die Bildung von Kontakten auch dann zu ermöglichen, wenn der Abstand zwischen benachbarten Gateelektroden entsprechend der Zunahme des Integrationsgrationsgrades einer Halbleitereinrichtung ver ringert wird. Es soll ermöglicht werden, eine leitfähige Schicht zwischen ein Verunreinigungsgebiet und eine Verdrah tungsschicht auch dann einzuschieben, wenn der Abstand zwi schen benachbarten Gateelektroden entsprechend der Zunahme des Integrationsgrades einer Halbleitereinrichtung verringert wird. Auch dann soll die Ausbildung eines Kontaktes ohne Kom plikationen im Herstellungsverfahren leicht möglich sein. Sie soll des weiteren ohne Anwendung neuer Techniken möglich sein.It is an object of the present invention to form Allow contacts even when the distance between adjacent gate electrodes corresponding to the increase in Degree of integration of a semiconductor device ver is wrestled. It is intended to be made conductive Layer between a contaminated area and a wiring insert the shift layer even if the distance between neighboring gate electrodes corresponding to the increase the degree of integration of a semiconductor device is reduced becomes. Even then, the formation of a contact without comm complications in the manufacturing process are easily possible. Furthermore, it should be possible without using new techniques be.

Entsprechend einem Aspekt der Erfindung enthält eine Halblei tereinrichtung ein Halbleitersubstrat, ein Paar von Verunrei nigungsgebieten, Gateelektroden, eine erste leitfähige Schicht, eine zweite leitfähige Schicht, eine erste Verdrah tungsschicht und eine zweite Verdrahtungsschicht. Ein Paar von Verunreinigungsgebieten ist auf dem Halbleitersubstrat mit einem vorgegebenen Abstand dazwischen gebildet. Zwischen einem Paar von Verunreinigungsgebieten ist eine Gateelektrode mit darunterliegender Gateisolierschicht gebildet. Die erste leitfähige Schicht ist mit einem der Verunreinigungsgebiete verbunden und auf den Seitenwänden und auf der Gateelektrode mit einer ersten, dazwischenliegenden Isolierschicht gebil det. Die zweite leitfähige Schicht ist mit dem anderen der Verunreinigungsgebiete und so gebildet, daß mindestens ein Ende über der leitfähigen Schicht mit einer zweiten Isolier schicht dazwischenliegt. Die erste Verdrahtungsschicht ist mit der ersten leitfähigen Schicht verbunden. Die zweite Ver drahtungsschicht ist mit der zweiten leitfähigen Schicht ver bunden.According to one aspect of the invention, a semi-lead contains tereinrichtung a semiconductor substrate, a pair of impurities areas, gate electrodes, a first conductive Layer, a second conductive layer, a first wiring and a second wiring layer. A few of contamination areas is on the semiconductor substrate formed with a predetermined distance between them. Between A pair of contaminant areas is a gate electrode formed with the underlying gate insulating layer. The first conductive layer is with one of the contamination areas connected and on the side walls and on the gate electrode with a first insulating layer in between det. The second conductive layer is the other with the Contaminated areas and formed so that at least one End over the conductive layer with a second insulator layer in between. The first wiring layer is connected to the first conductive layer. The second ver wire layer is ver with the second conductive layer bound.

Eine leitfähige Schicht wird auch dann zwischen den Verun reingungsgebieten und den Verdrahtungsschichten gebildet, wenn der Abstand zwischen benachbarten Gateelektroden verrin gert wird, dadurch, daß die erste leitfähige Schicht auf den Seitenwänden und über der Gateelektrode mit einer ersten da zwischenliegenden Isolierschicht gebildet wird und die zweite leitfähige Schicht mindestens mit ihrem Ende über der ersten leitfähigen Schicht mit einer zweiten dazwischenlie genden Isolierschicht gebildet wird.A conductive layer is then also between the Verun areas and the wiring layers, when the distance between adjacent gate electrodes is reduced gert is characterized in that the first conductive layer on the Sidewalls and over the gate electrode with a first there intermediate insulating layer is formed and the second conductive layer at least with its end over the first conductive layer with a second in between insulating layer is formed.

Entsprechend einem anderen Aspekt der Erfindung enthält eine Halbleitereinrichtung ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, Verunreinigungsgebiete eines zweiten Leitfähigkeitstyps, eine Mehrzahl von Gateelektroden, eine erste leitfähige Schicht, eine zweite leitfähige Schicht, eine erste Verdrahtungsschicht und eine zweite Verdrahtungs schicht. Mindestens zwei der Verunreinigungsgebiete des zwei ten Leitfähigkeitstyps sind mit einem vorgegebenen Abstand zwischen den Elementisolationsgebieten auf dem Halbleitersub strat des ersten Leitfähigkeitstyps gebildet. Die Mehrzahl von Gateelektroden ist auf den Elementisolationsgebieten und zwischen den Verunreinigungsgebieten auf dem Halbleitersub strat mit einer darunterliegenden Gateisolierschicht gebil det. Die erste leitfähige Schicht ist mit einem der Verunrei nigungsgebiete des zweiten Leitfähigkeitstyps verbunden und auf den Seitenwänden der und über der Gateelektrode mit der ersten isolierenden Schicht dazwischen gebildet. Die zweite leitfähige Schicht ist mit dem anderen der Verunreinigungsge biete des zweiten Leitfähigkeitstyps verbunden und so ausge bildet, daß mindestens ihr Ende über der ersten leitfähigen Schicht mit dazwischenliegender isolierender Schicht gebildet ist. Die erste und zweite Verdrahtungsschicht sind mit der ersten bzw. zweiten leitfähigen Schicht verbunden. According to another aspect of the invention, one includes Semiconductor device is a semiconductor substrate of a first Conductivity type, contamination areas of a second Conductivity type, a plurality of gate electrodes, one first conductive layer, a second conductive layer, a first wiring layer and a second wiring layer. At least two of the contaminated areas of the two th conductivity type are at a predetermined distance between the element isolation areas on the semiconductor sub strat of the first conductivity type. The majority of gate electrodes is in the element isolation areas and between the contamination areas on the semiconductor sub strat with an underlying gate insulation layer det. The first conductive layer is with one of the impurities areas of the second conductivity type and on the side walls of and over the gate electrode with the first insulating layer formed therebetween. The second The other layer is the conductive layer offer the second conductivity type connected and so out forms at least its end over the first conductive Layer formed with intervening insulating layer is. The first and second wiring layers are with the first or second conductive layer connected.

Eine leitfähige Schicht wird auf einfache Weise zwischen den Verunreinigungsgebieten und den Verdrahtungsschichten auch dann gebildet, wenn der Abstand zwischen benachbarten Gate elektroden verringert ist, dadurch, daß die erste leitfähige Schicht auf den Seitenwänden und über der Gateelektrode mit dazwischenliegender erster isolierender Schicht gebildet ist und die zweite leitfähige Schicht mit mindestens einem Ende über der ersten leitfähigen Schicht mit dazwischenliegender zwei ter Isolierschicht gebildet ist.A conductive layer is easily placed between the Contamination areas and the wiring layers too then formed when the distance between adjacent gates electrodes is reduced in that the first conductive Layer on the side walls and over the gate electrode with intermediate insulating layer is formed and the second conductive layer with at least one end over the first conductive layer with two in between ter insulating layer is formed.

Entsprechend einem weiteren Aspekt der Erfindung enthält ein Verfahren zur Herstellung einer Halbleitereinrichtung den Schritt der Ausbildung von Gateelektroden auf einem Halblei tersubstrat mit dazwischenliegender Isolierschicht. Eine erste Seitenwandisolierschicht wird auf den Seitenwänden der Gateelektrode durch Ausbilden und Ätzen einer ersten Isolier schicht auf dem Halbleitersubstrat mit der Gatelektrode ge bildet. Ein Paar von Verunreinigungsgebieten wird durch Ionenimplantation von Verunreinigungen unter Nutzung der er sten Seitenwandisolierschicht als Maske gebildet. Eine erste leitfähige Schicht und eine zweite Isolierschicht werden auf einem der Verunreinigungsgebiete und der ersten Seitenwandiso lierschicht gebildet und in eine vorgegebene Konfiguration strukturiert. Durch Ausbildung einer dritten Isolierschicht auf dem gesamten Halbleitersubstrat und Anwendung eines an isotropen Ätzens wird auf den Seitenwänden der ersten leitfä higen Schicht und der zweiten Isolierschicht eine zweite Sei tenwandisolierschicht gebildet. Eine zweite leitfähige Schicht wird über dem anderen der Verunreinigungsgebiete, der zweiten Seitenwandisolierschicht und der zweiten Isolier schicht gebildet. Nachdem über der gesamten Oberfläche eine vierte Isolierschicht gebildet ist, werden an den Positionen der ersten bzw. zweiten leitfähigen Schicht erste und zweite Öffnungen mit einer vorgegebenen Abmessung in der vierten Isolierschicht gebildet. In den ersten und zweiten Öffnungen werden erste und zweite Verdrahtungsschichten zur Kontaktie rung der ersten und zweiten leitfähigen Schichten gebildet. According to another aspect of the invention, a Method of manufacturing a semiconductor device Step of forming gate electrodes on a semi-lead ter substrate with intermediate insulating layer. A first side wall insulating layer is on the side walls of the Gate electrode by forming and etching a first insulator layer on the semiconductor substrate with the gate electrode ge forms. A couple of contaminated areas are covered by Ion implantation of contaminants using the he Most sidewall insulating layer formed as a mask. A first one conductive layer and a second insulating layer are on one of the pollution areas and the first sidewall iso layer formed and in a predetermined configuration structured. By forming a third layer of insulation on the entire semiconductor substrate and application of one Isotropic etching is carried out on the side walls of the first guide the second layer and the second insulating layer tenwandisolier formed. A second conductive Layer becomes over the other of the contaminated areas, the second sidewall insulating layer and the second insulating layer formed. After one over the entire surface fourth insulating layer is formed at the positions the first and second conductive layers, first and second Openings with a given dimension in the fourth Insulating layer formed. In the first and second openings first and second wiring layers become contact tion of the first and second conductive layers.

Erste und zweite leitfähige Schichten, die einander mit einer dazwischenliegenden Isolierschicht überlappen, werden ohne Probleme im Herstellungsverfahren leicht gebildet, indem eine dritte Isolierschicht auf dem gesamten Halbleitersubstrat zur Ausbildung der zweiten Seitenwandisolierschicht auf den Sei tenwänden der ersten leitfähigen Schicht und der ersten Iso lierschicht gebildet und anisotrop geätzt wird, und indem auf dem anderen der Verunreinigungsgebiete, der zweiten Seiten wandisolierschicht und der zweiten Isolierschicht eine zweite leitfähige Schicht gebildet wird.First and second conductive layers that are in line with each other overlapping insulating layer, without Problems in the manufacturing process made easy by a third insulating layer on the entire semiconductor substrate Formation of the second side wall insulation layer on the screen walls of the first conductive layer and the first iso layer is formed and anisotropically etched, and by the other of the pollution areas, the second side wall insulation layer and the second insulation layer a second conductive layer is formed.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigtFurther features and advantages of the invention result itself from the description of an embodiment of the figures. From the figures shows

Fig. 1 eine Querschnittsdarstellung eines Kon taktaufbaus eines Reihendecoders eines DRAM entsprechend einer Ausführungsform; Fig. 1 is a cross sectional view of a con tact configuration of a row decoder of a DRAM according to an embodiment;

Fig. 2A-2I Querschnittsdarstellungen des Aufbaus der Kontakte des Reihendecoders des DRAM nach Fig. 1 zur Erklärung des Herstellungsver fahrens; . Figs. 2A-2I are cross sectional views of the structure of the contacts of the row decoder of the DRAM of Figure 1 for explaining the driving Herstellungsver;

Fig. 3 ein Blockdiagramm des Aufbaus eines herkömm lichen DRAM; Fig. 3 is a block diagram showing the structure of a handy herkömm DRAM;

Fig. 4 eine Querschnittsdarstellung des Kontakts in einem Reihendecoder eines herkömmlichen DRAM; Fig. 4 is a cross sectional view of the contact in a row decoder of a conventional DRAM;

Fig. 5A-5F Querschnittsdarstellungen des Aufbaus des Reihendecoders des DRAM nach Fig. 4 zur Er klärung des Herstellungsprozesses. Fig. 5A-5F cross-sectional views of the structure of the row decoder of the DRAM of FIG. 4 to clarify the manufacturing process.

Nach Fig. 1 enthält ein eine periphere Schaltung eines DRAM darstellender Reihendecoder ein Halbleitersubstrat 1, Elementisolationsbereiche 2a und 2b zur Isolierung der auf dem Halbleitersubstrat 1 gebildeten Elemente, Verunreini gungs-Implantationsschichten 5a, 7a und 5b, 7b, gebildet in Gebieten, die durch die Elementisolationsbereiche 2a und 2b auf dem Halbleitersubstrat 1 eingeschlossen sind mit einem vorbestimmten Abstand voneinander, direkt auf den Element isolationsbereichen 2a und 2b gebildete Gateelektroden 3a und 3c, eine zwischen den Verunreinigungs-Implantationsschichten 5a, 7a und 5b, 7b mit darunterliegender Gateisolierschicht 14 gebildete Gateelektrode 3b, auf den Seitenwänden der Gateelektro den 3a, 3b und 3c gebildete Seitenwände 6a, 6b und 6c, auf den Gateelektroden 3a, 3b und 3c gebildete Isolierschichten 4a, 4b und 4c, eine Polysilicium-Anschlußfläche 8c, die mit den Verunreinigungs-Implantationsschichten 5a und 7a verbun den und auf den Seitenwänden 6a und 6b der Gateelektroden 3a und 3b und auf den Isolierschichten 4a und 4b gebildet ist, auf den Seitenwänden der Polysilicium-Anschlußfläche 8c ge bildete Seitenwände 10a und 10b, eine auf der Polysilicium- Anschlußfläche 8c gebildete Isolierschicht 9, eine mit den Verunreinigungs-Implantationsschichten 5b und 7b verbundene und auf den Seitenwänden 6b und 6c der Gateelektroden 3b und 3c und auf den Isolierschichten 4b und 4c und über der oben genannten Polysilicium-Anschlußfläche 8c mit der Isolier schicht 9 und der Seitenwand 10b dazwischen gebildete Polysi licium-Anschlußfläche 11a, ein Kontaktloch 15b auf der Iso lierschicht 12 auf der Polysilicium-Anschlußfläche 11a, eine obere Schichtverdrahtung 13a über dem Kontaktloch 15a und der Isolierschicht 12 zur Kontaktierung der Polysilicium-An schlußfläche 8c und eine obere Schichtverdrahtung 13b über dem Kontaktloch 15b und der Isolierschicht 12 zur Kontaktie rung der Polysilicium-Anschlußfläche 11a.According to Fig. 1, a peripheral circuit of a DRAM performing row decoder includes a semiconductor substrate 1, element isolation portions 2 a and 2 b to isolate the elements formed on the semiconductor substrate 1, Verunreini confining implantation layers 5 a, 7 a and 5 b, 7 b formed In areas which are enclosed by the element isolation regions 2 a and 2 b on the semiconductor substrate 1 at a predetermined distance from one another, gate electrodes 3 a and 3 c formed directly on the element isolation regions 2 a and 2 b, one between the impurity implantation layers 5 a , 7 a and 5 b, 7 b with underlying gate insulating layer 14 formed gate electrode 3 b, on the side walls of the gate electrodes 3 a, 3 b and 3 c formed side walls 6 a, 6 b and 6 c, on the gate electrodes 3 a, 3 b and 3 c formed insulating layers 4 a, 4 b and 4 c, a polysilicon pad 8 c, the verbun with the impurity implantation layers 5 a and 7 a un d is formed on the side walls 6 a and 6 b of the gate electrodes 3 a and 3 b and on the insulating layers 4 a and 4 b, on the side walls of the polysilicon pad 8 c ge side walls 10 a and 10 b, one on the polysilicon - Pad 8 c formed insulating layer 9 , one connected to the impurity implantation layers 5 b and 7 b and on the side walls 6 b and 6 c of the gate electrodes 3 b and 3 c and on the insulating layers 4 b and 4 c and above the above Polysilicon pad 8 c with the insulating layer 9 and the side wall 10 b formed therebetween polysilicon pad 11 a, a contact hole 15 b on the insulating layer 12 on the polysilicon pad 11 a, an upper layer wiring 13 a over the contact hole 15 a and the insulating layer 12 for contacting the polysilicon connection surface 8 c and an upper layer wiring 13 b over the contact hole 15 b and the insulating layer 12 for contact run g of the polysilicon pad 11 a.

Die Ausführungsform hat eine geschichtete Struktur einer Polysilicium-Anschlußfläche 8c und einer Polysilicium-An schlußfläche 11a. Dies erlaubt die Ausbildung von Polysili cium-Anschlußflächen 8c und 11a zwischen Verunreinigungs- Implantationsschichten 5a, 7a und einer oberen Verdrahtungs schicht 13a und Verunreinigungs-Implantationsschichten 5b, 7b und einer oberen Verdrahtungsschicht 13b ohne Schwierigkeiten bei der Herstellung, auch wenn die einen Reihendecoder bil denden Elemente entsprechend dem Anwachsen des Integrations drahtes des DRAM zur Reduzierung der Gateelektrodenlänge und des Gateelektrodenabstandes miniaturisiert sind. Dies er leichtert die Ausbildung von Kontaktlöchern 15a und 15b zur Ausbildung oberer Schichtverdrahtungen 13a und 13b. Mit ande ren Worten, eine hohe Abmessungsgenauigkeit der Kontaktfläche 15a und 15b ist auch dann nicht erforderlich, wenn der Rei hendecoder hohen Integrationsgrad besitzt und die Elemente miniaturisiert sind. Zudem kann der innere Durchmesser der Kontaktfläche 15a und 15b vergrößert werden. Damit können Schwierigkeiten bei der Herstellung an den Kontakten, die sich aus der Miniaturisierung der Elemente ergeben, gelöst werden, was zu einer hohen Ausbeute bei der Herstellung führt.The embodiment has a layered structure of a polysilicon pad 8 c and a polysilicon pad 11 a. This allows the formation of polysilicon pads 8 c and 11 a between impurity implantation layers 5 a, 7 a and an upper wiring layer 13 a and impurity implantation layers 5 b, 7 b and an upper wiring layer 13 b without difficulty in the manufacture , Even if the elements forming a row decoder are miniaturized in accordance with the growth of the integration wire of the DRAM to reduce the gate electrode length and the gate electrode spacing. This he facilitated the formation of contact holes 15 a and 15 b to form upper layer wiring 13 a and 13 b. In other words, a high dimensional accuracy of the contact surface 15 a and 15 b is not necessary even if the row decoder has a high degree of integration and the elements are miniaturized. In addition, the inner diameter of the contact surface 15 a and 15 b can be increased. Difficulties in the manufacture of the contacts resulting from the miniaturization of the elements can thus be solved, which leads to a high yield in the manufacture.

Im folgenden wird unter Bezugnahme auf die Fig. 2A-2I das Herstellungsverfahren des Kontaktaufbaues des Reihendecoders des DRAM nach Fig. 1 erläutert. Entsprechend Fig. 2A werden auf dem Halbleitersubstrat 1 selektiv Elementisolationsge biete 2a und 2b gebildet. Entsprechend Fig. 2B wird auf der gesamten Oberfläche durch thermische Oxidation eine Gateiso lierschicht 14 gebildet. Auf der Gateisolierschicht 14 wird Elektrodenmaterial 3, wie z. B. Polysilicium mit dotierten Verunreinigungen, gebildet. Auf dem Elektrodenmaterial 3 wird eine Isolierschicht 4, wie etwa ein Siliciumoxidfilm, gebil det.The manufacturing method for establishing the contact of the row decoder of the DRAM according to FIG. 1 is explained below with reference to FIGS . 2A-2I. According to Fig. 2A are selectively formed on the semiconductor substrate 1 Elementisolationsge offer 2 a and 2 b are formed. Accordingly, Fig. 2B is formed on the entire surface by thermal oxidation, a Gateiso lierschicht 14 is formed. On the gate insulating layer 14 , electrode material 3 , such as. B. polysilicon with doped impurities formed. An insulating layer 4 , such as a silicon oxide film, is formed on the electrode material 3 .

Entsprechend Fig. 2C werden die Bereiche des Elektrodenmate rials 3 und der Isolierschicht 4 durch Strukturieren unter Nutzung von Photolithographie- und Ätztechniken entfernt, wo bei nur die Gebiete stehenbleiben, wo Gatelektroden 3a, 3b und 3c gebildet werden. Dies führt zur Ausbildung von Iso lierschichten 4a, 4b und 4c auf den Gateelektroden 3a, 3b bzw. 3c. Ionen von einem zum Halbleitersubstrat 1 entgegenge setzten Leitfähigkeitstyp werden in das Halbleitersubstrat 1 unter Nutzung der Gateelektrode 3b und der Isolierschicht 4b als Masken implantiert, wodurch Verunreinigungs-Implantati onsschichten 5a und 5b gebildet werden.According to Fig. 2C, the portions of the electrode mate rials 3 and the insulating layer 4 is removed by patterning with the use of photolithography and etching techniques, where only stop at the areas where gate electrodes 3 a, 3 b and 3 c formed are. This leads to the formation of insulating layers 4 a, 4 b and 4 c on the gate electrodes 3 a, 3 b and 3 c. Ion translated from one to the semiconductor substrate 1 entgegenge conductivity type are in the semiconductor substrate 1 by using the gate electrode and the insulating layer 3 b 4 b implanted as masks, whereby impurity implantati onsschichten 5 a and 5 b are formed.

Wie Fig. 2D zeigt, wird auf der gesamten Oberfläche des Halb leitersubstrates 1 eine (nicht gezeigte) Isolierschicht, wie etwa ein Siliciumoxidfilm, gebildet. Durch Rückätzen dieser Isolierschicht werden Seitenwände 6a, 6b und 6c auf den Sei tenwänden der Gateelektroden 3a, 3b bzw. 3c gebildet. Unter Nutzung der Seitenwände 6a, 6b und 6c als Maske werden Ionen mit einem zum Halbleitersubstrat 1 entgegengesetzten Leitfä higkeitstyp implantiert, um Verunreingungs-Implantations schichten 7a und 7b zu bilden.As shown in FIG. 2D, an insulating layer (not shown), such as a silicon oxide film, is formed on the entire surface of the semiconductor substrate 1 . By etching back this insulating layer, side walls 6 a, 6 b and 6 c are formed on the side walls of the gate electrodes 3 a, 3 b and 3 c, respectively. Using the side walls 6 a, 6 b and 6 c as a mask, ions are implanted with a conductivity type opposite to the semiconductor substrate 1 in order to form impurity implantation layers 7 a and 7 b.

Wie Fig. 2E zeigt, wird leitfähiges Material wie Polysilicium auf der gesamten Oberfläche gebildet, worauf die Bildung einer Isolierschicht 9, wie etwa eines Siliciumoxidfilm, folgt. Entsprechend Fig. 2F wird eine Polysilicium-Anschluß fläche 8c zur Verbindung der Verunreinigungs-Implantations schichten 5a und 7a, die sich über die Gateelektroden 3a und 3b erstreckt, unter Nutzung von Photolithographie- und Ätz techniken gebildet.As shown in Fig. 2E, conductive material such as polysilicon is formed on the entire surface, followed by the formation of an insulating layer 9 , such as a silicon oxide film. According to Fig. 2F is a polysilicon pad 8 c for connecting the impurity implantation layers 5a and 7a, which extends over the gate electrodes 3a and b 3 extends, techniques using photolithography and etching formed.

Wie Fig. 2G zeigt, werden auf den Seitenwänden der Polysili cium-Anschlußfläche 8c durch Ausbildung einer (nicht gezeig ten) Isolierschicht, wie etwa einem Siliciumoxidfilm, auf der gesamten Oberfläche und Ätzen derselben Seitenwände 10a und 10b gebildet. Wie Fig. 2H zeigt, wird auf der gesamten Ober fläche ein leitfähiges Material 11 wie Polysilicium ausgebil det. Entsprechend Fig. 2I wird mittels Photolithographie- und Ätztechniken eine Polysilicium-Anschlußfläche 11a gebildet. Die Polysilicium-Anschlußfläche 11a wird gebildet, um Verun reinigungs-Implantationsschichten 5b und 7b zu verbinden, und erstreckt sich über die Gateelektroden 3b und 3c und über die Polysilicium-Anschlußfläche 8c mit dazwischenliegender Iso lierschicht 9. Nachdem auf der gesamten Oberfläche ein Zwi schenschicht-Isolierfilm 12 gebildet wurde, werden in dem Zwischenschicht-Isolierfilm 12 Kontaktlöcher 15a und 15b über den Polysilicium-Anschlußflächen 8c bzw. 11a gebildet. As shown in FIG. 2G, 8 c are formed on the side walls of the polysilicon pad 8 c by forming an insulating layer (not shown) such as a silicon oxide film on the entire surface and etching the same side walls 10 a and 10 b. As shown in FIG. 2H, a conductive material 11 such as polysilicon is formed on the entire surface. According to FIG. 2I is formed by photolithography and etching techniques, a polysilicon pad 11 a. The polysilicon pad 11 a is formed to connect impurity implantation layers 5 b and 7 b, and extends over the gate electrodes 3 b and 3 c and over the polysilicon pad 8 c with the insulating layer 9 therebetween. After rule-layer insulating film on the entire surface was formed a Zvi 12, in the interlayer insulating film 12, contact holes 15 a and 15 b via the polysilicon pads 8 c and 11 a formed.

Dann werden in den Kontaktlöchern 15a und 15b, wie in Fig. 1 gezeigt, obere Schichtverdrahtungen 13a und 13b gebildet. Da mit sind die Verunreinigungs-Implantationsschichten 5a und 7a über die Polysilicium-Anschlußfläche 8c elektrisch mit der oberen Schichtverdrahtung 13a verbunden. Analog sind die Ver unreinigungs-Implantationsschichten 5b und 7b über die Poly silicium-Anschlußfläche 11a mit der oberen Schichtverdrahtung 13b verbunden. Entsprechend der Ausführungsform können die einander überlagernden Polysilicium-Anschlußflächen 8c und 11a mit dazwischenliegender Isolierschicht 9 leicht ohne Ver wendung neuer Herstellungstechniken gebildet werden. Auch wenn Reihendecoder hoch integriert werden, um die Elemente zu miniaturisieren und den Integrationsgrad von DRAMs zu erhö hen, was zu verringerten Gateelektrodenlängen und Gateelek trodenabständen führt, können Polysilicium-Anschlußflächen 8c und 11a mit Leichtigkeit gebildet werden. Dies vereinfacht das Verfahren der Ausbildung der oberen Schichtverdrahtungen 13a und 13b ohne Schwierigkeiten im Herstellungsverfahren.Then, in the contact holes 15 a and 15 b, as shown in Fig. 1, upper layer wirings 13 a and 13 b are formed. Since with the impurity implantation layers 5 a and 7 a on the polysilicon pad 8 c electrically connected to the upper layer wiring 13 a. Analogously, the Ver impurity implantation layers 5 b and 7 b are connected via the poly silicon pad 11 a to the upper layer wiring 13 b. According to the embodiment, the overlapping polysilicon pads 8 c and 11 a with the intervening insulating layer 9 can be easily formed without using new manufacturing techniques. Even if row decoders are highly integrated to miniaturize the elements and to increase the degree of integration of DRAMs, which leads to reduced gate electrode lengths and gate electrode distances, polysilicon pads 8 c and 11 a can be formed with ease. This simplifies the process of forming the upper layer wiring 13 a and 13 b without difficulty in the manufacturing process.

Die erfindungsgemäße Lösung ist nicht auf die Ausführungsform beschränkt, bei der ein eine periphere Schaltung eines DRAM verkörpernder Reihendecoder beschrieben wurde. Ähnliche Effekte können durch ihre Anwendung auf andere Fälle, wo in peripheren Schaltungen ein hoher Integrationsgrad gefordert ist, wie Spaltendecoder und Lese-Auffrischverstärker, er reicht werden. Die Erfindung ist auch auf Speicherzellen an wendbar.The solution according to the invention is not based on the embodiment limited, in which a peripheral circuit of a DRAM embodying row decoder has been described. Similar Effects can be applied to other cases where in peripheral circuits require a high degree of integration is, like column decoders and read refresh amplifiers, he be enough. The invention is also based on memory cells reversible.

Obwohl in der Ausführungsform als Mittel zur Kontaktierung der Verunreinigungs-Implantationsschichten und der oberen Schichtverdrahtung Polysilicium-Anschlußflächen ausgebildet sind, ist die Erfindung darauf nicht beschränkt und kann auch auf die Kontaktierung unterer Verdrahtungen mit oberen Ver drahtungen angewendet werden. Obwohl die Erfindung in der An wendung auf dotiertes Polysilicium als Elektrodenmaterial be schrieben wurde, ist dies nur als Beispiel anzusehen, und es können auch Metallsilicidschichten, Metallpolicide oder Me talle verwendet werden. Eine Anschlußfläche aus Polysilicium, die als Beispiel eines Elektrodenmaterials beschrieben wurde, ist nur als Beispiel zu verstehen, und es können andere leit fähige Materialien verwendet werden.Although in the embodiment as a means of contacting the impurity implantation layers and the top Layer wiring polysilicon pads formed are, the invention is not limited to this and can also on contacting lower wiring with upper ver wires are applied. Although the invention in An application to doped polysilicon as electrode material this is only an example, and it can also metal silicide layers, metal policide or Me talle be used. A pad made of polysilicon, which has been described as an example of an electrode material, is only to be understood as an example and others can lead it capable materials are used.

Entsprechend dem Konzept der erfindungsgemäßen Halbleiterein richtung wird auf den Seitenwänden und über den Gateelektro den mit einer dazwischenliegenden ersten isolierenden Schicht eine erste leitfähige Schicht gebildet. Eine zweite leitfä hige Schicht wird mit mindestens einem Ende über der ersten leitfähigen Schicht mit einer dazwischenliegenden zweiten isolierenden Schicht gebildet. Zwischen Verunreinigungsgebie ten und Verdrahtungsschichten kann auch dann eine leitfähige Schicht gebildet werden, wenn der Abstand zwischen benachbar ten Gateelektroden klein ist. Im Ergebnis dessen können auch dann leicht Kontakte ausgebildet werden, wenn der Abstand zwischen den Gateelektroden entsprechend dem höheren Integra tionsniveau der Halbleitereinrichtung verringert wird.According to the concept of semiconductors according to the invention Direction is on the side walls and over the gate electric the one with an intermediate first insulating layer a first conductive layer is formed. A second guide This layer will have at least one end over the first conductive layer with an intermediate second insulating layer formed. Between pollution areas ten and wiring layers can also be a conductive Layer are formed when the distance between adjacent ten gate electrodes is small. As a result, you can too then contacts are easily formed when the distance between the gate electrodes corresponding to the higher integra tion level of the semiconductor device is reduced.

Gemäß einem weiteren erfindungsgemäßen Konzept einer Halblei tereinrichtung wird eine erste leitfähige Schicht zur Verbin dung von mindestens einem zweier Verunreinigungsgebiete eines zweiten Leitfähigkeitstyps auf den Seitenwänden und über Gateelektroden und einer dazwischenliegenden ersten Isolier schicht gebildet. Eine zweite leitfähige Schicht wird zur Kontaktierung des anderen der beiden Verunreinigungsgebiete des zweiten Leitfähigkeitstyps gebildet, wobei mindestens ein Ende davon mit dazwischenliegender zweiter Isolierschicht über der ersten leitfähigen Schicht liegt. Auch wenn der Ab stand zwischen benachbarten Gateelektroden klein ist, kann zwischen den Verunreinigungsgebieten und den Verdrahtungs schichten leicht eine leitfähige Schicht gebildet werden. Es ist daher auch dann leicht, Kontakte zu bilden, wenn die Ele mente zur Verringerung der Abstände zwischen den Gateelektro den entsprechend dem höheren Integrationsgrad der Halbleiter einrichtung miniaturisiert sind. According to a further concept of a half lead according to the invention The device becomes a first conductive layer for connection formation of at least one of two contamination areas second conductivity type on the sidewalls and over Gate electrodes and an intermediate first insulation layer formed. A second conductive layer becomes the Contacting the other of the two contamination areas of the second conductivity type, wherein at least one End of it with a second insulating layer in between overlies the first conductive layer. Even if the Ab stood between adjacent gate electrodes is small, can between the pollution areas and the wiring layers easily form a conductive layer. It It is therefore easy to make contacts even when the Ele elements for reducing the distances between the gate electrodes corresponding to the higher degree of integration of the semiconductors are miniaturized.

Entsprechend einem weiteren Grundgedanken der Erfindung ent hält ein Herstellungsverfahren einer Halbleitereinrichtung die Schritte der Ausbildung von Gateelektroden auf einem Halbleitersubstrat mit einer darunterliegenden Isolier schicht, gefolgt von der Ausbildung einer ersten Seitenwand- Isolierschicht auf deren Seitenwänden. Unter Nutzung der ersten Seitenwand-Isolierschicht als Maske wird ein Paar von Verunreinigungsgebieten gebildet. Eine erste leitfähige Schicht und eine zweite Isolierschicht werden über einem der Verunreinigungsgebiete und der ersten Seitenwand-Isolier schicht gebildet und strukturiert. Dann wird auf der gesamten Oberfläche des Halbleitersubstrates eine dritte Isolier schicht gebildet. Eine zweite Seitenwand-Isolierschicht wird auf den Seitenwänden der ersten leitfähigen Schicht und der zweiten Isolierschicht mittels anisotropen Ätzens gebildet. Eine zweite leitfähige Schicht wird über dem anderen Verun reinigungsgebiet, der zweiten Seitenwand-Isolierschicht und der zweiten Isolierschicht gebildet. Auf diese Weise kann eine leitfähige Schicht leicht zwischen den Verunreinigungs gebieten und den Verdrahtungsschichten ohne Verwendung neuer Techniken auch dann gebildet werden, wenn der Abstand zwi schen benachbarten Gateelektroden klein ist. Damit können mit Leichtigkeit und ohne Schwierigkeiten im Herstellungsverfah ren auch dann Kontakte gebildet werden, wenn der Abstand zwi schen Gateelektroden entsprechend dem höheren Integrations grad der Halbleitereinrichtung verringert wird.According to a further basic idea of the invention ent holds a manufacturing process of a semiconductor device the steps of forming gate electrodes on one Semiconductor substrate with an underlying insulation layer followed by the formation of a first sidewall Insulating layer on their side walls. Using the first side wall insulating layer as a mask becomes a pair formed by pollution areas. A first conductive Layer and a second insulating layer are over one of the Contamination areas and the first side wall insulation layer formed and structured. Then on the whole Surface of the semiconductor substrate a third insulation layer formed. A second side wall insulation layer is made on the side walls of the first conductive layer and the second insulating layer is formed by means of anisotropic etching. A second conductive layer is placed over the other verun cleaning area, the second side wall insulating layer and the second insulating layer is formed. That way a conductive layer easily between the contaminants areas and the wiring layers without using new ones Techniques are also formed when the distance between neighboring gate electrodes is small. So that with Ease and without difficulties in the manufacturing process Ren contacts are formed even if the distance between rule gate electrodes corresponding to the higher integration Degree of semiconductor device is reduced.

Claims

1. semiconductor device with
a semiconductor substrate ( 1 ),
a pair of contamination areas ( 7 a, 7 b) in the semiconductor substrate with a predetermined distance between them,
a gate electrode ( 3 b) which is formed between the pair of impurity regions with an underlying gate insulating layer,
a first conductive layer ( 8 c), which is connected to one of the pair of impurity regions ( 7 a) and is formed on the side walls and above the gate electrode with a first insulating layer ( 4 b, 6 b) in between,
a second conductive layer ( 11 a), which is connected to the other of the pair of contamination regions ( 7 b) and of which at least one end is formed over the first conductive layer with an intermediate second insulating layer ( 9 , 11 b),
a first wiring layer ( 13 a), which is connected to the first conductive layer, and
a second wiring layer ( 13 b) which is connected to the second conductive layer.

2. Semiconductor device with
a semiconductor substrate ( 1 ) of a first conductivity type, at least two contamination areas ( 7 a, 7 b) of a second conductivity type, which are formed between element isolation regions on the semiconductor substrate of the first conductivity type with a predetermined distance therebetween,
a plurality of gate electrodes ( 3 a, 3 b, 3 c), which are formed on the element isolation regions ( 2 a, 2 b) and between the contamination regions on the semiconductor substrate with an underlying gate insulating layer ( 14 ),
a first conductive layer ( 8 c), which is connected to one of the contamination regions ( 7 a) of the second conductivity type and is formed on the side walls of and on the gate electrode of a first intermediate insulating layer,
a second conductive layer ( 11 a), which is connected to the other contamination region ( 7 b) of the second conductivity type and is formed such that at least its end lies with an intermediate second insulating layer ( 9 , 10 b) over the first conductive layer,
a first wiring layer ( 13 a), which is connected to the first conductive layer, and a second wiring layer ( 13 b), which is connected to the second conductive layer.

3. Semiconductor device according to claim 1 or 2, characterized in that the first insulating layer has a first upper insulating layer ( 4 a, 4 b, 4 c) on the gate electrode and a first side wall insulating layer ( 6 a, 6 b, 6 c) on the side walls of the gate electrode and the first upper insulating layer.

4. Semiconductor device according to one of claims 1 to 3, characterized in that the second insulating layer, a second upper insulating layer ( 9 ) on the first conductive layer and a second side wall insulating layer ( 10 b) on the side walls of the first conductive layer and the two th upper Insulating layer includes.

5. Semiconductor device according to claim 3 or 4, characterized in that the second insulating layer contains a side wall insulating layer ( 10 b) which is formed such that its underside is connected to the first upper insulating layer ( 4 b).

6. Semiconductor device according to one of claims 1 to 5, characterized in that one end of the first conductive layer ( 8 c) and at least one end of the second conductive layer ( 11 a) each other over the gate electrode ( 4 b), the inter mediate Contamination areas are formed, overlap with the second insulating layer ( 9 , 10 b) lying between them.

7. Semiconductor device according to one of claims 1 to 6, characterized by a third insulating layer ( 12 ) which is formed such that it covers the second insulating layer ( 9 , 10 b) and the second conductive layer ( 11 a).

8. A semiconductor device according to claim 7, characterized in that the second ( 9 , 10 b) and third insulating layer ( 12 ) has a first opening ( 15 a) for connecting the first wiring layer ( 13 a) with the first conductive layer ( 8 c) and the third insulating layer ( 12 ) contain a second opening ( 15 b) for connecting the second wiring layer ( 13 b) to the second conductive layer ( 11 a).

9. A semiconductor device according to claim 8, characterized in that the first opening ( 15 a) on the surface of the first conductive layer ( 8 c) solution with a predetermined dimension and the second opening ( 15 b) on the surface of the second conductive layer ( 11 a) are formed with a predetermined dimension.

10. A method of manufacturing a semiconductor device comprising the steps
Formation of a gate electrode ( 3 b) on a semiconductor substrate ( 1 ) with an insulating layer ( 14 ) in between,
Formation of a first side wall insulating layer ( 6 b) on the side walls of the gate electrode by forming and etching a first insulating layer on the semiconductor substrate and the gate electrode,
Forming a pair of contamination regions ( 7 a, 7 b) by ion implantation of contaminants using the first side wall insulating layer as a mask,
Forming a first conductive layer and a second insulating layer on one of the pair of impurity regions ( 7 a) and the first side wall insulating layer ( 6 b) for pattern generation of a predetermined configuration,
Forming a second sidewall insulation layer (10 b) on the sidewalls of the first conductive layer and the second insulating layer by etching and forming a third insulating layer over the entire semiconductor substrate,
Forming a second conductive layer ( 11 a) on the other of the contamination regions ( 7 b), the second side wall insulating layer and the second insulating layer ( 9 ),
Forming a fourth insulating layer on the entire surface and subsequently forming first and second openings ( 15 a, 15 b), each having a predetermined dimension, on the first conductive layer ( 8 c) and the second conductive layer ( 11 a) in the fourth insulating layer and
Form first and second wiring layers ( 13 a, 13 b) on the first and second openings for connecting the first and second conductive layers, respectively.

11. The method according to claim 10, characterized in that the step of forming the second conductive layer, the step of structuring the second conductive layer ( 11 a) in such a way that at least the end thereof coincides with an end of the first conductive layer ( 8 c) overlapped, ent.