DE4118331C2

DE4118331C2 - Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät

Info

Publication number: DE4118331C2
Application number: DE4118331A
Authority: DE
Inventors: Koichi Okazawa; Koichi Kimura; Hitoshi Kawaguchi; Ichiharu Aburano; Kazushi Kobayashi; Tetsuya Mochida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-06-04
Filing date: 1991-06-04
Publication date: 1996-08-29
Anticipated expiration: 2011-06-05
Also published as: US5935231A; JP2910303B2; US5506973A; DE4118331A1; US5751976A; KR940001274B1; KR920001358A; US5668956A; US5483642A; US5889971A; JPH04227557A

Description

Die vorliegende Erfindung betrifft ein Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät nach dem Oberbegriff des Anspruchs 1. Beispiele derartiger Informationsverarbeitungsgeräte sind eine Workstation, ein Personal Computer und ein Wortprozessor.

Das Bussystem, das in dem Informationsverarbeitungsgerät angeordnet ist, ist aufgebaut wie ein Bussystem, das in einem Bericht "EISA", geschrieben von L Brett Glass auf den Seiten 417 bis 424 von "BYTE", Band 14, Nr. 12 (1989) beschrieben ist; derart, daß Speicher- und Systembusse jeweils mit einem Prozessor bus verbunden sind, oder Prozessor- und Speicherbusse jeweils mit dem Systembus verbunden sind.

Bei dem ersteren Aufbau kann der Prozessorbus während einer gemeinsamen Aktion der System- und Speicherbusse, nämlich während des sogenannten direkten Speicherzugriffs (DMA) nicht auf eine unabhängige Weise arbeiten, was konsequen terweise zu einer Verschlechterung der Benutzungseffizienz des Prozessorbusses führt. Bei dem letzteren Fall kann der Systembus andererseits während einer gemeinsamen Operation der Prozessor- und Speicherbusse, d. h. während des soge nannten Speicherzugriffs, nicht auf eine unabhängige Art arbeiten, was zu dem Problem einer Verschlechterung der Benutzungseffizienz des Systembusses führt.

In dieser Hinsicht werden der Aufbau und die Probleme des herkömmlichen Bussystems später detailliert unter Bezugnahme auf die Zeichnungsseiten beschrie ben.

Aus der EP 0141302 A1 ist eine Datenverarbeitungssystemarchitektur bekannt. Diese bekannte Datenverarbeitungssystemarchitektur weist drei Busse auf, die mit tri-direktionalen Kommunkationssteuertoren verbunden sind. Die Kommunikationssteuertore dienen dazu, die Busse zu verbinden und verschiedene Kommunikationszustände zu realisieren. Es ist jedoch nicht vorgesehen, einen Systembus unabhängig von einem verbundenen Paar eines Prozessorbusses und eines Speicherbusses zu benutzen.

Ausgehend von diesem Stand der Technik liegt der Erfindung die Auf gabe zugrunde, ein Bussystem mit mehreren Bussen der eingangs genann ten Art anzugeben, welches eine Operation eines Busses unabhängig von den anderen Bussen ermöglicht.

Diese Aufgabe wird erfindungsgemäß mit einem Bussystem gelöst, das in Anspruch 1 definiert ist.

Bei der vorliegenden Erfindung ist eine Steuereinrichtung vorgesehen, die eine Dreiwegeverbindung dreier Arten von Bussen einschließlich eines Prozessorbusses, der mit mindestens einem Prozessor verbunden ist, eines Speicherbusses, der mit einem Hauptspeicher verbunden ist, und eines Systembus ses, der mit mindestens einer angeschlossenen Vorrichtung wie beispielsweise einer Eingabe-/Ausgabe-(I/O)-Vorrichtung verbunden ist, bildet, wodurch Verbindungen zwischen verschiedenen Bussen errichtet werden.

Anders ausgedrückt enthält ein Bussystem zur Anwendung bei einem Informations verarbeitungsgerät einen Prozessorbus, der mit mindestens einem Prozessor verbunden ist, einen Speicherbus, der mit einem Hauptspeicher ver bunden ist, und einen Systembus, der mit mindestens einer angeschlossenen Vorrichtung verbunden ist, sowie eine Verbindungssteuereinrichtung zum Verbinden dieser Busse miteinander.

Die Datenschalteinrichtung und die Bus-/Speicherverbindungs steuerung können jeweils als integrierte Schaltkreise aufgebaut oder miteinander in einem integrierten Schaltkreis verbunden sein.

Die Anzahl der Busse jeder Art ist nicht auf eins beschränkt. Auch wenn eine Vielzahl von Bussen jeder der drei Arten angeordnet ist, kann nämlich die Verbindungssteuereinrichtung ähnlich aufgebaut sein, um eine Verbindung zwischen diesen Bussen zu errichten.

Bei dem Aufbau der oben beschriebenen vorliegenden Erfindung, wobei eine Verbindung der drei Arten von Bussen, die Prozessor-, Speicher- und Systembusse enthält, werden z. B., wenn ein Prozessor an dem Prozessorbus einen Prozessor-/ Hauptspeicherzugriff durchführt, um auf den Hauptspeicher auf dem Speicherbus zuzugreifen, Daten nur über die Prozessor- und Speicherbusse übertragen; d. h. der Systembus wird für die Datenübertragung nicht gebraucht. Folglich kann der Systembus auf eine unabhängige Art arbeiten. Andererseits, wenn eine ange schlossene Vorrichtung an dem Systembus einen DMA durchfährt, um auf den Hauptspeicher auf dem Speicherbus zuzugreifen, werden Daten nur durch die System- und Speicherbusse übertragen. Das bedeutet, daß der Prozessor für die Übertragung nicht verwendet wird, und daher eine unabhängige Operation durch führen kann.

Als ein Ergebnis ist es möglich, die maximale Benutzungseffizienz für jede der drei Arten von Bussen zu entwickeln.

Weitere Ausgestaltungen und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbei spielen in Verbindung mit der Zeichnung, wobei:

Fig. 1 ein schematisches Diagramm ist, das den Aufbau eines ersten Ausführungsbeispiels eines Bussystems gemäß der vorliegenden Erfindung zeigt;

Fig. 2 und 3 Diagramme sind, die schematisch den Aufbau von Bussystemen nach dem Stand der Technik zeigen;

Fig. 4 ein Diagramm ist, das illustrativ ein Ausführungsbeispiel einer Dreiwegeverbindungssteuerung 103 bei dem in Fig. 1 gezeigten ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 5 und 6 Blockdiagramme sind, die jeweils Ausführungsbeispiele eines Datenpfadschalters 402 und einer Bus-/Speicherverbindungssteue rung 401 bei dem Ausführungsbeispiel der Dreiwegeverbindungs steuerung 103 der Fig. 4 zeigen, die bei dem ersten Ausführungs beispiel der vorliegenden Erfindung benutzt wird;

Fig. 7 ein schematisches Diagramm ist, das den Aufbau eines zweiten Ausführungsbeispiels eines Bussystems gemäß der vorliegenden Erfindung zeigt;

Fig. 8 ein schematisches Diagramm ist, das den Aufbau eines dritten Ausführungsbeispiels eines Bussystems gemäß der vorliegenden Erfindung zeigt;

Fig. 9 ein Diagramm ist, das Entsprechungen zwischen einem Daten pfadsteuersignal 420, das von einem Dekodierer 510 des Daten pfadschalters 402 der Fig. 5 zu dekodieren ist, und Ergebnissen der Dekodierungsoperation gemäß der vorliegenden Erfindung zeigt;

Fig. 10 bis 15 Diagramme sind, die jeweils Beziehungen zwischen dem Daten pfadsteuersignal (DT_CNT) 420 und anderen Singalen in den verschiedenen Stufen eines Übergangszustands bei den Prozessor-/ Hauptspeicherlese-, Prozessor-/Hauptspeicherschreib-, Prozessor-/ Systembusvorrichtungslese-, Prozessor-/Systembusvorrichtungs schreib-, DMA-Lese- und DMA-Schreiboperationen zeigt;

Fig. 16 ein Übergangsdiagramm ist, das ein Beispiel eines Zustandsüber gangs eines Datenzuordners bzw. eine Ablaufsteuerungseinrichtung 601 in der Bus-/Speicherverbindungssteuerung 401 der Fig. 6 zeigt;

Fig. 17 und 18 Signalzeitdiagramme sind, die Beispiele von Datenübertragungs operationen zeigen, die zu den Fig. 9 bis 16 gehören; und

Fig. 19 ein Diagramm ist, das einen Aufbau, insbesondere Verbindungen von Signalen der Fig. 17 und 18 zwischen der Dreiwegeverbin dungssteuerung 103 der Fig. 4 und den jeweiligen Bussen 111 bis 113 zeigt.

Nimmt man nun Bezug auf die Zeichnungsseiten, werden Ausführungsbeispiele eines Bussystems gemäß der vorliegenden Erfindung beschrieben.

Zuerst wird ein erstes Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die Fig. 1 bis 6 beschrieben. Diesbezüglich zeigen die Fig. 2 und 3 Aufbauten eines Bussystems in herkömmlicher Technologie, das hier für einen Vergleich mit der vorliegenden Erfindung detailliert beschrieben wird.

In jeder der Fig. 1 bis 3 sind Prozessoren 101 (n Prozessoren; wobei n eine ganze Zahl ist), ein Cachespeichersystem 102, ein Hauptspeicher 104 und System busverbindungsvorrichtungen 105 (M Vorrichtungen; wobei M eine ganze Zahl ist) angeordnet. Die angeschlossenen Vorrichtungen 105 können sogenannte I/O-Vor richtungen wie beispielsweise eine Steuerung für Diskettendateien, eine Steuerung zum Zeichnen und zum Anzeigen von Bildern und eine Steuerung für Netzwerke und Fernmeldeverbindungen sein. Ein Prozessorbus ist mit 111, eine Speicherbus mit 112 und ein Systembus mit 113 bezeichnet. In Fig. 1 ist eine Dreiwegeverbin dungssteuerung mit 103 bezeichnet. In den Fig. 2 und 3 sind Busverbindungs steuerungen jeweils mit 201 und 301 und Speicherverbindungsteuerungen jeweils mit 202 und 302 bezeichnet.

Bei den herkömmlichen Bussystemen dieser Figuren sind der Systembus 113 und der Speicherbus 112 der Fig. 2 jeweils über die Busverbindungssteuerung 201 und die Speicherverbindungssteuerung 202 mit dem Prozessorbus 111 auf eine unabhän gige Art verbunden. Andererseits sind in Fig. 3 der Prozessorbus 111 und der Speicherbus 112 jeweils über die Busverbindungssteuerung 301 und die Speicherver bindungssteuerung 302 mit dem Systembus 113 auf eine unabhängige Art ver bunden.

Bei dem Aufbau der Fig. 2 werden für eine DMA-Operation, die Daten zwischen einer angeschlossenen Vorrichtung 105 auf dem Systembus 113 und dem Haupt speicher 104 auf dem Speicherbus 112 überträgt, die Daten über den Prozessorbus 111 gesendet. Infolge ist es unmöglich, gleichzeitig die DMA-Operation und eine unabhängige Operation des Prozessorbusses 111, beispielsweise für eine Datenüber tragung zwischen dem Prozessor 101 und dem Cache 102 oder zwischen einer Vielzahl von Prozessoren 101 durchzuführen. Andererseits werden bei der Struktur der Fig. 3 bei dem sogenannten Prozessor-/Hauptspeicherzugriff, bei dem Daten zwischen dem Prozessor 101 und dem Hauptspeicher 104 übertragen werden, Daten durch den Systembus 113 geführt. Folglich ist es unmöglich, gleichzeitig den Prozessor-/Hauptspeicherzugriff und eine unabhängige Operation des Systembusses 113, beispielsweise für eine Datenübertragung zwischen einer Vielzahl von Vor richtungen 105, die mit dem Systembus 113 verbunden sind, durchzuführen.

Im Gegensatz dazu ist das Bussystem, das in der Fig. 1 als das erste Ausführungs beispiel der vorliegenden Erfindung gezeigt ist, derart aufgebaut, daß drei Arten von Bussen, d. h. der Prozessorbus 111, der Speicherbus 112 und der Systembus 113 miteinander in einer Dreiwegeverbindung durch die Dreiwegeverbindungssteuerung 103 verbunden sind. Folglich werden für eine DMA-Operation Daten nicht durch den Prozessorbus 111 geführt, und daher können eine unabhängige Operation des Prozessorbusses 111 und die DMA-Operation gleichzeitig ausgeführt werden. Da der Systembus 113 nicht für einen Prozessor-/Hauptspeicherzugriff benutzt wird, können darüber hinaus eine unabhängige Operation des Systembusses 113 und der Prozessor-/Hauptspeicherzugriff zu der gleichen Zeit geschafft werden. Mit den obigen Vorkehrungen für die DMA-Operation und den Prozessor-/Hauptspeicherzu griff kann eine maximierte Benutzungseffizienz für jede der drei Arten von Bussen entwickelt werden.

Als nächstes wird ein Beispiel einer Beurteilung der Leistungsfähigkeit des Bus systems des in Fig. 1 gezeigten ersten Ausführungsbeispiels der vorliegenden Erfin dung und der in den Fig. 2 und 3 gezeigten Bussysteme des Standes der Technik zusammen mit quantitativen Merkmalen des Effekts beschrieben, der durch das erste Ausführungsbeispiel gemäß der vorliegenden Erfindung entwickelt ist.

Bei dem Bussystem der Fig. 1 bis 3 soll angenommen werden, daß der Prozessor bus 111, der Speicherbus 112 und der Systembus 113 einen maximalen Datendurch satz von 400, 400 und 200 Megabytes pro Sekunde (MB/s) haben. Darüber hinaus wird angenommen, daß das Verhältnis des Hauptspeicherzugriffs auf den Prozessor bus 111 40% ist, das Verhältnis des DMA durch das Bussystem 113 70% ist und das maximale Buserfassungsverhältnis bzw. Busacquisitionsverhältnis bzw. Busaufnah meverhältnis für die Busverbindungssteuerungen 201 und 301 50% ist. Unter diesen Bedingungen wird, wenn jeder von dem Prozessorbus 111 und dem System bus 113 mit maximalem Durchsatz betrieben wird, die Leistungsfähigkeit jedes Bussystems wie folgt geschätzt.

Zuerst wird bei dem herkömmlichen Bussystem der Fig. 2, wenn der Systembus 113 versucht, mit dem maximalen Durchsatz von 200 MB/s zu arbeiten, einer DMA-Nachfrage, die gleich 70% von 200 MB/s, d. h. 140 MB/s, ermöglicht, zu der Busverbindungssteuerung 201 geführt zu werden. Für die Busverbindungs steuerung 201 läßt das System ein Prozessorbusacquisitionsverhältnis bis zu 50% von 400 MB/s, nämlich 200 MB/s zu. Folglich wird die DMA-Nachfrage von 140 MB/s völlig angenommen. Obwohl das Bussystem 113 bei einer Übertragungs geschwindigkeit von 200 MB/s arbeitet, kann der Prozessorbus 111, der eine DMA- Nachfrage empfängt, als ein Ergebnis im wesentlichen nur bei einer Übertragungs rate von (100 - 140) = 260 MB/s arbeiten. In dieser Situation ist der Prozessor- /Hauptspeicherzugriff mit einem Busacquisitionsverhältnis von 40% von 260 MB/s, nämlich 104 MB/s, ausgestattet. Folglich wird eine Anfrage für eine Übertragungs rate von 140 + 104) = 154 bzw. 244 MB/s zu dem Speicherbus 112 gesendet, wobei die Anfrage mit der oben beschriebenen Anfrage übereinstimmen kann. Kurz gesagt wird die Busbenutzungseffizienz für jede der drei Arten von Bussen bei dem herkömmlichen Bussystem der Fig. 2 wie folgt erreicht, nämlich: 260/400 × 100 = 65% für den Prozessorbus 111, 254/400 × 100 = 63,5% für den Speicher bus 112 und 200/200 × 100 = 100% für den Systembus 113.

Als nächstes wird bei dem in Fig. 3 gezeigten Bussystem nach dem Stand der Technik, wenn der Prozessorbus 111 versucht, mit dem maximalen Durchsatz von 400 MB/s zu arbeiten, eine Hauptspeicherzugriffsanfrage, die mit 40% des Durch satzes, d. h. 160 MB/s, verbunden ist, zu der Busverbindungssteuerung 301 ausgege ben. Der Busverbindungssteuerung 301 wird jedoch erlaubt, den Systembus 113 mit einem Durchsatz von bis zu 50% von 200 MB/s zu betreiben, nämlich 100 MB/s. Folglich wird der Prozessor-/Hauptspeicherzugriff nur mit einer Über tragungsrate von bis zu 100 MB/s verarbeitet. Als ein Ergebnis kann der Prozes sorbus 111 nur mit einer Übertragungsrate von bis zu 250 MB/s (100 MB/s entsprechen 40% von 250 MB/s) arbeiten. Darüber hinaus arbeitet der Systembus 113 in dieser Situation im wesentlichen mit einem Durchsatz von (200 - 100) = 100 MB/s. Folglich wird die DMA-Anfrage mit einer Übertragungsrate von 70% von 100 MB/s ausgegeben, d. h. 70 MB/s. Resultierend wird eine Anfrage von (100 + 70) = 170 MB/s zu dem Speicherbus 112 erzeugt, der diese Anfrage wie oben annehmen kann. Zusammengefaßt wird die Busbenutzungseffizienz für jede der drei Arten von Bussen bei dem herkömmlichen Bussystem der Fig. 3 wie folgt erhalten, nämlich: 250/400 x 100 = 62,5% für den Prozessorbus 111, 170/400 × 100 = 42,5% für den Speicherbus 112 und 100/200 × 100 = 50% für den System bus 113.

Als Gegensatz dazu wird bei dem in Fig. 1 als das erste Ausführungsbeispiel gemäß der vorliegenden Erfindung gezeigten Bussystem, wenn der Prozessorbus 111 versucht, bei einer Übertragungsrate von 400 MB/s zu arbeiten, eine Hauptspei cherzugriffsanfrage zu der Dreiwegeverbindungssteuerung 103 für eine Übertragungs rate gesendet, die gleich 40% von 400 MB/s ist, d. h. 160 MB/s. Dazu kommt, daß, wenn der Systembus 114 versucht, mit einem Durchsatz von 200 MB/s zu arbeiten, eine DMA-Anfrage einer Übertragungsrate, die gleich 70% von 200 MB/s, d. h. 140 MB/s, ist, zu der Dreiwegeverbindungssteuerung 103 geführt wird.

In Antwort darauf gibt die Dreiwegeverbindungssteuerung 103 eine Übertragungs anfrage zu dem Systembus 112 aus, die die Prozessor-/Hauptspeicherzugriffsanfrage und die DMA-Anfrage mit einer resultierenden Übertragungsrate von (160 + 140) = 300 MB/s enthält. Der Speicherbus 112 kann diese Anfrage verarbeiten. Folglich können der Prozessorbus 111 und der Systembus 113 bei 400 bzw. 200 MB/s arbeiten. Das bedeutet, daß die Busbenutzungseffizienz für jede der drei Arten von Bussen in dem als das erste Ausführungsbeispiel der vorliegenden Erfindung in Fig. 1 gezeigten Bussystem wie folgt erhalten wird, nämlich: 400/400 × 100 = 100% für den Prozessorbus 111, 300/400 × 100 = 75% für den Speicher bus 112 und 200/200 × 100 = 100% für den Systembus 113.

Die obigen Ergebnisse sind in nachfolgender Tabelle 1 dargestellt. Wie darin gesehen werden kann, ist es basierend auf dem Bussystem der vorliegenden Erfindung der Fig. 1 zu verstehen, daß die Busbenutzungseffizienz für die drei Arten von Bussen maximiert ist.

Tabelle

Im übrigen werden vor einer Beschreibung eines Ausführungsbeispiels, das einen besonderen Aufbau der vorliegenden Erfindung zeigt, Bussysteme als ein zweites und ein drittes Ausführungsbeispiel gemäß der vorliegenden Erfindung unter Bezugnahme auf die Fig. 7 und 8 beschrieben.

In den Fig. 7 und 8 sind Einzeltypprozessoren 701 und 703 und Vieltypprozes soren 801 1 - N zu sehen, wobei jeder dieser Prozessoren mit einem einzelnen Cache-Speichersystem verbunden sein kann. Prozessorbusse 711 und 712 verbinden die Prozessoren 701 und 703 mit einer Vierwegeverbindungssteuerung 705. Die Vierwegeverbindungssteuerung 705 verbindet weiterhin Prozessorbusse 711 und 712, einen Speicherbus 112 und einen Systembus 113 miteinander. Darüber hinaus sind Cache-Speichersysteme 702, 704 und 802 einzeln mit den Prozessoren 701, 703 bzw. 801 verbunden. In dieser Hinsicht sind die Vorrichtungen 105, die mit dem Systembus 113 verbunden sind, ähnlich den I/O-Vorrichtungen des vorangehenden Ausführungsbeispiels.

Bei dem in Fig. 7 gezeigten zweiten Ausführungsbeispiel der vorliegenden Erfin dung sind vier Busse, einschließlich dreier Arten von Bussen, d. h. der zwei Prozes sorbusse 711 und 712, des Speicherbusses 112 und des Systembusses 113, verbunden zum Bilden einer Vierwegeverbindung durch die Vierwegeverbindungssteuerung 705. Die Prozessoren 701 und 703 sind Einzeltypprozessoren, mit denen die Cache-Speichersysteme 702 und 704 jeweils verbunden werden können. Folglich können, obwohl die Prozessoren 701 und 703 direkt auf die einzelnen Cache- Speicher 702 bzw. 704 zugreifen können, ohne die Prozessorbusse zu benutzen, die Prozessorbusse nicht zwischen ihnen aufgeteilt werden.

In Fig. 7 richtet die Vierwegeverbindungssteuerung 705 die Verbindungssteuerung zwischen vier Bussen einschließlich dreier Typen von Bussen derart ein, daß beispielsweise eine Verbindung zwischen den Prozessoren 701 und 703 in Kon kurrenz zu einer DMA-Operation erreicht wird, oder ein Hauptspeicherzugriff von dem Prozessor 701 und ein Systembuszugriff von dem Prozessor 702 werden gleichzeitig ausgeführt. Mit den obigen Vorkehrungen kann auch bei diesem Ausführungsbeispiel wie bei dem zuvor beschriebenen Ausführungsbeispiel die Busbenutzungseffizienz auf das maximale Ausmaß für die vier Busse, einschließlich dreier Arten von Bussen, erhöht werden.

Fig. 8 ist wie das erste Ausführungsbeispiel der Fig. 1 mit drei Arten von Bussen einschließlich eines Prozessorbusses 111, eines Speicherbusses 112 und dem System bus 113 aufgebaut, die miteinander in einer Dreiwegeverbindung durch eine Dreiwegeverbindungssteuerung 103 verbunden sind. An einen Vielartenprozessor 801 kann ein einzelnes Cache-Speichersystem 802 angeschlossen sein. Folglich kann jeder Prozessor 801 auf das Cache-Speichersystem 802 zugreifen, ohne den Prozessorbus 111 zu benutzen. Darüber hinaus kann der Prozessorbus 111 als eine aufgeteilte Einheit benutzt werden. Zusätzlich sind bei dem in Fig. 8 als ein drittes Ausführungsbeispiel gemäß der vorliegenden Erfindung gezeigten Bussystem wie bei dem Ausführungsbeispiel der Fig. 1 die obigen Operationen möglich, beispielsweise können eine DMA-Operation und eine unabhängige Operation des Prozessorbusses 111 gleichzeitig erreicht werden, oder ein Hauptspeicherzugriff von dem Prozessorbus 111 kann parallel zu einer Operation des Systembusses 113 durchgeführt werden. Als ein Ergebnis kann auch in diesem Fall wie bei dem ersten Ausführungsbeispiel die maximale Benutzungseffizienz der drei Busse, die zu drei verschiedenen Arten gehören, weiterentwickelt werden.

Als nächstes werden unter Bezugnahme auf die Fig. 4 bis 6 konkrete Aus führungsbeispiele wesentlicher Abschnitte der oben beschriebenen Ausführungsbei spiele gemäß der vorliegenden Erfindung beschrieben. Obwohl ein detaillierter Aufbau der Dreiwegeverbindungssteuerung 103 im einzelnen in Verbindung mit dem ersten bzw. dritten Ausführungsbeispiel beschrieben werden, wie es in den Fig. 1 und 8 gezeigt ist, kann die Vierwegeverbindungssteuerung 705 der Fig. 7 auch auf eine ähnliche Art aufgebaut sein.

In diesem Zusammenhang zeigt Fig. 4 den Aufbau der Dreiwegeverbindungssteue rung 103, die zwei integrierte Schaltkreise enthält. In Fig. 4 ist die Dreiwegever bindungssteuerung 103 mit einem Prozessorbus 111, einem Speicherbus 112 und einem Systembus 113 verbunden. Diese Busse enthalten jeweils Adreßbusse 411, 414 und 417; Steuerbusse 412, 415 und 418; und Datenbusse 413, 416 und 419. Bei diesem Ausführungsbeispiel ist die Dreiwegeverbindungssteuerung 102 mit zwei integrierten Schaltkreisen aufgebaut, d. h. einer Busspeicherverbindungssteuerung 401 und einem Datenpfadschalter 402. Die Dreiwegeverbindungssteuerung 103 kann jedoch durch einen integrierten Schaltkreis oder viele integrierte Schaltkreise gebildet sein.

Der Datenpfadschalter 402 ist angeordnet, um eine Dreiwegeverbindung zwischen drei Bustypen, einschließlich des Prozessordatenbusses 413, des Speicherdatenbusses 416 und des Systemdatenbusses 419 zu errichten. Der Datenpfadschalter 402 antwortet auf ein Datenpfadsteuersignal 420, das von der Busspeicherverbindungs steuerung 401 ausgegeben ist, um Verbindungen und Trennungen zwischen den drei Datenbustypen 413, 416 und 419 zu erzielen und Daten-I/O-Richtungen auf den Bussen zu steuern.

Andererseits ist die Busspeicherverbindungssteuerung 401 mit dem Prozessoradreß bus 411, dem Prozessorsteuerbus 412, dem Systemadreßbus 417 und dem System steuerbus 418 verbunden, um Zustände des Prozessorbusses 111 und des Systembus ses 113 zu beobachten. Darüber hinaus erzeugt die Busspeicherverbindungssteue rung 401 Signale für den Speicheradreßbus 414 und den Speichersteuerbus 415, und das Datenpfadsteuersignal 420, um den Hauptspeicher 104 und den Datenpfad schalter 402 zu steuern. Das Datenpfadsteuersignal 420 wird später detailliert beschrieben.

Die Busspeicherverbindungssteuerung 401 veranlaßt in Antwort auf eine Anfrage, die von dem Prozessorbus 111 für einen Prozessor-/Hauptspeicherzugriff ausgegeben ist, den Prozessorbus 111 und den Speicherbus 112 eine Zusammenarbeit zu erreichen und stellt dann den Speicherbus 113 auf eine unabhängige Operation ein. Weiterhin aktiviert, wenn eine DMA-Operationsanfrage von dem Systembus 113 ausgegeben ist, die Busspeicherverbindungssteuerung 401 den Systembus 113 und den Speicherbus 112, eine kooperative Operation durchzuführen und veranlaßt den Prozessorbus 111 eine unabhängige Operation zu erreichen. Zusätzlich stellt, wenn der Prozessorbus 111 eine Zugriffsanfrage zu dem Systembus 113 sendet, oder wenn der Systembus 113 eine Zugriffsanfrage zu dem Prozessorbus 111 ausgibt, die Busspeicherverbindungssteuerung 401 den Prozessorbus 111 und den Systembus 113 auf eine Zusammenarbeit ein. Darüber hinaus entwickelt, wenn ein Konflikt zwischen einer Anfrage von dem Prozessorbus 111 und einer Anfrage von dem Systembus 113 auftritt, z. B. wenn die Speicherzugriffe gleichzeitig daraus empfangen werden, die Busspeicherverbindungssteuerung 401 eine Funktion, die eine Schlich tungssteuerung schafft, beispielsweise zum Versetzen von einem der Busse 111 und 113 in einen Wartezustand.

Fig. 5 ist ein Diagramm, das den inneren Aufbau eines Ausführungsbeispiels des in Fig. 4 gezeigten Datenpfadschalters 402 zeigt. Fig. 5 enthält Dateneingabe-/-Ausgabetreiber 507, 508 bzw. 509, die mit einem Prozessordatenbus 413, einem Speicherdatenbus 416 und einem Systemdatenbus 419 verbunden sind; Datenlatch schaltkreise bzw. Datenverzögerungsschaltkreise 501, 502 und 503; und Daten selektoren 504, 505 und 506. Ein Dekodierer 510 ist bei diesem Aufbau angeord net, um ein Datenpfadsteuersignal 420 zu dekodieren, das von der Busspeicherver bindungssteuerung 401 erzeugt ist, um Ausgabefreigabesignale 511, 512 bzw. 513 für die Daten-I/O-Treiber 507, 508 und 509 und auch Auswahlsignale 514, 515 bzw. 516 für die Datenselektoren 504, 505 und 506 zu erzeugen.

Die Datenverzögerungen 501, 502 und 503 sind angeordnet, um darin Eingabedaten von dem Prozessordatenbus 413, dem Speicherdatenbus 416 bzw. dem Systemdaten bus 419 zu speichern. Die Selektoren 504 bis 506 werden zum Auswählen von Daten aus Eingabedaten von den zwei übrigen Datenbussen benutzt, die jeweils dem Prozessordatenbus 413, dem Speicherdatenbus 416 und dem Systembus 419 zuzuführen sind, wodurch eine Steueroperation wie folgt geschaffen wird. Eingabe daten eines willkürlich gewählten der drei Arten von Datenbussen werden nämlich zu den Bussen anderer Arten ausgegeben; alternativ dazu werden die Eingabedaten nur zu einem der anderen Busse geführt. Folglich können basierend auf dem Datenpfadsteuersignal 420 alle drei Arten von Datenbussen auf kooperative Weise betrieben werden, oder eine kooperative Operation von zwei willkürlichen Arten von Bussen und eine unabhängige Operation der anderen Art von Bus kann erreicht werden.

Fig. 6 ist ein Diagramm, das ein Ausführungsbeispiel des inneren Aufbaus der Busspeicherverbindungssteuerung 401 zeigt. Fig. 6 enthält I/O-Treiber 601 bis 604, Verzögerungsschaltkreise 605 bis 608, Dekodierschaltkreise 609 und 610, Kodier schaltkreise 611 und 612, einen Datenzuordner bzw. eine Ablaufsteuerungsein richtung 613, der bzw. die mit einer arithmetischen Logikeinheit aufgebaut ist, einen Speichersteuersignalgenerator 616 und einen Datenpfadsteuersignalgenerator 617.

Eingangssignale von einem Prozessoradreßbus 411, einem Prozessorsteuerbus 412, einem Systemadreßbus 417 bzw. einen Systemsteuerbus 418 werden jeweils über die T/O-Treiber 601, 602, 603 und 604 in den Verzögerungsschaltkreisen 605, 607, 606 bzw. 608 gespeichert. Die Adressen, die von zwei Arten von Bussen eingegeben sind und somit in den Verzögerungsschaltkreisen 605 und 606 geladen sind, werden danach durch die Dekodierschaltkreise 609 bzw. 610 dekodiert Ergebnisse von den Dekodierungsoperationen werden zusammen mit Daten der Verzögerungsschalt kreise 607 und 608 verarbeitet, d. h. Eingangssignale von den zwei Typen von Steuerbussen 412 und 418. Die Kodierschaltkreise 611 und 612 kodieren nämlich die zugehörigen Eingänge, um Signale zu erzeugen, die Zustände des Prozessorbus ses 111 bzw. des Systembusses 113 bestimmen. Als ein Ergebnis kann die Bus speicherverbindungssteuerung 401 die Zustände des Prozessorbusses 111 bzw. des Systembusses 113 überwachen.

Die derart durch die Dekodierschaltkreise 611 bzw. 612 kodierten Zustandssignale für den Prozessorbus 111 und den Systembus 113 werden dem Datenzuordner 613 zugeführt, der eine arithmetische Logikeinheit enthält. Abhängig von den Zu standssignalen der zwei Typen von Bussen 111 und 113 berechnet der Datenzuord ner 613 Übereinstimmungen der jeweiligen Busse und bestimmt eine Operation für den Speicherbus 112, wodurch eine Codeinformation erzeugt wird. Der Daten zuordner 613 wird durch einen Allzweckmikroprozessor und einen exklusiven Hardwareaufbau aufgebaut sein.

Die Codeinformation, die von dem Datenzuordner 613 erzeugt ist, wird durch den Dekodierschaltkreis 614 dekodiert, der jeweils Ausgabefreigabesignale 618 bis 621 zu den I/O-Treibern 601 bis 604, ein Auswahlsignal 622 zu dem Selektorschaltkreis 615, einen Speichersteuercode 623 bzw. ein Datenpfadsteuercodesignal 624 zu dem Speichersteuersignalgenerator 616 und dem Datenpfadsteuersignalgenerator 617 und Steuerausgabesignale 625 und 616, die jeweils zu dem Prozessorsteuerbus 612 und dem Systemsteuerbus 418 über die I/O-Treiber 602 bzw. 604 gesendet werden, erzeugt.

Der I/O-Treiber 601 antwortet auf eine Anfrage, die von dem Systembus 113 für einen Zugriff auf den Prozessorbus 111 ausgegeben wird, um eine I/O-Adresse zu dem Adreßbus 411 auszugeben, wie von dem Systemadreßbus 417 empfangen wird. Darüber hinaus versorgt der I/O-Treiber 602 den Prozessorsteuerbus 412 mit einem Steuerausgabesignal 625, das in Verbindung mit dem Prozessorbus 111 bestimmt ist.

Andererseits arbeitet der I/O-Treiber 603, wenn der Prozessorbus 111 eine Zu griffsanfrage zu dem Systembus 113 ausgibt, um dem Systemadreßbus 417 eine I/O- Adresse von dem Prozessoradreßbus 411 zu senden. Darüber hinaus gibt der I/O- Treiber 604 ein Steuerausgabesignal 626 zu dem Systemsteuerbus 418 aus, das in Übereinstimmung mit Spezifikationen des Systembusses 113 definiert ist.

Der Selektorschaltkreis 615 empfängt Adressen von dem Prozessoradreßbus 411 und dem Systemadreßbus 417 derart, daß, wenn ein Zugriff auf den Speicherbus 112 auftritt, jede der empfangenen Adressen ausgewählt wird, um die ausgewählte Adresse auf den Speicheradreßbus 414 zu senden. Der Speichersteuersignalgenera tor 616 dient als ein Codeumwandlungsschaltkreis, so daß ein Speichersteuercode 623, der von dem Dekodierschaltkreis 614 erzeugt ist, in ein Speichersteuersignal umgewandelt wird, das gemäß den Spezifikationen des Speicherbusses 112 verlangt ist, wodurch das resultierende Signal zu dem Speichersteuerbus 415 ausgegeben wird. Der Datenpfadsteuersignalgenerator 617 funktioniert auch als ein Codeum wandlungsschaltkreis zum Umwandeln eines Datenpfadsteuercodes 614, der von dem Dekodierschaltkreis 614 erzeugt ist, in ein Datenpfadsteuersignal 420, das dem Datenpfadschalter 402 zugeführt wird, um das erhaltene Signal 420 auszugeben.

Wie oben beschrieben ist, kann die Busspeicherverbindungssteuerung 401, die in der Dreiwegeverbindungssteuerung 103 angeordnet ist, Steueroperationen wie beispielsweise Verbindungen, Trennungen und Warteoperationen für die drei Arten von Bussen weiterentwickeln.

Zusätzlich werden unter Bezugnahme auf die Fig. 9 bis 19 Ausführungsbeispiele verschiedener Daten und Signale, die in der Dreiwegeverbindungssteuerung 103 verarbeitet werden, detailliert beschrieben.

Fig. 9 zeigt ein Beispiel von Beziehungen zwischen dem Datenpfadsteuersignal 420, das von der Busspeicherverbindungssteuerung 401 zu dem Datenpfadschalter 402 ausgegeben ist, Freigabesignalen 511, 512 und 513, die durch den Dekodierschalt kreis 510 jeweils für die I/O-Treiber 507, 508 und 509 in Verbindung mit dem Steuersignal 420 dekodiert sind, und Auswahlsignale 514, 515 und 516 für die Datenselektoren 504, 505 und 506. In diesem Diagramm zeigen die Haupt-, Unter- und Lese-/Schreibfelder in der obersten Reihe eine Haupteinheit, eine Untereinheit bzw. eine Lese- oder Schreibanfrage für eine Datenübertragung von der Haupteinheit zu der Untereinheit. Die restlichen Felder der obersten Reihe enthalten Signalnamen, die den Signalen 511 bis 516 der Fig. 5 entsprechen. Insbesondere bezeichnet DT_CNT in dem Feld ganz rechts in der Reihe das Datenpfadsteuersignal 420. Dieses Signal DT_CNT enthält drei Bit bei diesem Ausführungsbeispiel. In einem Ruhezustand, wo Daten nicht übertragen werden, ist DT_CNT 40 auf 0 ("000") eingestellt.

Die Freigabesignale (DIR_P, DIR_M und DIR_S) 511, 512 und 513 sind "0" oder "1", wenn die zugehörigen I/O-Treiber 507, 508 und 509 jeweils in dem Eingabe- oder Ausgabezustand sind. Das Auswahlsignal (SEL_P) 514 ist auf "0" oder "1" eingestellt, wenn der Selektor 504 das Tor des Speicherbusses 112 bzw. des Systembusses 113 auswählt. Weiterhin ist das Auswahlsignal (SEL_M) 515 "0" oder "1", wenn der Selektor 505 das Tor des Prozessorbusses 111 bzw. des Systembusses 113 auswählt. Zusätzlich ist das Auswahlsignal (SEL_S) 516 "0" oder "1", wenn der Selektor 506 das Tor des Prozessorbusses 111 bzw. des Speicherbusses 112 aus wählt. Gemäß diesem Diagramm können basierend auf DT_CNT 420, das dem Dekodierer 510 des Datenpfadschalters 402 einegeben ist, die Selektoren 504 bis 506 und die I/O-Treiber 507 bis 509 in dem Datenpfadschalter 402 gesteuert werden, wodurch Richtungen der Dreiwegeverbindung zwischen den drei Arten von Bussen gesteuert werden.

Nachfolgend werden Operationen der Dreiwegeverbindungssteuerung 103 unter Bezugnahme auf das Konfigurationsdiagramm der Fig. 19 beschrieben, die die Busse detailliert zeigt, die mit der Dreiwegeverbindungssteuerung 103 der Fig. 4 verbunden sind, und die Signalzeitdiagramme der Fig. 17 und 18.

In diesen Diagrammen sind die gleichen Bestandteile wie jene der Fig. 1 und 4 mit dem gleichen Bezugszeichen bezeichnet. Eine DMA-Haupt-I/O-Vorrichtung 1910 und eine -Unter-I/O-Vorrichtung 1911 entsprechen den Vorrichtungen 105, die mit dem Systembus 113 verbunden sind. In Fig. 19 ist ein Rückmeldesignal (ACK) 1902 Antwortsignal zu einem Prozessor 101 und zeigt eine Bestätigung von Daten oder eine Erfassung von Daten bei der Lese- bzw. Schreiboperation.

Ein Zeilenadreßtaktsignal (RAS) 1903, ein Spaltenadreßtaktsignal (CAS) 1904 und ein Schreibfreigabesignal (1905) bilden einen Teil der Speichersteuersignale, um zu dem Speichersteuerbus 415 des Hauptspeichers 104 gesendet zu werden. Das Adreßmultiplexsignal (AD_MPX) ist ein inneres Signal der Busspeicherverbindungssteuerung 401 und wird in einen hohen Zustand oder einen niedrigen Zustand versetzt, um eine Zeilenadresse bzw. eine Spaltenadresse auszugeben. Ein Systembusbewilligungssignal (S_GNT) 1906 wird benutzt, um einem Bus eine Vorrangs stellung einzuräumen, d. h. um einer I/O-Vorrichtung 1910 zu erlauben, die eine der angeschlossenen Vorrichtungen 105 ist und die auf eine DMA-Haupteinheit eingestellt werden kann, den Systembus 113 zu benutzen. Als ein Ergebnis kann die I/O-Vorrichtung 1910 als eine DMA-Haupteinheit betrieben werden. Das Adreß-/Datentaktsignal (S_STB) 1907 wird von einer Systembushaupteinheit erzeugt. Für einen DMA-Zugriff oder einen Prozessor-I/O-Zugriff wird dieses Signal 1907 zu der DMA-Haupt-I/O-Vorrichtung 1910 bzw. der Busspeicherverbindungsteuerung 401 ausgegeben. Für eine Lese- oder Schreiboperation wird das Systembustaktsi gnal (S_STB) 1907 für eine Bestätigungsperiode einer Adresse bzw. einer Adresse und Daten fortlaufend ausgegeben. Das Systembusunterrückmeldesignal (S_ACK) 1908 ist ein Antwortsignal von der Systembusuntereinheit. Für einen DMA-Zugriff oder einen Prozessorsystem-I/O-Zugriff wird dieses Signal 1908 von der Busspei chersteuerung 401 bzw. der Unter-I/O-Vorrichtung 1911 ausgegeben. Das System busrückmeldesignal (S_ACK) 1908 zeigt eine Bestätigung der Daten bei einer Leseoperation und eine Erfassung von Daten einer Schreiboperation. Die Signale S_GNT 1906, S_STB 1907, S_ACK 1908 und S_READ 1909, die eine Unter scheidung zwischen einer Leseoperation und einer Schreiboperation bezeichnen, gehören zu dem Steuerausgabesignal 262, um zu dem Systemsteuerbus 418 gesendet zu werden. Die Systembusadresse (S_ADD) wird dem Systemadreßbus 417 zu geführt. Im übrigen wird das Systembuslese-/Schreibsignal (S_READ) 1909 auf einen hohen (H) Zustand für eine Leseoperation eingestellt.

Fig. 16 zeigt ein Ausführungsbeispiel eines Zustandsübergangs des Datenzuordners 613, der in der Busspeicherverbindungssteuerung 401 angeordnet ist. Darüber hinaus sind die Fig. 10 bis 15 Diagramme, die Signale zeigen, die in eine Vielzahl von Schritten des Zustandsübergangs der jeweiligen Übertragungsoperationen ausgegeben werden und jeweils mit den Prozessor-/Hauptspeicherlese, Prozessor-/ Hauptspeicherschreib-, Prozessor-/Systembusvorrichtungslese-, Prozessor-/System busvorrichtungsschreib-, DMA-Lese- und DMA-Schreiboperationen in Verbindung stehen. In den Diagrammen bezeichnet ein kleiner Kreis (○) eine Bestätigung eines zugehörigen Signals; darüber hinaus bezeichnen "H" und "L" des Signals S_READ 1909 beispielsweise jeweils einen hohen Zustand und einen niedrigen Zustand des Signalwerts. Zusätzlich zeigt eine zu einem Signalnamen zugehörige Überstreichung eine negative Logik des Signals an.

In Fig. 16 findet in einem Schritt S2 des Prozessor-/Systembusvorrichtungslesens, das mit Fig. 12 in Verbindung steht, eine Warteoperation für eine Datenbestäti gung von der Systembusuntereinheit statt. In einem Schritt 53 des Prozessor-/Sy stembusvorrichtungsschreibens, das auf Fig. 13 bezogen ist, beginnt das System eine Warteoperation für eine Schreibantwort. In einem Schritt S1 des zu Fig. 14 gehörigen DMA-Lesens wird eine Warteoperation für eine S_STB-Aufnahme veranlaßt; danach wird basierend auf einer Schreib-/Lesebeurteilung bei einem Aufnehmen von S_STB über eine Übergangsbestimmung für einen nachfolgenden Schritt S2 entschieden. Darüber hinaus fängt das System in einem Schritt S8 des DMA-Lesens und einem Schritt S5 des DMA-Schreibens eine Warteoperation zum Negieren des Signals S_STB von der DMA-Haupteinheit an.

In den Signalzeitdiagrammen der Fig. 17 und 18, die Signalübertragungen betreffen, die gemäß den Spezifikationen der Fig. 9 bis 16 durchgeführt sind, bezeichnen jene Punkte, die in Klammern enthalten sind, Ausgangsquellen der jeweiligen Signale. Das bedeutet beispielsweise, daß (BMCC) bestimmt, daß das Signal von der Busspeicherverbindungssteuerung (BMCC) 401 ausgegeben ist; darüber hinaus zeigt (I/O) an, daß die DMA-Haupt-I/O-Vorrichtung 1910 oder die Unter-I/O-Vor richtung 1911 als eine Untereinheit des Prozessor-/Systembus-I/O-Zugriffs eingestellt ist.

Zusätzlich sind die Verzögerungsschaltkreise 501 bis 502 des Datenpfadschalters 402 gezeigt in Fig. 5, mit flankengetriggerten Flip-Flops aufgebaut, d. h. die Verzöge rungsoperation jedes Verzögerungsschaltkreises wird bei einer ansteigenden Flanke eines Taktsignals (CLK) der Fig. 17 und 18 begonnen. In diesem Zusammenhang ist ein START Signal (1901) ein Übertragungsstartsignal; es wird nämlich, während das Startsignal ausgegeben wird, eine Adresse bei einer ansteigenden Flanke des Taktes (CLK) verzögert, wobei die Adresse bei einer folgenden Operation benutzt wird. Darüber hinaus bezeichnet ein Signal M_ADD eine Speicheradresse, um zu dem Speicheradreßbus 414 gesendet zu werden, wohingegen Signale P_Data, M_Data und S_Data Daten anzeigen, die zu dem Prozessordatenbus 413, dem Speicher datenbus 416 bzw. dem Systemdatenbus 419 geführt werden. Darüber hinaus bezeichnen Signale P_Latch, M_Latch und S_Latch Daten, die in den Verzöge rungsschaltkreisen 501, 502 bzw. 503 geladen sind.

Wie aus Fig. 16 zu sehen ist, enthält der Schritt S3 des Prozessor-/Systembusvor richtungsschreibens, gezeigt in Fig. 13, einen Zyklus einer Warteoperation zur Bestätigung des Signals S_ACK. Darüber hinaus enthält der Schritt S2 des Prozessor-/Systembusvorrichtungslesens der Fig. 12 zwei Zyklen einer Warteopera tion zur Bestätigung des Signals S_ACK (1408). Bei dem DMA-Lesen der Fig. 14 enthält der Schritt S1 einen Zyklus einer Warteoperation zur Bestätigung des Signals S_STB (1407) und der Schritt S3 enthält einen Zyklus einer Warteoperation zur Negierung des Signals S_STB (1407).

In Fig. 18 enthält der Schritt S1 des DMA-Schreibens einen Zyklus einer Warte operation zur Bestätigung des Signals S_STB (1407); das Warten zur Negierung des Signals in dem Schritt S5 wird jedoch nur durch Ausführen einer Warteoperation beendet. Wie oben angegeben, sind die Operationen der Bus-/Speichersteuerung 401 und des Datenpfadschalters 402 der Fig. 4, 5 und 6 in Verbindung mit den Verfahren geschrieben worden, die zu den Fig. 9 bis 18 gehören, was für ein Verstehen des Betriebs der Ausführungsform der in Fig. 1 gezeigten Dreiwege verbindungssteuerung 103 hilfreich sein wird.

Obwohl Aufbauten und Operationen der Vierwegeverbindungssteuerung 705 und ähnlichem der Fig. 7 nicht beschrieben werden, werden die Aufbauten und Opera tionen leicht aus der Beschreibung des Aufbaus und der Operation der Dreiwege verbindungssteuerung verstanden.

Weiterhin kann, obwohl der Prozessorbus 111, der Speicherbus 112 und der Systembus 113 in der unter Bezugnahme auf die Fig. 4 bis 19 gegebenen Be schreibung jeweils vom Adreß-/Datenseparationstyp sind, die vorliegende Erfindung natürlich auf Busse eines Adreß-/Datenmultiplextyps angewendet werden. Wenn beispielsweise der Prozessorbus 111 und der Systembus 113 von einem Adreß-/ Datenmultiplextyp sind, wird das System der Fig. 4 derart aufgebaut sein, daß der Prozessoradreßbus 411 und der Prozessordatenbus 413 als ein Bus strukturiert sind; insbesondere werden der Systemadreßbus 417 und der Systemdatenbus 419 kom biniert, um einen Bus zu bilden. Die resultierenden Busse werden mit beiden der Bus-/Speichersteuerung 401 und dem Datenpfadschalter 402 verbunden.

Obwohl die Ausführungsbeispiele gemäß dem Grundkonzept der vorliegenden Erfindung beschrieben worden sind, ist zu verstehen, daß verschiedene Ver änderungen und Modifikationen durchgeführt werden können, ohne sich von der vorliegenden Erfindung zu entfernen.

Gemäß der vorliegenden Erfindung, die oben detailliert beschrieben ist, kann in dem Bussystem, das mindestens drei Arten von vielen Bussen einschließlich Prozes sor-, Speicher- und Systembussen, während zwei Arten der Busse eine Zusammen arbeit erreichen, die übrige Art davon eine unabhängige Operation durchführen, was zu einem Effekt einer Maximierung der Benutzungseffizienz der jeweiligen Busse fährt. Insbesondere bei einem Fall, wo der Prozessorbus mit einer Vielzahl von Prozessoren oder Cachespeichersystemen verbunden ist, können gleichzeitig Operationen vorteilhaft erreicht werden. Z.B. eine DMA-Operation und eine Datenübertragung zwischen einer Vielzahl von Prozessoren oder zwischen einem Prozessor und einem Cachespeichersystem können gleichzeitig erreicht werden; weiterhin können ein Prozessor-/Hauptspeicherzugriff und eine Datenübertragung zwischen einer Vielzahl von Vorrichtungen, die mit dem Systembus verbunden sind, zu der gleichen Zeit ausgeführt werden.

Claims

1. Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät, das aufweist:
einen Prozessorbus (111), der mit mindestens einem Prozessor (101) verbunden ist,
einen Speicherbus (112), der mit einem Hauptspeicher (104) ver bunden ist,
einen Systembus (113), der mit mindestens einer angeschlossenen Vorrichtung (105) verbunden ist, und
eine Verbindungssteuerungseinrichtung (401), die mit Steuerbussen (412, 415, 418) bzw. Adreßbussen (411, 414, 417) des Prozessorbus ses, des Speicherbusses und des Systembusses verbunden ist zum Erzeugen eines Datenpfadsteuersignals (420), wobei die Verbindungs steuerungseinrichtung wechselweise verschiedene Steuersignale (625, 626) und wechselweise verschiedene Adreßsignale für den Prozessor bus, den Speicherbus und den Systembus erzeugt,
dadurch gekennzeichnet,
daß das Bussystem eine Datenschalteinrichtung (402) aufweist, die von der Verbindungssteuerungseinrichtung gesteuert wird und die jeweils mit Datenbussen (413, 416, 419) des Prozessorbusses, des Speicherbusses und des Systembusses verbunden ist zum direkten Übertragen von Daten von jedem der Datenbusse zu einem anderen in Antwort auf das Datenpfadsteuersignal von der Verbindungssteue rungseinrichtung, wobei die Datenschalteinrichtung aufweist:
eine Vielzahl von Verzögerungseinrichtungen (501, 502, 503) zum jeweiligen Speichern der Daten von den Datenbussen, jeweils von dem Prozessorbus, dem Speicherbus und dem Systembus;
eine Vielzahl von ersten Auswahleinrichtungen (504, 505, 506), die jeweils in Verbindung mit dem Prozessorbus, dem Speicherbus und dem Systembus angeordnet sind, wobei jede erste Auswahleinrichtung Ausgänge von mindestens einer der Verzögerungseinrichtungen aus wählt, die andere sind als die dazugehörige Verzögerungseinrichtung; und
eine erste Einrichtung (510) zum Erzeugen eines Auswahlsignals der ersten Auswahleinrichtungen in Antwort auf das Datenpfadsteuersi gnal.

2. Bussystem nach Anspruch 1, bei dem die Datenschalteinrichtung (402) eine Vielzahl von Treibereinrichtungen (507, 508, 509) auf weist, die jeweils verbunden sind mit der Vielzahl von Verzögerungs einrichtungen (501, 502, 503), der Vielzahl der ersten Auswahlein richtungen (504, 505, 506) und den Datenbussen (413, 416, 419) jeweils des Prozessor-, des Speicher- und des Systembusses (111, 112, 113), wobei die erste Einrichtung (510) zwei aus der Vielzahl der Treibereinrichtungen mit einem Freigabesignal (511, 512, 513) ver sieht, um eine unabhängige Operation des anderen der drei Busse (111, 112, 113), der mit dem anderen der Vielzahl der Treiber verbunden ist, zu ermöglichen.

3. Bussystem nach Anspruch 1, wobei die Verbindungssteuerung auf weist:
eine zweite Auswahleinrichtung (615) zum jeweiligen Auswählen von Adreßsignalen, die über die Adreßbusse jeweils des Prozessorbusses und des Systembusses übertragen sind, wobei die ausgewählten Adreßsignale zu dem Adreßbus des Speicherbusses gesendet werden; und
zweite Einrichtungen (614, 616, 617) zum Empfangen der Steuersi gnale bzw. der Adreßsignale, die über den Steuerbus bzw. den Adreßbus des Prozessorbusses und des Systembusses übertragen werden, und zum Erzeugen mindestens des Datenpfadsteuersignals des Auswahlsignals der zweiten Auswahleinrichtung und des Steuersi gnals zur Übertragung zum Steuerbus des Speicherbusses.

4. Bussystem nach Anspruch 1, wobei der Prozessorbus mit mindestens einem Cachespeichersystem (102) verbunden ist.

5. Bussystem nach Anspruch 1, wobei der Prozessor; der mit dem Prozessorbus verbunden ist, mit einem Cachespeichersystem verbun den ist.

6. Bussystem nach Anspruch 1, wobei der Prozessorbus, der Speicherbus und der Systembus jeweils von einem Adreß-/Datenseparationstyp ist.

7. Bussystem nach Anspruch 1, wobei der Prozessorbus, der Speicherbus und der Systembus jeweils von einem Adreß-/Datenmultiplextyp ist.

8. Bussystem nach Anspruch 1, dadurch gekennzeichnet, daß mindestens eine angeschlossene Vorrichtung (105) eine Ein gabe-/Ausgabevorrichtung ist.

9. Bussystem nach Anspruch 1 oder 3, wobei die Verbindungssteuerung eine Zusammenarbeit des Prozessorbusses und des Speicherbusses in Antwort auf das Datenpfadsteuersignal beginnt.

10. Bussystem nach Anspruch 1 oder 3, wobei die Verbindungssteuerung eine Zusammenarbeit des Systembusses und des Speicherbusses in Antwort auf das Datenpfadsteuersignal aktiviert.

11. Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät nach Anspruch 1, das Prozessoren (701, 703), einen Hauptspeicher (104) und Eingabe-/Ausgabevorrichtungen (105) enthält.

12. Bussystem nach Anspruch 1, wobei die Verbindungssteuerungsein richtung mit einem zweiten Prozessorbus (712) verbunden ist, der ein anderer als der Prozessorbus (711) ist, wobei der zweite Prozessor bus mit mindestens einem Prozessor (703) verbunden ist.