DE4130535A1 - METHOD FOR CONNECTING A LOWER AND UPPER CONNECTION - Google Patents
METHOD FOR CONNECTING A LOWER AND UPPER CONNECTIONInfo
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Description
Die vorliegende Erfindung bezieht sich allgemein auf Verfahren zur Herstellung von Halbleitereinrichtungen und im besonderen auf ein Verfahren zur Verbindung einer unteren und einer oberen Verbindungsschicht.The present invention relates generally to methods for the production of semiconductor devices and in particular to a method of connecting a lower and an upper Link layer.
Im folgenden wird ein Beispiel eines herkömmlichen Verfahrens zum Verbinden einer unteren und einer oberen Verbindungs schicht unter Bezugnahme auf die Fig. 2A-2G beschrieben.In the following, an example of a conventional method for connecting a lower and an upper connecting layer will be described with reference to FIGS. 2A-2G.
Ein Siliziumsubstrat 1 wird vorbereitet, wie in Fig. 2A gezeigt. A silicon substrate 1 is prepared as shown in Fig. 2A.
Dann werden eine Siliziumoxidschicht 3, eine erste Aluminium- Verbindungsschicht 5, ein aus einer Siliziumoxidschicht gebildeter Zwischenschichtisolierfilm 7 und ein Photoresist 9 in dieser Reihenfolge auf der gesamten Oberfläche der Haupfläche eines Siliziumsubstrates 1 gebildet, wie in Fig. 2B gezeigt.Then, a silicon oxide layer 3 , a first aluminum compound layer 5 , an interlayer insulating film 7 formed from a silicon oxide layer, and a photoresist 9 are formed in this order on the entire surface of the main surface of a silicon substrate 1 , as shown in Fig. 2B.
Der Photoresist 9 wird dann einer vorbestimmten Musterung unterzogen, wie Fig. 2C zeigt.The photoresist 9 is then subjected to a predetermined patterning, as shown in FIG. 2C.
Der Zwischenschichtisolierfilm 7 wird einem isotropen Ätzen unter Nutzung des Photoresists 9 als Maske unterzogen, wie in Fig. 2D gezeigt. Das Ätzen wird beendet, wenn der Zwischen schichtisolierfilm 7 auf eine vorbestimmte Tiefe abgeätzt ist.The interlayer insulating film 7 is subjected to isotropic etching using the photoresist 9 as a mask, as shown in Fig. 2D. The etching is stopped when the intermediate layer insulating film is etched to a predetermined depth 7.
Unter Nutzung des Photoresists 9 als Maske wird der Zwischen schichtisolierfilm 7 einem anisotropen Ätzen unterzogen, um ein Kontaktloch 11 fertigzustellen, wie in Fig. 2E gezeigt.Using the photoresist 9 as a mask, the interlayer insulating film 7 is subjected to anisotropic etching to complete a via 11 , as shown in FIG. 2E.
Wie Fig. 2F zeigt, wird der Photoresist 9 entfernt. Eine zweite Aluminium-Verbindungsschicht 13 wird auf der gesamten Hauptoberfläche des Siliziumsubstrates 1 gebildet.As shows FIG. 2F, the photoresist 9 is removed. A second aluminum compound layer 13 is formed on the entire main surface of the silicon substrate 1 .
Die zweite Aluminium-Verbindungsschicht 13 wird dann einer vorbestimmten Strukturierung unterzogen, wie in Fig. 2G gezeigt.The second aluminum connection layer 13 is then subjected to a predetermined structuring, as shown in FIG. 2G.
Ein Teil der zweiten Aluminium-Verbindungsschicht 13, die auf dem Zwischenschichtisolierfilm gebildet ist, stellt eine obere Verbindung dar. Die erste Aluminium-Verbindungsschicht 5 stellt eine untere Verbindung dar.A part of the second aluminum interconnection layer 13 formed on the interlayer insulating film constitutes an upper connection. The first aluminum interconnection layer 5 represents a lower connection.
Wie in Fig. 2G gezeigt, sind die oberen Seitenwände des Kontaktloches 11 geneigt. Dies sichert eine ausgezeichnete Haftung der zweiten Aluminiumschicht 13 auf den Seitenwänden des Kontaktloches 11. As shown in FIG. 2G, the upper side walls of the contact hole 11 are inclined. This ensures excellent adhesion of the second aluminum layer 13 to the side walls of the contact hole 11 .
Es ist möglich, daß die Verbindung zwischen der oberen und der unteren Verbindung fehlerhaft wird, wenn das Öffnungsverhältnis des Kontaktloches, das heißt das Verhältnis der Tiefe des Kontaktloches zu seiner seitlichen (lateralen) Abmessung groß wird. Dies wird im folgenden unter Bezugnahme auf die Fig. 3 und 4 beschrieben.It is possible that the connection between the upper and lower connections becomes defective when the opening ratio of the contact hole, that is, the ratio of the depth of the contact hole to its lateral dimension becomes large. This is described below with reference to FIGS. 3 and 4.
Fig. 3 ist eine Querschnittsdarstellung, die einen Verbin dungsabschnitt zwischen der oberen und der unteren Verbindung in dem Falle zeigt, daß das Öffnungsverhältnis 1 oder kleiner ist. Die durch das Bezugszeichen A bezeichnete Abmessung ist die seitliche Abmessung des Kontaktloches. Die durch das Bezugszeichen B bezeichnete Abmessung ist die Tiefe des Kontaktloches. Wenn das Öffnungsverhältnis 1 oder kleiner ist, besteht zwischen der zweiten Aluminium-Verbindungsschicht 13, die als obere Verbindung dient, und der ersten Aluminium- Verbindungsschicht 5, die als untere Verbindung dient, eine ausgezeichnete elektrische Verbindung. Wenn das Öffnungs verhältnis größer als 1 ist, gibt es jedoch den Fall, daß zwischen der zweiten Aluminium-Verbindungsschicht 13 und der ersten Aluminium-Verbindungsschicht 5, wie in Fig. 4 gezeigt, keine gute elektrische Verbindung besteht. Dies liegt daran, daß die Öffnung des Kontaktloches 11 mit auf den oberen Seitenwänden des Kontaktloches 11 abgeschiedenem Aluminium bedeckt wird, bevor der Boden des Kontaktloches 11 mit Aluminium ausgefüllt ist. Fig. 3 is a cross sectional view showing a connecting portion between the upper and lower joints in the case that the opening ratio is 1 or less. The dimension denoted by the reference symbol A is the lateral dimension of the contact hole. The dimension designated by the reference symbol B is the depth of the contact hole. If the opening ratio is 1 or less, there is an excellent electrical connection between the second aluminum connection layer 13 serving as the upper connection and the first aluminum connection layer 5 serving as the lower connection. If the opening ratio is larger than 1, however, there is a case that there is no good electrical connection between the second aluminum connection layer 13 and the first aluminum connection layer 5 , as shown in FIG. 4. This is because that the opening of the contact hole 11 on the upper sidewalls of the contact hole 11 is covered aluminum deposited before the bottom of the contact hole 11 is filled with aluminum.
Wenn der Integrationsgrad von Halbleitereinrichtungen höher wird, werden die seitlichen Abmessungen der Kontaktlöcher kleiner. Andererseits kann die Dicke eines Zwischenschicht isolierfilmes in Anbetracht der Gefahr der Erzeugung von Pinholes oder ähnlichem nicht unter einen bestimmten Wert verringert werden. Das Öffnungsverhältnis wächst damit tendenziell an.If the degree of integration of semiconductor devices higher the lateral dimensions of the contact holes smaller. On the other hand, the thickness of an intermediate layer insulating film in view of the risk of producing Pinholes or the like do not fall below a certain value be reduced. The opening ratio grows with it tends to.
Als ein Verfahren, das die elektrische Verbindung zwischen der oberen und unteren Verbindung auch dann sichert, wenn das Öffnungsverhältnis ansteigt, wird ein Verfahren bereitgestellt, bei dem die elektrische Verbindung zwischen der oberen und unteren Verbindung mittels eines durch ein selektives CVD- Verfahren gebildeten Metalls hergestellt wird. Dieses Verfahren wird unter Bezugnahme auf die Fig. 5A-5G beschrieben.As a method that ensures the electrical connection between the upper and lower connection even when the opening ratio increases, a method is provided in which the electrical connection between the upper and lower connection is made by means of a metal formed by a selective CVD method becomes. This method is described with reference to Figures 5A-5G.
Ein Siliziumsubstrat 15 wird vorbereitet, wie in Fig. 5A gezeigt.A silicon substrate 15 is prepared as shown in Fig. 5A.
Wie Fig. 5B zeigt, werden eine Siliziumoxidschicht 17, eine erste Aluminium-Verbindungsschicht 19, ein aus einer Siliziumoxidschicht gebildeter Zwischenschichtisolierfilm 21 und ein Photoresist 23 in dieser Reihenfolge auf der gesamten Oberfläche der Hauptfläche des Siliziumsubstrates 15 gebildet. As, FIG. 5B, a silicon oxide layer 17, a first aluminum interconnection layer 19, a formed of a silicon oxide interlayer insulating film 21 and a photoresist 23 in this order on the entire surface of the main surface of the silicon substrate 15 are formed.
Der Photoresist 23 wird dann, wie in Fig. 5C gezeigt, einer vorbestimmten Musterung unterzogen.The photoresist 23 is then subjected to a predetermined pattern, as shown in Fig. 5C.
Der Zwischenschichtisolierfilm 21 wird unter Nutzung des Photoresists 23 als Maske einem anisotropen Ätzen unterzogen, um ein Kontaktloch 25 zu bilden, wie in Fig. 5D gezeigt.The interlayer insulating film 21 is anisotropically etched using the photoresist 23 as a mask to form a contact hole 25 as shown in Fig. 5D.
Wie Fig. 5E zeigt, wird unter Nutzung eines CVD(chemischen Gasphasenabscheidungs)-Verfahrens Wolfram 27 selektiv im Kontaktloch 25 abgeschieden. Die Ursache, warum Wolfram 27 selektiv nur im Kontaktloch 25 abgeschieden wird, besteht darin, daß ein wolframhaltiges Materialgas mit Aluminium reagiert und nicht leicht mit einer Siliziumoxidschicht reagiert. Da das wolframhaltige Materialgas ein wenig mit der Siliziumoxidschicht reagiert, wird auf der Hauptoberfläche des Zwischenschichtisolierfilmes 21 eine dünne Schicht aus Wolfram 27 gebildet.As shown in FIG. 5E, tungsten 27 is selectively deposited in via 25 using a CVD (chemical vapor deposition) method. The reason why tungsten 27 is selectively deposited only in contact hole 25 is that a tungsten-containing material gas reacts with aluminum and does not easily react with a silicon oxide layer. Since the tungsten-containing material gas reacts a little with the silicon oxide layer, a thin layer of tungsten 27 is formed on the main surface of the interlayer insulating film 21 .
Wie in Fig. 5F gezeigt, wird das auf dem Zwischenschicht isolierfilm 21 gebildete Wolfram 27 abgeätzt. As shown in FIG. 5F, the tungsten 27 formed on the interlayer insulating film 21 is etched off.
Wie Fig. 5G zeigt, wird auf dem Zwischenschichtisolierfilm 21 eine zweite Aluminium-Verbindungsschicht 29 gebildet. Die zweite Aluminium-Verbindungsschicht 29 wird dann einer vorbestimmten Musterung unterzogen.As shows FIG. 5G, on the interlayer 21, a second aluminum interconnection layer 29 is formed. The second aluminum connection layer 29 is then subjected to a predetermined patterning.
Das selektive CVD-Verfahren ist beispeilsweise in einem Artikel in IEEE, 13./14. Juni 1988, Seiten 125-134 beschrieben.The selective CVD process is, for example, in one article in IEEE, 13./14. June 1988, pages 125-134.
Das selektive CVD-Verfahren befindet sich jedoch noch in der Forschung und wurde bislang nicht für die Herstellung von Halbleitereinrichtungen angewendet.However, the selective CVD process is still in the Research and has not been done for the manufacture of Semiconductor devices applied.
Ein Zugang, wie die oben beschriebenen Probleme zu lösen sind, wurde in der Japanischen Patentoffenlegungsschrift 61-1 16 834 vorgeschlagen. Dieses Verfahren wird im folgenden unter Bezugnahme auf die Fig. 6A-6F beschrieben.An approach to how to solve the problems described above has been proposed in Japanese Patent Laid-Open No. 61-1 16 834. This method is described below with reference to Figures 6A-6F.
Wie in Fig. 6a gezeigt, werden Feldoxidschichten 33 an entgegengesetzten Seiten auf der Hauptoberfläche eines Substrates 31 gebildet. Ein Source-Gebiet 37 und ein Drain- Gebiet 39 werden in einem Abstand voneinander zwischen den Feldoxidschichten 33 im oberflächennahen Bereich des Substrates 31 gebildet. Eine Isolierschicht 43 wird auf der Hauptfläche des Substrates 31 zwischen dem Source- und dem Drain-Gebiet 37 und 39 gebildet. Eine Gate-Elektrode 41 wird auf der Isolierschicht 43 gebildet.As shown in FIG. 6 a, field oxide layers 33 are formed on opposite sides on the main surface of a substrate 31 . A source region 37 and a drain region 39 are formed at a distance from one another between the field oxide layers 33 in the region of the substrate 31 near the surface. An insulating layer 43 is formed on the main surface of the substrate 31 between the source and drain regions 37 and 39 . A gate electrode 41 is formed on the insulating layer 43 .
Eine Polysiliziumschicht 35 wird auf der einen Feldoxidschicht 33 gebildet. Eine Pufferoxidschicht 45 wird auf der gesamten Hauptfläche des Substrates 31 gebildet. Ein Kontaktloch 47a wird in der Pufferoxidschicht 45, die auf der Polysilizium schicht 35 gebildet ist, gebildet. Ein Kontaktloch 47b wird in der auf dem Source-Gebiet 37 gebildeten Pufferoxidschicht 45 gebildet. Ein Kontaktloch 47c wird in der auf dem Drain-Gebiet 39 gebildeten Oxidschicht 45 gebildet.A polysilicon layer 35 is formed on the one field oxide layer 33 . A buffer oxide layer 45 is formed on the entire main surface of the substrate 31 . A contact hole 47 a is formed in the buffer oxide layer 45 , which is formed on the polysilicon layer 35 . A contact hole 47 b is formed in the buffer oxide layer 45 formed on the source region 37 . A contact hole 47 c is formed in the oxide layer 45 formed on the drain region 39 .
Wie Fig. 6B zeigt, wird über der gesamten Hauptoberfläche des Substrates 31 eine erste Aluminium-Verbindungsschicht 49 gebildet. Eine Photoresist 51 wird auf der ersten Aluminium- Verbindungsschicht 49 gebildet.As shown in FIG. 6B, a first aluminum compound layer 49 is formed over the entire main surface of the substrate 31 . A photoresist 51 is formed on the first aluminum compound layer 49 .
Wie in Fig. 6C gezeigt, wird der Photoresist 51 einer vor bestimmten Musterung unterzogen. Unter Nutzung des Photoresist 51 als Maske wird die erste Aluminium-Verbindungsschicht 49 selektiv abgeätzt, um elektrisch leitende Säulen 53a, 53b und 53c zu bilden.As shown in Fig. 6C, the photoresist 51 is subjected to a predetermined patterning. Using the photoresist 51 as a mask, the first aluminum compound layer 49 is selectively etched off in order to form electrically conductive columns 53 a, 53 b and 53 c.
Ein Phosphorsilikatglas 55 und ein Resist 57 werden in dieser Reihenfolge über der gesamten Hauptfläche des Substrates 31 gebildet, wie Fig. 6D zeigt.A phosphorus silicate glass 55 and a resist 57 are formed over the entire main surface of the substrate 31 in this order, as shown in FIG. 6D.
Wie Fig. 6E zeigt, wird der Resist 57 einer Veraschung unter zogen. Die Veraschung wird durchgeführt, bis das auf den leitenden Säulen 53a, 53b und 53c gebildete Phosphorsilikatglas 55 freigelegt ist. Dann werden unter Nutzung des Resist 57 als Maske die auf den leitenden Säulen 53a, 53b bzw. 53c gebil deten Zwischenschichtisolierfilme 55a, 55b bzw. 55c selektiv abgeätzt. Danach wird der verbliebene Resist 57 entfernt.As FIG. 6E shows, the resist 57 is subjected to ashing. The ashing is carried out until the phosphorus silicate glass 55 formed on the conductive columns 53 a, 53 b and 53 c is exposed. Then, using the resist 57 as a mask, the interlayer insulating films 55 a, 55 b and 55 c formed on the conductive columns 53 a, 53 b and 53 c are selectively etched off. The remaining resist 57 is then removed.
Wie in Fig. 6F gezeigt, wird auf der gesamten Hauptoberfläche des Substrates 31 eine zweite Aluminium-Verbindungsschicht 59 gebildet. Die zweite Aluminium-Verbindungsschicht 59 wird dann einem vorbestimmten Mustern unterzogen.As shown in FIG. 6F, a second aluminum compound layer 59 is formed on the entire main surface of the substrate 31 . The second aluminum compound layer 59 is then subjected to a predetermined pattern.
Wie Fig. 6C zeigt, ermöglicht es das Verändern der seitlichen Abmessung des Resist 51, der als Maske dient, frei die seitlichen Abmessungen der leitenden Säulen 53a, 53b und 53c zu steuern. Dies sichert die elektrische Verbindung zwischen der oberen und unteren Verbindung auch dann, wenn der Integrations grad von Halbleitereinrichtungen steigt.As FIG. 6C shows, changing the lateral dimension of the resist 51 , which serves as a mask, enables the lateral dimensions of the conductive columns 53 a, 53 b and 53 c to be freely controlled. This ensures the electrical connection between the upper and lower connection even when the degree of integration of semiconductor devices increases.
Da zudem die elektrische Verbindung zwischen der oberen und unteren Verbindung unter Nutzung einer allgemein gebräuch lichen Technologie hergestellt wird, können die Halbleiterein richtungen problemlos hergestellt werden. Since also the electrical connection between the upper and lower link using a commonly used technology is manufactured, the semiconductors can be directions can be easily produced.
Die in der Japanischen Patentoffenlegungsschrift Nr. 61-1 16 834 beschriebene Methode hat jedoch die folgenden Probleme. Wie in Fig. 6E gezeigt, werden die Köpfe der leitenden Säulen 53a, 53b und 53c durch die folgenden Schritte (1-3) freigelegt.However, the method described in Japanese Patent Laid-Open No. 61-1 16 834 has the following problems. As shown in Fig. 6E, the heads of the conductive pillars 53 a, 53 b and 53 c are exposed by the following steps (1-3).
- 1) Der Resist 57 wird verascht, bis die auf den leitenden Säulen 53a, 53b bzw. 53c gebildeten Zwischenschichtisolier filme 55a, 55b bzw. 55c freigelegt sind.1) The resist 57 is incinerated until the interlayer insulating films 55 a, 55 b and 55 c formed on the conductive columns 53 a, 53 b and 53 c are exposed.
- 2) Die Zwischenschichtisolierfilme 55a, 55b und 55c werden unter Nutzung des Resists 57 als Maske abgeätzt, um die entsprechenden Köpfe der leitenden Säulen 53a, 53b und 53c freizulegen.2) The interlayer insulating films 55 a, 55 b and 55 c are etched away using the resist 57 as a mask in order to expose the corresponding heads of the conductive columns 53 a, 53 b and 53 c.
- 3) Der verbliebene Resist 57 wird entfernt.3) The remaining resist 57 is removed.
Bei diesem Verfahren werden die Köpfe der leitenden Säulen 53a, 53b und 53c durch die vorangehenden drei Schritte freigelegt. Zur Herstellung der Verbindung zwischen der oberen und unteren Verbindung wird daher einige Zeit benötigt.In this method, the heads of the conductive pillars 53 a, 53 b and 53 c are exposed through the previous three steps. It therefore takes some time to establish the connection between the upper and lower connection.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem die elektrische Verbindung zwischen einer oberen Verbindung und einer unteren Verbindung einfach hergestellt werden kann, und bei dem eine Erosion der unteren Verbindung im Falle der elektrischen Verbindung mit der oberen Verbindung und ein Schmelzen der unteren Verbindung vermieden werden kann.It is an object of the present invention to provide a method provide with which the electrical connection between an upper connection and a lower connection simple can be produced, and in which erosion of the lower Connection in the case of electrical connection with the upper one Connection and melting of the lower connection avoided can be.
Ein Verfahren zur Verbindung der oberen und unteren Verbindung gemäß der Erfindung enthält die Schritte: Bilden eines zweiten Zwischenschichtisolierfilmes auf einer ersten Leiterschicht, Bilden eines Kontaktloches durch selektives Abätzen des zweiten Zwischenschichtisolierfilmes zur Freilegung eines Abschnittes der ersten Leiterschicht, Bilden einer dritten Leiterschicht auf dem zweiten Zwischenschichtisolierfilm unter Einschluß der freigelegten ersten Leiterschicht, selektives Abätzen der dritten Leiterschicht zur Bildung einer elektrisch leitenden Säule aus der dritten Leiterschicht im Kontaktloch, die mit der ersten Leiterschicht verbunden ist, Bilden eines ersten Zwischenschichtisolierfilmes auf dem zweiten Zwischenschicht isolierfilm unter Einschluß der leitenden Säule, Bilden einer planaren Schicht auf dem ersten Zwischenschichtisolierfilm, deren Oberfläche ebener ist als die Oberfläche des ersten Zwischenschichtisolierfilmes, Rückätzen der aus der planaren Schicht und dem ersten Zwischenschichtisolierfilm gebildeten Schicht zur Freilegung des Kopfes der leitenden Säule und Bilden einer zweiten leitenden Schicht, die elektrisch mit der leitenden Säule verbunden ist, auf dem freigelegten Kopf der leitenden Säule.A method of connecting the top and bottom connections according to the invention includes the steps of: forming a second one Interlayer insulating film on a first conductor layer, Form a contact hole by selectively etching the second Interlayer insulation film to expose a section the first conductor layer, forming a third conductor layer on the second interlayer insulating film including the exposed first conductor layer, selective etching of the third conductor layer to form an electrically conductive Pillar from the third conductor layer in the contact hole, which with the first conductor layer is connected, forming a first Interlayer insulation film on the second interlayer insulating film including the conductive pillar, forming one planar layer on the first interlayer insulating film, whose surface is flatter than the surface of the first Interlayer insulation film, etching back from the planar Layer and the first interlayer insulating film Layer to expose the head of the conductive pillar and Form a second conductive layer that is electrically connected to the conductive column is connected to the exposed head of the guiding pillar.
Beim erfindungsgemäßen Verfahren zum Verbinden der oberen und unteren Verbindung wird die die planare Schicht und den ersten Zwischenschichtisolierfilm enthaltende Schicht rückgeätzt, um den Kopf der leitenden Säule freizulegen. Gemäß der Erfindung kann der Kopf der leitenden Säule mit einer kleineren Anzahl von Schritten freigelegt werden, als bei dem in der Japanischen Patentoffenlegungsschrift Nr. 61-1 16 834 beschriebenen Verfahren, bei dem der Zwischenschichtisolierfilm auf der leitenden Säule unter Nutzung eines Resists als Maske entfernt wird, um den Kopf der leitenden Säule freizulegen.In the inventive method for connecting the upper and lower connection becomes the the planar layer and the first Interlayer insulating film containing etched back to to expose the head of the guiding pillar. According to the invention can the head of the conductive column with a smaller number of steps are exposed than that in Japanese Patent Laid-Open No. 61-1 16 834 Process in which the interlayer insulating film on the conductive column removed using a resist as a mask to expose the head of the pillar.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.Further features and advantages of the invention result itself from the explanation of an embodiment based on the Characters.
Von den Figuren zeigen:From the figures show:
Fig. 1A bis 1K Querschnittdarstellungen, die in der Rei henfolge der Schritte eine Ausführungs form eines Verfahrens zum Verbinden einer oberen und einer unteren Verbindung zeigen, Fig. 1A through 1K are cross sectional views, the henfolge in Rei the steps of an execution of a method for connecting an upper and a lower connecting show
Fig. 1L eine Querschnittsdarstellung, die den Zu stand zeigt, daß ein Abschnitt einer Alu minium-Verbindung erodiert ist, Fig. 1L is a cross-sectional view showing the to stand, that a portion of aluminum is eroded minium compound,
Fig. 2A bis 2G Querschnittsdarstellungen, die in der Rei henfolge der Schritte ein Beispiel eines herkömmlichen Verfahrens zum Verbinden einer oberen und unteren Verbindung zei gen, Figs. 2A to 2G are cross sectional views, the steps in the Rei the henfolge an example of a conventional method for connecting an upper and lower connecting gen zei,
Fig. 3 eine Querschnittsdarstellung, die einen Verbindungsabschnitt zwischen einer oberen und einer unteren Verbindung für den Fall zeigt, daß das Öffnungsverhältnis kleiner oder gleich 1 ist, Fig. 3 is a sectional view showing a connecting portion between an upper and a lower connection for the case in which the aperture ratio is less than or equal to 1,
Fig. 4 eine Querschnittsdarstellung, die den Ver bindungsabschnitt zwischen einer oberen und unteren Verbindung in dem Falle zeigt, daß das Öffnungsverhältnis größer als 1 ist, Fig. 4 is a cross sectional view showing the connecting portion Ver between an upper and lower connection in the case shows that the aperture ratio is greater than 1,
Fig. 5A bis 5G Querschnittsdarstellungen, die in der Rei henfolge der Schritte ein anderes Beispiel eines Verfahrens zum Verbinden einer obe ren und unteren Verbindung zeigen, Fig. 5A to 5G are cross-sectional views showing the steps of Rei henfolge another example of a method for connecting a obe ren and lower link,
Fig. 6A bis 6F Querschnittsdarstellungen, die in der Rei henfolge der Schritte das in der Japani schen Patentoffenlegungsschrift Nr. 61-1 16 834 beschriebene Verfahren zeigen. FIGS. 6A to 6F are cross sectional views in the steps Rei henfolge the rule in Japanes Patent Publication no. 16834 show methods described 61-1.
Im folgenden wird eine Ausführungsform des Verfahrens zum Ver binden eine oberen und einer unteren Verbindung entsprechend der Erfindung unter Bezugnahme auf die Fig. 1A-1K beschrieben. In the following, an embodiment of the method for connecting an upper and a lower connection according to the invention is described with reference to FIGS. 1A-1K.
Zuerst wird, wie Fig. 1A zeigt, ein Siliziumsubstrat 61 vorbe reitet. Dann wird über der gesamten Oberfläche der Hauptfläche des Siliziumsubstrates 61 unter Nutzung eines CVD-Verfahrens eine Siliziumoxidschicht 63 gebildet, wie in Fig. 1B gezeigt. Auf der Siliziumoxidschicht 63 wird durch Sputtern eine erste Alumium-Verbindungsschicht 65 gebildet. Auf der ersten Aluminium-Verbindungsschicht 65 wird ein zweiter Zwischen schichtisolierfilm 67, der aus einer dünnen TEOS(Tetraethyl orthosilikat)-Schicht besteht, gebildet. Die TEOS-Schicht wird verwendet, da die Schicht bei einer Temperatur gebildet werden kann, die nicht höher als der Schmelzpunkt von Aluminium ist, wodurch eine Umwandlung der ersten Aluminium-Verbindungs schicht 65 verhindert wird.First, as shown in FIG. 1A, a silicon substrate 61 is prepared. Then, a silicon oxide layer 63 is formed over the entire surface of the main surface of the silicon substrate 61 using a CVD method, as shown in FIG. 1B. A first aluminum connection layer 65 is formed on the silicon oxide layer 63 by sputtering. A second interlayer insulating film 67 , which consists of a thin TEOS (tetraethyl orthosilicate) layer, is formed on the first aluminum connecting layer 65 . The TEOS layer is used because the layer can be formed at a temperature not higher than the melting point of aluminum, thereby preventing the first aluminum compound layer 65 from being converted.
Auf dem zweiten Zwischenschichtisolierfilm 67 wird ein Photo resist 69 gebildet. Der Photoresist 69 wird dann einem vorbestimmten Mustern unterzogen.A photo resist 69 is formed on the second interlayer insulating film 67 . The photoresist 69 is then subjected to a predetermined pattern.
Wie in Fig. 1C gezeigt, wird unter Nutzung des Photoresists 69 als Maske der zweite Zwischenschichtisolierfilm 67 selektiv weggeätzt, um ein Kontaktloch 71 zu bilden. Der Photoresist 69 wird dann entfernt.As shown in FIG. 1C, using the photoresist 69 as a mask, the second interlayer insulating film 67 is selectively etched away to form a contact hole 71 . The photoresist 69 is then removed.
Eine dritte Aluminium-Verbindungsschicht 73 wird auf dem zweiten Zwischenschichtisolierfilm 67 durch Sputtern gebildet, wie in Fig. 1D gezeigt.A third aluminum compound layer 73 is formed on the second interlayer insulating film 67 by sputtering, as shown in FIG. 1D.
Eine Photoresist 75 wird auf der dritten Aluminium-Verbindungs schicht 73 gebildet und dann einer vorbestimmten Musterung unterzogen, wie Fig. 1E zeigt.A photoresist 75 is formed on the third aluminum compound layer 73 and then subjected to a predetermined pattern, as shown in FIG. 1E.
Unter Nutzung des Photoresists 75 als Maske wird die dritte Aluminium-Verbindungsschicht 73 selektiv weggeätzt, um eine elektrisch leitende Säule 77 zu bilden, wie in Fig. 1F gezeigt. Using the photoresist 75 as a mask, the third aluminum interconnect layer 73 is selectively etched away to form an electrically conductive column 77 , as shown in FIG. 1F.
Der auf der leitenden Säule 77 gebildete Photoresist 75 wird dann entfernt, wie in Fig. 1G gezeigt.The photoresist 75 formed on the conductive column 77 is then removed, as shown in FIG. 1G.
Wie Fig. 1H zeigt, wird ein aus einer TEOS-Schicht gebildeter erster Zwischenschichtisolierfilm 79 über der gesamten Haupt oberfläche des Siliziumsubstrates 61 gebildet. Die Ursache, warum der erste Zwischenschichtisolierfilm 79 aus einer TEOS- Schicht gebildet wird, ist dieselbe wie im Falle des zweiten Zwischenschichtisolierfilmes 67. Ein Positivresist 81 wird dann auf die gesamte Hauptoberfläche des Siliziumsubstrates 61 aufgebracht. Die Oberfläche des Positivresists 81 wird ebener als die Oberfläche des ersten Zwischenschichtisolierfilmes 79 gemacht. Dies wird deshalb gemacht, weil, wenn die Oberfläche des Positivresists 81 nicht ebener als die Oberfläche des ersten Zwischenschichtisolierfilmes 79 ist, es möglich ist, daß die erste Aluminium-Verbindungsschicht 65 vor dem Freiliegen der leitenden Säule 77 freigelegt wird. Um zu gewährleisten, daß die Oberfläche des Positivresists 81 ebener als die des ersten Zwischenschichtisolierfilmes 79 ist, wird ein Positiv resist 81 mit niedrigerer Viskosität als der des ersten Zwischenschichtisolierfilmes 79 verwendet.As shows FIG. 1H, a formed from a TEOS layer first interlayer 79 is formed over the entire main surface of the silicon substrate 61 is formed. The reason why the first interlayer insulating film 79 is formed from a TEOS layer is the same as in the case of the second interlayer insulating film 67 . A positive resist 81 is then applied to the entire main surface of the silicon substrate 61 . The surface of the positive resist 81 is made flatter than the surface of the first interlayer insulating film 79 . This is because if the surface of the positive resist 81 is not more flat than the surface of the first interlayer insulating film 79 , it is possible that the first aluminum compound layer 65 will be exposed before the conductive pillar 77 is exposed. In order to ensure that the surface of the positive resist 81 is more even than that of the first interlayer insulating film 79 , a positive resist 81 with a lower viscosity than that of the first interlayer insulating film 79 is used.
Wie in Fig. 1I gezeigt, wird eine den Positivresist 81 und den ersten Zwischenschichtisolierfilm 79 enthaltende Schicht unter Nutzung eines Mischgases, das SF6-Gas CH2F2-Gas CL2-Gas enthält rückgeätzt, um den Kopf der leitenden Säule 77 freizulegen. Das Durchflußratenverhältnis der Gase wird wie folgt festgelegt: SF6 : CH2F2 : Cl2=1 : 0.6 : 0.7.As shown in Fig. 1I, a the positive resist 81 and the first interlayer insulating film 79 containing layer using a mixed gas containing SF etched 6 gas CH 2 F 2 gas, Cl 2 gas contains, in order to expose the head of the conductive pillar 77 . The flow rate ratio of the gases is determined as follows: SF 6 : CH 2 F 2 : Cl 2 = 1: 0.6: 0.7.
Der auf dem ersten Zwischenschichtisolierfilm 79 verbliebene Positivresist 81 wird dann entfernt.The positive resist 81 remaining on the first interlayer insulating film 79 is then removed.
Wie Fig. 1J zeigt, wird auf der gesamten Oberfläche des Sili ziumsubstrates 61 durch Sputtern eine zweite Aluminium-Verbin dungsschicht 83 gebildet. Auf der zweiten Aluminium Verbindungsschicht 83 wird ein Photoresist 85 aufgebracht und dann einer vorbestimmten Strukturierung unterzogen.As shown in FIG. 1J, a second aluminum compound layer 83 is formed on the entire surface of the silicon substrate 61 by sputtering. A photoresist 85 is applied to the second aluminum connecting layer 83 and then subjected to a predetermined structuring.
Wie in Fig. 1K gezeigt, wird die zweite Aluminium-Verbin dungsschicht 83 unter Nutzung des Photoresists 85 als Maske selektiv weggeätzt. Der auf der zweiten Aluminium-Verbindungs schicht 83 gebildete Photoresist 85 wird dann entfernt. Mit den beschriebenen Schritten ist eine Ausführungsform des Herstel lungsverfahrens abgeschlossen.As shown in FIG. 1K, the second aluminum compound layer 83 is selectively etched away using the photoresist 85 as a mask. The photoresist 85 formed on the second aluminum compound layer 83 is then removed. With the steps described, an embodiment of the manufacturing process is completed.
Die Dicke des in Fig. 1K gezeigten zweiten Zwischenschicht isolierfilmes 67 ist vorzugsweise 1000Å oder mehr. Dies liegt daran, daß, wenn die Dicke des zweiten Zwischenschichtisolier filmes 67 kleiner als 1000Å ist, es möglich ist, daß im zweiten Zwischenschichtisolierfilm 67 Pinholes erzeugt werden.The thickness of the second interlayer insulating film 67 shown in Fig. 1K is preferably 1000 Å or more. This is because if the thickness of the second interlayer insulating film 67 is less than 1000 Å, it is possible that 67 pinholes are generated in the second interlayer insulating film.
Das Öffnungsverhältnis des in Fig. 1K gezeigten Kontaktloches 71 ist vorzugsweise 1 oder kleiner. Wenn das Öffnungsverhältnis des Kontaktloches 71 größer als 1 ist, können die leitende Säule 77 und die erste Aluminium-Verbindungsschicht 65 eine fehlerhafte Verbindung bewirken. Die Ursache für das Vorkommen einer fehlerhaften Verbindung zwischen der leitenden Säule 77 und der ersten Aluminium-Verbindungsschicht 55 wurde bereits bei der Erklärung der Fig. 4 diskutiert.The opening ratio of the contact hole 71 shown in FIG. 1K is preferably 1 or smaller. If the opening ratio of the contact hole 71 is larger than 1, the conductive pillar 77 and the first aluminum connection layer 65 may cause a faulty connection. The reason for the occurrence of a faulty connection between the conductive column 77 and the first aluminum connection layer 55 was already discussed in the explanation of FIG. 4.
Vorzugsweise wird die leitende Säule 77 so gebildet, daß eine Seitenwand 78 der leitenden Säule 77, die in Fig. 1K gezeigt ist, auf dem zweiten Zwischenschichtisolierfilm 67 liegen kann. Dies ist deshalb günstig, weil, wenn die leitende Säule 77 so gebildet wird, daß die Seitenwand 78 der leitenden Säule 77 nicht auf dem zweiten Zwischenschichtisolierfilm 67 liegen kann, wie in Fig. 1L gezeigt, ein Teil der ersten Aluminium- Verbindungsschicht 65 durch das Ätzen erodieren kann. Der ero dierte Abschnitt ist mit der Bezugsziffer 87 bezeichnet.Preferably, the conductive pillar 77 is formed so that a side wall 78 of the conductive pillar 77 shown in FIG. 1K can lie on the second interlayer insulating film 67 . This is convenient because when the conductive pillar 77 is formed so that the side wall of the conductive pillar 77 may not lie on the second interlayer insulating film 67 78, as shown in Fig. 1L, a part of the first aluminum interconnection layer 65 through the Etching can erode. The ero ded section is designated by the reference numeral 87 .
Bei dieser Ausführungsform wird, wie in Fig. 1K gezeigt, Alu minium als Material für die obere und untere Verbindungsschicht und die leitende Säule verwendet. Die Erfindung ist jedoch auf die Verwendung von Aluminium nicht begrenzt, und es können andere elektrisch leitfähige Materialien, z. B. Polysilizium verwendet werden.In this embodiment, as shown in FIG. 1K, aluminum is used as the material for the upper and lower connection layers and the conductive column. However, the invention is not limited to the use of aluminum, and other electrically conductive materials, e.g. B. polysilicon can be used.
Für den ersten und den zweiten Zwischenschichtisolierfilm 79 und 67, die in Fig. 1K gezeigt sind, werden TEOS-Schichten verwendet. Die Erfindung ist jedoch nicht auf den Einsatz von TEOS-Schichten begrenzt und es kann jede Schicht verwendet werden, die bei einer Temperatur gebildet werden kann, die nicht höher als der Schmelzpunkt des Aluminiums ist. Mögliche Schichten sind beispielsweise eine plasmaerzeugte Siliziumni tridschicht, eine im Plasma gasphasenabgeschiedene Silizium oxidschicht, eine aufgeschleuderte Glasschicht o. ä..TEOS layers are used for the first and second interlayer insulating films 79 and 67 shown in FIG. 1K. However, the invention is not limited to the use of TEOS layers and any layer that can be formed at a temperature that is not higher than the melting point of the aluminum can be used. Possible layers are, for example, a plasma-generated silicon nitride layer, a silicon oxide layer which is vapor-deposited in the plasma, a spun-on glass layer or the like.
Beim Verfahren zum Verbinden einer oberen und einer unteren Verbindung gemäß der Erfindung wird die aus einer planaren Schicht und dem ersten Zwischenschichtisolierfilm gebildete Schicht zurückgeätzt, um den Kopf der leitenden Säule freizu legen. Dies ermöglicht das Freilegen des Kopfes der leitenden Säule mit einer kleineren Anzahl von Schritten als beim her kömmlichen Verfahren. Die Produktivität bei der Herstellung von Halbleitereinrichtungen kann damit erhöht werden.In the process of connecting an upper and a lower one Connection according to the invention is that of a planar Layer and the first interlayer insulating film Etched back to expose the head of the conductive pillar lay. This enables the head of the conductor to be exposed Column with a smaller number of steps than the previous one conventional procedures. Productivity in the production of Semiconductor devices can thus be increased.
Claims (6)
Bilden eines zweiten Zwischenschichtisolierfilmes (67) auf einer ersten Leiterschicht (65), die die untere Verbindung darstellt,
Bilden eines Kontaktloches (71) durch selektives Wegätzen des zweiten Zwischenschichtisolierfilmes (67) zum Freilegen eines Abschnittes der ersten Leiterschicht (65),
Bilden einer dritten Leiterschicht (73) auf dem zweiten Zwischenschichtisolierfilm (67) und auf der freigelegten ersten Leiterschicht (65),
selektives Wegätzen der dritten Leiterschicht (73) zur Bildung einer elektrisch leitenden Säule (77) im Kontaktloch (71), die aus der dritten Leiterschicht (73) gebildet und elektrisch mit der ersten Leiterschicht (65) verbunden ist,
Bilden eines ersten Zwischenschichtisolierfilmes (79) auf dem zweiten Zwischenschichtisolierfilm (67) und auf der leitenden Säule (77),
Bilden einer ebenen Schicht (81) mit einer ebeneren Oberfläche als die Oberfläche des ersten Zwischenschichtisolierfilmes auf dem ersten Zwischenschichtisolierfilm (79),
Abätzen der gesamten Oberfläche der die ebene Schicht (81) und den ersten Zwischenschichtisolierfilm (79) enthaltenden Schicht zur Freilegung des Kopfes der leitenden Säule (77),
wobei die ebene Schicht (81) und der erste Zwischenschichtiso lierfilm (79) Materialien sind, die zum Rückätzen verwendet werden, und
Bilden einer zweiten leitenden Schicht (83), die die obere Verbindung darstellt, in elektrischer Verbindung mit der leitenden Säule (77) auf dem freigelegten Kopf der leitenden Säule (77). 1. Method for connecting a lower connection and an upper connection with the steps:
Forming a second interlayer insulating film ( 67 ) on a first conductor layer ( 65 ), which is the lower connection,
Forming a contact hole ( 71 ) by selectively etching away the second interlayer insulating film ( 67 ) to expose a portion of the first conductor layer ( 65 ),
Forming a third conductor layer ( 73 ) on the second interlayer insulating film ( 67 ) and on the exposed first conductor layer ( 65 ),
selectively etching away the third conductor layer ( 73 ) to form an electrically conductive column ( 77 ) in the contact hole ( 71 ), which is formed from the third conductor layer ( 73 ) and is electrically connected to the first conductor layer ( 65 ),
Forming a first interlayer insulating film ( 79 ) on the second interlayer insulating film ( 67 ) and on the conductive pillar ( 77 ),
Forming a planar layer ( 81 ) having a more planar surface than the surface of the first interlayer insulating film on the first interlayer insulating film ( 79 ),
Etching the entire surface of the layer containing the planar layer ( 81 ) and the first interlayer insulating film ( 79 ) to expose the head of the conductive pillar ( 77 ),
wherein the planar layer ( 81 ) and the first interlayer insulating film ( 79 ) are materials used for etching back, and
Forming a second conductive layer ( 83 ), which is the top connection, in electrical connection with the conductive column ( 77 ) on the exposed head of the conductive column ( 77 ).
Bilden eines Photoresists (75) auf der dritten Leiterschicht (73),
Mustern des Photoresists (75) derart, daß eine Seitenwand der Photoresistschicht (75) auf dem zweiten Zwischenschichtiso lierfilm (67) liegt, und
selektives Wegätzen der dritten Leiterschicht (73) unter Nutzung des Photoresists (75) als Maske zur Bildung einer leitenden Säule (77) mit einer auf dem zweiten Zwischenschicht isolierfilm (67) gelegenen Seitenwand (78).2. The method according to claim 1, characterized in that the step of forming the conductive column ( 77 ) comprises the steps of:
Forming a photoresist ( 75 ) on the third conductor layer ( 73 ),
Patterning the photoresist ( 75 ) so that a side wall of the photoresist layer ( 75 ) lies on the second interlayer insulating film ( 67 ), and
selectively etching away the third conductor layer ( 73 ) using the photoresist ( 75 ) as a mask to form a conductive column ( 77 ) with a side wall ( 78 ) located on the second intermediate layer insulating film ( 67 ).
Applications Claiming Priority (1)
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| JP2244511A JPH04123458A (en) | 1990-09-14 | 1990-09-14 | Manufacture of semiconductor device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311509A1 (en) * | 1992-05-16 | 1993-11-18 | Gold Star Electronics | Prodn. of semiconductor constructional element - by producing reliable connections between conducting pathways using number of insulators and conductors on substrate |
| DE4408564A1 (en) * | 1994-01-12 | 1995-07-13 | Gold Star Electronics | Method of manufacturing a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697288A (en) * | 1992-09-09 | 1994-04-08 | Kawasaki Steel Corp | Manufacture of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0285410A1 (en) * | 1987-04-01 | 1988-10-05 | Fairchild Semiconductor Corporation | Forming metal interconnects on uneven substrates |
| US4892845A (en) * | 1984-08-31 | 1990-01-09 | Texas Instruments Incorporated | Method for forming contacts through a thick oxide layer on a semiconductive device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258453A (en) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | Manufacture of semiconductor device |
| EP0317770A1 (en) * | 1987-11-23 | 1989-05-31 | Texas Instruments Incorporated | Self aligned planar metal interconnection for a VLSI device |
| JPH10116834A (en) * | 1996-10-11 | 1998-05-06 | Toshiba Corp | Method of manufacturing semiconductor device |
-
1990
- 1990-09-14 JP JP2244511A patent/JPH04123458A/en active Pending
-
1991
- 1991-09-05 GB GB9119025A patent/GB2247987A/en not_active Withdrawn
- 1991-09-13 DE DE4130535A patent/DE4130535A1/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4892845A (en) * | 1984-08-31 | 1990-01-09 | Texas Instruments Incorporated | Method for forming contacts through a thick oxide layer on a semiconductive device |
| EP0285410A1 (en) * | 1987-04-01 | 1988-10-05 | Fairchild Semiconductor Corporation | Forming metal interconnects on uneven substrates |
Non-Patent Citations (1)
| Title |
|---|
| US-Buch: Einspruch, N.G., Cohen, S.S. & Gilden- blat, G. Sh. (Hrsg.) "VLSI ELECTRONICS-Micro- structure Science, Vol. 15, VLSI Metallizsation" ACADEMIC PRESS INC. Orlando usw., 1987, S. 305-310 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311509A1 (en) * | 1992-05-16 | 1993-11-18 | Gold Star Electronics | Prodn. of semiconductor constructional element - by producing reliable connections between conducting pathways using number of insulators and conductors on substrate |
| DE4408564A1 (en) * | 1994-01-12 | 1995-07-13 | Gold Star Electronics | Method of manufacturing a semiconductor device |
| DE4408564C2 (en) * | 1994-01-12 | 2002-03-14 | Gold Star Electronics | Method for producing a multilayer line structure in a semiconductor device |
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| JPH04123458A (en) | 1992-04-23 |
| GB9119025D0 (en) | 1991-10-23 |
| GB2247987A (en) | 1992-03-18 |
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