DE4200884A1 - Integrierte halbleiterschaltungsvorrichtung - Google Patents

Integrierte halbleiterschaltungsvorrichtung

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DE4200884A1
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Description

Die Erfindung betrifft integrierte Halbleiter­ schaltungen (IC′s) und befaßt sich mit einer in­ nerhalb des IC befindlichen Schaltungsanordnung zum Schutz des IC vor Beschädigung aufgrund übermäßiger Potentialspitzen, die durch elektrostatische Entla­ dung (ESD) verursacht werden. Die Schaltung, mit der sich die Erfindung befaßt, ist dafür vorgese­ hen, mit den Eingangs- und Ausgangs-Anschlußflächen des IC verbunden zu werden.
Elektrostatische Entladung (ESD) kann zu einer dauerhaften Schädigung einer integrierten Schaltung (IC) führen. Die meisten IC′s werden bei Potentia­ len unter 25 Volt betrieben, während ESD weit über solche Potentiale hinausgehen kann. Man glaubt, daß ein Schaden auftritt, wenn das hohe Potential Iso­ lier- oder Trennschichten innerhalb der integrier­ ten Schaltung durchbricht, und der resultierende Strom führt dazu, daß der Durchbruch der Isolation permanent wird. Ohne auf die dynamischen Vorgänge einzugehen, ist es wünschenswert, daß die mit ESD einhergehenden hohen Potentiale abgeleitet werden, bevor eine solche Schädigung auftreten kann.
Zum Stand der Technik gehörende herkömmliche Ein­ richtungen, die einen Schutz gegen Schädigung auf­ grund unbeabsichtigter elektrostatischer Entladung verfügbar machen, machen Verwendung von Dioden­ und Transistor-Klemmungen, um Strom von empfind­ lichen internen Schaltungsknoten durch Nebenschluß wegzuleiten. Diese Vorrichtungen können auf VSS, VCC oder auf beide klemmen. Es ist bei vielen Anwendungen wünschenswert, Vorrichtungen vor­ zusehen, die lediglich auf VSS klemmen, um über­ mäßigen Eingangsstrom zu vermeiden, wenn Eingangs­ signale um mehr als den Spannungsabfall an einer in Durchlaßrichtung vorgespannten Diode über VCC hinausgehen. Klemmungen auf nur ein Versorgungs­ spannungspotential vorzusehen, erlaubt außerdem eine reduzierte Layout-Fläche. Mit anderen Worten, der Platzbedarf auf einer integrierten Schaltung ist bei dieser Art Klemmung geringer. Dies elimi­ niert überdies jegliche NPNP-SCR-Strukturen, die zu zerstörerischem Einrasten in einen Verriegelungs­ zustand führen können, wenn sie auf irgendeine Weise zufällig gezündet werden. Beim Klemmen nur auf VSS ist es von Wichtigkeit, einen ausreichenden ESD-Schutz aufrecht zu erhalten, wenn Eingans-ESD auftritt, die bezüglich VSS positiv gerichtet ist. Dieser Zustand führt zu einem Sperrspannungsdurch­ bruch der Klemmvorrichtungen, der zerstörerisch sein kann.
Vorliegend bezeichnet "n" Silizium, das mit Atomen dotiert worden ist, die mehr als vier Valenz­ elektronen (Gruppe V oder höher) aufweisen, wie Arsen, die negativ geladene Majoritätsladungsträger in das Silizium einbringen. "p" bezeichnet Silizi­ um, das mit Atomen dotiert ist, die weniger als vier Valenzelektronen (Gruppe III oder niedriger) aufweisen, wie Bor oder Phosphor, die positiv geladene Majoritätsladungsträger in das Silizium einbringen. Der Majoritätsladungsträgertyp wird auch als Leitfähigkeitstyp bezeichnet. Ein Plus­ oder Minuszeichen, das einem n oder einem p in Hochstellung hinzugefügt ist, bezeichnet eine starke bzw. leichte Dotierung.
Während für die bevorzugte Ausführungsform Silizium verwendet wird, ist die Erfindung auch auf andere dotierte Halbleitermaterialien anwendbar, wie Fachleuten auf dem Gebiet der Halbleiterfertigung geläufig ist. "n" bezeichnet einen Überschuß an "negativen" Ladungsträgern (Elektronen), die in dem Material herumschwimmen und von Dotierstoffen hoher Valenz stammen. "p" kennzeichnet Material, das einen Überschuß an "positiven" Ladungsträgern oder in "Löchern" aufweist, die durch Dotierungsa­ tome niedriger Valenz verursacht werden.
Eine bekannte Methode verwendet eine p-Kanal- Vorrichtung an Schaltungseingängen. Dies ist mit dem Nachteil begleitet, daß eine extern induzierte Verriegelung ermöglicht ist, die durch ein Phänomen verursacht wird, das als "Spannungsstoß" (aus dem englischsprachigen Raum auch als "voltage bumping") bekannt ist. Wenn das Eingangspotential ansteigt oder "in die Höhe stößt", resultiert die Struktur einer p-Kanal-Vorrichtung in einer einrastenden Verriegelung. Wenn die Verriegelung genügend Strom verbraucht, kann sich die Vorrichtung in zerstören­ der Weise verschlechtern.
Wenn man einen ESD-Schutz vorsieht, ist es wün­ schenswert, daß eine Schutzschaltung nicht einen beträchtlichen Oberflächenbereich des Halbleiter­ plättchens belegt. Es ist außerdem wichtig, daß die Schutzschaltung nicht merkliche zeitliche Verzöge­ rungen in der Arbeitsweise des IC verursacht oder auf andere Weise die Leistungsfähigkeit des IC verschlechtert.
Mit der vorliegenden Erfindung wird eine Methode zur Verbesserung der Toleranz der Eingänge von MOS­ und Bipolar-IC′s gegenüber Schäden aufgrund elek­ trostatischer Entladung (ESD) verfügbar gemacht. Die erfindungsgemäße Lösung verwendet eine Bipolar­ transistor und eine Dioden-Klemmung mit einem opti­ mierten Sperrichtungsdurchbruch vom Kollektor zur Basis, um übermäßigen Strom von empfindlichen Bereichen wegzuleiten, mit gleichmäßiger Strom­ verteilung für minimalen Schaden.
Die vorliegende Erfindung benutzt eine Lösung mit Transistor- und Dioden-Klemmung, um den gewünschten ESD-Schutz zu schaffen. Da dieser Bereich der Ent­ ladungsschaltung nicht für normale Energie- und Signal-Übertragung verwendet wird, wird die Lei­ stungsfähigkeit des IC durch die Schutzschaltung nicht merklich verschlechtert.
In einer Version der erfindungsgemäßen Lösung, die auf Produkte anwendbar ist, die ein Substrat vom p- Typ verwenden, wird ein Paar Widerstände mit nied­ rigem Widerstandswert verwendet, um Klemmvorrich­ tungen von einer Eingangsanschlußfläche und dem Rest des IC zu trennen. Der Emitter eines lateralen NPN-Transistors ist mit Masse verbunden und die Basis des NPN-Transistors und die Kathode einer vertikalen Diode sind mit dem Substrat verbunden. Bei einer für Substrate des n-Typs anwendbaren Lösung ist der Emitter eines lateralen PNP- Transistors mit einem Energieversorgungspotential verbunden und die Anode der Diode und die Basis des PNP-Transistors sind je mit dem Substratpotential verbunden.
Um die ESD-Immunität gegenüber ESD zu verbessern, die bezüglich VSS positiv gerichtet ist, werden die Sperrichtungsdurchbruchspannungen der Diode und des Transistors in Funktion als eine Kollektor/Ba­ sis-Diode mittels Implantation reduziert. Für die Basis eines p-Typ-Substrates würde eine Implanta­ tion mit einem p-Typ-Dotierstoff (beispielsweise Bor) in die n⁺/p-Übergangszonen durchgeführt. Typischerweise würde die p-Typ-Implantation mas­ kiert, um eine ungewollte parasitäre Dioden-Kapazi­ tät an internen Betriebsknoten zu vermeiden. Im Fall eines n-Typ-Substrates würde unter Maskierung eine n-Typ-Implantierung (typischerweise P, As oder Sb) benutzt.
Bei vielen Verfahren, einschließlich fortschritt­ lichster Verfahrensabläufe für die Herstellung von DRAM (Dynamic RAM) und SRAM (Static RAM), ist ein entsprechendes Implantat bereits verfügbar, und zwar wird es intern zur Schaffung einer zu­ sätzlichen Sperrschichtkapazität an ausgewählten Knoten wie Speicher-Bit-Knoten verwendet. Die redu­ zierte Sperrichtungsdurchbruchspannung der Klemm­ einrichtungen führt zu einer reduzierten Spannung, die sich während eines ESD-Ereignisses an internen Knoten entwickelt. Sie reduziert auch die Wärmeer­ zeugung, indem die Leistung reduziert wird, die während des ESD-Ereignisses erzeugt wird, indem dieselbe Strommenge über einen geringeren Span­ nungsabfall durch Nebenschluß weggeleitet wird. Diese Lösung kann sowohl bei n-Typ-Substraten als auch bei p-Typ-Substraten verwendet werden.
Zu den Vorteilen dieser erfindungsgemäßen Methode des Eingangsschutzes gehören eine einfache, niedri­ ge Kosten verursachende Lösung zur Verbesserung des ESD-Verhaltens und die Möglichkeit, die gewünschte Schaltungsanordnung in einem Verfahren zu erzeugen, das in die meisten Standard-Verfahrensabläufe für CMOS paßt, wobei nur wenige oder überhaupt keine Verfahrensschritte hinzugefügt werden müssen. Die Schaltung erfordert eine minimale Layout-Fläche, um eine zuverlässige ESD-Immunität zu erreichen, und es sind keine p-Kanal-Vorrichtungen an den Eingängen erforderlich. Die Vermeidung von p-Kanal- Vorrichtungen minimiert die Möglichkeit für extern induzierte Verriegelungen. Klemmungen lediglich auf VSS vermeiden Kriechverluste, wenn Eingangssignale um einen Diodenspannungsabfall oder mehr über das Versorgungsspannungspotential VCC hinausgehen.
Die Schaltung hat ein leicht einstellbares BVCEO (Kollektor-Emitter-Durchbruchspannung) und eine leicht einstellbare Dioden-Durchbruchspannung, was für eine Flexibilität hinsichtlich verschiedener Anwendungen und Versorgungsspannungen dienlich ist. Die Verwendung dieser Schaltung bewirkt keine merkliche Beeinträchtigung der Vorrichtungsge­ schwindigkeit und einen minimalen Anstieg der Ein­ gangskapazität.
Die Erfindung wird nun anhand von Ausführungsformen näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Schaltungsanordnung einer bevorzug­ ten Ausführungsform der Erfindung, wobei ein p-Substrat verwendet wird;
Fig. 2 eine Querschnittsansicht eines Substra­ tes, welches die Struktur der in Fig. 1 gezeigten Schaltung zeigt;
Fig. 3 eine Schaltungsmodifikation der in Fig. 1 gezeigten Schaltung, wobei ein nicht mit Masse verbundenes Substrat verwendet wird;
Fig. 4 eine Querschnittsansicht eines Substra­ tes, welche die Struktur der in Fig. 3 gezeigten Schaltung zeigt;
Fig. 5 eine Schaltungskonfiguration einer Aus­ führungsform der Erfindung, die ein n- Substrat verwendet, das mit einer Versor­ gungsspannungsquelle verbunden ist;
Fig. 6 eine Querschnittsansicht eines Substra­ tes, das die Struktur der in Fig. 5 gezeigten Schaltung zeigt;
Fig. 7 eine Schaltungskonfiguration einer Aus­ führungsform der Erfindung, die ein n- Substrat verwendet, das mit einem Poten­ tial (VBB) verbunden ist, das von der Versorgungsspannungsquelle verschieden ist; und
Fig. 8 eine Querschnittsansicht eines Substra­ tes, das die in Fig. 7 dargestellte Struktur zeigt.
Bei einer in einem Gehäuse untergebrachten inte­ grierten Schaltung ist ein Halbleiterplättchen mittels Zuleitungsdrähten mit einem Leiterrahmen oder Leitern innerhalb eines Gehäuses verbunden. Die Zuleitungsdrähte sind auf die Leiter und auf Bondkontaktflächen auf dem Plättchen gebondet.
Die Fig. 1 und 2 zeigen eine Darstellung einer Eingangs/Ausgangs-Schaltung auf einem IC-Chip. Eine Bondkontaktfläche 21, die gewöhnlich eine große Fläche des Chips besetzt, besteht aus metallischem Material und wird für das Verbinden des Plättchens 13 mit einem Leiterrahmen oder einer externen Schaltungsanordnung verwendet. Daher kann die Bondkontaktfläche 21 entweder eine Drahtbondkon­ taktfläche, ein Anschluß bzw. eine Zuleitung oder eine andere Einrichtung zur Verbindung einer Schal­ tungsanordnung auf dem Plättchen mit einer externen Schaltungsanordnung sein.
Um Schutz vor elektrostatischer Entladung (ESD) zu erreichen, ist eine Entladungsschaltung 25 zwi­ schen der Bondkontaktfläche 21 und einer internen Schaltungsanordnung 27, die durch einen Transistor dargestellt ist, vorgesehen. Die Entladungsschal­ tung 25 umfaßt ein Paar Widerstände 31, 32 und Stromentladungselemente 35, 36, die Strom entweder nach Masse, wie dargestellt, oder zu einem anderen Spannungsversorgungsknoten entladen, wenn an einem Knoten, der durch die Verbindung zwischen dem Paar Widerstände definiert ist, ein übermäßiges Poten­ tial auftritt. Die Widerstände 31, 32 befinden sich in Serienschaltung mit der Bondkontaktfläche 21 und der internen Schaltungsanordnung 27, und die Schaltungselemente 35, 36 entladen Strom von der Schaltungsstelle zwischen den Widerständen 31, 32.
Die Entladungselemente sind eine Bipolar-Diode 35 und ein Bipolar-Transistor 36. Beide weisen eine örtlich reduzierte Sperrschichtdurchbruchspannung auf, was durch gestrichelte Linien 38, 39 darge­ stellt ist. Dies führt zu einer Durchbruchspan­ nung, die oberhalb des normalen Betriebsbereichs der internen Schaltungsanordnung 27, jedoch un­ terhalb von Potentialen liegt, welche der internen Schaltungsanordnung 27 schaden würden.
Die örtlich reduzierte Durchbruchspannung ist ein reduziertes Sperrichtungsvorspannungspotential, bei welchem die Impedanz einer Sperrschicht bzw. eines Zonenübergangs geringer wird. Der Effekt der ver­ ringerten Impedanz ist als Lawineneffekt bekannt und ist ähnlich dem Lawineneffekt, den man in her­ kömmlichen Zener-Dioden findet. Es sei bemerkt, daß die Sperrvorspannung über der Sperrschicht nicht notwendigerweise mit der Sperrvorspannung über dem Transistor übereinstimmt, da typischerweise die beiden Zonenübergänge in einem bipolaren Transistor entgegengesetzt vorgespannt sind. Bei der bevorzug­ ten Ausführungsform liegt die örtlich reduzierte Durchbruchspannung bei etwa 5 V.
Um die ESD-Immunität gegenüber bezüglich VSS posi­ tiv gerichteter ESD zu verbessern, werden die Sperrichtungsdurchbruchspannungen der Diode 35 und des als eine Kollektor/Basis-Diode funktionierenden Transistors 36 reduziert mittels einer Implanta­ tion eines p-Typ-Dotierstoffes (beispielsweise Bor) in die n⁺/p-Übergangszonen. Dies führt zu den Zonen 38, 39 mit örtlich reduzierter Durchbruchspannung. Unter Bezugnahme auf Fig. 2 ist die p-Typ-Übergangszonen- oder -Sperrschichtkonzen­ tration derart eingestellt, daß für einen Dotierungspegel im Bereich 1E16 bis 1E18 (1×1016 bis 1×1018) eine Sperrichtungsdurchbruchspannung im Bereich von 5-20 V resultiert. Typischerweise würde die p-Typ-Implantation maskiert, um eine unerwünschte parasitäre Diodenkapazität an internen Betriebsknoten zu vermeiden. Bei vielen Verfahren, einschließlich fortschrittlichsten DRAM- und SRAM- Verfahrensabläufen, ist dieses Implantat bereits verfügbar, und zwar wird es intern verwendet, um zusätzliche Sperrschichtkapazität am ausgewählten Knoten (wie Speicher-Bit-Knoten) vorzusehen. Die reduzierte Sperrichtungsdurchbruchspannung der Klemmvorrichtungen (Vorrichtungen 35 und 36) führt zu einer reduzierten Spannung, die während eines ESD-Ereignisses an internen Knoten entsteht. Sie reduziert auch die Wärmeerzeugung durch Reduzieren der Leistungserzeugung während des ESD-Ereignisses dadurch, daß dieselbe Strommenge über einen kleine­ ren Spannungsabfall durch Nebenschluß abgeleitet wird.
Die Fig. 3 und 4 zeigen eine ähnliche Lösung für Produkte, die ein nicht mit Masse verbundenes p- Substrat verwenden. Der Mechanismus für die Verbes­ serung ist der gleiche, wobei die Durchbruchspan­ nung selektiv örtlich an den Eingangsklemmvorrich­ tungen reduziert wird. Eine Bipolar-Diode 45 und ein Bipolar-Transistor 46 haben je eine örtlich re­ duzierte Sperrschichtdurchbruchspannung, in glei­ cher Weise wie die Diode 35 und der Transistor 36 der Fig. 2. Dies führt zu einer Durchbruchspan­ nung, die über dem normalen Betriebsbereich der internen Schaltungsanordnung 27 liegt, jedoch unterhalb von Potentialen, welche die interne Schaltungsanordnung 27 schädigen würden.
Bei der Konfiguration gemäß Fig. 3 und 4 ist der Emitter des Transistors 45 mit Massepotential verbunden, während die Kathode der Vertikal-Diode 46 und die Basis des Transistors 45 mit dem Sub­ stratpotential verbunden sind.
Dies gibt die Möglichkeit, positive Potentialstöße vorwiegend über den NPN-Transistor 45 nach Masse zu entladen, mit der Hilfe einer örtlich reduzierten Sperrschichtdurchbruchspannung.
In analoger Weise kann diese Lösung bei n-Substra­ ten verwendet werden, gemäß Darstellung in den Fig. 5 und 6. Bei dieser Anordnung verwendet man einen Transistor 65 und eine Diode 66, um lediglich auf VCC zu klemmen. Dies schafft eine verläßliche ESD- Immunität, und zwar mit relativer Einfachheit von Verfahrens- und Layout-Anpassungen. Fig. 5 zeigt eine Version der erfindungsgemäßen Lösung, die für Produkte anwendbar ist, die ein mit VCC verbunde­ nes n-Substrat verwenden. Widerstände 51, 52 haben niedrige Widerstandswerte, vorzugsweise im Bereich von 0 bis 500 Ω. Der Transistor 65 ist ein late­ raler PNP-Transistor, der zusammen mit der Diode 66, die eine vertikale Diode ist, die Klemmfunktion erzeugt.
Um die ESD-Immunität gegenüber bezüglich VCC nega­ tiv gerichteter ESD zu verbessern, werden die Sperrichtungsdurchbruchspannung des Transistors (65), der als eine Kollektor-Basis-Diode konfigu­ riert ist, und die Sperrichtungsdurchbruchspannung der Diode 66 reduziert, und zwar mittels einer Implantation eines n-Typ-Dotierstoffs (wie Phosphor oder Arsen) in die p⁺/n-Sperrschichtzonen. Die n- Typ-Zonenübergangs- oder -Sperrschichtkonzentration des Transistors 65 ist derart eingestellt, daß ein Dotierungspegel im Bereich 1E16 bis 1E18 zu Sperr­ richtungsdurchbruchspannungen im Bereich von 5 bis 20 V führt. Typischerweise würde die n-Typ-Implan­ tation maskiert, um unerwünschte parasitäre Dioden­ kapazität an internen Betriebsknoten zu vermeiden. Bei vielen Verfahren, einschließlich einiger fort­ schrittlicher DRAM- und SRAM-Verfahrensabläufe, ist dieses Implantat bereits verfügbar, und zwar wird es intern benutzt zur Erzeugung einer zusätzlichen Sperrschichtkapazität an ausgewählten Knoten (wie Bit-Speicher-Knoten). Der reduzierte Sperrichtungs­ durchbruch der Klemmvorrichtungen führt zu einer reduzierten Spannung, die während eines ESD-Ereig­ nisses an internen Knoten entsteht. Er reduziert außerdem die Wärmeerzeugung durch Reduzieren der Leistungserzeugung während des ESD-Ereignisses, in dem der gleiche Strombetrag über einen kleineren Spannungsabfall nebenschlußartig abgeleitet wird.
Die Fig. 7 und 8 zeigen eine gleichartige Lösung für Produkte, die ein nicht mit VCC verbundenes n- Substrat verwenden. Der Mechanismus für die Verbesserung ist der gleiche, wobei der Durchbruch bzw. die Durchbruchspannung selektiv örtlich an Eingangsklemmvorrichtungen 75, 76 reduziert wird. In diesem Fall sind die Diode 76 und die Basis des Transistors 75 mit VBB verbunden.

Claims (8)

1. Integrierte Halbleiterschaltungsvorrichtung, bei welcher eine interne Schaltungsanordnung (27) über einen Bus, der einen Teil der inter­ nen Schaltungsanordnung (27) bildet, mittels einer Halbleiterplättchen-Anschlußstelle (21) mit einer externen Schaltungsanordnung verbun­ den ist, wobei ein Energieversorgungsknoten ein Referenzpotential aufweist und die Halb­ leiterplättchen-Anschlußstelle (21) mit der internen Schaltungsanordnung (27) verbunden ist, mit Schutz gegen elektrostatische Entla­ dung (ESD), dadurch gekennzeichnet,
  • a) daß ein bipolarer Transistor (35) mit einem Kollektoranschluß-, einem Emitter­ anschluß und einem Basisanschluß vorge­ sehen ist, wobei der Kollektoranschluß mit dem Bus und der Emitteranschluß und der Basisanschluß mit dem Referenzpoten­ tial aufweisenden Energieversorgungskno­ ten verbunden sind;
  • b) daß eine bipolare Diode (36) vorgesehen ist, die mit dem Bus und mit einem Steu­ erpotential verbunden ist;
  • c) daß der Transistor (35) und/oder die Diode (36) eine örtlich reduzierte inter­ ne Durchbruchspannung aufweisen;
  • d) daß der Transistor (35) und die Diode (36) Sperrichtungsdurchbruchpotentiale aufweisen, die mittels Implantation (38, 39) eines Leitfähigkeit bewirkenden Stof­ fes in p⁺/n-Sperrschichtzonen reduziert sind; und
  • e) daß der Bus einen elektrischen Wider­ stand (31, 32) aufweist, der in Reihe zwischen der Halbleiterplättchen- Anschlußstelle (21) und der internen Schaltungsanordnung (27) liegt.
2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
  • a) daß die Implantation (38, 39) eines Leit­ fähigkeit bewirkenden Stoffes in die p⁺/n-Sperrschichtzonen eine Implantation mit einem p-Typ-Stoff ist; und
  • b) daß die Konzentration der Implantation in die p⁺/n-Sperrschichtzonen eingestellt ist, um einen Dotierungspegel im Bereich 1E16 bis 1E18 zu erzeugen, wodurch Sperr­ richtungsdurchbruchspannungen im Bereich von 5 bis 20 V resultieren.
3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet,
  • a) daß die Implantation (38, 39) mit Leitfä­ higkeit bewirkenden Stoffen in die p⁺/n- Sperrschichtzonen eine Implantation von Typ-Stoffen ist; und
  • b) daß die Konzentration der Implantation in die p⁺/n-Sperrschichtzonen eingestellt ist, um einen Dotierpegel im Bereich 1E16 bis 1E18 zu erzeugen, wodurch Sperrich­ tungsdurchbruchspannungen im Bereich von 5 bis 20 V resultieren.
4. Integrierte Halbleiterschaltungsvorrichtung, bei welcher eine interne Schaltungsanordnung (27) über einen Bus, der einen Teil der inter­ nen Schaltungsanordnung (27) bildet, mittels einer Halbleiterplättchen-Anschlußstelle (21) mit einer externen Schaltungsanordnung in Verbindung steht, wobei ein Energieversor­ gungsknoten ein Referenzpotential aufweist und die Halbleiterplättchen-Anschlußstelle (21) mit der internen Schaltungsanordnung (27) verbunden ist, mit Schutz vor elektrostati­ scher Entladung (ESD), dadurch gekennzeichnet,
  • a) daß ein bipolarer Transistor (35) mit einem Kollektoranschluß, einem Emitteran­ schluß und einem Basisanschluß vorgesehen ist, wobei der Kollektoranschluß mit dem Bus verbunden ist und der Emitteranschluß und der Basisanschluß mit dem das Refe­ renzpotential aufweisenden Energieversor­ gungsknoten verbunden sind;
  • b) daß eine bipolare Diode (36) vorgesehen ist, die mit dem Bus und mit einem Steu­ erpotential verbunden ist;
  • c) daß der Transistor (35) und/oder die Diode (36) eine örtlich reduzierte innere Durchbruchspannung aufweist bzw. aufwei­ sen;
  • d) daß der Transistor (35) und die Diode (36) Sperrichtungsdurchbrüche aufweisen, die reduziert sind mittels einer Implan­ tation (38, 39) von Leitfähigkeit bewir­ kenden Stoffen in p⁺/n-Sperrschichtüber­ gangszonen, wobei die Konzentration der Implantation eingestellt ist, um einen Dotierpegel im Bereich 1E16 bis 1E18 zu erzeugen; und
  • e) daß der Bus einen Widerstand (31, 32) aufweist, der sich in Serie zwischen der Halbleiterplättchen-Anschlußstelle (21) und der internen Schaltungsanordnung (27) befindet.
5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 4, dadurch gekennzeichnet,
  • a) daß der Kollektoranschluß des Transi­ stors (35) mit einem Massepotential und der Basisanschluß des Transistors (35) mit einem Substratpotential verbunden sind; und
  • b) daß die Diode (36) mit dem Substratpoten­ tial verbunden ist, wobei Potentialstöße durch die Diode (36) entladen werden und der Transistor (35) Potentialstöße abtastet, wobei der Transistor (35) als Reaktion auf die abgetasteten Potentialstöße das Potential nach Masse entlädt.
6. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 4, dadurch gekennzeichnet,
  • a) daß der Transistor (35) als eine Kollek­ tor/Basis-Diode konfiguriert ist; und
  • b) daß die Implantation (38, 39) mit Leitfä­ higkeit bewirkenden Stoffen in die p⁺/n- Sperrschichtzonen eine Implantation von n-Typ-Stoffen ist.
7. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
  • a) daß der Transistor (35) ein lateraler PNP-Transistor ist; und
  • b) daß die Diode (36) eine vertikale Diode ist, wobei der Transistor (35) mit der Diode (36) in einer Klemmfunktion zusam­ menwirkt.
8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,
  • a) daß der Basisanschluß des Transistors (35) mit dem Steuerpotential verbunden ist.
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