DE4208702A1

DE4208702A1 - 2-schrittiger unterbereichs-analog/digital-wandler

Info

Publication number: DE4208702A1
Application number: DE4208702A
Authority: DE
Inventors: Roy S Kaller; David M Thomas
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1991-03-18
Filing date: 1992-03-18
Publication date: 1992-09-24
Anticipated expiration: 2012-03-19
Also published as: GB2253959A; DE4208702C2; GB2253959B; US5070332A; JPH06152415A; KR920019102A; GB9118119D0

Description

Die Erfindung bezieht sich auf das allgemeine Gebiet der Analog/Digitalwandler. Im besonderen schafft sie einen neuartigen und verbesserten 2-schrittigen sogenannten Subranging-A/D-Wandler, der durch eine Architektur der Verstärkungsanpassung (gain maching architecture) für alle seine wesentlichen Elemente gekennzeichnet ist.

Die Funktion eines A/D-Wandlers (ADC) besteht darin, ein analoges Eingangssignal, das, von einer analogen Spannung squelle kommend, durch eine Tast-Speicher-Schaltung (samp le-and-hold circuitry) abgetastet und für ein bestimmtes Zeitintervall konstant gehalten wird, genau in ein digita les Ausgangssignal, umzuwandeln, das durch eine kodierte Folge von binären Bit-Signalen repräsentiert wird. Die Bit-Ausgangsinformation wird dadurch erzeugt, daß das analoge Eingangssignal einer Anzahl von Komparator- oder Vergleichsschritten unterzogen wird. Ein digitales Aus gangssignal von n Bit kann in einem Schritt mit 2ⁿ-1 paral lelen Komparatoren (flash-ADC′s) oder, im Grenzfalle, durch n aufeinanderfolgende Schritte mit einem einzigen Komparator (successive approxination ADC′s) erzeugt werden. Die einschrittige Methode schafft offensichtlich eine höhere Umwandlungsgeschwindigkeit, ist aber durch größere Eingangskapazität, größeren Energieverbrauch und größere Beschränkungen bei der Produktausbeute, die durch die große Anzahl von Komparatoren in der Schaltung bedingt sind, begrenzt.

Um die Vorteile beider Methoden teilweise zu nutzen, haben Konstrukteure Architekturen entwickelt, die ein oder mehre re ADCs niedriger Auflösung und einen Digital/Analog-Wand ler (DAC) mit Rückkopplung benutzen, um einen ADC von höherer Auflösung zu bilden (subranging ADC′s). Ein 2-schrittiger Subranging-ADC mit Rückkopplung ist eine der am meisten gebräuchlichen Formen von Subranging-ADCs. Einen solchen ADC zeigt die Fig. 1 in Form eines Block schaltbildes. Während des ersten Schritts wird ein analoges Eingangsspannungssignal, das an der Klemme 110 vom Ausgang eines Tast-Speicher-Verstärkers (nicht dargestellt) her anliegt, durch einen Schalter 128 in einem Subtrahier- und Fehlerverstärker-Netzwerk 120 in einen m-Bit-Flash-ADC 130 von niedriger Auflösung eingespeist. Der Flash-ADC von niedriger Auflösung wandelt das Analogsignal in die m-Bits höherer Wertigkeit von dessen Digitalwert um, die in einem Logiknetzwerk 140 gespeichert und dann in ein Referenz-DAC 150 von m-Bit Auflösung eingespeist werden. Der Referenz-DAC wandelt den Digitalwert von m Bit des ersten Schrittes in einen analogen Wert zurück, der zum Vergleich mit dem analogen Eingangssignal zu einer Subtra hierschaltung 124 zurückgekoppelt wird, um einen analogen Fehlerspannungswert zu erzeugen. Diese Fehlerspannung wird durch einen Differentialverstärker 126 verstärkt und im zweiten Schritt des 2-schrittigen Subranging-Rück kopplungs-ADC wieder durch das Flash-ADC 130 von niedriger Auflösung hindurchgeschickt, um die m-Bits von niedrigerer Wertigkeit des Digitalwertes des Eingangssignals zu erzeu gen. Das Ausgangssignal des zweiten Schrittes wird dann mit dem Ausgangssignal des ersten Schrittes in dem logi schen Netzwerk 140 kombiniert, um ein digitales Ausgangs signal 115 von hoher Auflösung zu erzeugen. Die Abfolge der verschiedenen Schritte wird durch eine passende Logik schaltung 160 getaktet und gesteuert.

Die Anwendung solch einer 2-schrittigen Subranging-Lösung macht es theoretisch möglich, ein digitales Ausgangssignal von 2m Bit Auflösung mit einem einzigen m-Bit-Flash-DAC zu erzeugen, wodurch die Anzahl benötigter Komparatoren von 2²ⁿ-1 auf 2ⁿ-1 reduziert wird. Praktisch können jedoch andere Faktoren, die die Leistungsfähigkeit des zwei- schrittigen subranging Wandlers beeinflussen, dessen Genau igkeit auf unannehmbare Niveaus reduzieren, wenn nicht bestimmte Erfordernisse für jedes seiner einzelnen Elemente erfüllt werden. Insbesondere muß der Referenz-DAC eine Auflösung gleich derjenigen des Flash-ADC von niedriger Auflösung haben und eine Genauigkeit aufweisen, die zumin dest den Erfordernissen für den gesamten zwei-schrittigen Wandler von hoher Auflösung gleich ist. Außerdem muß die Genauigkeit des Fehlerverstärkers gleich derjenigen des Flash-ADC von niedriger Auflösung sein. Schließlich müssen die Verstärkungen des Referenz-DAC, des Fehlerverstärkers und des Flash-ADC von niedriger Auflösung mit einer Genau igkeit wandern oder gleichlaufen, die mindestens so groß ist wie diejenige des Flash-ADC von niedriger Auflösung. Während eine richtige Gestaltung und Auswahl von Bauteilen angewendet wurden, um die Spezifikationen hinsichtlich Auflösung und Genauigkeit zu erfüllen, sind die genannten Erfordernisse der Verstärkungsanpassung weiterhin ein Hindernis für die optimale Verwendung von zwei-schrittigen subranging Analog/Digital-Wandlern geblieben.

Verschiedene Arten von Subranging-ADCs sind in etlichen U.S. Patenten, wie dem Patent 46 12 531 von Dingwall u. a. (1986); den Patenten 48 04 960 und 48 14 767 von Fernandes u. a. (1989); und dem Patent 48 16 831 von Mizoguchi u. a. (1989) beschrieben. Insbesondere offenbaren Shimizu u. a. im U.S.-Patent 48 75 048 (1989) einen zwei-schrittigen Parallel-ADC mit Erfordernissen der Verstärkungsanpassung, die für Subranging-ADCs typisch sind. Sie sehen eine Ver stärkungskorrekturschaltung vor, die automatisch eine Verstärkung für den Referenz-DAC auf der Basis einer Refe renzspannung herbeiführt, die an einen ersten Flash-ADC von niedriger Auflösung angelegt wird, der zum Erzeugen der Bits oberer Wertigkeit des digitalen Ausgangssignals benutzt wird. Zusätzlich ist eine gesonderte Referenzspan nungs-Generatorschaltung vorgesehen, um, auf der Basis der Schritt-Spannung des Referenz-DAC, die obere und die untere Referenzspannung eines zweiten Flash-ADC herzustel len, der zum Erzeugen der Bits niedrigerer Wertigkeit des digitalen Ausgangssignals benutzt wird. Die beschriebe ne Schaltungsanordnung beinhaltet die Verwendung von Steu erverstärkerschleifen, um die verschiedenen Verstärkungen dazu zu zwingen, gleichzulaufen (engl.: to track).

Der Stand der Technik offenbart nicht ein Subranging-ADC, bei dem die Verstärkungsanpassung der verschiedenen Kompo nenten durch eine spezielle Architektur des ADC selbst ohne die Verwendung einer zusätzlichen, zu diesem Zweck vorgesehenen Schaltung erhalten wird. Tatsächlich sieht der größte Teil des Standes der Technik, der sich in kom merziellen Produkten niedergeschlagen hat, Subranging- ADCs mit 10 Bit Auflösung vor, die entweder die Nichtlinea rität hinnehmen, die ihre Ursache in mangelndem Verstär kungsgleichlauf hat, oder die die Nichtlinearität durch eine zusätzliche Steuerschaltung korrigieren. Es besteht daher noch ein Bedarf für eine Architektur bei mehr-schrit tigen Subranging-ADCs, die für sich die erforderlichen Verstärkungsgleichlaufeigenschaften mit einer minimalen Anzahl von Komponenten und geringer Komplexität für hohe Geschwindigkeit, gute Genauigkeit, niedrigen Energiever brauch und Herstellbarkeit zu niedrigen Kosten herbeiführt.

Ein Ziel der Erfindung besteht daher darin, eine Architek tur für einen Subranging-ADC zu schaffen, die einen Ver stärkungsgleichlauf zwischen allen ihren Subranging-ADC- Elementen ohne die Verwendung einer zusätzlichen, zu diesem Zweck vorgesehenen Schaltung bewirkt.

Ein weiteres Ziel der Erfindung besteht darin, daß sie für eine Verwirklichung mit einem niedrig-auflösenden Flash-ADC-Schritt, der aus einem zwei-schrittigen paralle len Subranging-ADC besteht, geeignet ist, so daß die Ge samtzahl von Komparatoren beträchtlich vermindert werden kann.

Ein weiteres Ziel der Erfindung besteht darin, daß die AD-Wandlereinrichtung für eine Verwirklichung auf einem Halbleitersubstrat ohne zusätzliche Bearbeitung geeignet ist.

Ein weiteres Ziel der Erfindung ist die Fähigkeit, das gleiche generelle Konzept bei einer Vielzahl von Gestal tungen und körperlichen Ausführungsformen anzuwenden, um den verschiedenen Herstellungsprozessen, die gegenwärtig fachbekannt sind, gerecht zu werden. Zu diesem Zweck kann die hier beschriebene Einrichtung in alternativen, für den Fachmann offensichtlichen Schaltungen durch Verwendung von bipolaren Transistoren oder anderen äquivalenten Ein richtungen wie J-FETs, Metall-Oxyd-Halbleiter-FETs, oder irgendwelcher der Einrichtungen, die in der Industrie als MOS bezeichnet werden, realisiert werden.

Ein weiteres Ziel der Erfindung ist die Verwirklichung der oben genannten Ziele in ökonomischer und kommerziell lebensfähiger Weise. Dies geschieht durch Verwendung ein facher Komponenten und Herstellungsmethoden, die entweder bereits auf dem Markt verfügbar sind oder zu wettbewerbs fähigen Preisen entwickelt werden können.

Gemäß diesen und weiteren Zielen weist der erfindungsgemäße ADC eine Vorspannungs- oder Vorbelastungs-Architektur (engl.: biasing architecture) auf, die aus einem einzelnen Strang (engl.: string) von Transistor-Stromquellen besteht, die zum Erzeugen der Bit-Ströme des Referenz DAC, der Referenzleiterspannung des Flash-ADC niedriger Auflösung und der bipolaren Offsetspannung des ADC benützt werden. Die Widerstände des Referenz-DAC, die Widerstände der Spannungsreferenzleiter niedriger Auflösung, die Widerstän de zum Einstellen der Verstärkung des Fehlerverstärkers und die Widerstände des bipolaren Offsets sind alle aus dem gleichen Material konstruiert und weisen die gleiche körperliche Konstruktion auf, so daß sie mit hoher Präzisi on zueinander passen und über Prozeß und Temperatur gleichlaufen. Bei einer Ausführungsform ist der Flash-ADC von niedriger Auflösung selbst als ein zwei-schrittiger, paralleler Subranging-ADC realisiert, der eine Referenzlei ter für die Bits höchster Wertigkeit und eine Referenzlei ter für die Bits niedrigster Wertigkeit aufweist, und umfaßt einen internen DAG, dessen Bit-Ströme ebenfalls von dem gleichen einzelnen, einzigen Strang von Transistor -Stromquellen geschaffen werden. Außerdem macht es ein (aus dem gleichen Widerstandsmaterial hergestellter) Shunt- Widerstand, der über die Leiter für die Bits niedrigster Wertigkeit des niedrig-auflösenden DAC hinweg eingefügt ist, möglich, diese zu dessen Leiter für die Bits höchster Wertigkeit direkt in Serie zu legen, wodurch ein selbsttä tiger Eigen-Gleichlauf der Referenzspannungen der beiden Leitern herbeigeführt wird. Schließlich ist ein Wider standsnetzwerk zur Vorstrom- oder Eingangsstromkompensation auf der Eingangsseite der Komparatoren des ADC niedriger Auflösung zum Beseitigen von Eingangsstromfehlern vorgese hen.

Die Erfindung wird nachstehend an Ausführungsbeispielen anhand der Zeichnung noch näher erläutert. In der Zeichnung zeigt:

Fig. 1 ein Blockdiagramm einer typischen Konfiguration eines gebräuchlichen Subranging-ADC, der zur Bil dung eines ADC von höherer Auflösung ein ADC nied riger Auflösung benützt,

Fig. 2 ein Prinzipschaltbild, das die erfindungsgemäße Architektur eines Subranging-ADC wiedergibt, bei der ein einzelner, einziger Strang von Transistor- Stromquellen verwendet wird, um die Bit-Ströme des Referenz-DAC, die Referenzleiterspannung des Flash-ADC von niedriger Auflösung und die bipolare Offset-Spannung des ADC zu erzeugen,

Fig. 3 ein Prinzipschaltbild einer Ausführungsform der ADC-Einrichtung gemäß Fig. 2, bei der der niedrig- auflösende Flash-ADC selbst als zwei-schrittiger, paralleler Subranging-ADC verwirklicht ist und einen internen DAC aufweist, dessen Bit-Ströme ebenfalls durch die gleiche einzelne Reihe von Transistor-Stromquellen geschaffen werden,

Fig. 4 ein detaillierteres Prinzipschaltbild der ADC- und DAC-Teile des niedrig-auflösenden Flash-ADC gemäß Fig. 3, und

Fig. 5 das Prinzipschaltbild gemäß Fig. 4, wobei ein Widerstandsnetzwerk zur Eingangsstromkompensation auf der Eingangsseite der ADC-Komparatoren vorgese hen ist.

Der Kern der Erfindung liegt in der neuartigen Methode, die bezweckt, die Verstärkungen der verschiedenen Komponen ten eines Subranging-ADC so zu steuern, daß diese gleich laufen. Anstatt jede Verstärkung durch Spannungssteuernetz werke zu einer Anpassung an die Spannungsänderungen in der Referenzleiter zu zwingen, verwendet die Erfindung einen einzelnen Strang von Stromquellen zum Treiben aller Komponenten des ADC, so daß alle Spannungsänderungen in der Schaltung und entsprechende Verstärkungsänderungen automatisch durch die gesamte Schaltung hindurch reflek tiert werden.

In der Zeichnung sind alle Teile mit dreistelligen Zahlen bezeichnet, und die gleichen beiden letzten Ziffern werden durchwegs benützt, um gleiche Teile in den dargestellten verschiedenen Ausführungsformen zu bezeichnen. Die Fig. 2 zeigt die grundsätzliche Architektur gemäß der Erfindung, bei der das gebräuchliche Schema der Fig. 1 verwirklicht ist durch Verwendung eines einzelnen Stranges 252 von Transistor-Stromquellen zum Erzeugen der Bit-Ströme des Stromausgangs-Referenz-DAC 250, des Stromes für die Refe renzspannungsleiter 232 des Flash-ADC 230 von niedriger Auflösung und des bipolaren Offset-Stromes für das System. Das Subranging-ADC von Fig. 2 weist eine Eingangsklemme 210 auf, an die ein Analogspannungssignal von einem Tast- Speicher-Verstärker (engl.: sample-and-hold amplifier) angelegt ist. Die Eingangsklemme 210 ist über einen Knoten punkt 221 an ein Netzwerk 220 angeschlossen, das zwei alternative Signalpfade umfaßt, die durch einen Schalter 228 geregelt sind, der von einem konventionellen Zeit- und Steuernetzwerk gesteuert ist, das der Block 260 reprä sentiert. Der erste Pfad ist eine direkte Verbindung zwi schen dem Knotenpunkt 221 und einer ersten Position des Schalters 228 (wahlweise könnte er einen Puffer mit Ver stärkung 1 zur Signal-Konditionierung aufweisen), und der zweite Pfad zwischen dem Knotenpunkt 221 und einer zweiten Stellung des Schalters 228 umfaßt einen Subtrahier- Widerstand 224 in Serie mit dem nicht-invertierenden Ein gang eines Differentialverstärkers 226, dessen invertieren der Eingang durch einen Bipolaroffset-Widerstand 222 mit Masse verbunden ist. Der Ausgang des Schalters 228 ist mit den nicht-invertierenden Eingangklemmen der Reihe von Komparatoren 234 im Flash-ADC 230 von niedriger Auflö sung verbunden. Die invertierenden Eingangsklemmen dieses Stranger oder dieser Reihe von Komparatoren sind in übli cher Weise mit einer Referenzspannungsleiter 232 verbunden, die eine Serie von Widerständen 236 von gleichem Wert und identischen physikalischen Eigenschaften aufweist. Die Leiter 232 ist zwischen eine Masse G und eine Transi stor-Stromquelle im Referenz-DAC 250 mit Stromausgang geschaltet. Die Anzahl von Komparatoren 234 und von ent sprechenden Widerständen 236 im niedrig-auflösenden Flash- ADC ist eine Funktion der gewünschten Auflösung gemäß der oben beschriebenen exponentiellen Beziehung 2^m-1. So sind z. B. für eine Auflösung von 7 Bit 127 Komparatoren nötig (m=7; 2⁷-1=127).

Der Flash-ADC 230 von niedriger Auflösung ist mit dem Zeitgeber- und Steuer-Netzwerk 260 verbunden und speist sein digitales Ausgangssignal über einen Einweg-Bus 214 in ein konventionelles Logiknetzwerk 240 ein. Dieses Lo giknetzwerk schafft wiederum ein ADC-Ausgangsgesamtsignal über den Einweg-Bus 215 und ein Rückkopplungs-Ausgangssig nal über den Einweg-Bus 216, der das Ausgangssignal des niedrig-auflösenden Flash-ADC zum Stromausgangs-Referenz- DAC 250 leitet. Dieser DAC besteht aus einer konventionel len Reihe 254 von Schaltern 253, die binär-gewichtete Ströme für die Digital-Analog-Umwandlung des digitalen Signals, das vom Logiknetzwerk 240 her empfangen wird, liefern. Der Ausgang des Referenz-DAC ist mit dem Knoten punkt 225 zwischen dem Subtrahier-Widerstand 224 und dem Differentialverstärker 226 im zweiten Pfad des Netzwerks 220 verbunden. Alle Ströme für den ADC einschließlich des Bipolaroffset-Stromes I_OFF für den Differentialverstär ker 226 werden von dem Einzelstrang oder der Einzelreihe 252 von bipolaren n-p-n-Transistoren 251 abgeleitet, deren Basisklemmen alle an die gleiche Servo-Schaltung 270 ange schlossen sind und von dieser getrieben werden, womit ein proportionaler Stromfluß durch jeden Transistor sicher gestellt ist. Bei der in der Zeichnung dargestellten Aus führungsform weist die Servo-Schaltung 270 eine Spannungs referenz 272, einen Operationsverstärker 274, einen Strom skalierungswiderstand 276 und einen set-up-Transistor 278 auf. Unter Verwendung einer fachbekannten Technik wird durch Verbinden des Kollektors des set-up-Transistors 278 mit dem nicht-invertierenden Eingang des Verstärkers 274 der Strom durch den Widerstand so eingestellt, daß er dem Verhältnis der Referenzspannung zum skalierenden Widerstand gleicht.

Im Betrieb wird während des ersten Durchgangs der zwei schrittigen Umwandlung das an der Klemme 210 empfangene Analogspannungs-Eingangssignal zur nicht-invertierenden Eingangsklemme eines jeden Komparators 234 im niedrig-auf lösenden Flash-ADC 230 durch den Schalter 228 übertragen, der vom Zeitgeber- und Steuernetzwerk 260 passend einge stellt wird. Gleichzeitig werden die Referenzspannungen am invertierenden Eingang eines jeden Komparators durch den konstanten Referenzleiterstrom I_REF erzeugt, der von einem der Transistoren 251 in der Reihe von Stromquellen 252 her gezogen wird und durch die Referenzleiter 232 aus gleichen Widerständen 236 fließt. Die während dieser Flash-Umwandlung im ersten Durchgang durch die Reihe von Komparatoren erzeugten digitalen Signale werden gemäß konventioneller Einrichtung (in der Zeichnung nicht dar gestellt) festgehalten (latched) und codiert, und das resultierende codierte Ausgangssignal, welches vom Logik netzwerk 240 bearbeitet und gehalten wird, bildet die Bits hoher Wertigkeit des Ausgangs-Gesamtsignals hoher Auflösung. Dieses digitale Ausgangssignal niedriger Auflö sung wird dann zu dem Referenz-DAC 250 geleitet, wo es durch Summieren der Ströme aus den Stromquellen 251 im Strang 252 gemäß dem Zustand der Schalter 253 in ein analo ges Signal zurückgewandelt wird. Der Gesamtstrom durch alle diese Widerstände, I_DAC, fließt von der Klemme 225 und durch den Subtrahier-Widerstand 224, womit am Knoten punkt 225 ein Spannungsabfall erzeugt wird, der dem Analog wert der Bits hoher Wertigkeit entspricht, die aus dem ersten Durchgang durch den niedrig-auflösenden Flash-DAC erhalten werden. Das Reinergebnis besteht darin, daß die Spannung am Knotenpunkt 225 die analoge Differenz zwischen der am Knotenpunkt 210 gehaltenen Eingangsspannung und dem Ausgangssignal aus dem Referenz-DAC 250 repräsentiert. Der Bipolaroffset-Referenzstrom I_OFF aus dem Differential verstärker 226 und I_REF werden in ähnlicher Weise durch Transistoren 251 im Strang 252 erzeugt. Dieses an der Klemme 225 gemessene Differenz- oder Fehlersignal wird durch den Differentialverstärker 226 verstärkt und durch den Schalter 228 für einen zweiten Durchgang wieder zum Flash-ADC 230 von niedriger Auflösung geleitet, wobei der Schalter 228 zu dieser Zeit vom Zeitgeber- und Steuer netzwerk 260 so eingestellt ist, daß er das Ausgangssignal des Verstärkers empfängt. Es sei bemerkt, daß die Verstär kung des am Knotenpunkt 225 erzeugten Fehlers für das Praktizieren der Erfindung nicht nötig ist, solange passen de Einstellungen zu den Referenzspannungen im niedrig-auf lösenden Flash-ADC vorgenommen werden. Während des zweiten Betriebsdurchgangs wird das Fehlersignal an den niedrig- auflösenden Flash-ADC 230 angelegt und in ein digitales Ausgangssignal umgewandelt, das den Bits niedrigerer Wer tigkeit des Ausgangs-Gesamtsignals von hoher Auflösung des Apparates entspricht. Dieses digitale Signal wird zum Logiknetzwerk 240 geleitet, wo es mit den Bits hoher Wertigkeit aus dem ersten Durchgang kombiniert wird, um ein Ausgangssignal hoher Auflösung zu erzeugen, das am Einweg-Bus 215 produziert wird. Mit dieser Subranging-ADC- Architektur kann somit ein digitales Ausgangssignal mit einer 2n-Bit-Auflösung durch Verwendung eines Flash-ADC mit n-Bit-Auflösung in Kombination mit einem n-Bit Refe renz-DAC erzeugt werden. Aus dem Prinzipschaltbild der Fig. 2 kann ein Fachmann leicht erkennen, daß jegliche Änderung der Temperatur oder einer anderen Bedingung, die die Ströme durch den Strang 252 von Stromquellentran sistoren 251 ändern würde, zwangsweise gleichförmig den Referenzleiterstrom I_REF, den Referenz-DAC-Strom I_DAC, und den Bipolaroffset-Strom I_OFF betreffen würde (wobei zu bemerken ist, daß diese Ströme alle als Referenz-Ströme bezeichnet werden können, da sie entsprechende Referenz spannungen bestimmen). Die entsprechenden Spannungsfluktu ationen finden daher automatisch gleichlaufend statt und erzeugen eine kontinuierliche Verstärkungsanpassung zwi schen den Elementen des gesamten ADC. Dieses neuartige Gestaltungsmerkmal führt eine Verstärkungs-Eigenanpassung unter allen Komponenten ohne irgendeine zusätzliche Span nungssteuerschaltung herbei.

Wie oben erwähnt und aus dem Prinzipschaltbild gemäß Fig. 2 ersichtlich, sind alle Widerstände 236 in der Referenz leiter 232 von gleichem Wert und aus dem gleichen Material hergestellt, was für eine monolitische Konstruktion beson ders geeignet ist. Da die Referenzleiter 232 für eine m-Bit-Auflösung im niedrig-auflösenden Flash-ADC aus 2^m-1 Widerständen zusammengesetzt ist, ist die Anzahl benötigter Widerstände (und entsprechender Komparatoren) tendenziell groß. So erfordert beispielsweise ein Flash-ADC mit einer Auflösung von 6 Bit dreiundsechzig Widerstände. Hinzu kommt, daß diese Zahl gewöhnlich durch die Erfordernisse für eine additive digitale Fehlerkorrektur, die einen gewissen Grad von Redundanz im Auflösungsniveau des nied rig-auflösenden Flash-ADC erfordert, noch vergrößert wird. Z.B. werden typischerweise erst zwei 7-Bit-Umwandlungen erzeugt und dann zur Herstellung eines Auflösungsniveaus von 13 oder 12 Bit kombiniert. Als Ergebnis dieser großen Zahl für die Flash-Umwandlung erforderlicher Widerstände wird die inkrementale oder differentielle Spannung, die für jeden Schritt oder für jede Stufe der Referenzleiter verfügbar ist, innerhalb der Schranken der bei dieser Art von Einrichtungen normalerweise verwendeten positiven und negativen Spannungsschienen für einen Flash von hoher Auflösung unannehmbar klein. Außerdem führt die entspre chend große Zahl von Komparatoren zu einem hohen Energie verbrauch, hohen Fertigungskosten und einer geringen Aus beute. Um diese Probleme zu überwinden, stellt eine zweite, in Fig. 3 gezeigte Ausführungsform der Erfindung einen zwei-schrittigen Subranging-ADC dar, bei dem der niedrig- auflösende Flash selbst eine zwei-schrittige parallele Subranging-Gestaltung mit der oben beschriebenen Vorspann- Architektur umfaßt. Zusätzlich ist ein Shunt-Widerstand vorgesehen, der es ermöglicht, das gleiche Widerstandsmate rial für beide, den Bits höchster Wertigkeit und den Bits niedrigster Wertigkeit der niedrig-auflösenden Umwandlung entsprechende Referenzleitern zu verwenden.

Gemäß Fig. 3 weist das niedrig-auflösende Flash-ADC 330 einen den Bits höchster Wertigkeit zugeordneten Bitteil, der dem Segment 332 der Spannungsreferenzleiter entspricht, und einen Bitteil für die Bits niedrigster Wertigkeit, der dem Segment 333 in der Leiter entspricht, auf. Beide Segmente oder Abschnitte haben die gleiche, in Fig. 2 beschriebene konventionelle Gestaltung und umfassen einen Strang oder eine Reihe von Komparatoren 334, die mit der Referenzleiter und mit der Signalquelle im Netzwerk 320 verbunden sind, das dem oben beschriebenen Netzwerk 220 äquivalent ist. Zusätzlich ist zwischen dem Ausgang des Netzwerkes 320 beim Knotenpunkt 329 und dem Eingang der Komparatorreihe beim Knotenpunkt 339 ein Subtrahierwider stand 338 des niedrig-auflösenden ADC vorgesehen, der aus dem gleichen Material aufgebaut ist, das für die Wider stände 336 in der Referenzleiter verwendet wird. Die Aus gänge der Komparatoren, die der Flash-Umwandlung für die Bits höchster Wertigkeit dienen, sind mit einem Flash-Co dierer 335 und mit einem internen DAC 337 verbunden, das die gleiche konventionelle Schalter-Vernetzung aufweist, die auch in dem Stromausgangs-Referenz-DAC 350 Verwendung findet. Jeder Bitstrom I_BIT im Flash-DAC 337 wird durch die gleiche, für die gesamte Einrichtung verwendete Vor spann-Architektur geschaffen, wie dies die Reihe 354 von Transistor-Stromquellen 351 verdeutlicht, die durch den gleichen Servo-Schaltungsapparat 370 getrieben wird, der alle Stromquellen für diese Einrichtung steuert. Der Bit teil für die Bits niedrigster Wertigkeit des niedrig-auf lösenden Flash-ADC 330, der dem Abschnitt 333 der Span nungsreferenzleiter entspricht, ist mit einem Shunt-Wider stand 331 aufgebaut, um einen äquivalenten Widerstand für den Abschnitt 333 zu erzeugen, der gleich demjenigen eines jeden Schrittes im Bit-Segment 323 für die Bits höchster Wertigkeit ist. Der Wert des Widerstandes 331 wird daher in einer für den Fachmann offensichtlichen Weise durch die Anzahl von Schritten oder Stufen in der Referenzleiter des Bitteils für die Bits niedrigster Wer tigkeit des Flash-ADC festgesetzt. Der Widerstand 331 ist wiederum aus dem gleichen Material, das für den Subtrahier widerstand 338 und für alle Widerstände 334 benützt wird, aufgebaut. Ein einziger Referenzstrom I_REF fließt durch die gesamte Leiter und wird durch den gleichen Strang 352 von Transistor-Stromquellen 351 erzeugt, der bei der ersten Ausführungsform der Erfindung Verwendung findet. Es wird also ein einziger Strang (352 plus 354) von Tran sistor-Stromquellen 351 verwendet, um die Bit-Ströme für den internen DAC 337, die Bit-Ströme für den Referenz-DAC 350, die Spannung für die Referenzleiter (332 plus 333) des Flash-ADC von niedriger Auflösung und den Bipolaroff set-Strom für das System zu erzeugen.

Im Betrieb funktioniert der Apparat gemäß Fig. 3 in der gleichen Weise wie derjenige gemäß Fig. 2 mit dem zusätz lichen Merkmal, daß jeder Subranging-Durchgang aus einer internen, zwei-schrittigen parallelen Subranging-Prozedur besteht. Die analoge Eingangsspannung am Knotenpunkt 310 wird an den Knotenpunkt 329 über einen Schalter 328 heran geführt, der durch das Zeitgeber- und Steuernetzwerk 360 passend eingestellt wird, und gelangt dann über den Subtra hierwiderstand 338 zum Knotenpunkt 339. Dieses Signal wird zu der nicht-invertierenden Eingangsklemme eines jeden Komparators 334 im niedrig-auflösenden Flash-ADC 330 gelei tet. Gleichzeitig werden die Referenzspannungen an den invertierenden Eingängen eines jeden Komparators durch den konstanten Strom I_REF festgesetzt, der von einer der Stromquellen im Strang 352 her gezogen wird und durch die aus den Segmenten 332 und 333 bestehende Referenzleiter fließt. Während des ersten internen Schrittes des ersten Durchgangs durch das Flash-ADC von niedriger Auflösung werden den Bits höchster Wertigkeit entsprechende digitale Signale durch die an den Abschnitt 332 der Referenzleiter angeschlossene Reihe von Komparatoren erzeugt und im Netz werk 335 gehalten und codiert. Zur gleichen Zeit wird dieses digitale Ausgangssignal in den internen DAC 337 geleitet zur Rückumwandlung in ein analoges Signal, das vom Eingangssignal am Knotenpunkt 329 subtrahiert wird, womit automatisch am Knotenpunkt 339 ein internes analoges Rest- oder Fehlersignal erzeugt wird, das an der Reihe von Komparatoren anliegt, die mit dem Segment 333 der Referenzleiter verbunden ist, wo es einer internen Flash- Umwandlung eines zweiten Schritts unterzogen wird. Das digitale Ausgangssignal des zweiten Schrittes, das den Bits niedrigster Wertigkeit des ersten Durchgangs ent spricht, wird im Netzwerk 335 mit den Bits höchster Wertig keit kombiniert, die während des ersten Schrittes erzeugt worden sind, und über einen Einweg-Bus 314 dem Logik-Netz werk 340 zugeführt. Wie bei der Ausführungsform gemäß Fig. 2 wird das digitale Ausgangssignal des ersten Durch gangs, welches die Bits von hoher Wertigkeit des Ausgangs- Gesamtsignals von hoher Auflösung bildet, in der Logik des Systems zurückbehalten und durch den Einweg-Bus 316 zum Referenz-DAC 350 zurückgekoppelt oder zurückgeführt, wo es durch eine Serie von Strömen durch Schalter 353 hindurch in ein analoges Signal zurückgewandelt wird. Der Gesamtstrom durch diesen Schalter, I_DAC, fließt vom Knotenpunkt 325 weg und durch einen Subtrahierwiderstand 324, womit ein Spannungsabfall am Knotenpunkt 325 erzeugt wird, der dem analogen Wert der Bits höchster Wertigkeit des ersten Durchgangs entspricht. Das Reinergebnis besteht wiederum darin, daß die Spannung am Knotenpunkt 325 die analoge Differenz zwischen der an der Klemme 310 gehaltenen Eingangsspannung und dem Ausgangssignal aus dem Referenz- DAC 350 repräsentiert. Wie bei der ersten Ausführungsform gemäß Fig. 2 werden der Bipolaroffset-Strom I_OFF und der Referenzleiter-Strom I_REF in ähnlicher Weise durch Transi storen im Strang 352 von Transistoren 351 erzeugt.

Der am Knotenpunkt 325 erzeugte Fehler wird entweder durch den Differentialverstärker 326 verstärkt, der über den Bipolaroffset-Widerstand 322 an seinem invertierenden Eingang geerdet ist, oder direkt wieder zum niedrig-auflö senden Flash-ADC 330 geleitet, und zwar über den Schalter 328, der zu dieser Zeit von dem Zeitgeber und Steuernetzwerk 360 so eingestellt ist, daß eine Verbindung zum Ausgang des Verstärkers besteht. Während dieses zweiten Durchgangs durch das niedrig-auflösende Flash-ADC wird das Fehlersig nal zuerst durch das Bit-Segment 332 für die Bits höchster Wertigkeit und dann durch das Bit-Segment 333 für die Bits niedrigster Wertigkeit konvertiert, wie dies hinsicht lich des ersten Durchgangs im einzelnen dargelegt wurde. Das resultierende Ausgangssignal aus dem Flash-Codierer 335, das die Bits niedrigerer Wertigkeit des Ausgangs-Ge samtsignals von hoher Auflösung des Apparates bildet, wird zu dem Logiknetzwerk 340 geleitet, wo es mit den Bits hoher Wertigkeit aus dem ersten Durchgang kombiniert wird, um ein Ausgangssignal von hoher Auflösung zu erzeu gen, das am Einweg-Bus 315 auftritt. Wegen der speziellen Architektur, die zum Erzeugen all der Ströme in der Ein richtung benutzt wird, würde wiederum jegliche Änderung der Temperatur oder eines anderen Zustands, der die Ströme durch die Stränge 352 und 354 von Stromquellen-Transistoren 351 beeinflussen würde, zwangsläufig gleichermaßen den Referenzleiterstrom I_REF, die internen Flash-DAC-Ströme I_BIT, den Strom I_DAC des Referenz-DAC und den Bipolaroff set-Strom I_OFF (die alle als Referenzströme bezeichnet werden) beeinflussen. Daher laufen alle entsprechenden Spannungsfluktuationen automatisch gleich und führen eine kontinuierliche Verstärkungsanpassung zwischen den Elemen ten des Gesamt-ADC herbei.

Es kann also, wie im Falle der ersten Ausführungsform gemäß Fig. 2, ein digitales Ausgangssignal mit einer Auflö sung von 2n-Bit mit dieser Subranging-ADC-Architektur durch Verwendung eines einzigen Flash-ADC mit einer Auflö sung von n-Bit erzeugt werden. Es kann aber anstelle des Erfordernisses von 2ⁿ-1 Komparatoren und Referenzspannungs elementen das gleiche Niveau hoher Auflösung mit wesentlich weniger Elementen erreicht werden als Ergebnis der zwei schrittigen Verwirklichung des Flash-ADC niedriger Auflö sung gemäß Fig. 3. Angenommen, daß z. B. ein Subranging-ADC von 12-Bit gewünscht wird und daß einige Auflösungsredun danz zur Fehlerkorrektur erforderlich ist, könnte dieses gemäß der Ausführungsform nach Fig. 2 mit 127 Komparatoren oder mit 22 Komparatoren gemäß der zwei-schrittigen Flash- Einrichtung von niedriger Auflösung gemäß Fig. 3 verwirk licht werden. Im letzteren Falle ist, wie im einzelnen in Fig. 4 zu sehen, ein niedrig-auflösender Flash-ADC von 7-Bit mit einem Bitteil von 3-Bit für die Bits höchster Wertigkeit und einem Bitteil von 4-Bit für die Bits nied rigster Wertigkeit aufgebaut, die für eine Gesamtheit von zweiundzwanzig aus 7 (2³-1) bzw. 15 (2⁴-1) Referenz spannungsschritten bestehen. Die Fig. 4 zeigt auch einen Weg der Verwirklichung des Schalterkreises oder -netzwerks des internen DAC 337.

Die Fig. 5 zeigt ein Widerstandsnetzwerk zur Eingangsstrom- oder Basisstrom-Kompensation, das eine zu sätzliche Verfeinerung der in Fig. 4 gezeigten Architektur bildet. Tatsächlich erzeugt die Impedanzdifferenz zwischen dem invertierenden Eingang und dem nicht-invertierenden Eingang eines jeden Komparators 334 einen Eingangsstrom fehler, der mit der Zahl von Komparatoren in der Einrich tung wächst. Zur Kompensation dieser Unausgeglichenheit ist ein mit der Spannungsreferenz-Widerstandsleiter identi sches Widerstandnetzwerk vorgesehen, so daß die Impedanz an beiden Eingängen eines jeden Komparators exakt die gleiche ist und Eingangsstromfehler aufgehoben werden. Natürlich wird durch Verwendung des gleichen Materials für beide Sätze von Widerständen die Fehlerbeseitigung bei Tempera tur- und anderweitigen Änderungen aufrechterhalten.

Es versteht sich, daß zahlreiche äquivalente detaillierte Schaltungsgestaltungen innerhalb des Rahmens der Erfindung möglich sind, mit entsprechenden Modifikationen zur Hand habung der Stromniveaus und der Erfordernisse für die Parameteranpassung für das richtige Funktionieren der Schaltung. Die Architektur oder Gestaltung der hier be schriebenen elektronischen Schaltung eignet sich für mono lithische Herstellung und kann in ihrer Gesamtheit unter Verwendung gegenwärtig verfügbarer Komponenten zusammenge baut werden. Andererseits könnten Fachleute leicht Schal tungen zum Praktizieren der Erfindung mit alternativen Komponenten entwickeln, z. B. mit Feldeffekt-Transistoren und Metall-Oxyd-Halbleiter-Feldeffekt-Transistoren oder irgendwelchen äquivalenten Einrichtungen, wie Transistoren, die in der Industrie allgemein als MOS bezeichnet werden.

Claims

1. Subranging-A/D-Wandler (ADC) von hoher Auflösung, gekennzeichnet durch:

a) einen Flash-A/D-Wandler niedriger Auflösung zum Umwandeln zuerst eines analogen Eingangssignals und an zweiter Stelle eines analogen Fehlersignals in entsprechende erste und zweite digitale Signale von niedriger Auflösung, wobei der A/D-Wandler von niedriger Auflösung eine Referenzspannungslei ter aufweist, die aus einem Strang von Serienwider ständen besteht,
b) einen D/A-Wandler als Stromausgangsreferenz mit einer Auflösung gleich derjenigen des niedrig-auf lösenden A/D-Wandlers, für die Rückumwandlung des ersten digitalen Signals von niedriger Auflö sung in ein entsprechendes analoges Rückkopplungs signal;
c) eine Fehlermeßeinrichtung zum Messen der Differenz zwischen dem analogen Rückkopplungssignal und dem analogen Eingangssignal zwecks Bestimmung des analogen Fehlersignals;
d) eine Logikeinrichtung zum Kombinieren des ersten digitalen Signals von niedriger Auflösung und des zweiten digitalen Signals von niedriger Auflö sung zu einem digitalen Signal von hoher Auflösung; und
e) eine Zeit- und Steuereinrichtung zum aufeinander folgenden Erzeugen des ersten digitalen Signals von niedriger Auflösung, des analogen Rückkopp lungssignals, des analogen Fehlersignals, des zweiten digitalen Signals von niedriger Auflösung und des digitalen Signals von hoher Auflösung;

wobei ein einzelner Strang von durch dieselbe Servo- Schaltung gesteuerter Stromquellen verwendet wird, um mindestens zwei Referenzströme zu erzeugen.

2. A/D-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, daß ein Subtrahierwiderstand in der Fehlermeßeinrich tung, die Widerstände in der niedrig-auflösenden Span nungsreferenzleiter, ein Stromeskalierungswiderstand in der Servo-Schaltung und ein Bipolaroffset-Widerstand alle aus dem gleichen Material aufgebaut sind.

3. A/D-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Widerstände in der Referenzspannungsleiter im wesentlichen den gleichen Wert haben.

4. A/D-Wandler gemäß Anspruch 3, dadurch gekennzeichnet, daß der einzelne Strang von Stromquellen aus bipolaren Transistorübergängen besteht, die durch dieselbe Servo- Schaltung getrieben sind.

5. A/D-Wandler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Flash-A/D-Wandler von niedriger Auflösung aus einem zwei-schrittigen, parallelen Sub ranging-A/D-Wandler besteht, der ausgestattet ist mit:

f) einem den Bits höchster Wertigkeit zugeordneten Flash-A/D-Wandler zum Erzeugen eines digitalen Signals, das zuerst den Bits höchster Wertigkeit des analogen Eingangssignals und in zweiter Folge den Bits höchster Wertigkeit des analogen Fehler signals entspricht, wobei der den Bits höchster Wertigkeit zugeordnete Flash-A/D-Wandler eine den Bits höchster Wertigkeit zugeordnete Referenzspan nungsleiter aufweist, die aus in Serie geschalteten Widerständen besteht,
g) einem internen D/A-Wandler, dessen Auflösung gleich derjenigen des Flash-A/D-Wandlers für die Bits höchster Wertigkeit ist und der dazu dient, das digitale Ausgangssignal des letzteren in ein ent sprechendes analoges Rückkopplungssignal zurückzu wandeln;
h) eine Subtrahierwiderstand in dem niedrig-auflösen den Flash-A/D-Wandler, zum Messen der analogen Differenz zwischen dem Eingangssignal zum niedrig- auflösenden Flash-A/D-Wandler und dem von dem internen D/A-Wandler erzeugten analogen Rückkopp lungssignal,
i) einen den Bits niedrigster Wertigkeit zugeordneten Flash-A/D-Wandler zum Erzeugen eines digitalen Signals, das zuerst den Bits niedrigster Wertigkeit des analogen Eingangssignals und in zweiter Folge den Bits niedrigster Wertigkeit des analogen Feh lersignals entspricht, wobei der den Bits niedrig ster Wertigkeit zugeordnete Flash-A/D-Wandler eine den Bits niedrigster Wertigkeit zugeordnete Referenzspannungsleiter aufweist, die mit der den Bits höchster Wertigkeit zugeordneten Referenzspan nungsleiter in Reihe geschaltet ist und aus einer Parallelschaltung eines Shunt-Widerstandes und eines Stranges von Serienwiderständen besteht, und
j) eine Logikeinrichtung zum Kombinieren der digitalen Signale, die den Bits höchster Wertigkeit und den Bits niedrigster Wertigkeit zuerst des analogen Eingangssignals und, in zweiter Folge, des analogen Fehlersignals entsprechen, um das Ausgangssignal des niedrig-auflösenden Flash-A/D- Wandlers zu bilden,

wobei der einzelne Strang von Stromquellen auch dafür benützt wird, die Bit-Ströme für den internen D/A-Wand ler zu erzeugen.

6. A/D-Wandler nach Anspruch 5, dadurch gekennzeichnet, daß die Subtrahierwiderstände in der Fehlermeßeinrich tung und in dem niedrig-auflösenden Flash-A/D-Wandler, die Widerstände in dem Referenz-D/A-Wandler, die Wider stände in der den Bits höchster Wertigkeit zugeordneten Referenzspannungsleiter, die Widerstände in der den Bits niedrigster Wertigkeit zugeordneten Referenzspan nungsleiter und der Bipolaroffset-Widerstand alle aus dem gleichen Material aufgebaut sind.

7. A/D-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß jeder Widerstand in den Strängen von Serienwider ständen in der den Bits höchster Wertigkeit zugeordne ten Referenzspannungsleiter und in der den Bits nie drigster Wertigkeit zugeordneten Referenzspannungslei ter im wesentlichen den gleichen Wert hat.

8. A/D-Wandler nach Anspruch 7, dadurch gekennzeichnet, daß der äquivalente Wert der den Bits niedrigster Wertigkeit zugeordneten Referenzspannungsleiter, die mit der den Bits höchster Wertigkeit zugeordneten Referenzspannungsleiter in Serie geschaltet ist, gleich ist dem Wert eines jeden der Widerstände, die in der den Bits höchster Wertigkeit zugeordneten Referenzspan nungsleiter in Serie geschaltet sind.

9. A/D-Wandler nach Anspruch 8, dadurch gekennzeichnet, daß der den Bits höchster Wertigkeit zugeordnete Flash -A/D-Wandler aus einem 3-Bit-Flash-Wandler und der den Bits niedrigster Wertigkeit zugeordnete Flash-A/D- Wandler aus einem 4-Bit-Flash-Wandler bestehen, wobei deren digitale Ausgangssignale zur Bildung eines Aus gangssignals niedriger Auflösung von 7-Bit kombiniert werden.

10. A/D-Wandler nach Anspruch 9, gekennzeichnet durch:

k) ein Offset- oder Eingangsstromkompensationsnetzwerk in dem niedrig-auflösenden Flash-A/D-Wandler, das aus einem Strang von Serienwiderständen be steht, die mit denjenigen in den Strängen von Serienwiderständen in der den Bits höchster Wertig keit zugeordneten Referenzspannungsleitung und in der den Bits niedrigster Wertigkeit zugeordneten Referenzspannungsleiter identisch sind, und das mit dem Strang von Komparatoren im niedrig-auflö senden Flash-A/D-Wandler verbunden ist, so daß die Impedanz an beiden Eingängen eines jeden Kompa rators exakt die gleiche ist, um Eingangsstromfeh ler oder zu beseitigen.

11. A/D-Wandler nach Anspruch 10, dadurch gekennzeichnet, daß alle Widerstände im Eingangsstromkompensationsnetz werk und alle Widerstände der Stränge von Serienwider ständen in der den Bits höchster Wertigkeit zugeordnete Referenzspannungsleiter und in der den Bits niedrigster Wertigkeit zugeordneten Referenzspannungsleiter im wesentlichen gleichen Wert haben und aus dem gleichen Material aufgebaut sind.

12. A/D-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß der einzelne Strang von Stromquellen aus bipolaren Transistorübergängen besteht, die durch dieselbe Servo -Schaltung getrieben sind.

13. A/D-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß der einzelne Strang von Stromquellen aus J-FETs besteht, die durch dieselbe Servo-Schaltung getrieben sind.

14. A/D-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß der einzelne Strang von Stromquellen aus Metall- Oxyd-Halbleiter-FETs besteht, die von derselben Servo- Schaltung getrieben sind.

15. A/D-Wandler nach Anspruch 11, dadurch gekennzeichnet, daß der einzelne Strang von Stromquellen aus MOS-Tran sistoren besteht, die von derselben Servo-Schaltung getrieben sind.

16. A/D-Wandler nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die zumindest zwei Referenzströme den Referenzstrom durch die Referenzspannungsleiter des niedrig-auflösenden Flash-A/D-Wandlers und die Bit-Ströme für den Referenz-D/A-Wandler umfassen.

17. A/D-Wandler nach Anspruch 16, dadurch gekennzeichnet, daß die mindestens zwei Referenzströme des weiteren die Bit-Ströme für den internen D/A-Wandler und den Bipolaroffsetstrom für die Schaltung umfassen.

18. Verfahren zum Umwandeln eines Analogsignals in ein digitales Signal von hoher Auflösung unter Verwendung des A/D-Wandlers gemäß einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß

a) ein analoges Eingangssignal durch einen niedrig- auflösenden Flash-A/D-Wandler geschickt wird, um in ein erstes digitales Signal von niedriger Auflösung umgewandelt zu werden, das den Bits oberer Wertigkeit des hoch-aufgelösten Digitalsig nals entspricht, wobei der niedrig-auflösende A/D-Wandler eine Referenzspannungsleiter aufweist, die aus einem Strang von Serienwiderständen be steht,
b) das erste digitale Signal von niedriger Auflösung durch einen Stromausgangs-Referenz-D/A-Wandler mit einer Auflösung gleich derjenigen des niedrig- auflösenden A/D-Wandlers geschickt wird, um das erste, niedrig-aufgelöste digitale Signal in ein entsprechendes analoges Rückkopplungssignal zurück zuwandeln,
c) die Differenz zwischen dem analogen Rückkopplungs signal und dem analogen Eingangssignal gemessen wird, um ein analoges Fehlersignal zu bestimmen,
d) das analoge Fehlersignal durch den niedrig-auflö senden Flash-A/D-Wandler geschickt wird, um in ein zweites, niedrig aufgelöstes digitales Signal umgewandelt zu werden, das den Bits niedrigerer Wertigkeit des hoch-aufgelösten digitalen Signals entspricht,
e) das erste niedrig-aufgelöste digitale Signal und das zweite, niedrig-aufgelöste digitale Signal zu dem hoch-aufgelösten digitalen Signal kombiniert werden, und
f) ein einzelner Strang von Stromquellen vorgesehen wird, um mindestens zwei der Ströme in dem Satz zu erzeugen, der den Strom durch die Referenzspan nungsleiter des niedrig-auflösenden Flash-A/D-Wand lers, die Bit-Ströme für den Referenz-D/A-Wandler und den Bipolaroffsetstrom für die Schaltung um faßt.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß jeder Durchgang durch den niedrig-auflösenden Flash-A/D-Wandler zur Bearbeitung eines Analogsignals, das zuerst dem analogen Eingangssignal und in zweiter Folge dem analogen Fehlersignal entspricht, aus einer zwei-schrittigen, parallelen Subranging-A/D-Umwandlung besteht, die die folgenden zusätzlichen Schritte um faßt, daß

g) das analoge Signal zu dem niedrig-auflösenden Flash-A/D-Wandler durch einen den Bits höchster Wertigkeit zugeordneten Flash-A/D-Wandler für die Erzeugung eines ersten digitalen Signals, das den Bits höchster Wertigkeit des analogen Signals entspricht, geschickt wird,
h) das erste digitale Signal, das den Bits höchster Wertigkeit des analogen Signals entspricht, durch einen internen Stromausgangs-D/A-Wandler mit einer Auflösung gleich derjenigen des Flash-A/D-Wandlers für die Bits höchster Wertigkeit geschickt wird, um das erste digitale Signal aus diesem in ein entsprechendes analoges Rückkopplungssignal zurück zuwandeln,
i) ein internes analoges Restsignal erzeugt wird, welches durch die Differenz zwischen dem analogen Signal an dem Flash-A/D-Wandler für die Bits höchster Wertigkeit und dem von dem internen D/A-Wandler erzeugten internen analogen Rückkopp lungssignal gemessen ist,
j) das interne analoge Restsignal durch einen den Bits niedrigster Wertigkeit zugeordneten Flash-A/D -Wandler geschickt wird, um ein zweites digitales Signal zu erzeugen, das den Bits geringster Wertig keit des analogen Signals entspricht, und
k) zusätzliche Stromquellen in dem einzelnen Strang von Stromquellen vorgesehen werden, um auch die Bit-Ströme für den internen D/A-Wandler zu erzeu gen.