DE4234142A1

DE4234142A1 - Verfahren zur herstellung eines halbleiterwafers

Info

Publication number: DE4234142A1
Application number: DE4234142A
Authority: DE
Inventors: Roger R Lee
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-11
Filing date: 1992-10-09
Publication date: 1993-04-15
Also published as: JPH05218350A; US5175120A

Description

Die vorliegende Erfindung bezieht sich im allgemei nen auf die Herstellung von Halbleiterwafern unter Bildung von Speicherfeldern bzw. Speicheranord nungen sowie diese umgebenden Randbereichen, wobei die Felder nicht-flüchtige Speichervorrichtungen aufweisen, die Transistoren mit schwimmendem Gate verwenden. Im spezielleren befaßt sich die Erfin dung mit der Herstellung von EPROM- und EEPROM-Speicheranordnungen.

Festwertspeicher (ROMs) sind Speicher, in die In formation während der Herstellung permanent einge schrieben wird. Derartige Speicher betrachtet man als "nicht-flüchtig", da nur Lesevorgänge ausge führt werden können.

Jede einzelne Information in einem ROM wird durch das Vorhandensein oder Nicht-Vorhandensein eines Datenweges von der Wortleitung (Zugriffsleitung) zu einer Bitstellen- oder Bitleitung (Erfassungs- oder Leseleitung) gespeichert. Dabei wird der Datenweg einfach dadurch eliminiert, daß man sicherstellt, daß kein Schaltungselement eine Wortleitung und eine Bitleitung miteinander verbindet. Wenn nun die Wortleitung eines ROM aktiviert wird, bedeutet das Vorhandensein eines Signals auf der Bitleitung, daß eine 1 gespeichert ist, während das Nicht-Vorhan densein eines Signals anzeigt, daß eine 0 gespeichert ist.

Wenn nur eine kleine Anzahl ROM-Schaltungen für einen speziellen Anwendungsfall erforderlich ist, kann die traditionelle Maskenherstellung möglicher weise zu teuer oder zu zeitaufwendig sein. In der artigen Fällen wäre es für die Benutzer schneller und billiger, jeden ROM-Chip einzeln zu programmie ren. ROMs mit derartigen Fähigkeiten bezeichnet man als programmierbare Festwertspeicher (PROMs). Bei den ersten entwickelten PROMs konnte Information nur einmal in die Konstruktion einprogrammiert werden und danach nicht mehr gelöscht werden. Bei solchen PROMs besteht bei Beendigung der Chipher stellung in Datenweg zwischen jeder Wortleitung und jeder Bitleitung. Dies entspricht an jeder Datenstelle einer gespeicherten 1. Speicherzellen wurden während der Herstellung selektiv geändert, um nach der Herstellung eine 0 zu speichern, indem man die Wort-Bit-Verbindungswege elektrisch durchtrennt hat. Da der Einschreibvorgang von destruktiver Art war, konnte nach dem Programmieren einer 0 an einer Bitstelle diese nicht in eine 1 zurückgelöscht werden. PROMs wurden ursprünglich in Bipolartechnik ausgeführt, obwohl MOS-PROMs verfüg bar wurden.

Spätere Arbeiten mit PROMs führten zur Entwicklung löschbarer PROMs. Löschbare PROMs bedienen sich der langfristigen Aufrechterhaltung elektrischer Ladung als Einrichtung zum Speichern von Information. Derartige Ladungen werden in einer MOS-Vorrichtung gespeichert, die man als schwimmendes Polysilizium- Gate bezeichnet. Eine derartige Konstruktion unter scheidet sich geringfügig von einem herkömmlichen MOS-Transistor-Gate. Das herkömmliche MOS-Transistor-Gate einer Speicherzelle verwendet eine kontinuierliche Polysilizium-Wortleitung, die unter mehreren MOS-Transistoren verschaltet ist und als jeweiliges Transistor-Gate wirkt. Das schwimmende Polysilizium-Gate eines löschbaren PROMs fügt ein örtliches, sekundäres Polysilizium-Gate zwischen die kontinuierliche Wortleitung und das Siliziumsubstrat ein, in dem die aktiven Bereiche der MOS-Transistoren gebildet werden. Das schwim mende Gate wird dadurch örtlich festgelegt, daß die schwimmenden Gates der jeweiligen MOS-Transistoren von den schwimmenden Gates der anderen MOS-Tran sistoren elektrisch isoliert werden.

Zum Übertragen und Entfernen von Ladung zu bzw. von einem schwimmenden Gate wurden verschiedene Mechanismen vorgesehen. Bei einem Typ eines lösch baren programmierbaren Speichers handelt es sich um den sogenannten elektrisch programmierbaren ROM (EPROM). Der Ladungsübertragungsmechanismus erfolgt durch Injizieren von Elektronen in das schwimmende Polysilizium-Gate ausgewählter Transistoren. Wenn eine ausreichend hohe Sperr-Vorspannung an den programmierten Transistor-Drain angelegt wird, erfährt der "pn"-Übergang vom Drain-Anschluß zum Substrat einen "Lawinendurchbruch", wodurch die Erzeugung heißer Elektronen hervorgerufen wird. Einige von diesen besitzen eine ausreichende Energie, um über das jedes schwimmende Gate umge bende isolierende Oxidmaterial zu gelangen und dadurch das schwimmende Gate aufzuladen. Diese EPROM-Vorrichtungen bezeichnet man daher als MOS-Transistoren mit schwimmendem Gate und Lawinen-Injektion oder FAMOS-Transistoren. Sobald diese Elektronen ins schwimmende Gate übertragen worden sind, sind sie dort gefangen. Die Potentialbarriere an der Oxid-Silizium-Grenzfläche des Gates ist größer als 3 eV, wodurch die Rate der spontanen Emission der Elektronen von dem Oxid über die Barriere hinweg vernachlässigbar gering ist. Da durch läßt sich die in dem schwimmenden Gate ge speicherte Elektronenladung über viele Jahre auf rechterhalten.

Wenn das schwimmende Gate mit einer ausreichenden Anzahl von Elektronen aufgeladen ist, erfolgt eine Inversion des Kanals unter dem Gate. Dadurch wird ein kontinuierlich leitender Kanal zwischen dem Source- und dem Drain-Anschluß gebildet, genauso als wäre eine externe Gate-Spannung angelegt wor den. Das Vorhandensein einer 1 oder einer 0 an jeder Bitstelle wird somit durch das Vorhandensein oder Nicht-Vorhandensein eines leitenden, schwimmenden Kanal-Gates in jeder programmierbaren Vorrichtung bestimmt.

Eine derartige Konstruktion ermöglicht außerdem eine Einrichtung zum Entfernen der gespeicherten Elektronen von dem schwimmenden Gate, wodurch der PROM löschbar gemacht wird. Dies erfolgt durch flutartige Belichtung des EPROMs mit starkem ultra violetten Licht für ca. 20 Minuten. Das ultravio lette Licht erzeugt Elektron-Loch-Paare in dem Siliziumdioxid, wodurch ein Entladungsweg für die Ladung (Elektronen) von den schwimmenden Gates geschaffen wird.

Bei manchen Anwendungen ist es wünschenswert, den Inhalt eines ROM elektrisch zu löschen, anstatt dafür eine Quelle ultravioletten Lichts zu verwen den. Unter anderen Bedingungen wäre es wünschens wert, jeweils nur ein Bit zu verändern, ohne daß man dabei die gesamte integrierte Schaltung löschen muß. Dies hat zur Entwicklung elektrisch löschbarer PROMs (EEPROMs) geführt. Derartige Technologien beinhalten MNOS-Transistoren, Tunneloxid-MOS-Tran sistoren mit schwimmendem Gate (FLOTOX-Transisto ren), texturierte MOS-Transistoren mit hohem Poly silizium und schwimmendem Gate sowie Flash-EEPROMs. Solche Technologien können eine Kombination von Transistorspeicherzellen mit schwimmendem Gate innerhalb eines Felds solcher Zellen sowie eines das Feld umgebenden Randbereichs beinhalten, welcher CMOS-Transistoren aufweist.

Bei Transistoren mit schwimmendem Gate wird das Polysilizium für das schwimmende Gate (das im all gemeinen als Polysilizium 1 bezeichnet wird) zwi schen dem darüberliegenden Wortleitungs-Polysili zium (das im allgemeinen als Polysilizium 2 be zeichnet wird) und dem darunterliegenden Substrat positioniert. Zwei Ränder des Polysiliziums für das schwimmende Gate werden direkt relativ zu dem Wortleitungsrand ausgerichtet. Durch diesen Faktor würden die fotolithographischen Vorgänge und die Ätzvorgänge sehr schwierig, wenn man versuchen würde, das Polysilizium für das schwimmende Gate zuerst vollständig zu definieren, um sodann die Wortleitung in ein Muster zu bringen. Dies ergäbe sich aufgrund der Probleme der Fotomasken-Fehlaus richtung sowie des Foto-Ätzeffekts am Rand.

Ein Weg zur Umgehung des Problems besteht darin, daß man zuerst nur zwei Ränder (anstatt aller vier Ränder) des schwimmenden Gates definiert. Bei den typischen beiden Rändern, die zuerst in Muster gebracht werden, handelt es sich um die nicht mit den Wortleitungs-Rändern zusammenfallenden Ränder des schwimmenden Gates aus Polysilizium 1. Nach Beendigung dieses Vorgangs werden durch einen Polysilizium-Stapel-Ätzvorgang für die Wortlei tungen während der Polysilizium-2-Ätz-Mustergebung (Wortleitungs-Mustergebung) die Wortleitungsränder sowie die verbleibenden beiden Ränder des schwim menden Gates definiert. Diese Verfahrensweise ist für keinerlei Fehlausrichtung anfällig, und zwar aufgrund der Tatsache, daß die Wortleitungsränder und die entsprechenden Ränder des schwimmenden Gates während desselben Ätzvorgangs eine "Selbst ausrichtung" relativ zueinander ausführen.

Verfahren des Standes der Technik zum Bearbeiten löschbarer PROMs sind unter Bezugnahme auf die Fig. 1A bis 5 beschrieben. Fig. 1A zeigt eine Draufsicht auf ein Waferfragment bei einem Verarbeitungs schritt, während Fig. 1B eine vergrößerte Quer schnittsansicht entlang der Linie 1B-1B der Fig. 1 während desselben Schritts darstellt. In jeder der nachfolgenden Figuren bezeichnet die "A"-Fig. eine Draufsicht, während die "B"-Fig. eine vergrößerte Querschnittsansicht bei demselben Schritt in dem beschriebenen Verfahren darstellt. Die Fig. 1A und 1B zeigen ein Waferfragment 10, das durch einen Speicheranordnungsbereich 12 sowie einen den Anord nungsbereich 12 umgebenden Randbereich 14 definiert wird. Das Waferfragment 10 ist gebildet aus einem Massivsubstrat 16, welches bei dem beschriebenen Ausführungsbeispiel p-leitfähig ist, während der Randbereich 14 mit einer n-Wanne 18 zur Bildung von CMOS-Transistoren in dem Randbereich 14 versehen ist. Feldoxidbereiche 20 sowie eine Gate-Isolier schicht 22 sind auf dem Substrat 16 vorgesehen. Eine erste Schicht 24 aus Polysilizium (Polysili zium 1) wird oben auf die isolierenden Schichten 20 und 22 aufgebracht. Auf die erste Polysilizium schicht 24 wird wiederum eine Dreifachschicht 26 aus Dielektrikum aufgebracht, und zwar zur Ver wendung bei innerhalb des Anordnungsbereichs bzw. Feldbereichs 12 zu bildenden Transistoren mit schwimmendem Gate. Bei der Dreifachschicht 26 handelt es sich typischerweise um eine O-N-O-Ver bundkonstruktion.

Wie unter Bezugnahme auf die die Fig. 2A und 2B zu sehen ist, werden die dielektrische Schicht 26 und die Polysiliziumschicht 24 von dem Randbereich 14 weggeätzt sowie innerhalb des Felds 12 zur Bildung von Leitungen 28 geätzt. Die Leitungen 28 sind definiert durch einander gegenüberliegende Ränder 30a und 30b, die die ersten beiden Ränder der Tran sistoren mit schwimmendem Gate innerhalb des Felds 12 bilden, wie sich dies aus der nachfolgenden Beschreibung noch ausführlicher ergibt.

Wie unter Bezugnahme auf die Fig. 3A und 3B zu sehen ist, wird eine zweite Polysiliziumschicht 32 oben auf den Wafer derart aufgebracht, daß sie den Randbereich 14 und den Feldbereich 12 überdeckt. Außerdem wird eine dünne Schicht 34 mit höherer Leitfähigkeit, wie z. B. WSi_x, oben auf die Polysi liziumschicht 32 aufgebracht. Die Schichten 32 und 34 werden gemeinsam als Polysilizium-2-Schicht betrachtet.

Unter Bezugnahme auf die Fig. 4A und 4B ist zu sehen, daß eine Schicht aus Fotoresist (nicht ge zeigt) aufgebracht und in der dargestellten Weise in ein Muster gebracht wird, um FAMOS-Transistor- Gates 36, 38 innerhalb des Anordnungsbereichs 12 sowie damit übereinstimmenden Wortleitungen 29 zu definieren, wie dies gezeigt ist. Dabei ist es notwendig, daß der Randbereich 14 während dieses Ätzvorgangs mit Fotoresist-Material maskiert wird, um dabei ein Eingraben in das Substrat 16 zu ver hindern.

Unter Bezugnahme auf Fig. 5 ist zu sehen, daß bei den Verfahren des Standes der Technik sodann die Mustergebung des Randbereichs 14 zur Bildung eines jeden Wortleitungs-Transistor-Gates 35, 37, 39 und 41 in demselben Schritt erfolgt. (Die Wortleitungen 35, 37, 39 und 41 sind in den "A"-Figuren nicht dargestellt.) Danach müssen separate Fotoresist-Masken angebracht und in Muster gebracht werden, um ein Implantieren der verschiedenen p-leitfähigen und n-leitfähigen Dotierstoffe zu ermöglichen, die angrenzend an die dargestellten Transistor-Gates 36, 38, 35, 37, 39 und 41 erforderlich sind. Zur Erzeugung der in Fig. 6 gezeigten Konfiguration werden außerdem Abstandselemente gebildet. Beim Stand der Technik läuft das Verfahren von Fig; 5 zur Bildung der Konstruktion der Fig. 6 folgender maßen ab.

Es erfolgt eine Aufbringung von Fotoresist, das dann zum Maskieren der n-Wanne in ein Muster ge bracht wird. Danach erfolgt eine "durchgreifende" Implantation von Bor (p-leitendes Material) (mit einer typischen Dosierung von 5 · 10¹² Atomen/cm²) in jedem der unmaskierten n-Kanal-Transistorberei che des Feld- sowie des Randbereichs. Eine konforme Schicht aus Oxid, wie z. B. TEOS (Tetraethylortho silikat), mit einer Dicke von ca. 100 nm wird oben auf den Wafer aufgebracht. Danach wird wiederum Fotoresist aufgebracht und zum Maskieren der n-Wanne in ein Muster gebracht. Anschließend wird Phosphor (n-leitendes Material) implantiert (ty pische Dosierung 5 · 10¹³ Atome/cm²), um leicht dotierte Drain-Bereiche 11 zu bilden. Das Fotoresist wird dann entfernt, und es wird eine Oxidschicht aufgebracht und zur Bildung von Ab standselementen 13 anisotrop geätzt. Danach wird das Fotoresist wieder aufgebracht und zum Maskieren der n-Wanne in ein Muster gebracht. Anschließend wird Arsen (zu n-Leitfähigkeit führendes Material) implantiert (typische Dosierung 5 · 10¹² Atome/cm²), um n+-Source-und-Drain-Bereiche 15 zu bilden. Das Fotoresist wird dann entfernt und an schließend zum Maskieren des gesamten Substrates mit Ausnahme der n-Wanne wieder in einem entspre chenden Muster aufgebracht. Dann wird Bor (zu p-Leitfähigkeit führendes Material) implantiert (typische Dosierung 5 · 10¹⁵ Atome/cm²), um die Source- und Drain-p+-Bereiche 17 zu bilden, wonach das Fotoresist entfernt wird.

Dies resultiert in einer hohen Verfahrenskomplexi tät sowie in zahlreichen Fotomasken, wodurch sich die Kosten sowie die Zeit zur Herstellung der Wafer erhöhen. Aus Fig. 3 zum Beispiel ist zu erkennen, daß bei dem beschriebenen Verfahren sechs Foto masken zur Bewerkstelligung aller gewünschten Im plantationen erforderlich sind. Wenigstens eine zusätzliche Fotomaske wäre erforderlich, wenn es erwünscht wäre, die n-Kanal-Implantationen der im Feld angeordneten Transistoren unterschiedlich von den periphären bzw. am Rand befindlichen n-Kanal-Transistoren zu optimieren oder zu modifizieren.

Ein Ziel der vorliegenden Erfindung besteht in der Verbesserung dieses Standes der Technik.

Gemäß einem Gesichtspunkt der vorliegenden Erfin dung ist ein Verfahren geschaffen zur Herstellung eines Halbleiterwafers unter Bildung eines Spei cheranordnungsfelds und eines Randbereichs, wobei das Speicheranordnungsfeld nicht-flüchtige Speichervorrichtungen aufweist, die Transistoren eines ersten Leitfähigkeits-Typs mit schwimmendem Gate verwenden, wobei das Verfahren folgende Schritte umfaßt:
Aufbringen von Feld- und Gate-Isolierschichten auf einem Halbleiterwafer und Definieren eines Feldbe reichs und eines diesen umgebenden Randbereichs zur Bildung von nicht-flüchtigen Speichervorrichtungen des ersten Leitfähigkeits-Typs in dem Feld sowie zur Bildung von CMOS-Transistoren des ersten sowie eines zweiten Leitfähigkeits-Typs in dem Randbe reich;
Aufbringen einer ersten Schicht aus leitfähigem Material oben auf den isolierenden Schichten;
Aufbringen einer dielektrischen Schicht oben auf der ersten leitfähigen Schicht zur Verwendung bei Transistoren mit schwimmendem Gate innerhalb des Felds;
Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbereich und Be lassen der dielektrischen Schicht und des ersten leitfähigen Materials in dem Feld;
Aufbringen einer zweiten Schicht aus leitfähigem Material oben auf den Wafer, die den Randbereich und die dielektrische Schicht des Felds überdeckt;
Mustergebung und Ätzung von leitfähigem und di elektrischem Material des Felds separat von der Mustergebung und der Ätzung von leitfähigem Ma terial der CMOS-Transistoren sowohl des ersten als auch des zweiten Leitfähigkeits-Typs in dem Rand bereich;
Mustergebung und Ätzung des leitfähigen Materials der CMOS-Transistoren des ersten Leitfähigkeits- Typs in dem Randbereich separat von der Musterge bung und Ätzung sowohl a) von leitfähigem und di elektrischem Material des Felds als auch b) von leitfähigem Material der CMOS-Transistoren des zweiten Leitfähigkeits-Typs in dem Randbereich;
Mustergebung und Ätzung des leitfähigen Materials der CMOS-Transistoren des zweiten Leitfähigkeits- Typs in dem Randbereich separat von der Musterge bung und Ätzung sowohl a) von leitfähigem und di elektrischem Material des Felds als auch b) von leitfähigem Material der CMOS-Transistoren des ersten Leitfähigkeits-Typs in dem Randbereich.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand bevorzugter Ausführungs formen der Erfindung unter Bezugnahme auf die Be gleitzeichnungen beschrieben. In den Zeichnungen zeigen:

Fig. 1A eine Draufsicht auf ein Halbleiter wafer-Fragment, das nach Methoden des Standes der Technik bearbeitet und eingangs beschrieben worden ist;

Fig. 1B eine vergrößerte Querschnittsansicht der Fig. 1A entlang der Linie 1B-1B in Fig. 1A;

Fig. 2A eine Draufsicht auf das Waferfragment der Fig. 1A bei einem nachfolgenden Verarbeitungs schritt;

Fig. 2B eine vergrößerte Querschnittsansicht der Fig. 2A entlang der Linie 2B-2B der Fig. 2A;

Fig. 3A eine Draufsicht auf das Waferfragment der Fig. 1A bei einem nachfolgenden Verarbeitungs schritt;

Fig. 3B eine vergrößerte Querschnittsansicht der Fig. 3A entlang der Linie 3B-3B der Fig. 3A;

Fig. 4A eine Draufsicht auf das Waferfragment der Fig. 1 bei einem nachfolgenden Verarbeitungs schritt;

Fig. 4B eine vergrößerte Querschnittsansicht entlang der Linie 4B-4B in Fig. 4A;

Fig. 5 eine Querschnittsansicht des Wafers der Fig. 1A, der hinsichtlich seiner Position der Querschnittsansicht der Fig. 1B entspricht, jedoch einen der Fig. 4B nachfolgenden Verarbeitungs schritt darstellt;

Fig. 6 eine Querschnittsansicht des Wafers der Fig. 1, der hinsichtlich seiner Position der Querschnittsansicht der Fig. 1B entspricht, jedoch einen der Fig. 5B nachfolgenden Verarbeitungs schritt darstellt;

Fig. 7 eine Querschnittsansicht eines erfin dungsgemäß verarbeiteten Halbleiterwafers bei einem Verarbeitungsschritt, der nach dem in den Fig. 4A und 4B dargestellten Verarbeitungsschritt des Standes der Technik erfolgt;

Fig. 8 eine Querschnittsansicht des Wafers der Fig. 7 bei einem der Fig. 7 folgenden Verarbei tungsschritt;

Fig. 9 eine Querschnittsansicht des Wafers der Fig. 7 bei einem der Fig. 8 folgenden Verarbei tungsschritt;

Fig. 10 eine Querschnittsansicht des Wafers der Fig. 7 bei einem der Fig. 9 folgenden Verarbei tungsschritt;

Fig. 11 eine Querschnittsansicht des Wafers der Fig. 7 bei einem der Fig. 10 folgenden Verar beitungsschritt;

Fig. 12 eine Querschnittsansicht des Wafers der Fig. 7 bei einem der Fig. 11 folgenden Verar beitungsschritt.

Ein bevorzugtes Ausführungsbeispiel wird nun unter Bezugnahme auf die Fig. 7 bis 12 erläutert. Fig. 7 zeigt einen Wafer bei einem Verarbeitungsschritt, der sich an den in den Fig. 4A und 4B dargestellten Verarbeitungsschritt des eingangs erläuterten Ver fahrens des Standes der Technik anschließt. Dieser Wafer ist in Fig. 7 sowie den nachfolgenden Figuren als Wafer 10a bezeichnet. Ansonsten bleiben die in den Fig. 1A bis 4B verwendeten Bezugszeichen auch in den Fig. 7 bis 12 dieselben. Der Feld- oder Feldbereich 12 ist zur Bildung von nicht-flüchtigen Speichervorrichtungen eines ersten Leitfähigkeits-Typs in dem Feld definiert, während CMOS-Tran sistoren des ersten und eines zweiten Leitfähig keits-Typs in dem Randbereich 14 zu bilden sind. Zum Zwecke der nachfolgenden Beschreibung sei ange merkt, daß die CMOS-Transistoren des ersten und des zweiten Leitfähigkeits-Typs in einem ersten bzw. einem zweiten Randbereich 42, 44 gebildet werden. Den Randbereich 14 kann man sich somit als in den ersten und den zweiten Randbereich 42 und 44 unterteilt vorstellen.

Nach der Mustergebung und der Ätzung des Felds 12 in einer derartigen Weise, daß die Polysilizium schicht 32 bzw. die WSi_x-Schicht 34 den Randbe reich 14 bedecken, wird eine wahlweise durchgrei fende oder anderweitige erste Dotierung in die frei liegenden Bereiche des Felds angrenzend an Gate-Bereiche 36 und 38 durchgeführt. Dadurch wer den in der dargestellten Weise Halo-Bereiche 49 gebildet. Ein Beispiel für einen durchgreifenden Dotierstoff wäre Bor, das in einer Dosierung von 5 · 10¹² Atomen/cm² implantiert wird. Während dieses Dotiervorgangs schafft die zweite Schicht des leitfähigen Polysiliziums 32 in dem Randbereich 14 eine Maskierung des Randbereichs 14 gegen Implan tation. Die WSi_x-Schicht 34 und die Polysilizium schicht 32 bilden während dieses ersten Dotiervor gangs eine wirksame Maske für den Randbereich 14, ohne daß hierfür irgendein Fotoresist verwendet werden müßte. Die Halo-Implantation 49 könnte je doch auch vor dem Entfernen der Maske durchgeführt werden, die zur Bildung der Leitungen 36 und 38 unter Überdeckung des Bereichs 14 verwendet wird. Es ist darauf hinzuweisen, daß die n-Kanal-Tran sistorimplantationen im Feldbereich zu diesem Zeit punkt dadurch, daß die Schichten 34 und 32 den Randbereich 14 maskieren bzw. abdecken, relativ dazu optimiert werden oder optimiert werden können, woraus anschließend die n-Kanal-Transistoren im Randbereich gebildet werden.

Wie unter Bezugnahme auf Fig. 8 zu sehen ist, wird eine Fotoresist-Schicht 46 aufgebracht und in der dargestellten Weise in ein Muster gebracht, um das Feld 12 sowie den zweiten Randbereich 44 zu über decken, wobei gleichzeitig Bereiche zur Bildung von MOS-Transistoren innerhalb des ersten Randbe reichs 42 definiert werden.

Unter Bezugnahme auf Fig. 9 ist zu sehen, daß der Wafer zuerst zur Bildung der gewünschten Transistor-Gates 48, 50 in dem ersten Randbereich 42 geätzt wird. Es ist darauf hinzuweisen, daß die n-Wannen-Transistoren im Gegensatz zum Stand der Technik zu diesem Zeitpunkt nicht in ein Muster gebracht und geätzt werden. Zu diesem Zeitpunkt kann eine wahlweise durchgreifende oder ander weitige Dotierung ausgeführt werden, um Halo- oder andere Bereiche 51 zu erzeugen, wie dies gezeigt ist. Das Polysilizium 32 und das WSi_x 34 in dem zweiten Randbereich 44 schaffen zusammen mit dem darüberliegenden Fotoresist 46 eine Maskierung des zweiten Randbereichs gegen eine derartige Implanta tion. In entsprechender Weise schafft das Foto resist 46 eine Maskierung des Feldbereichs 12. Es ist darauf hinzuweisen, daß die Implantation zur Erzeugung der Bereiche 51 unabhängig davon durchge führt werden kann, ob die Bereiche 49 erzeugt sind sowie unabhangig von der Implantations-Dosierung der Bereiche 49.

Wie in Fig. 10 zu sehen ist, ist das Fotoresist 46 entfernt worden und eine dünne Schicht 61 aus TEOS mit einer Dicke von 100 nm aufgebracht worden, um eine Trennung eines zuvor implantierten Bor-Halo bereichs sowie nachfolgend zu implantierenden Phosphors zu ermöglichen. Die Dicke der Schicht 61 ist in den Zeichnungen aus Gründen der Klarheit übertrieben. Zu diesem Zeitpunkt wird eine erste gemeinsame Dotierung der freiliegenden Bereiche des Felds 12 und des ersten Randbereichs 42 ausgeführt, während die zweite leitfähige Schicht 32 den zwei ten Randbereich 44 ohne Verwendung eines Fotoresist maskiert. Aus der ersten gemeinsamen Dotierung wer den später leicht dotierte Drain-Bereiche 63 gebil det. Bei einer typischen Dosierung handelt es sich um Phosphor in einer Menge von 5 · 10¹³ Atomen/cm². Die Bereiche 49 und 51 sind aus Gründen der Klar heit in Fig. 10 sowie in den nachfolgenden Figuren nicht mehr gezeigt.

Wie in Fig. 11 zu sehen ist, wird eine Oxidschicht aufgebracht und anisotrop geätzt, um Abstandsele mente 65 in Kombination mit dem verbleibenden Ma terial 61 zu bilden. Die Abstandselemente 65 be sitzen an ihrer Basis eine Breite von ca. 200 nm bis 400 nm. Die Schicht 61 ist in Fig. 11 sowie den nachfolgenden Figuren aus Gründen der Klarheit nicht gezeigt. Danach erfolgt eine starke zweite gemeinsame Dotierung zur Bildung von Source- und Drain-n+-Bereichen 67, wie dies gezeigt ist. Bei einer typischen Dosierung würde es sich dabei um Arsen in einer Menge von 5 · 10¹⁵ Atomen/cm² han deln.

Wie in Fig. 12 zu sehen ist, wird eine Fotoresist- Schicht 52 aufgebracht, in der dargestellten Weise in ein Muster gebracht sowie geätzt, um Transistor-Gates 54, 56 im zweiten Randbereich für die CMOS-Transistoren des zweiten Leitfähigkeits-Typs inner halb der n-Wanne 18 zu bilden. Der Ätzvorgang wird derart ausgeführt, daß ein geringer Überstand des Fotoresist 52 relativ zu den Gates 54 und 56 gebil det wird. Bei positionierter Fotoresist-Maske 52 werden Implantationen (typischerweise Bor) für den zweiten Leitfähigkeits-Typ (p-Leitfähigkeit) in der n-Wanne 18 durchgeführt, um aktive p-Kanal-Bereiche 53 zu bilden. Durch den Überstand wird das implantierte Bor in einer gewünschten Distanz von dem Gate beabstandet. Ein Beispiel für eine Dosie rung wäre Bor in einer Menge von 5 · 10¹⁵ Atomen/cm². Während dieser Dotierung schafft die Fotore sist-Schicht 52 eine Abdeckung des Felds 12 sowie des ersten Randbereichs 42.

Die vorstehend beschriebene Erfindung schafft eine beträchtliche Verbesserung gegenüber dem Stand der Technik, da ein derartiges CMOS-Verfahren nun ver einfacht ist und eine Optimierung der Implantatio nen ohne zusätzliche Verfahrenskomplexität ermög licht. Beim Stand der Technik sind z. B. sechs Fotomaskierschritte erforderlich, wie dies eingangs beschrieben worden ist. Gemäß dem vorstehend erläu terten Ausführungsbeispiel ist die Anzahl der Fo tomaskierschritte jedoch auf drei reduziert worden (und zwar dem Fotomaskier-Schritt, aus dem Fig. 7 entsteht, gefolgt von dem Fotomaskier-Schritt zur Bildung der Fig. 8 sowie dem Fotomaskier-Schritt zur Bildung von Fig. 12), und außerdem lassen sich die n-Kanal-Implantationen des Feldbereichs und des Randbereichs relativ zueinander optimieren. Beim Stand der Technik würde eine Optimierung dieser Bereiche einen weiteren Fotomaskier-Schritt erforderlich machen, wodurch die Gesamtzahl der Fotomaskier-Schritte auf sieben ansteigen würde.

Bei den Speicherzellen des Felds handelt es sich vorzugsweise um EPROM- oder EEPROM-Zellen.

Das vorstehend beschriebene bevorzugte Ausführungs beispiel begann mit der separaten Mustergebung des Feldbereichs 12, des ersten Randbereichs 42 und des zweiten Randbereichs 44 in jeweils separater Weise, wobei der Feldbereich zuerst in ein Muster gebracht und geätzt wird, der erste Randbereich 42 als zweites in ein Muster gebracht und geätzt wird und der zweite Randbereich 44 zuletzt in ein Muster gebracht und geätzt wird. Die Abfolge hinsichtlich dieser separaten Mustergebungs- und Ätzvorgänge könnte selbstverständlich verändert werden, ohne daß man dabei von den Prinzipien und dem Umfang der Erfindung abweicht. Zum Beispiel könnte man zuerst den zweiten Randbereich 44 maskieren und ätzen, gefolgt von der separaten Mustergebung und Atzung des ersten Randbereichs 42 sowie schließlich des Felds 12. Eine jegliche Reihenfolge der drei Berei che könnte gemäß der vorliegenden Erfindung separat in ein Muster gebracht und geätzt werden, wobei die Mustergebung und die Ätzung des Felds mit den vor stehend ausführlich beschriebenen Schritten bevor zugt werden. Unabhängig von der Reihenfolge ist es bevorzugt, daß das Feld 12 und der erste Randbe reich 42 in Folge in ein Muster gebracht werden, da die zu bildenden Transistoren Verunreinigungen desselben Leitfähigkeits-Typs verwenden. Dies er möglicht eine abwechselnde Dotierung dieser Be reiche, wie dies vorstehend beschrieben wurde, wodurch diese Bereiche während desselben Schritts mit Verunreinigungen des ersten Leitfähigkeits-Typs dotiert werden.

Claims

1. Verfahren zur Herstellung eines Halbleiter wafers unter Bildung eines Speicheranordnungsfelds (12) und eines Randbereichs (42, 44), wobei das Speicheranordnungsfeld nicht-flüchtige Speichervor richtungen aufweist, die Transistoren eines ersten Leitfähigkeits-Typs mit schwimmendem Gate verwen den, und wobei der Randbereich (42, 44) CMOS-Tran sistoren des ersten und eines zweiten Leitfähig keits-Typs verwendet,
gekennzeichnet durch folgende Schritte:
Aufbringen von Feld- und Gate-Isolierschichten auf einem Halbleiterwafer (10a) und Definieren eines Feldbereichs (12) und eines diesen umgebenden Randbereichs (42, 44) zur Bildung von nicht-flüch tigen Speichervorrichtungen des ersten Leitfähig keits-Typs in dem Feld, sowie zur Bildung von CMOS-Transistoren des ersten sowie des zweiten Leit fähigkeits-Typs in dem Randbereich;
Aufbringen einer ersten Schicht aus leitfähigem Material oben auf den isolierenden Schichten;
Aufbringen einer dielektrischen Schicht oben auf der ersten leitfähigen Schicht zur Verwendung bei Transistoren mit schwimmendem Gate innerhalb des Felds;
Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbereich (42, 44) und Belassen der dielektrischen Schicht und des ersten leitfähigen Materials in dem Feld (12);
Aufbringen einer zweiten Schicht aus leitfähigem Material oben auf dem Wafer (10a), die den Randbe reich (42, 44) und die dielektrische Schicht des Felds (12) überdeckt;
Mustergebung und Ätzung von leitfähigem und dielek trischem Material des Felds (12) separat von der Mustergebung und der Ätzung von leitfähigem Mate rial der CMOS-Transistoren sowohl des ersten als auch des zweiten Leitfähigkeits-Typs in dem Randbe reich (42, 44);
Mustergebung und Ätzung des leitfähigen Materials der CMOS-Transistoren des ersten Leitfähigkeits-Typs in dem Randbereich (42, 44) separat von der Mustergebung und Ätzung sowohl a) von leitfähigem und dielektrischem Material des Felds (12) als auch b) von leitfähigem Material der CMOS-Tran sistoren des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44); und
Mustergebung und Ätzung des leitfähigen Materials der CMOS-Transistoren des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44) separat von der Mustergebung und Ätzung sowohl a) von leitfähigem und dielektrischem Material des Felds (12) als auch b) von leitfähigem Material der CMOS-Transis toren des ersten Leitfähigkeits-Typs in dem Rand bereich (42, 44).

2. Verfahren nach Anspruch 1, dadurch gekenn zeichnet, daß es sich bei dem leitfähigen Material durchweg um leitfähig dotiertes Polysilizium han delt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß es sich bei dem ersten Leit fähigkeits-Typ um "n"-Leitfähigkeit und bei dem zweiten Leitfähigkeits-Typ um "p"-Leitfähigkeit handelt.

4. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß die Musterge bung und Ätzung des Felds (12) vor der Mustergebung und der Ätzung der CMOS-Transistoren sowohl des ersten als auch des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44) erfolgen.

5. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß die Musterge bung und die Ätzung wenigstens der CMOS-Transisto ren des ersten Leitfähigkeits-Typs und/oder des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44) vor der vollständigen Mustergebung und Ätzung des Felds (12) erfolgen.

6. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß die Musterge bung und die Ätzung sowohl des Felds (12) als auch der Transistoren des ersten Leitfähigkeits-Typs in dem Randbereich (42, 44) vor der Mustergebung und der Ätzung der Transistoren des zweiten Leitfähig keits-Typs in dem Randbereich (44, 42) erfolgen.

7. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß das Feld (12) aus der aus EPROMs und EEPROMs gebildeten Gruppe ausgewählte Speicherzellen umfaßt.

8. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß es sich bei dem genannten leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt und daß es sich bei dem ersten Leitfähigkeits-Typ um "n"-Leit fähigkeit und bei dem zweiten Leitfähigkeits-Typ um "p"-Leitfähigkeit handelt.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Mustergebung und die Ätzung des Felds (12) vor der Mustergebung und der Ätzung der CMOS-Transistoren sowohl des ersten als auch des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44) erfolgen.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Mustergebung und die Ätzung sowohl des Felds (12) als auch der Transistoren des ersten Leitfähigkeits-Typs in dem Randbereich (42, 44) vor der Mustergebung und der Ätzung der Transistoren des zweiten Leitfähigkeits-Typs in dem Randbereich (44, 42) erfolgen.

11. Verfahren nach einem der vorausgehenden An sprüche, dadurch gekennzeichnet, daß eine zweite gemeinsame Dotierung freiliegender Bereiche des Felds (12) und eines ersten Randbereichs (42) mit Material des ersten Leitfähigkeits-Typs in dem selben Schritt erfolgt, während der zweite Rand bereich (44) ohne die Verwendung von Fotoresist maskiert wird.

12. Verfahren zur Herstellung eines Halbleiter wafers unter Bildung eines Speicheranordnungsfelds (12) und eines Randbereichs (42, 44), wobei das Speicheranordnungsfeld nicht-flüchtige Speichervor richtungen aufweist, die Transistoren eines ersten Leitfähigkeits-Typs mit schwimmendem Gate verwen den, und wobei der Randbereich (42, 44) CMOS-Tran sistoren des ersten und eines zweiten Leitfähig keits-Typs verwendet,
gekennzeichnet durch folgende Schritte:
Aufbringen von Feld- und Gate-Islierschichten auf einem Halbleiterwafer (10a) und Definieren eines Feldbereichs (12) sowie eines den Feldbereich um gebenden Randbereichs (42, 44) zur Bildung von nicht-flüchtigen Speichervorrichtungen des ersten Leitfähigkeits-Typs in dem Feld (12) sowie zur Bildung von CMOS-Transistoren des ersten sowie des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44), wobei sich der Randbereich aus einem ersten und einem zweiten Randbereich (42, 44) zusammen setzt und die CMOS-Transistoren des ersten und des zweiten Leitfähigkeits-Typs in dem ersten bzw. dem zweiten Randbereich (42, 44) zu bilden sind;
Aufbringen einer ersten Schicht aus leitfähigem Material oben auf den isolierenden Schichten;
Aufbringen einer dielektrischen Schicht oben auf der ersten leitfähigen Schicht zur Verwendung von Transistoren mit schwimmendem Gate innerhalb des Felds (12);
Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbereich (42, 44) und Belassen der dielektrischen Schicht und des ersten leitfähigen Materials in dem Feld (12);
nach dem Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbe reich erfolgendes Aufbringen einer zweiten Schicht aus leitfähigem Material oben auf dem Wafer (10a), die den Randbereich (42, 44) und die dielektrische Schicht des Felds überdeckt;
Mustergebung und Ätzung der ersten leitfähigen, der zweiten leitfähigen und der dielektrischen Schicht des Felds (12) sowie der zweiten leitfähigen Schicht des Randbereichs (42, 44) zur Bildung von Gate-Bereichen von Transistoren mit schwimmendem Gate in dem Feld (12) sowie zum Überdecken des Randbereichs (42, 44);
Mustergebung und Ätzung der zweiten leitfähigen Schicht in dem Randbereich (42, 44) zur Bildung von Transistor-Gates für die CMOS-Transistoren des ersten Leitfähigkeits-Typs in dem ersten Randbe reich (42) sowie zum Überdecken des zweiten Randbe reichs (44);
nach der Mustergebung und der Ätzung des Felds (12) zur Bildung der Transistoren mit schwimmendem Gate sowie nach der Mustergebung und der Ätzung des Randbereichs (42, 44) zur Bildung der Transistor-Gates für die CMOS-Transistoren des ersten Leit fähigkeits-Typs erfolgendes Maskieren des zweiten Randbereichs (44) mit der zweiten leitfähigen Schicht ohne die Verwendung eines Fotoresist sowie gemeinsam damit erfolgendes Dotieren von freilie genden Bereichen des Felds (12) und des ersten Randbereichs (42) mit Material des ersten Leitfä higkeits-Typs in demselben Schritt;
nach der Mustergebung des Felds (12) und des ersten Randbereichs (42) erfolgende Mustergebung und Ätzung der zweiten leitfähigen Schicht in dem zweiten Randbereich (44) zur Bildung von Transi stor-Gates für die CMOS-Transistoren des zweiten Leitfähigkeits-Typs in dem zweiten Randbereich (44); und
nach der Mustergebung und Ätzung des zweiten Rand bereichs (44) erfolgendes Dotieren von frei liegen den Bereichen des zweiten Randbereichs (44) mit Material des zweiten Leitfähigkeits-Typs, während das Feld (12) und der erste Randbereich (42) maskiert sind.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Mustergebung und Ätzung des Felds (12) zur Bildung der Transistoren mit schwimmendem Gate vor der Mustergebung und der Ätzung des ersten Randbereichs (42) zur Bildung der CMOS-Transistoren des ersten Leitfähigkeits-Typs erfolgen und daß die erste Dotierung in freiliegen de Bereiche des Felds (12) hinein durchgeführt wird.

14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die Mustergebung und die Ätzung des ersten Randbereichs (42) zur Bildung der CMOS-Transistoren des ersten Leitfähigkeits-Typs vor der Mustergebung und der Ätzung des Felds (12) zur Bildung der Transistoren mit schwimmendem Gate erfolgen, und daß die erste Dotierung in frei liegende Bereiche des ersten Randbereichs (42) hinein durchgeführt wird.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß es sich bei dem genann ten leitfähigen Material durchweg um dotiertes Polysilizium handelt.

16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß es sich bei dem ersten Leitfähigkeits-Typ um "n"-Leitfähigkeit und bei dem zweiten Leitfähigkeits-Typ um "p"-Leitfähigkeit handelt.

17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß eine zweite gemeinsame Dotierung von freiliegenden Bereichen des Felds (12) und des ersten Randbereichs (42) mit Material des ersten Leitfähigkeits-Typs in demselben Schritt erfolgt, während der zweite Randbereich (44) ohne die Verwendung von Fotoresist maskiert wird.

18. Verfahren zur Herstellung eines Halbleiter wafers unter Bildung eines Speicheranordnungsfelds (12) und eines Randbereichs (42, 44), wobei das Speicheranordnungsfeld nicht-flüchtige Speichervor richtungen aufweist, die Transistoren eines ersten Leitfähigkeits-Typs mit schwimmendem Gate verwen den, und wobei der Randbereich CMOS-Transistoren des ersten sowie eines zweiten Leitfähigkeits-Typs aufweist, gekennzeichnet durch folgende Schritte:
Aufbringen von Feld- und Gate-Isolierschichten auf einem Halbleiterwafer (10a) und Definieren eines Feldbereichs (12) sowie eines den Feldbereich um gebenden Randbereichs (42, 44) zur Bildung von nicht-flüchtigen Speichervorrichtungen des ersten Leitfähigkeits-Typs in dem Feld (12) sowie zur Bildung von CMOS-Transistoren des ersten sowie des zweiten Leitfähigkeits-Typs in dem Randbereich (42, 44), wobei sich der Randbereich aus einem ersten und einem zweiten Randbereich (42, 44) zusammen setzt und die CMOS-Trasistoren des ersten und des zweiten Leitfähigkeits-Typs in dem ersten bwz. dem zweiten Randbereich (42, 44) zu bilden sind;
Aufbringen einer ersten Schicht aus leitfähigem Material oben auf den isolierenden Schichten;
Aufbringen einer dielektrischen Schicht oben auf der ersten leitfähigen Schicht zur Verwendung bei Transistoren mit schwimmendem Gate innerhalb des Felds (12);
Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbereich (42, 44) und Belassen der dielektrischen Schicht und des ersten leitfähigen Materials in dem Feld (12);
nach dem Wegätzen der dielektrischen Schicht und des ersten leitfähigen Materials von dem Randbe reich (42, 44) erfolgendes Aufbringen einer zweiten Schicht aus leitfähigem Material oben auf dem Wafer (10a), die den Randbereich (42, 44) und die dielek trische Schicht des Felds (12) überdeckt;
Mustergebung und Ätzung der ersten leitfähigen, der zweiten leitfähigen und der dielektrischen Schicht des Felds (12) sowie der zweiten leitfähigen Schicht des Randbereichs (42, 44) zur Bildung von Transistor-Gates für die CMOS-Transistoren des zweiten Leitfähigkeits-Typs im Randbereich (42, 44) sowie zum Überdecken des Felds (12) sowie des ersten Randbereichs (42);
erstes Dotieren von freiliegenden Bereichen des zweiten Randbereichs (44) mit Material des zweiten Leitfähigkeits-Typs, wobei die zweite Schicht aus leitfähigem Material in dem Feld (12) und dem ersten Randbereich (42) das Feld (12) sowie den ersten Randbereich (42) während des ersten Dotier vorgangs gegen Implantation maskiert;
nach dem Dotieren des zweiten Randbereichs (44) erfolgende Mustergebung und Ätzung der zweiten leitfähigen Schicht in dem Randbereich (42, 44) zur Bildung von Transistor-Gates für die CMOS-Transi storen des ersten Leitfähigkeits-Typs in dem ersten Randbereich (42) sowie zum Überdecken des Felds (12);
nach dem Dotieren des zweiten Randbereichs (44) erfolgende Mustergebung und Ätzung der ersten leit fähigen, der zweiten leitfähigen und der dielektri schen Schicht des Felds (12) zur Bildung von Gate-Bereichen von Transistoren mit schwimmendem Gate;
nach dem Dotieren des zweiten Randbereichs (44) sowie nach der Mustergebung und Ätzung nur des Felds (12) oder nur des ersten Randbereichs (42) erfolgendes zweites Dotieren von freiliegenden Bereichen des Felds (12) oder des ersten Randbe reichs (42) mit Material des ersten Leitfähigkeits-Typs, während der zweite Randbereich (44) und die jeweils andere, nicht-dotierte Region maskiert wer den, wobei die jeweils andere, nicht-dotierte Re gion während dieses zweiten Dotierschritts durch eine nicht in ein Muster gebrachte zweite leitfähi ge Schicht ohne Verwendung eines Fotoresist mas kiert wird;
nach der ersten und der zweiten Dotierung erfolgen des gemeinsames Dotieren von freiliegenden Berei chen des Felds (12) und des ersten Randbereichs (42) mit Material des ersten Leitfähigkeits-Typs, während der zweite Randbereich (44) maskiert wird.

19. Verfahren nach Anspruch 18, dadurch gekenn zeichnet, daß die Mustergebung und Ätzung des Felds (12) zur Bildung der Transistoren mit schwimmendem Gate vor der Mustergebung und der Ätzung des ersten Randbereichs (42) zur Bildung der CMOS-Transistoren des ersten Leitfähigkeits-Typs erfolgen, und daß die Dotierung in feiliegende Bereiche des Felds (12) hinein stattfindet.

20. Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß die Mustergebung und die Ätzung des ersten Randbereichs (42) zur Bildung der CMOS-Transistoren des ersten Leitfähigkeits-Typs vor der Mustergebung und der Ätzung des Felds (12) zur Bildung der Transistoren mit schwimmendem Gate erfolgen, und daß die erste Dotierung in freilie gende Bereiche des ersten Randbereichs (42) hinein stattfindet.

21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß es sich bei dem genann ten leitfähigen Material durchweg um leitfähig dotiertes Polysilizium handelt.

22. Verfahren nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, daß es sich bei dem ersten Leitfähigkeits-Typ um "n"-Leitfähigkeit und bei dem zweiten Leitfähigkeits-Typ um "p"-Leitfähigkeit handelt.

23. Verfahren nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, daß eine zweite gemeinsame Dotierung von freiliegenden Bereichen des Felds (12) und des ersten Randbereichs (42) mit Material des ersten Leitfähigkeit-Typs in demselben Schritt erfolgt, während der zweite Randbereich (44) ohne die Verwendung von Fotoresist maskiert wird.