DE4240992A1 - Multi-stage analogue-to-digital conversion using half-flash A=D converter - using comparison voltages from one stage as range limiting voltages of subsequent stage - Google Patents

Multi-stage analogue-to-digital conversion using half-flash A=D converter - using comparison voltages from one stage as range limiting voltages of subsequent stage

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Description

Die Erfindung betrifft ein Verfahren zur Umsetzung einer analogen Eingangsspannung in ein Digitalsi­ gnal und einen Analog-Digital-Umsetzer zur Imple­ mentierung des Verfahrens.
Es ist eine Reihe von Umsetzverfahren bekannt, dar­ unter die Verfahren der sukzessiven Approximation (SAR Analog-Digital-Umsetzung) und der Parallel-Um­ setzung (FLASH Analog-Digital-Umsetzung).
Der Erfindung am nächsten kommt ein Teilbereichsum­ setzer (HALF FLASH Analog-Digital-Umsetzer), wie er in Walt Kester: Mixed Signal Design Seminar, Analog Devices, Norwood 1991, ISBN 0-916550-08-07, pp. IV-5 beschrieben und beispielsweise unter der Bezeichnung AD 1671 handelsüblich ist.
Werden besonders hohe Anforderungen an die Ge­ schwindigkeit der Analog-Digital-Umsetzung ge­ stellt, so wird ein Parallel-Umsetzer verwendet. Dabei wird die umzusetzende Eingangsspannung paral­ lel, das heißt gleichzeitig, mit einer Anzahl von unterschiedlichen Spannungen verglichen. Nachtei­ lig ist der hohe Aufwand an Vergleichern bei höherer Auflösung des Analog-Digital-Umsetzers. Für n Bit Auflösung und eine Überlaufanzeige werden 2 hoch n Vergleicher benötigt.
So liegt es nahe, Teilbereichsumsetzer zu realisie­ ren, die in einer ersten Stufe mit einem Paralle­ lumsetzer das Eingangssignal beispielsweise mit 16 Werten vergleichen und entsprechend die 4 höchst­ wertigen Bit des Ergebnisses liefern. Mit einem Digital-Analog-Wandler wird aus diesen 4 Bit ein entsprechendes Analogsignal erzeugt und vom Ein­ gangssignal subtrahiert. Das Differenzsignal wird einem weiteren Parallelumsetzer zugeführt, der dieses beispielsweise mit 16 anderen Werten ver­ gleicht und entsprechend 4 geringerwertige Bit des Ergebnisses liefert. Mit einer weiteren Digital- Analog-Wandlung kann das Verfahren der stufenmäßi­ gen Parallel-Umsetzung weiter fortgesetzt werden. Die Stufen können entweder schaltungstechnisch ge­ trennt realisiert sein, oder es wird nach geeigne­ ter Verstärkung des Differenzsignals eine einzige vorhandene Stufe erneut durchlaufen.
Die bisher bekannten Teilbereichsumsetzer haben ge­ genüber den Parallelumsetzern eine Reihe von Nach­ teilen.
Sind bei einem Parallelumsetzer - sei es gewollt oder auf Grund von Toleranzen des Herstellprozes­ ses - die Eingangssignalbereiche, die jeweils zu einem Ausgangswert gehören, untereinander nicht gleich groß, so kann das Ausgangssignal über dem Eingangssignal doch monoton verlaufen. Bei bisher bekannten Teilbereichsumsetzern ist es erforder­ lich, daß die Intervalle der Eingangsspannung, die jeweils einem Code des ersten Parallelumsetzers entsprechen, für die verschiedenen Codes des ersten Parallelumsetzers untereinander sowie mit dem zur korrekten Umsetzung erforderlichen Ein­ gangssignalbereich des zweiten Parallelumsetzers sehr genau übereinstimmen.
Alternativ zur präzisen Übereinstimmung der vorste­ hend beschriebenen Intervalle der Eingangsspannung können auch Maßnahmen zur Korrektur des Umsetzungs­ ergebnisses angewandt werden.
Ein weiterer Nachteil bekannter Teilbereichsumset­ zer liegt darin, daß die Stufen getaktet ablaufen, ein Umsetzungsergebnis einer vorhergehenden Stufe also nicht bereits nach Fertigstellung der Umset­ zung, sondern erst nach aus Sicherheitsgründen deutlich späterem Takt weiterverarbeitet und die Umsetzung dadurch relativ stark verlangsamt wird.
Aufgabe der Erfindung ist es, ein Verfahren und eine Schaltung zur Durchführung des Verfahrens vor­ zuschlagen, mit denen einerseits der Vorteil des geringeren schaltungstechnischen Aufwandes des Teilbereichsumsetzers im Vergleich zum Parallelum­ setzer erhalten bleibt, andererseits die Nachteile bezüglich der geringeren Geschwindigkeit vermin­ dert und bezüglich der Einschränkungen bei Lineari­ tät und Genauigkeit vermieden werden.
Erfindungsgemäß wird die obige Aufgabe mit einem Stufen-Analog-Digital-Umsetzverfahren entsprechend den Merkmalen des Patentanspruchs 1 und den ent­ sprechenden Schaltungen zur Durchführung des Ver­ fahrens gemäß den weiteren Patentansprüchen gelöst.
So werden bei einem Teilbereichumsetzer die Ver­ gleichsspannungen des (Parallel-)Umsetzers der ersten Stufe als Bereichsbegrenzungsspannungen (Re­ ferenzspannungen) der zweiten Stufe verwendet. Die Auswahl, welche der Vergleichsspannungen des Parallelumsetzers der ersten Stufe verwendet wird bzw. werden, hängt von den Ausgangssignalen der Ver­ gleicher des Parallelumsetzers der ersten Stufe ab. Entsprechendes gilt bei mehr als zwei Stufen für für jede weitere nachfolgende Stufe in Bezug auf die jeweils vorhergehende Stufe.
Die mit der Erfindung erzielten Vorteile bestehen zum einen in der Vermeidung zusätzlicher Digital-Analog­ umsetzer und damit dem Wegfall von Unter­ schieden zwischen den zu einem Code eines Analog-Digi­ tal-Teilumsetzers jeweils gehörenden Intervallgrenzen des Eingangssignales und den zu demselben Code gehörenden Ausgangssignal des Digital-Analog-Umsetzers, zum anderen in der Mög­ lichkeit, auf Taktung der Umsetzung verzichten zu können. Weitere Vorteile sind der Beschreibung zu entnehmen.
Bei einer Ausgestaltung der Erfindung wird die Ver­ gleichsspannung desjenigen Vergleichers, der aus­ gangsseitig anzeigt, daß die Eingangsspannung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Vergleichs­ spannung benachbart ist, der anzeigt, daß die Ein­ gangsspannung niedriger als seine Vergleichsspan­ nung ist, von der Eingangsspannung subtrahiert und die sich ergebende Differenzspannung, gegebenen­ falls geeignet verstärkt, dem zweiten Parallelum­ setzer zugeführt.
Diese Ausgestaltung vermeidet Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelumset­ zers und des (ersten) Digital-Analog-Wandlers ent­ stehen.
In einer weiteren Ausgestaltung der Erfindung wird die Vergleichsspannung desjenigen Vergleichers, der ausgangsseitig anzeigt, daß die Eingangsspan­ nung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Ver­ gleichsspannung benachbart ist, der anzeigt, daß die Eingangsspannung niedriger als seine Ver­ gleichsspannung ist, als untere Bereichsbegren­ zungsspannung (untere Referenzspannung) des zweiten Parallelumsetzers verwendet, während die Vergleichsspannung des benachbarten Vergleichers mit der nächsthöheren Vergleichsspannung, der anzeigt, daß die Eingangsspannung niedriger als seine Vergleichsspannung ist, als obere Bereichsbe­ grenzungsspannung (obere Referenzspannung) des zweiten Parallelumsetzers verwendet wird.
Diese Ausgestaltung vermeidet sowohl Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelum­ setzers und des (ersten) Digital-Analog-Wandlers entstehen, als auch Fehler, die durch Abweichungen zwischen dem zum Ausgangssignal (Code) des ersten Parallelumsetzers gehörenden Intervall der Ein­ gangsspannung, repräsentiert durch die beiden oben angesprochenen Vergleichsspannungen, und dem korrekt umsetzbaren Eingangssignalbereich des zweiten Parallelumsetzers, repräsentiert durch dessen Bereichsbegrenzungsspannungen (Referenzspan­ nungen), entstehen.
Damit lassen sich auch Teilbereichsumsetzer reali­ sieren, bei denen die Vergleichsspannungen des ersten Parallelumsetzers gewollt einer nichtlinea­ ren Kennlinie entsprechen, die zu verschiedenen Ausgangssignalen (Codes) des ersten Parallelumsetzers gehörenden Intervalle der Ein­ gangsspannung, repräsentiert jeweils durch die ent­ sprechenden beiden oben angesprochenen Vergleichs­ spannungen, also gewollt unterschiedlich breit sind.
Vorteilhaft ist das Entfallen des sonst bei Teilbe­ reichsumsetzern erforderlichen Digital -Analog-Um­ setzers und dessen Abgleichs.
Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen. In der Zeichnung zeigen:
Fig. 1 eine Schaltung einer Ausgestaltung der Erfindung mit Parallelumsetzern;
Fig. 2 einen Teil einer Schaltung einer weiteren Ausgestaltung der Erfindung mit 1-Bit Umsetzern; und
Fig. 3 einen üblichen Teilbereichsumsetzer.
Den Stand der Technik kennzeichnet der Teilbe­ reichsumsetzer entsprechend Fig. 3. Das analoge Eingangsspannung U1 wird in einem ersten 4-Bit-Pa­ rallelumsetzer F1 umgesetzt. Dessen 4-Bit-Ausgangs­ signal (Code) A0 bis A3 stellt erstens den höher­ wertigen Teil des gesamten Ausgangssignals A des Teilbereichsumsetzers dar und zweitens das Ein­ gangssignal des Digital-Analog-Umsetzers D. Das Ausgangssignal von D ist das analoge Signal U2. Im Subtrahierer S wird die Differenz U1-U2 gebildet und gegebenenfalls verstärkt als U3 dem zweiten 4-Bit-Parallelumsetzer F2 zugeführt, dessen 4-Bit-Aus­ gangssignal (Code) A4 bis A7 den niederwertige­ ren Teil des Ausgangssignals A darstellt.
Eine Schaltung einer Ausgestaltung der Erfindung ist in Fig. 1 dargestellt. Sie weist einen ersten Parallelumsetzer PU1, einen zweiten Parallelumset­ zer PU2 und eine Auswahlschaltung RW1 für die Auswahl der Bereichsbegrenzungsspannungen (Refe­ renzspannungen) des zweiten Parallelumsetzers PU2 auf.
Die Schaltung stellt einen erfindungsgemäßen Stufen-Parallel-Analog-Digital-Umsetzer dar, und zwar aus Gründen der einfacheren Darstellung mit zwei Parallelumsetzern mit nur jeweils 2 Bit Auflö­ sung. Die Erweiterung auf mehr als zwei Stufen ist in einfacher Weise durch je einen zusätzlichen Pa­ rallelumsetzer und je eine zusätzliche Auswahl­ schaltung pro zusätzlicher Stufe realisierbar, die Erweiterung auf höhere Werte der Auflösung durch zusätzliche Widerstände im Teiler mit entsprechen­ den Vergleichern, Exklusiv-Oder-Gattern und Analog­ schaltern. Beide Erweiterungsmöglichkeiten sind kombinierbar, die Auflösung der verschiedenen Parallelumsetzer kann verschieden sein und muß nicht einen Wertebereich von 2 hoch n Werten liefern.
Eingangsseitig sind an den ersten Parallelumsetzer PU1 die Bereichsbegrenzungsspannungen (Referenz­ spannungen) U0 entsprechend der unteren Bereichs­ grenze (untere Referenzspannung) und UR entspre­ chend der oberen Bereichsgrenze (obere Referenzspannung) sowie die umzusetzende Eingangs­ spannung U1 angelegt.
Durch den Teiler T1, bestehend aus einer Reihen­ schaltung der Widerstände R10 bis R13, des ersten Parallelumsetzers PU1 werden die Vergleichsspannun­ gen V1 bis V3 erzeugt, in den Vergleichern C11 bis C13 werden diese mit der Eingangsspannung U1 ver­ glichen. Die Eingangsspannung U1 wird in der darge­ stellten Schaltung nicht mit der Vergleichsspan­ nung V0, die U0 entspricht, verglichen, eine Bereichsunterschreitung damit nicht erkannt. Sie wird in der dargestellten Schaltung auch nicht mit der Vergleichsspannung V4, die UR entspricht, ver­ glichen, eine Bereichsüberschreitung damit auch nicht erkannt. Bei Bedarf können die beiden dafür erforderlichen Vergleicher in naheliegender Weise hinzugefügt und ausgewertet werden.
Die Ausgänge der Vergleicher C11 bis C13 liefern ein logisches 1-Signal, wenn die Eingangsspannung am positiven Eingang (+) größer ist als die Ver­ gleichsspannung am negativen Eingang (-), sonst ein logisches 0-Signal.
Die Exklusiv-Oder-Gatter X11 und X12 werten jeweils die Ausgänge von zwei benachbarten Verglei­ chern aus, das Exklusiv-Oder-Gatter X10 den Ausgang des Vergleichers C11, das Exklusiv-Oder-Gatter X13 den Ausgang des Vergleichers C13.
Das Signal L0 hat den Zustand (logisch) 0, das Signal L1 den Zustand (logisch) 1, wenn der Analog- Digital-Wandler mit positivem Spannungsbereich UR < U0 betrieben wird, und umgekehrt.
Die Ausgänge der Exklusiv-Oder-Gatter X10 bis X13, entsprechend den Ausgängen A10 bis A13, liefern ein (logisches) 1-Signal, wenn jeweils genau an einem Eingang ein (logisches) 1-Signal anliegt.
Zur Betrachtung der Funktion des ersten Parallel­ wandlers PU1 sei ohne Begrenzung der Allgemeinheit angenommen, daß U0 < V1 < U1 < V2 < UR, L1 = (logisch) 1 und L0 = (logisch) 0 seien. Damit liefern der Vergleicher C11 ein (logisches) 1-Signal, die Vergleicher C12 und C13 jeweils ein (logisches) 0-Signal. Damit liefert nur das Exclusiv-Oder-Gatter X11 ein (logisches) 1-Signal; X10, X12 und X13 liefern (logische) 0-Signale.
Für jeden möglichen Eingangsspannungswert U1 liefert genau einer der Ausgänge A10 bis A13 ein (logisches) 1-Signal, das digitale Ausgangswert des ersten Parallelumsetzers liegt also in einer 1-aus-4-Codierung vor. Er kann mit allgemein bekann­ ten Mitteln beispielsweise in einen 2-Bit-Binär-Code gewandelt werden und entspricht dann den beiden höherwertigen Bit des gesamten Ausgangssi­ gnals des Teilbereichsumsetzers.
Die Auswahlschaltung RW1 weist (für 4 Werte ent­ sprechend 2 Bit) 8 Analogschalter S0 bis S7 auf. Die Analogschalter schalten jeweils die an ihrem Analogeingang liegende Vergleichsspannung auf ihren Analogausgang, wenn an ihrem Steuereingang ein (logisches) 1-Signal anliegt. Die Pufferver­ stärker B0 und B1 puffern die ausgewählten Ver­ gleichsspannungen, um Rückwirkungen durch die Bela­ stung durch die Widerstände R20 bis R23 des Teilers T2 des Parallelumsetzers PU2 der zweiten Stufe zu vermeiden. Zur Vereinfachung der Schal­ tung kann auf die Pufferverstärker bei geschickter Wahl der Teilerwiderstände und/oder Verwendung zusätzlicher Analogschalter im Teiler gegebenen­ falls verzichtet werden.
Jeweils nur eines der Exklusiv-Oder-Gatter X10 bis X13 liefert ein (logisches) 1-Signal, beispielswei­ se das Exklusiv-Oder-Gatter X11. Damit werden die Analogschalter S2 und S3 durchgeschaltet, an den beiden Ausgängen der Auswahlschaltung RW1 somit die Vergleichsspannungen V1 und V2 angelegt.
Der zweite Parallelumsetzer PU2 besteht entspre­ chend dem ersten Parallelumsetzer PU1 aus einem Teiler T2, den Vergleichern C21 bis C23 und den Ex­ klusiv-Oder-Gattern X20 bis X23, die entsprechend der Funktion der ersten Stufe die Ausgangssignale A20 bis A23 liefern. Wenn keine weitere (dritte) Stufe vorgesehen werden soll, benötigt die zweite Stufe keine Auswahlschaltung.
Die Ausgangsspannungen der Auswahlschaltung RW1 der ersten Stufe stellen die Bereichsbegrenzungs­ spannungen (Referenzspannungen) des zweiten Paral­ lelumsetzers PU2 dar. Damit umfaßt der Bereich des zweiten Parallelumsetzers PU2 genau den Bereich der beiden dem Wert der Eingangsspannung am näch­ sten liegenden Vergleichsspannungen des ersten Pa­ rallelumsetzers PU1 auch bei (gewollt oder tole­ ranzbedingt) unterschiedlichen Werten der Widerstände R10 bis R13.
Diese Funktionsweise ist optimal geeignet zur Rea­ lisierung von Umsetzern mit Kennlinien mit Dynamik-Kom­ pression, wie sie beispielsweise in Telekommuni­ kationsnormen festgehalten sind, die insgesamt gekrümmt aus stückweise linearen Abschnitten zusam­ mengesetzt sind.
Vorteilhafterweise wird der nichtlineare Teil der Kennlinie durch Wahl der Widerstände des ersten Teilers T1 realisiert, die Widerstände des Teilers T2 werden zur Realisierung der linearen Kennlinien­ teile (möglichst) gleich groß gewählt.
Ein Auszug aus einer Schaltung einer weiteren vor­ teilhaften Ausgestaltung der Erfindung ist in Fig. 2 dargestellt. Dargestellt sind die beiden ersten Stufen eines n-stufigen Stufen-Analog- Digital-Umsetzers, der aus n gleichartigen Stufen bestehen kann, wobei n beliebig gewählt werden kann.
Die erste Stufe weist einen ersten 1-Bit-Analog-Digi­ tal-Umsetzer PU3 auf, der das höchstwertige Bit A0 des n-Bit-Ausgangssignals liefert, und eine erste Auswahlschaltung RW3 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die zweite Stufe.
Die zweite Stufe weist einen zweiten 1-Bit-Analog-Digi­ tal-Umsetzer PU4 auf, der das zweithöchste Bit A1 des n-Bit-Ausgangssignals liefert, und eine zweite Auswahlschaltung RW4 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die dritte Stufe.
Die nachfolgenden in Fig. 2 nicht dargestellten n-2 Stufen sind entsprechend aufgebaut und liefern entsprechend Bit A2 bis An des n-Bit-Ausgangssi­ gnals. Bei der n-ten Stufe kann die Auswahlschal­ tung entfallen, falls die Möglichkeit einer weitere Kaskadierung nicht gewünscht wird.
Die den Pufferverstärker B0 und B1 der Schaltung nach Fig. 1 funktionsmäßig entsprechenden Puffer­ verstärker B3 für die erste Stufe beziehungsweise B4 für die zweite Stufe der Schaltung nach Fig. 2 zur Pufferung der ausgewählten Vergleichsspannun­ gen werden bei dieser Ausgestaltung der Erfindung vorteilhafterweise vor den Analogschaltern angeord­ net, da grundsätzlich die durch Spannungsteilung gebildete Vergleichsspannung jeder der ersten bis n-1-ten Stufe in der jeweiligen Folgestufe verwen­ det wird.
Eingangsseitig sind an die erste Stufe die Be­ reichsbegrenzungsspannungen (Referenzspannungen) UR und U0, nötigenfalls gepuffert, sowie die umzu­ setzende Eingangsspannung U1 angelegt.
Im Teiler T3 des 1-Bit-Analog-Digital-Umsetzers PU3 der ersten Stufe wird die Referenspannungs­ differenz durch die Reihenschaltung der Widerstän­ de R30 und R31 geteilt und so die Vergleichsspan­ nung V31 erzeugt. Im Vergleicher C31 wird die Vergleichsspannung V31 mit der Eingangsspannung U1 verglichen. Ist U1 größer als V31, so liefert der Vergleicher C31 (logisch) 1 als Ausgangssignal A0, sonst (logisch) 0. Der Pufferverstärker B3 puffert die Vergleichsspannung V31.
Die Auswahlschaltung RW3 weist vier Analogschalter S30 bis S33 auf. Die Analogschalter S32 und S33 schalten jeweils die an ihrem Analogeingang liegen­ de Vergleichsspannung V31 bzw. V32 auf ihren An­ alogausgang, wenn an ihrem Steuereingang ein (logi­ sches) 1-Signal anliegt, die Analogschalter S30 und S31 schalten jeweils die an ihrem Analog­ eingang liegende Vergleichsspannung V30 bzw. V31 auf ihren Analogausgang, wenn an ihrem Steuerein­ gang ein (logisches) 0-Signal anliegt.
In der Auswahlschaltung RW3 werden bei A0 = 1 ent­ sprechend einer Eingangsspannung U1 des Stufen- Analog-Digital-Umsetzers, die größer als V31 ist und bei nicht übersteuertem Betrieb des Stufen- Analog-Digital-Umsetzers im Intervall zwischen V31 und V32 (V32 entspricht UR) liegt, V32 als obere Bereichsbegrenzungsspannung (obere Referenzspan­ nung) und V31 als untere Bereichsbegrenzungsspan­ nung (untere Referenzspannung) für die nachfolgende zweite Stufe ausgewählt. Entsprechend werden bei A0 = 0 entsprechend einer Eingangsspan­ nung U1 des Stufen-Analog-Digital-Umsetzers, die nicht größer als V31 ist und bei nicht untersteuer­ tem Betrieb des Stufen-Analog-Digital-Umsetzers im Intervall zwischen V30 (V30 entspricht U0) und V31 liegt, V31 als obere Bereichsbegrenzungsspannung (obere Referenzspannung) und V30 als untere Be­ reichsbegrenzungsspannung (untere Referenzspan­ nung) für die nachfolgende zweite Stufe ausgewählt.
Eingangsseitig sind an die zweite Stufe die durch die Auswahlschaltung RW3 der ersten Stufe ausge­ wählten Bereichsbegrenzungsspannungen (Referenz­ spannungen) V42 und V40 sowie die umzusetzende Ein­ gangsspannung U1 angelegt.
Die Funktion der zweiten Stufe entspricht der der ersten Stufe. Der Teiler T4 bildet die Vergleichs­ spannung V41, der Vergleicher C41 das zweithöchste Bit A1 des n-Bit-Ausganssignals des Stufen-Analog- Digital-Wandlers, die Auswahlschaltung RW4 wählt mittels der Analogschalter S40 bis S43 die Be­ reichsbegrenzungsspannungen (Referenzspannungen) für die dritte Stufe.
Entsprechendes gilt für die nachfolgenden Stufen. Lediglich bei der (letzten) n-ten Stufe kann auf die Auswahl von Bereichsbegrenzungespannungen für eine Folgestufe verzichtet werden.
Ein wichtiger Vorteil des erfindungsgemäßen Stufen- Analog-Digital-Wandlers im Vergleich zu einem Wandler nach dem Verfahren der sukzessiven Approxi­ mation liegt in der höheren erzielbaren Geschwin­ digkeit, da erstens die Umsetzungsgeschwindigkeit nicht von einem Takt abhängig ist und dadurch ver­ langsamt wird, und da zweitens bei hohen Änderungsgeschwindigkeiten des Eingangssignals U1 des Stufen-Analog-Digital-Umsetzers die höchstwer­ tigen Bit zu jedem Zeitpunkt dem Eingangssignal entsprechen, während beim Verfahren der sukzessi­ ven Approximation erst nach Start einer neuen Um­ setzung die höchstwertigen Bit neu gebildet werden. Dieser Vorteil kann besonders bei der Si­ gnalverarbeitung von Signalen mit starken Frequenz­ unterschieden von Bedeutung sein, wo beispielswei­ se bei hoher Signalfrequenz nur die Nulldurchgänge des Signals bedeutend sind, während bei niederer Signalfrequenz die genaue Phasenlage des Signals zu ermitteln ist.
Ein weiterer wichtiger Vorteil ist die auch bei relativ ungenauen Widerstandswerten der Teiler leicht erreichbare Monotonie der Wandlerkennlinie, während beim Verfahren der sukzessiven Approxima­ tion der zur Verwendung kommende Digital-Analog-Wand­ ler bei hohen Auflösungen sehr präzise sein muß und daher aufwendig herzustellen ist.
Liste der Bezugszeichen
U1 Eingangsspannung
UR obere Referenzspannung
U0 untere Referenzspannung
U2 Ausgangssignal von D
U3 Differenz U1-U2
PU1, PU2 Parallelumsetzer
PU3, PU4 1-Bit-Analog-Digital-Umsetzer
F1, F2 4-Bit-Parallel-Umsetzer
D Digital-Analog-Umsetzer
S Subtrahierer
A Ausgangssignal
RW1, RW3, RW4 Auswahlschaltungen
T1, T2, T3, T4 Teiler
R10, R11, R12, R13 Widerstände
R20, R21, R22, R23 Widerstände
R30, R31, R40, R41 Widerstände
V0, V1, V2, V3, V4 Vergleichsspannungen
V30, V31, V32 Vergleichsspannungen
V40, V41, V42 Vergleichsspannungen
C11, C12, C13 Vergleicher
C21, C22, C23 Vergleicher
C31, C41 Vergleicher
S0, S1, S2, S3 Analogschalter
S4, S5, S6, S7 Analogschalter
S30, S31, S32, S33 Analogschalter
S40, S41, S42, S43 Analogschalter
B0, B1, B3, B4 Pufferverstärker
X10, X11, X12, X13 Exklusiv-Oder-Gatter
X20, X21, X22, X23 Exklusiv-Oder-Gatter
A10, A11, A12, A13 Ausgänge
A20, A12, A22, A23 Ausgänge
A0, A1, A2, A3 Ausgänge
A4, A5, A6, A7 Ausgänge
L0, L1 (logische) Signale

Claims (3)

1. Verfahren zur Umsetzung einer analogen Eingangs­ spannung in ein Digitalsignal in zwei oder mehr Stufen, dadurch gekennzeichnet, daß zur Umsetzung verwendete Vergleichsspannungen einer Stufe als Bereichsbegrenzungsspannungen (Re­ ferenzspannungen) einer nachfolgenden Stufe verwen­ det werden.
2. Schaltungsanordnung zur Durchführung des Verfah­ rens nach Anspruch 1 mit einem ersten Parallel- Analog-Digital-Umsetzer und mindestens einem weite­ ren nachgeschalteten Parallel-Analog-Digital-Um­ setzer, dadurch gekennzeichnet, daß dem ersten Parallel-Analog-Digital-Umsetzer eine Auswahlschaltung zugeordnet ist, die aus den Vergleichsspannungen des ersten Parallel-Analog- Digital-Umsetzers die beiden mit der geringsten Spannungsdifferenz zur Eingangsspannung auswählt und daß diese ausgewählten Vergleichsspannungen als Bereichsbegrenzungsspannungen (Referenzspannun­ gen) des nachgeschalteten Parallel-Analog-Digital-Um­ setzers verwendet werden.
3. Schaltungsanordnung zur Durchführung des Verfah­ rens nach Anspruch 1 mit einem ersten 1-Bit-Analog-Digi­ tal-Umsetzer und mindestens einem weiteren nachgeschalteten 1-Bit-Analog-Digital-Umsetzer, dadurch gekennzeichnet, daß einem oder mehreren der 1-Bit-Analog-Digital-Um­ setzer jeweils eine Auswahlschaltung zugeordnet ist, die aus den beiden Bereichsbegrenzungsspannun­ gen (Referenzspannungen) und der dazwischen liegen­ den Vergleichsspannung des zugeordneten 1-Bit-Ana­ log-Digital-Umsetzers die beiden Spannungen mit der geringsten Spannungsdifferenz zur Eingangsspan­ nung auswählt und daß diese ausgewählten Ver­ gleichsspannungen als Bereichsbegrenzungsspannun­ gen (Referenzspannungen) des nachgeschalteten 1-Bit-Analog-Digital-Umsetzers verwendet werden.
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EP0591868A2 (de) * 1992-10-01 1994-04-13 Matsushita Electric Industrial Co., Ltd. Analog Digitalwandler
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