DE4302067A1

DE4302067A1 - Chemical-mechanical planarising - by turning semiconductor wafer, planarising, and polishing wafer

Info

Publication number: DE4302067A1
Application number: DE19934302067
Authority: DE
Inventors: Trung Tri Doan; Malcolm Grief; Laurence D Schultz
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1992-01-27
Filing date: 1993-01-26
Publication date: 1993-07-29
Anticipated expiration: 2013-01-27
Also published as: JPH05277908A; JP2789153B2; DE4302067C2

Abstract

Chemical-mechanical planarising (CMP) comprises: (i) turning a semiconductor wafer (10) w.r.t. a polishing plate (34); (ii) planarising a surface of the wafer by contacting with a planar surface (46) of a hard, low polishing cushion (40) mounted on the plate (34); and (iii) polishing the wafer (10) with the cushion (40) to remove microscratches during planarising. Pref. the cushion (40) is formed of a material having a ''Shore D'' hardness of approx. 50, esp. microporous blown polyurethane. USE/ADVANTAGE - Used in the prodn. of integrated circuits.

Description

Die Erfindung betrifft die Halbleiterherstellung und ins besondere ein neues Verfahren zur chemischen/mechanischen Planierung (CMP) eines Halbleiter-Wafers.The invention relates to semiconductor manufacturing and ins special a new chemical / mechanical process Leveling (CMP) of a semiconductor wafer.

Bei der Herstellung von integrierten Schaltungen (IC′s) ist es häufig notwendig, eine Seite eines Teiles wie eines dün nen flachen Wafers aus einem Halbleitermaterial zu polieren. Im allgemeinen kann ein Halbleiter-Wafer poliert werden unter Schaffung einer planierten Oberfläche, um Topografie-, Oberflächendefekte wie Kristallgitterschäden, Kratzer, Rau igkeiten, eingebettete Partikel wie Schmutz oder Staub zu entfernen. Dieser Polierprozeß wird häufig als mechanische Planierung oder chemische-mechanische Planierung (CMP) be zeichnet und wird verwendet, um die Qualität und Verläßlich keit von Halbleitereinrichtungen zu verbessern. Der (CMP)- Prozeß wird häufig während der Ausbildung von verschiedenen Einrichtungen und integrierten Schaltungen (IC′s) auf dem Wafer durchgeführt.In the manufacture of integrated circuits (IC's) is it is often necessary to thin a side of a part like a polishing flat wafers from a semiconductor material. In general, a semiconductor wafer can be polished creating a leveled surface for topography, Surface defects such as crystal lattice damage, scratches, rough embedded particles such as dirt or dust remove. This polishing process is often called mechanical Leveling or chemical mechanical leveling (CMP) be records and is used to ensure the quality and reliability improve semiconductor devices. The (CMP) - Process is common during training of various Devices and integrated circuits (IC's) on the Wafer performed.

Generell beinhaltet der chemische-mechanische Planier ungs (CMP)-Prozeß das Halten eines dünnen flachen Wafers aus Halbleitermaterial gegen eine sich drehende, benetzte bzw. feuchte Polierfläche, und zwar unter einem gesteuerten, nach unten gerichteten Druck. Eine Polierpaste bzw. ein Polier brei wie eine Lösung aus Aluminiumoxid oder Siliziumdioxid kann als das schleifende Medium verwendet werden. Ein rotie render Polierkopf oder Waferträger wird typischerweise ver wendet, um den Wafer unter einem gesteuerten Druck gegen eine rotierende Polierplatte zu halten. Die Polierplatte ist typischerweise mit einem relativ weichen, befeuchteten Kis senmaterial, wie geblasenes Polyurethan, bedeckt. Generally, chemical mechanical leveling includes (CMP) process from holding a thin flat wafer Semiconductor material against a rotating, wetted or wet polishing surface, under a controlled, after downward pressure. A polishing paste or a polishing porridge like a solution of aluminum oxide or silicon dioxide can be used as the abrasive medium. A rotie render polishing head or wafer carrier is typically ver applies to the wafer under a controlled pressure to hold a rotating buff. The polishing plate is typically with a relatively soft, moistened kis material such as blown polyurethane.

Ein derartiges Gerät zum Polieren von dünnen flachen Halb leiter-Wafern ist im Stand der Technik gut bekannt. Bei spielhaft offenbaren die US-Patente Nr. 41 93 226 und 48 11 522 von Gill, jun. und das US-Patent Nr. 38 41 031 von Walsh ein solches Gerät.Such a device for polishing thin flat half Conductor wafers are well known in the art. At US Pat. Nos. 41 93 226 and 4 playfully disclose 48 11 522 by Gill, jun. and U.S. Patent No. 38 41 031 such a device from Walsh.

Die Fig. 1-2 erläutern die Wirkung des chemischen mecha nischen Planierungsprozesses (CMP) auf einen Halbleiter- Wafer. Wie es in Fig. 1 gezeigt ist, weist ein Halbleiter- Wafer 10 ein Substrat 12 auf, auf dem eine Vielzahl von IC- Einrichtungen 14 ausgebildet worden sind. Das Wafer-Substrat 12 ist typischerweise aus einem Einkristall-Siliziummaterial gebildet. Die IC-Einrichtungen 14 sind typischerweise gebil det durch Bilden von Mustern von Bereichen und Schichten auf dem Substrat. Ein chemischer mechanischer Planierungsprozeß (CMP) kann z. B. verwendet werden, um einen Abschnitt einer Schicht wie eine Oxidbeschichtung 16 zu entfernen und zu planieren bzw. einzuebnen. FIGS. 1-2 illustrate the effect of the chemical mechanical planarization process African (CMP) on a semiconductor wafer. As shown in FIG. 1, a semiconductor wafer 10 has a substrate 12 on which a plurality of IC devices 14 have been formed. Wafer substrate 12 is typically formed from a single crystal silicon material. The IC devices 14 are typically formed by forming patterns of areas and layers on the substrate. A chemical mechanical leveling process (CMP) can e.g. B. can be used to remove and level or level a portion of a layer such as an oxide coating 16 .

Als ein Beispiel und wie es in Fig. 2 gezeigt ist, kann es notwendig sein, die Oxidbeschichtung 16 auf einen ebenen Endpunkt wie den Pegel bzw. die Höhe der IC-Einrichtungen 14 zu entfernen, und zwar unter Ausbildung von isolierenden Abstandseinrichtungen zwischen den IC-Einrichtungen 14. Dies kann erreicht werden durch einen chemischen mechanischen Planierungsprozeß (CMP). Alternativerweise kann es notwendig sein, ein gewisses Merkmal oder eine gewisse Struktur, die auf dem Substrat 12 ausgebildet ist, bis zu einem Endpunkt von der oder bis zu der Oberfläche des Substrates 12 zu entfernen. Andere Halbleiterherstellungsprozesse wie das Polieren, das Aufrauhen oder das Abdünnen des Wafers können auch einen chemischen mechanischen Planierungsprozeß (CMP) involvieren.As an example, and as shown in FIG. 2, it may be necessary to remove the oxide coating 16 to a flat end point, such as the level of the IC devices 14, to form insulating spacers between the ICs Facilities 14 . This can be achieved through a chemical mechanical planing process (CMP). Alternatively, it may be necessary to remove some feature or structure formed on the substrate 12 to an end point from or to the surface of the substrate 12 . Other semiconductor manufacturing processes such as polishing, roughening, or thinning the wafer may also involve a chemical mechanical planing (CMP) process.

Ein besonderes Problem, welches bei dem chemischen mechani schen Planierungsprozeß (CMP) auftritt, ist in dem Stand der Technik als "Last- bzw. Belastungswirkung" bekannt. Ein Schema der Lastwirkung ist in den Fig. 3 und 3A darge stellt. Als ein Beispiel kann es notwendig sein, sich wie derholende Strukturen 20 bis zu einem Endpunkt wie der Ober fläche eines Substrates 12 oder einer unterschiedlichen Filmschicht, die auf dem Substrat 12 ausgebildet ist, zu entfernen unter Verwendung der chemischen mechanischen Pla nierung (CMP). Während des chemischen mechanischen Planie rungsprozesses (CMP) wird der Wafer 10 gegen ein Polierkis sen 18 auf der Polierplatte des chemischen mechanischen Planierungsgerätes (CMP) gepreßt. Da diese Polierkissen 18 typischerweise aus einem relativ weichen Material wie gebla senem Polyurethan ausgebildet sind, kann sich das Polierkis sen 18 deformieren, wie es in Fig. 3 gezeigt ist, und zwar in die Fläche bzw. den Bereich zwischen den zu entfernenden Strukturen 20. Somit kann die Fläche des Substrates 12 durch das Polierkissen 18 kontaktiert werden. Wenn die Strukturen 20 durch den Planierungsprozeß entfernt sind, ist auch die Fläche des Substrates 12 entfernt bzw. beeinträchtigt durch die Berührung des deformierten Polierkissens 18. Wie es in Fig. 3A gezeigt ist, kann dies eine irreguläre oder wellige Oberfläche 22 verursachen, die auf dem Substrat 12 auszubil den ist. Im allgemeinen tritt dieses Phänomen auf der Mikro ebene auf und hat eine nachteilige Wirkung auf die auf dem Wafer 10 ausgebildeten IC-Schaltungen, insbesondere bei hochdichten bzw. hochintegrierten Anwendungen.A particular problem that occurs in the chemical mechanical leveling process (CMP) is known in the art as the "load effect". A diagram of the load effect is shown in FIGS . 3 and 3A. As an example, it may be necessary to remove repetitive structures 20 to an end point such as the surface of a substrate 12 or a different film layer formed on the substrate 12 using chemical mechanical planning (CMP). During the chemical mechanical planning process (CMP), the wafer 10 is pressed against a polishing pad 18 on the polishing plate of the chemical mechanical leveling device (CMP). Since these polishing pads 18 are typically formed from a relatively soft material, such as blown polyurethane, the polishing pad 18 can deform, as shown in FIG. 3, in the area between the structures 20 to be removed. Thus, the surface of the substrate 12 can be contacted by the polishing pad 18 . When the structures 20 are removed by the leveling process, the surface of the substrate 12 is also removed or affected by the contact of the deformed polishing pad 18 . As shown in FIG. 3A, this can cause an irregular or wavy surface 22 to be formed on the substrate 12 . In general, this phenomenon occurs at the micro level and has an adverse effect on the IC circuits formed on the wafer 10 , particularly in high-density or highly integrated applications.

Ein weiteres Beispiel des Lasteffektes ist in den Fig. 4 und 4A gezeigt. Ein Wafer 10 kann eine Vielzahl von Transi storen 22 enthalten, die auf dem Substrat ausgebildet sind. Eine schützende oder isolierende Schicht aus einem dielek trischen Material wie ein Bohrphosphor bzw. Bohrphosphitsi likatglas (BPSG) 23 kann über den Transistoren 22 abgeschie den werden. Eine anfängliche gleichförmige bzw. konforme Abscheidung der (BPSG)-Schicht 23 kann eine irreguläre Ober fläche mit Spitzen direkt über den Transistoren 22 und Tä lern zwischen den Transistoren erzeugen. Wie zuvor kann das Polierkissen 18 sich deformieren, um sich der irregulären Oberfläche der (BPSG)-Schicht 23 anzupassen. Die sich erge bende polierte Oberfläche kann in der Mikroebene als wellig oder irregulär erscheinen, wie es in Fig. 4A gezeigt ist.Another example of the load effect is shown in Figs. 4 and 4A. A wafer 10 may include a plurality of transistors 22 formed on the substrate. A protective or insulating layer of a dielectric material such as Bohrphosphor or Bohrphosphitsi likatglas (BPSG) 23 can be deposited over the transistors 22 . An initial uniform or conformal deposition of the (BPSG) layer 23 can produce an irregular surface with peaks directly above the transistors 22 and valleys between the transistors. As before, the polishing pad 18 may deform to conform to the irregular surface of the (BPSG) layer 23 . The resulting polished surface may appear wavy or irregular in the microplane as shown in Fig. 4A.

Der Lasteffekt bzw. die Lastwirkung kann in anderen Situa tionen so arbeiten, daß die Seiten und die Basis von Merkma len entfernt werden, die auf der Oberfläche eines Wafers vorliegen, und zwar während der chemischen mechanischen Planierung (CMP). Zusätzlich kann der Lasteffekt lokal oder global über die Fläche des Wafers auftreten. Zusätzlich kann dieses Problem verschlimmert werden durch die Geschwindig keitsdifferenz zwischen den äußeren Umfangsabschnitten und den inneren Abschnitten des rotierenden Halbleiterwafers. Die sich schneller bewegenden Umfangsabschnitte des Halblei terwafers können z. B. eine relativ größere Rate an Material entfernung erfahren als die sich relativ langsamer bewegen den inneren Abschnitte.The load effect or the load effect can in other situations functions so that the sides and the base of Merkma len removed on the surface of a wafer are present during chemical mechanical Planing (CMP). In addition, the load effect can be local or occur globally across the area of the wafer. In addition can this problem will be exacerbated by the speed difference between the outer peripheral portions and the inner portions of the rotating semiconductor wafer. The faster moving peripheral sections of the half lead terwafers can e.g. B. a relatively larger rate of material experience distance than moving relatively slowly the inner sections.

In Anbetracht des zuvor gesagten besteht eine Notwendigkeit in der Halbleiterherstellung nach einem chemischen mechani schen Planierungsprozeß (CMP), der den Lasteffekt überwin det. Demgemäß ist es eine Aufgabe der vorliegenden Erfin dung, einen (CMP)-Prozeß anzugeben, bei dem der Lasteffekt eliminiert ist und Mikrokratzer von dem Wafer entfernt wer den.In view of the foregoing, there is a need in semiconductor manufacturing according to a chemical mechani planning process (CMP) that overcomes the load effect det. Accordingly, it is an object of the present invention to specify a (CMP) process in which the load effect is eliminated and micro scratches are removed from the wafer the.

Erfindungsgemäß wird ein neues Verfahren zur chemischen mechanischen Planierung (CMP) eines Halbleiterwafers ge schaffen, welches geeignet ist zum Eliminieren des Lastef fektes und zum Liefern einer polierten Oberfläche, die frei ist von Mikrokratzern. Das Verfahren der Erfindung ist, einfach gesagt, auf einen chemischen mechanischen Planie rungsprozeß (CMP)-Prozeß gerichtet, bei dem in einer ersten Stufe ein relativ hartes und gering komprimierbares Planier kissen verwendet wird zum Planieren des Wafers, gefolgt von einem zweiten Schritt, bei dem ein hochkomprimierbares Kis senmaterial geringer Härte verwendet wird, um Mikrokratzer zu entfernen. Im allgemeinen wird ein hartes und gering komprimierbares Kissen, welches bei dem ersten Schritt ver wendet wird, sich nicht in die Waferstruktur deformieren und eine ebene Polierfläche liefern. Die Topografie des Wafers wird somit kontaktiert bzw. berührt und poliert entlang bzw. auf einer ebenen Fläche. Ein solches hartes Kissenmaterial wird jedoch Oberflächendefekte wie Mikrokratzer auf der Waferoberfläche ausbilden. Bei dem darauffolgenden Verarbei ten können die Mikrokratzer mit Metall wie einem Verbund ("Interconnect") gefüllt werden, welches Kurzschlüsse in den vervollständigten Halbleiterschaltungen erzeugen kann. Dem gemäß enthält der zweite Schritt des Prozesses das Polieren des Wafers mit einem hochkomprimierbaren Kissen geringer Härte, um Mikrokratzer von der planierten Waferoberfläche zu entfernen.According to the invention, a new method for chemical mechanical leveling (CMP) of a semiconductor wafer create which is suitable for eliminating the Lastef fect and to deliver a polished surface that is free is from micro scratches. The method of the invention is simply put, on a chemical mechanical planie tion process (CMP) process, in which in a first Level a relatively hard and less compressible leveling pad is used to level the wafer, followed by a second step, in which a highly compressible Kis Low hardness material is used to microscratch to remove. Generally, it becomes tough and minor compressible pillow, which ver is not deformed into the wafer structure and provide a flat polishing surface. The topography of the wafer is thus contacted or touched and polished along or on a flat surface. Such a hard pillow material however, surface defects such as microscratches on the Form the wafer surface. In the subsequent processing The microscratches can with metal like a composite ("Interconnect") which short circuits in the can produce completed semiconductor circuits. The according to the second step of the process includes polishing of the wafer with a highly compressible pillow less Hardness to microscratch from the leveled wafer surface remove.

Anders gesagt weist der chemische mechanische Planier ungs(CMP)-Prozeß der Erfindung die Schritte auf: Drehen eines Halbleiter-Wafers bezüglich einer Polierplatte; Pla nieren einer Fläche des Halbleiter-Wafers durch Berührung einer ebenen Kontaktfläche eines harten Kissens geringer Komprimierbarkeit, welches an der Polierplatte montiert ist; und dann Polieren des Wafers mit einem hochkomprimierbaren Kissen geringer Härte, welches auf der Polierplatte montiert ist, um während der Planierung ausgebildete Mikrokratzer zu entfernen.In other words, chemical mechanical leveling ungs (CMP) process of the invention the steps on: turning a semiconductor wafer with respect to a polishing plate; Pla kidney of a surface of the semiconductor wafer by touch a flat contact surface of a hard cushion less Compressibility, which is mounted on the polishing plate; and then polishing the wafer with a highly compressible Pillow of low hardness, which is mounted on the polishing plate is to prevent microscratches formed during grading remove.

Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung.Further advantages, features and possible applications of the Invention result from the following description.

Fig. 1 ist eine vergrößerte schematische Ansicht eines Halbleiter-Wafers vor der chemischen mechanischen Planierung (CMP) gemäß dem Stand der Technik; Fig. 1 is an enlarged schematic view of a semiconductor wafer before the chemical mechanical planarization (CMP) according to the prior art;

Fig. 2 ist eine vergrößerte schematische Ansicht eines Halbleiter-Wafers nach der chemischen mechanischen Planier ung (CMP) gemäß dem Stand der Technik; FIG. 2 is an enlarged schematic view of a prior art chemical mechanical planing (CMP) semiconductor wafer; FIG.

Fig. 3 und 4 sind vergrößerte schematische Ansichten eines Halbleiter-Wafers und zeigen, wie sich ein Kissenmate rial für die chemische mechanische Planierung (CMP) gemäß dem Stand der Technik in die Struktur des Halbleiter-Wafers deformiert; FIGS. 3 and 4 are enlarged schematic views of a semiconductor wafer and show how a pad mate rial deformed for the chemical mechanical planarization (CMP) according to the prior art in the structure of the semiconductor wafer;

Fig. 3A und 4A sind vergrößerte schematische Ansichten eines Halbleiter-Wafers und erläutern den Lasteffekt auf eine Halbleiter-Waferfläche gemäß dem Stand der Technik; Figs. 3A and 4A are enlarged schematic views of a semiconductor wafer and explaining the loading effect on a semiconductor wafer surface in accordance with the prior art;

Fig. 5 ist eine schematische Ansicht eines chemischen me chanischen Planierungs(CMP)-Gerätes, welches geeignet ist zur Verwendung bei dem Verfahren der Erfindung; Fig. 5 is a schematic view of a chemical mechanical grading (CMP) device suitable for use in the method of the invention;

Fig. 6 ist eine vergrößerte Teilschnittansicht entlang der Schnittlinie 6-6 von Fig. 5 und stellt eine ebene Polier fläche dar, die durch ein hartes Kissenmaterial geringer Komprimierbarkeit während eines Planierungsschrittes des Verfahrens der Erfindung geschaffen ist; Fig. 6 is an enlarged partial sectional view taken along section line 6-6 of Fig. 5 and illustrates a flat polishing surface created by a hard compressible material of low compressibility during a leveling step of the method of the invention;

Fig. 6A ist eine vergrößerte Teilschnittansicht eines Halb leiter-Wafers und stellt eine ebene Fläche dar, die gemäß dem Verfahren der Erfindung ausgebildet ist; Fig. 6A is an enlarged partial sectional view of a semiconductor wafer, and is a flat surface which is formed according to the method of the invention;

Fig. 7 ist eine vergrößerte Teilschnittansicht ähnlich der Fig. 6; Fig. 7 is an enlarged partial sectional view similar to Fig. 6;

Fig. 7A ist eine vergrößerte Teilschnittansicht ähnlich der Fig. 6A; und Fig. 7A is an enlarged partial sectional view similar to Fig. 6A; and

Fig. 8 ist ein Blockdiagramm, welches die Schritte des Verfahrens der Erfindung darstellt bzw. erläutert. Figure 8 is a block diagram illustrating the steps of the method of the invention.

In Fig. 2 ist ein Gerät gezeigt, welches geeignet ist zum Durchführen eines chemischen mechanischen Planierungs(CMP)- Prozesses und generell mit 24 bezeichnet ist. Das CMP-Gerät 24 weist einen Waferträger 26 auf zum Halten eines Halblei ter-Wafers 10. Der Waferträger 26 ist montiert zur kontinu ierlichen Drehung durch einen Antriebsmotor 28. Zusätzlich ist der Waferträger 26 zur Querbewegung entlang einer Po lierebene montiert, wie es durch den Pfeil 30 mit zwei Spit zen gezeigt ist. Der Waferträger 26 kann ein Trägerkissen 32 aufweisen, welches aus einem weichen Material ausgebildet ist, und zwar zum Berühren einer Rückseite des Wafers 10. Zusätzlich kann der Waferträger 26 eine Vakuumhalteeinrich tung (nicht gezeigt) aufweisen zum Halten des Wafers 10 in dem Waferträger 26 während des CMP-Prozesses. Der Waferträ ger 26 ist ausgelegt, einen Abwärtsdruck oder eine Abwärts kraft F auf den Wafer 10 auszuüben. Das CMP-Gerät 24 weist auch eine Polierplatte 34 auf, die zur Drehung durch einen Antriebsmotor 36 montiert ist. Die Polierplatte ist relativ groß im Vergleich zu dem Wafer 10, so daß der Wafer 10 wäh rend des CMP-Prozesses quer über die Polierplatte 34 bewegt werden kann, und zwar zum Planieren und Polieren des Wafers 10. Die Polierplatte 34 kann aus einem harten, nicht kom primierbaren Material wie Metall ausgebildet sein. Eine Polierpaste bzw. ein Polierbrei, der ein schleifendes Medium enthält, wie Siliziumoxid oder Aluminiumoxid, wird über einen Kanal 38 auf die Fläche der Polierplatte 34 abgeschie den bzw. aufgebracht.In FIG. 2 a device is shown which is suitable for performing a chemical mechanical planarization (CMP) - has process and generally designated 24. The CMP device 24 has a wafer carrier 26 for holding a semiconductor wafer 10 . The wafer carrier 26 is mounted for continuous rotation by a drive motor 28 . In addition, the wafer carrier 26 is mounted for transverse movement along a Po lierebene, as shown by the arrow 30 with two points. The wafer carrier 26 can have a carrier cushion 32 , which is formed from a soft material, specifically for touching a rear side of the wafer 10 . In addition, the wafer carrier 26 may include a vacuum holder (not shown) for holding the wafer 10 in the wafer carrier 26 during the CMP process. The Waferträ ger 26 is designed to exert a downward pressure or a downward force F on the wafer 10 . The CMP device 24 also has a polishing plate 34 which is mounted for rotation by a drive motor 36 . The polishing plate is relatively large compared to the wafer 10 , so that the wafer 10 can be moved across the polishing plate 34 during the CMP process, for leveling and polishing the wafer 10 . The polishing plate 34 can be formed from a hard, non-compressible material such as metal. A polishing paste or polishing paste, which contains a grinding medium, such as silicon oxide or aluminum oxide, is deposited or applied via a channel 38 to the surface of the polishing plate 34 .

Ein Polierkissen 40 ist auf der Polierplatte 34 montiert. Erfindungsgemäß wird während eines Planierungsschrittes des CMP-Prozesses der Erfindung ein Polierkissen 40 verwendet, welches aus einem harten und gering komprimierbaren Material ausgebildet ist. Während eines darauffolgenden Polierschrit tes des CMP-Prozesses der Erfindung ist das Polierkissen 40 aus einem weichen komprimierbaren Material gebildet, und zwar zum Entfernen von Mikrokratzern, die während des Pla nierungsschrittes ausgebildet werden.A polishing pad 40 is mounted on the polishing plate 34 . According to the invention, a polishing pad 40 is used during a leveling step of the CMP process of the invention, which is made of a hard and slightly compressible material. During a subsequent polishing step of the CMP process of the invention, the polishing pad 40 is formed from a soft compressible material to remove micro-scratches that are formed during the plating step.

Während eines Planierungsschrittes ist das Polierkissen 40 aus einem relativ harten und gering komprimierbaren Material gebildet, um eine flache ebene Kontaktfläche (46, Fig. 6) zum Planieren des Wafers 10 zu schaffen. Solch ein Kissenma terial kann geformt werden aus mikroporösem geblasenem Po lyurethan mit einer "Shore D"-Härte von 50 ± 15%, was ver kauft wird von "Rodel" und bezeichnet wird als ein IC 60 pad bzw. Kissen. Dies steht im Kontrast zu bekannten Polierkis sen, die typischerweise aus polyesteruretan-imprägniertem filzbasiertem Material mit einer offenen Porenstruktur be stehen. Solche bekannten Kissen haben typischerweise eine "Shore A"-Härte von 57 ± 5.During a leveling step, the polishing pad 40 is formed from a relatively hard and slightly compressible material in order to create a flat, flat contact surface ( 46 , FIG. 6) for leveling the wafer 10 . Such a cushion material can be molded from microporous blown polyurethane with a "Shore D" hardness of 50 ± 15%, which is sold by "Rodel" and is referred to as an IC 60 pad. This is in contrast to known polishing pads, which are typically made of polyester uretane-impregnated felt-based material with an open pore structure. Such known pillows typically have a "Shore A" hardness of 57 ± 5.

Generell wird ein hartes, gering komprimierbares Polierkis sen 40 unter einer Belastung sich nicht deformieren, wie es das bekannte, weiche, komprimierbare Polierkissen 18 tut, welches in Fig. 3 gezeigt ist. Wie es in Fig. 6 gezeigt ist, hält ein hartes Polierkissen 40 somit eine ebene Kon taktfläche 46 aufrecht, wobei Strukturen 44 auf dem Wafer 10 einzuebnen oder zu entfernen sind. Die höchste Topografie der Waferfläche wird somit sequentiell entlang der ebenen Kontaktfläche 46 entfernt, die durch das harte, gering kom primierbare Polierkissen 40 geschaffen ist. Nach dem Pla nieren von Strukturen 44 auf dem Wafer 10 und wie es in Fig. 6A gezeigt ist, ist die Oberseite 48 des Wafers 10 flach und eben. Dies steht im Gegensatz zu der wellenartigen Waferoberfläche 22, die in Fig. 4 gezeigt ist und sich aus einem weichen herkömmlichen Polierkissen 18 gemäß dem Stand der Technik ergibt.In general, a hard, slightly compressible polishing pad 40 will not deform under a load, as the known, soft, compressible polishing pad 18 does, which is shown in FIG. 3. As shown in FIG. 6, a hard polishing pad 40 thus maintains a flat contact surface 46 , with structures 44 on the wafer 10 being leveled or removed. The highest topography of the wafer surface is thus removed sequentially along the flat contact surface 46 , which is created by the hard, low-compressible polishing pad 40 . After placement of structures 44 on the wafer 10 and as shown in FIG. 6A, the top 48 of the wafer 10 is flat and flat. This is in contrast to the wave-like wafer surface 22 shown in FIG. 4, which results from a soft conventional polishing pad 18 according to the prior art.

Wie es in Fig. 7 gezeigt ist, wirkt das harte, gering kom primierbare Polierkissen 40 auch mit einer isolierenden Schicht 42 wie (BPSG), um sequentiell die höchste Topografie der isolierenden Schicht 42 zu entfernen. Die ebene Kontakt fläche 46 des Polierkissens 40 berührt somit die Spitzen und nicht die Täler, die mit einer gleichförmigen Abscheidung der Isolierschicht 42 einhergehen. Dies bildet nicht nur eine flache ebene Fläche auf der Isolierschicht 42, wie es in Fig. 7A gezeigt ist, sondern gestattet zusätzlich, daß eine dünnere Isolierschicht 42 (z. B. BPSG) verwendet wird. As shown in FIG. 7, the hard, low compressible polishing pad 40 also acts with an insulating layer 42 such as (BPSG) to sequentially remove the highest topography of the insulating layer 42 . The flat contact surface 46 of the polishing pad 40 thus touches the peaks and not the valleys, which go hand in hand with a uniform deposition of the insulating layer 42 . This not only forms a flat flat surface on the insulating layer 42 , as shown in FIG. 7A, but also allows a thinner insulating layer 42 (e.g., BPSG) to be used.

Dies liegt daran, daß es mit einem harten, gering kompri mierbaren Polierkissen 40 weniger wahrscheinlich ist, daß ein Talabschnitt der isolierenden Schicht 42 berührt und vollständig entfernt oder durchgedrückt wird.This is because, with a hard, low compressible polishing pad 40 , a valley portion of the insulating layer 42 is less likely to be touched and completely removed or pushed through.

Folgend auf das Planieren des Wafers 10 mit einem harten gering komprimierbaren Kissenmaterial 40 muß der Wafer 10 poliert werden, um Mikrokratzer zu entfernen, die durch das harte Kissen während der Planierung gebildet werden. Dieser darauffolgende Polierschritt kann mit einem Polierkissen 40 durchgeführt werden, welches aus einem weichen komprimier baren Material wie geblasenem Polyurethan ausgebildet ist. Ein derartiges weiches komprimierbares Polierkissen 40, welches während des Polierschrittes verwendet wird, wird keinen Lasteffekt einführen bzw. wird nicht zu diesem füh ren, da die Fläche des Wafers aus dem Planierungsschritt flach und eben ist. Als ein Beispiel kann das weiche Kissen aus einem poromerischen Material ausgebildet sein, welches am Ort auf einem komprimierbaren Substrat aufgewachsen wird bzw. aufgewachsen ist. Ein solches Material kann etwa 0,1778 mm (± 0,1016 mm) (7 mils ± 4) dick sein und versehen sein mit einer vertikalen Porenhöhe von etwa 0,508 mm (± 0,0762 mm) (20 mils ± 3). Ein derartiges Kissen kann erhalten wer den von "Rodel" und wird bezeichnet als ein "Polytex Supre me".Following the leveling of the wafer 10 with a hard, low compressible pad material 40 , the wafer 10 must be polished to remove microscratches created by the hard pad during leveling. This subsequent polishing step can be carried out with a polishing pad 40 which is made of a soft compressible material such as blown polyurethane. Such a soft compressible polishing pad 40 , which is used during the polishing step, will not introduce or will not lead to a load effect, since the surface of the wafer from the leveling step is flat and even. As an example, the soft cushion may be formed from a poromeric material that is grown or grown in place on a compressible substrate. Such a material can be about 0.1778 mm (± 0.1016 mm) (7 mils ± 4) thick and provided with a vertical pore height of about 0.508 mm (± 0.0762 mm) (20 mils ± 3). Such a pillow can be obtained from "Rodel" and is referred to as a "Polytex Supre me".

Unter Bezugnahme auf Fig. 8 kann das Verfahren der Erfin dung zusammengefaßt werden als ein Verfahren zur chemischen mechanischen Planierung (CMP) zum Eliminieren einer Last wirkung mit den Schritten:
Drehen eines Halbleiter-Wafers bezüglich einer Polierplatte, Schritt 50;
Planieren einer Fläche des Wafers durch Kontakt mit einer planaren bzw. ebenen Kontaktfläche eines harten, gering komprimierbaren Polierkissens, welches an der Polierplatte montiert ist, Schritt 52; und
Polieren des Wafers mit einem hochkomprimierbaren Kissen geringer Härte, um Mikrokratzer zu entfernen, die während der Planierung ausgebildet werden, Schritt 54.Referring to FIG. 8, the method of the invention can be summarized as a chemical mechanical planing (CMP) method for eliminating a load with the steps of:
Rotating a semiconductor wafer with respect to a polishing plate, step 50 ;
Leveling a surface of the wafer by contact with a planar or flat contact surface of a hard, low compressible polishing pad which is mounted on the polishing plate, step 52 ; and
Polish the wafer with a highly compressible, low hardness pad to remove microscratches that are formed during leveling, step 54 .

Zusätzlich zum Eliminieren der Lastwirkung während der che mischen mechanischen Planierung (CMP) verbessert der Prozeß der Erfindung auch den Halbleiterherstellungsprozeß, indem er die Verwendung von dünneren Schutzbeschichtungen wie BPSG (Bohrphophorsilikatglas) auf der Waferoberfläche gestattet. Dies liegt daran, daß es weniger wahrscheinlich ist, daß ein Abschnitt der Schutzbeschichtung vollständig entfernt oder durchgedrückt bzw. durchlocht wird während des chemischen mechanischen Planierungsprozesses.In addition to eliminating the load effect during the kitchen Mix mechanical leveling (CMP) improves the process the invention also the semiconductor manufacturing process by he the use of thinner protective coatings such as BPSG (Drilling phosphor silicate glass) allowed on the wafer surface. This is because it is less likely that a Section of protective coating completely removed or is pushed or perforated during the chemical mechanical leveling process.

Da der CMP-Prozeß genauer gesteuert werden kann, um eine ebene Fläche zu erzielen, wird zusätzlich das Prozeßfenster für den Planierungsprozeß verbessert. Darüberhinaus kann der CMP-Prozeß bei geringeren Kosten mit verbesserten Ergebnis sen (d. h. planierte Oberfläche frei von Mikrokratzern) durchgeführt werden. Zusätzlich kann ein darauffolgender photolithografischer Prozeß mit einer planierten Oxidbe schichtung verbessert werden. Als ein Beispiel kann eine reflektierende Kerbe (reflective notching), welches durch eine irreguläre Oberfläche verursacht wird, eliminiert wer den. Darüberhinaus ist eine bessere Zeilen- bzw. Linienbrei tensteuerung während des photolithografischen Prozesses mög lich. Schließlich wird eine verbesserte Halbleiterausbeute geschaffen, da der CMP-Prozeß der Erfindung die Zahl der Metalldefekte auf dem Wafer vermindert.Because the CMP process can be controlled more precisely to a To achieve a flat surface is also the process window improved for the planning process. In addition, the CMP process at lower costs with improved results sen (i.e. smooth surface free of micro scratches) be performed. In addition, a subsequent one photolithographic process with a leveled oxide layer layering can be improved. As an example, one reflective notching, which by an irregular surface is caused, who is eliminated the. In addition, there is a better line or line width control during the photolithographic process possible Lich. Eventually there will be an improved semiconductor yield created since the CMP process of the invention increases the number of Metal defects on the wafer reduced.

Somit schafft die Erfindung ein einfaches und dennoch nicht naheliegendes Verfahren zum Verbessern des CMP-Prozesses während der Halbleiterherstellung.Thus, the invention creates a simple, yet not obvious method to improve the CMP process during semiconductor manufacturing.

Claims

1. Method for chemical mechanical leveling (CMP) with the steps:
Rotating a semiconductor wafer ( 10 ) with respect to a polishing plate ( 34 );
Leveling a surface of the wafer by contact with a flat contact surface ( 46 ) of a hard, low compressible polishing pad ( 40 ) which is mounted on the polishing plate ( 34 ); and
Polishing the wafer ( 10 ) with a highly compressible cushion ( 40 ) of low hardness, which is mounted on the polishing plate ( 34 ) in order to remove microscratches formed during the leveling.

2. The method of claim 1, wherein the polishing pad ( 40 ) is formed from a material having a "Shore D" hardness of about 50 during leveling.

3. The method of claim 2, wherein the polishing pad ( 40 ) is formed from a microporous blown polyurethane during leveling.

4. The method according to any one of claims 1 to 3, wherein the polishing pad ( 40 ) is formed during polishing from a material with a vertically oriented pore structure on a compressible substrate.

5. The method of claim 4, wherein the polishing pad ( 40 ) is formed during polishing from a poromeric material on a compressible substrate.

6. Method for chemical mechanical leveling (CMP) of a semiconductor wafer with the steps:
Holding the wafer ( 10 ) in a wafer carrier ( 26 );
Rotating the wafer ( 10 ) with respect to a polishing plate ( 34 ) carrying a polishing pad ( 40 ) thereon; and
Leveling a surface of the wafer ( 10 ) by contact with a first polishing pad ( 40 ), which is formed from a hard, low compressible material, to form a flat contact surface ( 46 ), whereby the wafer surface along a single plane without a load is leveled; and
Polishing the leveled surface of the wafer ( 10 ) with a second polishing pad ( 40 ) formed from a relatively soft compressible material to remove microscratches formed by leveling the wafer ( 10 ).

7. The method of claim 6, wherein the first polishing pad ( 40 ) has a Shore D hardness of about 50.

8. The method of claim 7, wherein the first polishing pad ( 40 ) is formed from a microporous blown polyurethane material.

9. The method of claim 6, 7 or 8, wherein the second polishing pad ( 40 ) is formed from a poromeric material on a compressible substrate.

10. The method according to claim 9, wherein the second polishing pad ( 40 ) is formed with a vertically oriented pore structure.