DE4320286A1 - Verfahren zum elektrischen Kontaktieren des Aktivbereichs einer Halbleiteranordnung - Google Patents

Verfahren zum elektrischen Kontaktieren des Aktivbereichs einer Halbleiteranordnung

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Description

Die Erfindung betrifft ein Verfahren zum elektrischen Kon­ taktieren des Aktivbereichs eines Halbleiter-Wafers gemäß dem Oberbegriff des Patentanspruchs 1, insbesondere über Kontaktöffnungen im Submikrobereich. Die Erfindung betrifft ferner Halbleiteranordnungen mit begrabenen Kontakten.
Beim Verkleinern von Halbleiteranordnungen zum Erzielen einer höheren Packungsdichte werden die Abstände zwischen benachbarten Komponenten immer kleiner. Gegenwärtig ver­ fügbare Technologien ermöglichen Geometrien im Submikro­ bereich. Bei Speichern hoher Dichte sind für die Abstände zwischen benachbarten Wortleitern 0,4 µ oder weniger ge­ fordert, um eine ausreichend dichte Zelle zu produzieren. Bei diesen Abmessungen ergeben sich Probleme, wenn man versucht, die Kontaktöffnungen zu aktiven Bereichen zwischen den benachbarten, sehr nahe beabstandeten Wortleitern zu definieren. Jetzige photolithographische und Metallisie­ rungsverfahren sind nur bis zu 0,35 µ möglich, bei einem Ausrichtungsfehler von +/- 0,15 µ. Ohne Aktivbereichkontakte mit Selbstausrichtung würde der minimale Abstand der Wort­ leiter annähernd größer als 0,85 µ sein, wobei dies gleich der minimalen photolithographischen Abmessung von 0,35 µ ist, + 2mal eine Toleranz von 0,15 µ für Fehlausrichtung 2mal eine Randabmessung von 0,10 µ (d. h. 0,35 µ + 2×0,15 µ + 2×0,10 µ = 0,85 µ). Verfügbare Verfahren sind deshalb nicht geeignet, sehr enge und richtig liegende Kontaktöff­ nungen zu Aktivbereichen mit Abmessungen von 0,4 µ und we­ niger zu erzeugen.
Die der Erfindung zugrundeliegende Auf­ gabe besteht darin, ein Verfahren anzugeben, mit dem dies möglich ist und eine entsprechende Halbleiteranordnung zu schaffen.
Erfindungsgemäß ist die genannte Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst.
Vorteilhafte Weiterbildungen ergeben sich aus den Unteran­ sprüchen. Die Merkmale der Ansprüche 6 und 12 beziehen sich auf wesentliche weitere Aspekte der Erfindung.
Ein Ausführungsbeispiel der Erfindung ist nachstehend anhand der Zeichnung erläutert. Dabei bezeichnen gleiche Bezugszei­ chen gleiche Komponenten. Es zeigen:
Fig. 1 einen Abschnitt eines Halbleiterwafers in dem der Erfindung zugrundeliegenden Anfangszustand;
Fig. 2 bis 9 jeweils den in Fig. 1 dargestellten Abschnitt in den durch das erfindungsgemäße Verfahren bestimm­ ten, aufeinanderfolgenden Zuständen;
Fig. 10 einen Abschnitt des in Fig. 1 dargestellten Wafers in einem Verfahrenszustand, der dem in Fig. 7 dar­ gestellten Zustand folgt, um die erfindungsgemäßen Vorteile aufzuzeigen, die von der Verringerung der Fehlausrichtungsprobleme herrühren.
In Fig. 1 hat der dargestellte Abschnitt eines Halbleiter­ wafers 10 ein dickes Substrat 12, ein Feldoxid 14 und Aktiv­ bereiche 16 und 18. Leiter 20, 22, 24 und 26 sind auf dem Wafer 10 angeordnet. Die einzelnen Leiter sind aus einer Polysiliciumschicht 28, einer Silicidschicht 30 und einer Oxidschicht 32 aufgebaut. Aus Gründen der Übersichtlichkeit sind die Steueroxidschichten weggelassen. Die einzelnen Leiter 20, 22, 24, 26 haben Oberseiten 20a, 22a, 24a, 26a und Seiten 20b/20c, 22b/22c, 24b/24c und 26b/26c.
Eine Isolierschicht ist über den Wafer 10 gelegt, wird mit einem Muster versehen und geätzt, um isolierbereiche 34 an den Seiten der Leiter 20, 22, 24, 26 zu bilden. Die Isolier­ bereiche 34 an den Seiten benachbarter Leiter liegen in einem Abstand D in einem ausgewählten Bereich des Wafers 10 voneinander entfernt, indem ein begrabener Kontakt gebildet werden soll.
In dem Substrat 12 wird ein Fremdstoff implantiert, um Source/Drain-Bereiche 36, 38, 40 und 42 zu bilden. In den nachfolgend erläuterten Verfahrensschritten werden begrabene Kontaktöffnungen gebildet, um den Source/Drain-Bereich 38 des Aktivbereichs 16 und den Source/Drain-Bereich 40 des Aktivbereichs 18 freizulegen.
Fig. 2 zeigt eine erste Oxidschicht 44 über den Aktivberei­ chen 16 und 18 und den Leitern 20, 22, 24, 26. Die Dicke der ersten Oxidschicht 44 ist kleiner als die Hälfte des Ab­ standes D zwischen den Isolierbereichen auf den Seiten be­ nachbarter Leiter. Die erste Oxidschicht 44 wird vorzugswei­ se in einer Dicke von etwa 10 bis 100 nm, vorzugsweise in einer Dicke von etwa 30 bis 50 nm, aufgebracht. Die Obersei­ te 46 der Schicht 44 hat eine Kontur entsprechend der Form der darunterliegenden Halbleiterkomponenten. Die Oberseite 46 definiert eine höchste Erhebung K der ersten Oxidschicht 44 über den Aktivbereichen 16 und 18.
Auf die Oberseite der ersten Oxidschicht 44 wird eine Dicke, konforme erste Schicht aus Isoliermaterial 48 aufgebracht. Diese erste Isolierschicht 48 besteht aus einem Material, das gegenüber der ersten Oxidschicht 44 selektiv ätzbar ist und vorzugsweise aus einem Nitrid besteht. Die erste Iso­ lierschicht 48 hat eine Oberseite 50, die in etwa der von der darunterliegenden Topographie der Leiter und des Feld­ oxids gebildeten Kontur folgt. Die Oberseite 50 hat eine kleinste Erhebung H oberhalb der Aktivbereiche 16 und 18, die der Höhe nach höher ist als die höchste Erhebung K der ersten Oxidschicht 44.
In Fig. 3 wird der Halbleiterwafer 10 chemisch-mechanisch poliert (CMP), um eine planare erste Isolierschicht 48 mit einer im wesentlichen flachen Oberseite 52 zu erhalten. Die planare Oberseite 52 liegt mit ihrer Erhebung L über den Aktivbereichen 16 und 18, ist also der Höhe nach höher als die höchste Erhebung K der ersten Oxidschicht 44. Wenn auch das bevorzugte Ausführungsbeispiel in einem Verfahren mit zwei Schritten beschrieben worden ist, wonach eine konforme Isolierschicht abgelagert wurde und dann der CMP-Schritt er­ folgt, um die Isolierschicht zu glätten, kann die erste Iso­ lierschicht 48 auch so aufgebracht werden, daß man eine im wesentlichen planare Oberseite ohne einen nachfolgenden Po­ lierschritt erhält.
In Fig. 4 wird die erste Isolierschicht 48 mittels einer Maske (nicht dargestellt) mit einem Muster versehen und selektiv gegenüber der ersten Oxidschicht 44 geätzt, um erste Kontaktöffnungen 54 und 56 zwischen benachbarten Leitern 20, 22 und 24, 26 über den Source/Drain-Bereichen 38 und 40 der Aktivbereiche 16 und 18 zu bilden. Die ersten Kontaktöffnungen 54 und 56 haben eine Öffnungsbreite W an oder nahe der Oberseite 52, die größer ist als der Abstand D zwischen den Isolierbereichen 24 auf den Seiten der Leiter.
Fig. 5 zeigt nun die innerhalb der ersten Kontaktöffnungen 54 und 56 weggeätzte erste Oxidschicht 44, um die Aktivbe­ reiche 16 und 18 freizulegen bzw. die Source/Drain-Bereiche 38 und 40 der Aktivbereiche 16 und 18. Dieser Ätzschritt wird vorzugsweise zeitgesteuert durchgeführt und selektiv gegenüber dem Silicium, so daß die dünne Oxidschicht 44 entfernt wird, ohne daß die Isolierbereiche 34 oder Oxid­ schichten 32 angeätzt werden.
Fig. 6 zeigt das Einbringen von Kontakten 58 und 60 in die ersten Kontaktöffnungen 54 und 56 über den freigelegten Aktivbereichen 16 und 18. Die Kontakte 58 und 60 bestehen aus einem leitfähigen Material und kontaktieren elektrisch die Source/Drain-Bereiche 38 und 40. Vorzugsweise bestehen die Kontakte 58 und 60 aus Polysilicium. Die Kontakte 58 und 60 haben jeweils im wesentlichen flache Oberseiten 62 und 64 mit einer Erhebung M über den Aktivbereichen 16 und 18. Die Höhe M ist vorzugsweise etwa gleich oder etwas kleiner als die Erhebung L der Oberseite 52 der Isolierschicht. Die Kontaktoberseiten 62 und 64 haben am Wafer eine annähernd gleichmäßige Höhe. Die Vorteile dieser im ganzen gleichmäßi­ gen Höhe sind nachstehend erläutert.
Einer der erfindungsgemäßen Vorteile liegt darin, daß die Kontakte 58 und 60 verhältnismäßig grobe Oberseitenflächen besitzen. Die Breite der Kontakte 58 und 60 an ihren Ober­ seiten 62 und 64 ist gleich der Breite W der Kontaktöff­ nungen 54 und 56 (Fig. 4). Diese Breite ist wesentlich grö­ ßer als der Abstand D (Fig. 1) der begrabenen Kontaktberei­ che nahe den Source/Drain-Bereichen 34 und 40 am Substrat 12. Somit ersetzt das erfindungsgemäße Verfahren den schma­ len Kontaktbereich nahe dem Aktivbereich durch einen groben Kontaktbereich.
Gemäß einem Aspekt der Erfindung werden die Kontakte 58 und 60 durch das Aufbringen einer Schicht aus leitfähigem Werk­ stoff (vorzugsweise Polysilicium) auf die erste Isolier­ schicht 48 und in den ersten Kontaktöffnungen 54 und 56 ge­ bildet. Der Halbleiterwafer wird dann chemisch-mechanisch poliert und damit die leitfähige Schicht von der Oberseite 52 der ersten Isolierschicht 48 entfernt. Das gesamte leit­ fähige Material wird von der Oberseite 52 entfernt, um die einzelnen Kontakte 58 und 60 elektrisch zu isolieren und um zu vermeiden, daß sich unerwünschte leitfähige Brücken zwi­ schen den Kontakten 58 und 60 ergeben. Um sicherzugehen, daß das gesamte leitfähige Material von der Oberseite 52 abge­ tragen ist, werden die Kontakte 58 und 60 soweit poliert, daß ihre Oberseiten 62 und 64 etwas unterhalb der Oberseite 52 der ersten Isolierschicht zu liegen kommen. Auf diese Weise werden die einzelnen Kontakte 58 und 60 voneinander isoliert.
Alternativ zum chemisch-mechanischen Polieren kann die Schicht leitfähigen Materials auch in einem Resist-Ätzungs- Verfahren behandelt werden, um die leicht vertieften Kon­ taktoberseiten 62 und 64 zu erhalten.
Gemäß Fig. 7 ist nun eine zweite Isolierschicht 66 über der ersten Isolierschicht 48 und den Kontakten 58, 60 aufge­ bracht. Diese zweite Isolierschicht kann eine Oxidschicht sein, beispielsweise BPSG.
Fig. 8 zeigt eine Bemusterung der zweiten Isolierschicht 66 unterhalb einer nicht dargestellten Maske und in einem Ätz­ vorgang werden die zweiten Kontaktöffnungen 68 und 70 ge­ bildet, die die Oberseiten 62 und 64 der Kontakte 58 und 60 freilegen. Die zweite Isolierschicht 66 wird vorzugsweise trocken geätzt mit einem Ätzmittel, das sowohl zur Isolier­ schicht 48 (vorzugsweise eine Nitridschicht) und den Poly­ siliciumkontakten 58 und 60 (vorzugsweise Polysilicium) selektiv ist. Infolge der verhältnismäßig groben Flächenbe­ reiche der Kontakte 58, 60 und der Selektivität der Ätzung kann man eine konventionelle photolithographische Technik benutzen, um den zweiten Kontaktöffnungen 68 und 70 zu bil­ den. Die erste Isolierschicht 48 und die Oxidschicht 44 unterstützen den Schutz der Leiter 20, 22, 24 und 26 bei diesem Ätzschritt. Beim Ätzen kann die Isolierschicht 48 gegenüber den Polysiliciumkontakten 58 und 60 in einem unterschiedlichen Maß abgetragen werden, wie dies mit den Oberflächendiskontinuitäten 71 an der Grenze zwischen der Isolierschicht 48 und den Kontakten 58 und 60 dargestellt ist.
In Fig. 9 ist eine leitfähige Schicht 76 über der zweiten Isolierschicht 66 und in den zweiten Kontaktöffnungen 68 und 70 vorgesehen, um die Kontakte 58 und 60 zu kontaktieren. Diese leitfähige Schicht 56 kann ein Polysilicium oder Me­ tall sein.
Ein weiterer erfindungsgemäßer Vorteil besteht in der grö­ ßeren Toleranz gegenüber Fehlausrichtung. So zeigt Fig. 10 die zweite Isolierschicht 66, die fehlerhaft bemustert und geätzt wurde und damit falsch ausgerichtete Kontaktöffnungen 72 und 74 zur Folge hat. Trotz der Fehlausrichtung erhält man aber elektrische Kontakte mit den Aktivbereichen 16 und 18 über die Kontakte 58 und 60 infolge der groben Oberfläche an den Oberseiten 62 und 64 der Kontakte (im Vergleich zu dem schmalen Abstand D der begrabenen Kontaktöffnung zwi­ schen benachbarten Leitern nahe den Aktivbereichen 16 und 18). Zusätzlich gestattet das Ätzen der zweiten Kontakt­ schicht 66 mit einem sowohl zur ersten Isolierschicht 48 als auch zu den Kontakten 58 und 60 selektiven Ätzmittel eine beträchtliche Fehlausrichtung, bei der die darunterliegende Struktur immer noch geschützt ist. Erfindungsgemäß erhält man somit eine hohe Toleranz bei Fehlausrichtung und läßt sich damit der Ausschuß von Halbleiteranordnungen verrin­ gern.
Die Erfindung liefert ein Verfahren für Submikrogeometrien und ist besonders wertvoll bei Geometrien von weniger als 0,4 µ. Die kombinierten dünnen Oxid- und Dickennitrid­ schichten liefern eine Struktur, die für hochselektives Ät­ zen geeignet ist, um Kontaktöffnungen in der Größenordnung von 0,3 bis 0,4 µ zu bilden. Die in gleichförmige Höhe be­ findlichen und verhältnismäßig breiten Kontaktanschlüsse lassen sich mit konventionellen photolithographischen Ver­ fahren leicht treffen, wenn man die zweiten Kontaktöffnungen herstellt. Außerdem ergeben die Breitenanschlüsse eine hohe Toleranz bei Fehlausrichtung und man erzielt höhere Produk­ tionsraten.

Claims (12)

1. Verfahren zum elektrischen Kontaktieren des Aktiv­ bereichs an einem Halbleiterwafer, wobei das Verfahren fol­ gende Schritte aufweist:
Auf einem Halbleiterwafer (12, 14) werden Leiterbahnen (20, 22, 24, 26) gebildet, wobei die einzelnen Leiter mit Seiten versehen sind,
an den Seiten der Leiterbahnen wird eine Isolierschicht (34) aufgebracht, wobei der Abstand der isolierten Seiten be­ nachbarter Leiterbahnen an einer bestimmten Stelle des Wa­ fers einen bestimmten Abstand hat,
zwischen den Leiterbahnen wird an dieser ausgewählten Stelle ein Aktivbereich (16, 18) vorgesehen,
auf dem Aktivbereich und den Leiterbahnen wird eine erste Oxidschicht (44) vorbestimmter Dicke aufgebracht, die klei­ ner ist als die Hälfte des Abstandes zwischen den isolierten Seiten der Leiterbahnen,
auf der ersten Oxidschicht wird eine erste planare Isolier­ schicht (48) aufgebracht, die relativ zur ersten Oxidschicht selektiv ätzbar ist,
die erste planare Isolierschicht (48) wird mit einem Muster versehen, um eine erste Kontaktöffnung zum Aktivbereich hin zu definieren,
die erste Isolierschicht wird gegenüber der ersten Oxid­ schicht selektiv geätzt, um die erste Kontaktöffnung (54, 56) auszubilden, deren Breite W an der Oberseite (52) der ersten planaren Isolierschicht größer ist als der Abstand D zwi­ schen den Isolierbereichen (34) der Leiterbahnen,
die erste Oxidschicht (44) wird innerhalb der ersten Kon­ taktöffnung zum Freilegen des Aktivbereichs geätzt,
in der ersten Kontaktöffnung wird über dem freigelegten Aktivbereich ein Kontakt (58, 60) ausgebildet,
über der ersten Isolierschicht und dem Kontakt wird eine zweite Isolierschicht (66) gebildet,
die zweite Isolierschicht wird mit einem Muster versehen und geätzt, um eine zweite Kontaktöffnung (68, 70) zu bilden und den Kontakt freizulegen und
eine leitfähige Schicht (76) wird über der zweiten Isolier­ schicht und in der zweiten Kontaktöffnung vorgesehen und kontaktiert den Kontakt (58, 60).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der ersten Oxidschicht (44) zwischen 10 und 100 nm beträgt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der ersten Oxidschicht zwischen etwa 30 und 50 nm beträgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als erste Isolierschicht (48) eine Nitridschicht verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Anschluß (58, 60) aus Poly­ silicium hergestellt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß man die erste planare Isolier­ schicht erhält, indem man auf der ersten Oxidschicht eine konforme erste Isolierschicht aufbringt und den Wafer chemisch-mechanisch poliert und damit eine planare erste Isolierschicht erzielt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Kontakt in folgender Weise hergestellt wird:
Eine leitfähige Schicht wird über der ersten Isolierschicht (48) und in der ersten Kontaktöffnung über den freigelegten Aktivbereich aufgebracht,
der Wafer wird chemisch-mechanisch poliert, um die leitfä­ hige Schicht von der ersten Isolierschichtoberseite (52) ab­ zutragen und einen Kontakt in der ersten Kontaktöffnung zu bilden, dessen Oberseite etwas unterhalb der Oberseite der ersten Isolierschicht liegt, so daß der Anschluß elektrisch isoliert ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die zweite Isolierschicht mit einem Ätzmittel geätzt wird, das gegenüber der ersten Iso­ lierschicht und dem Kontakt selektiv ätzbar ist.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die erste Oxidschicht (44) in einer Dicke derart aufgebracht wird, daß ihre höchste Er­ hebung K über dem Aktivbereich liegt, daß die Nitridschicht (48) mit einer Dicke über der ersten Oxidschicht derart auf­ gebracht wird, daß die niedrigste Erhebung H über dem Aktiv­ bereich höher ist als die höchste Erhebung K der ersten Oxidschicht und daß die Nitridschicht auf eine erste Erhe­ bung L über dem Aktivbereich planarisiert wird, die höher ist als die höchste Erhebung K der ersten Oxidschicht, und daß für die Höhe des Polysiliciumkontaktes in der ersten Kontaktöffnung über dem freigelegten Aktivbereich eine zwei­ te Erhebung M gewählt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Erhebung M annähernd gleich der ersten Erhe­ bung L ist.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Erhebung M etwas geringer ist als die erste Erhebung L.
12. Halbleiteranordnung, bestehend aus folgenden Kom­ ponenten:
Auf einem Halbleiterwafer (10) sind einzelne Lei­ terbahnen (20, 22, 24, 26) mit Oberseiten und Seiten ausgebil­ det, die Seiten der Leiterbahnen sind mit Isolierbereichen (34) abgedeckt, wobei die Isolierbereiche an bestimmten Stellen des Wafers einen bestimmten Abstand voneinander aufweisen,
zwischen den Leiterbahnen sind an den vorbestimmten Stellen Aktivbereiche (16, 18) gebildet,
über den Leiterbahnen ist eine Isolierschicht (44) ausge­ bildet, in der erste Kontaktöffnungen (54, 56) über den vor­ bestimmten Stellen zwischen benachbarten Leiterbahnen vor­ gesehen sind, wobei die ersten Kontaktöffnungen eine Breite an ihrer Oberseite aufweisen, die größer ist als der vor­ bestimmte Abstand der Isolierbereiche,
die ersten Kontaktöffnungen sind mit Kontaktwerkstoff (58, 60) ausgefüllt, um die Aktivbereiche elektrisch zu kontak­ tieren, wobei die Kontaktanschlüsse eine im wesentlichen flache Oberseite (62, 64) aufweisen, deren Höhe am Wafer ver­ teilt annähernd gleichförmig ist,
auf der Isolierschicht (48) liegt eine Oxidschicht mit zwei­ ten Kontaktöffnungen (68,70) oberhalb der Anschlußkontakte und über der Oxidschicht und in den zweiten Kontaktöffnungen liegt eine leitfähige Schicht (76), welche die Kontaktan­ schlüsse (58, 60) kontaktiert.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0549055A3 (en) * 1991-12-23 1996-10-23 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device provided with a field effect transistor, and such a semiconductor device
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
EP0598168B1 (de) * 1992-11-18 1997-05-28 STMicroelectronics S.r.l. Herstellung von direkte Kontakten in hoher Dichte MOS/CMOS Verfahren
US5308777A (en) * 1993-07-28 1994-05-03 United Microelectronics Corporation Mask ROM process
KR970009053B1 (en) * 1993-12-27 1997-06-03 Hyundai Electronics Ind Manufacturing method of semiconductor device
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5633196A (en) * 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5420057A (en) * 1994-06-30 1995-05-30 International Business Machines Corporation Simplified contact method for high density CMOS
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5534460A (en) * 1995-04-27 1996-07-09 Vanguard International Semiconductor Corp. Optimized contact plug process
US5661054A (en) * 1995-05-19 1997-08-26 Micron Technology, Inc. Method of forming a non-volatile memory array
US5851916A (en) * 1995-11-03 1998-12-22 Micron Technology, Inc. Formation of a self-aligned integrated circuit structures using planarization to form a top surface
JP2814972B2 (ja) * 1995-12-18 1998-10-27 日本電気株式会社 半導体装置の製造方法
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US5830798A (en) * 1996-01-05 1998-11-03 Micron Technology, Inc. Method for forming a field effect transistor
US5960304A (en) * 1996-05-20 1999-09-28 Texas Instruments Incorporated Method for forming a contact to a substrate
US5668065A (en) * 1996-08-01 1997-09-16 Winbond Electronics Corp. Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
US5683922A (en) * 1996-10-04 1997-11-04 United Microelectronics Corporation Method of fabricating a self-aligned contact
US6238971B1 (en) 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US5918122A (en) 1997-02-11 1999-06-29 Micron Technology, Inc. Methods of forming integrated circuitry, DRAM cells and capacitors
US6214727B1 (en) 1997-02-11 2001-04-10 Micron Technology, Inc. Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry
US5981333A (en) 1997-02-11 1999-11-09 Micron Technology, Inc. Methods of forming capacitors and DRAM arrays
US5905280A (en) 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US5854127A (en) * 1997-03-13 1998-12-29 Micron Technology, Inc. Method of forming a contact landing pad
US5998257A (en) 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US5869403A (en) * 1997-03-14 1999-02-09 Micron Technology, Inc. Semiconductor processing methods of forming a contact opening to a semiconductor substrate
WO1998048453A1 (en) 1997-04-23 1998-10-29 Advanced Chemical Systems International, Inc. Planarization compositions for cmp of interlayer dielectrics
TW332915B (en) * 1997-06-24 1998-06-01 Ti Acer Co Ltd The producing method for shallow trench isolation with global planarization
US6080672A (en) * 1997-08-20 2000-06-27 Micron Technology, Inc. Self-aligned contact formation for semiconductor devices
US6359302B1 (en) 1997-10-16 2002-03-19 Micron Technology, Inc. DRAM cells and integrated circuitry, and capacitor structures
US6028004A (en) * 1998-01-06 2000-02-22 International Business Machines Corporation Process for controlling the height of a stud intersecting an interconnect
US6165863A (en) 1998-06-22 2000-12-26 Micron Technology, Inc. Aluminum-filled self-aligned trench for stacked capacitor structure and methods
US6103612A (en) * 1998-09-02 2000-08-15 Micron Technology, Inc. Isolated interconnect studs and method for forming the same
US6242302B1 (en) 1998-09-03 2001-06-05 Micron Technology, Inc. Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6200875B1 (en) 1998-12-21 2001-03-13 Taiwan Semiconductor Manufacturing Company Chemical mechanical polishing of polysilicon plug using a silicon nitride stop layer
US6399284B1 (en) 1999-06-18 2002-06-04 Advanced Micro Devices, Inc. Sub-lithographic contacts and vias through pattern, CVD and etch back processing
US6168984B1 (en) 1999-10-15 2001-01-02 Taiwan Semiconductor Manufacturing Company Reduction of the aspect ratio of deep contact holes for embedded DRAM devices
US6268281B1 (en) 1999-11-15 2001-07-31 Taiwan Semiconductor Manufacturing Company Method to form self-aligned contacts with polysilicon plugs
US6282115B1 (en) * 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
KR100326811B1 (ko) * 1999-12-31 2002-03-04 박종섭 반도체소자의 비트라인 형성방법
US6537902B1 (en) * 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
TW544840B (en) * 2002-06-27 2003-08-01 Intelligent Sources Dev Corp A stack-type DRAM memory structure and its manufacturing method
DE102006041006B4 (de) 2006-08-31 2018-05-03 Advanced Micro Devices, Inc. Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
DE4107883A1 (de) * 1990-03-13 1991-09-19 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung
US5110766A (en) * 1987-07-28 1992-05-05 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including forming a flattening layer over hollows in a contact hole

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3423646A (en) * 1965-02-01 1969-01-21 Sperry Rand Corp Computer logic device consisting of an array of tunneling diodes,isolators and short circuits
DE2049658C3 (de) * 1970-10-09 1975-08-28 Messerschmitt-Boelkow-Blohm Gmbh, 8000 Muenchen Elektronisches Speicherelement
US3796926A (en) * 1971-03-29 1974-03-12 Ibm Bistable resistance device which does not require forming
US4099260A (en) * 1976-09-20 1978-07-04 Bell Telephone Laboratories, Incorporated Bipolar read-only-memory unit having self-isolating bit-lines
US4115872A (en) * 1977-05-31 1978-09-19 Burroughs Corporation Amorphous semiconductor memory device for employment in an electrically alterable read-only memory
DE2737073C3 (de) * 1977-08-17 1981-09-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors für eine Ein-Transistor-Speicherzelle
DE2738008A1 (de) * 1977-08-23 1979-03-01 Siemens Ag Verfahren zum herstellen einer eintransistor-speicherzelle
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US4174521A (en) * 1978-04-06 1979-11-13 Harris Corporation PROM electrically written by solid phase epitaxy
US4502208A (en) * 1979-01-02 1985-03-05 Texas Instruments Incorporated Method of making high density VMOS electrically-programmable ROM
US4272562A (en) * 1979-06-19 1981-06-09 Harris Corporation Method of fabricating amorphous memory devices of reduced first fire threshold voltage
CA1177148A (en) * 1981-10-06 1984-10-30 Robert J. Mcintyre Avalanche photodiode array
US4569698A (en) * 1982-02-25 1986-02-11 Raytheon Company Method of forming isolated device regions by selective successive etching of composite masking layers and semiconductor material prior to ion implantation
AU562641B2 (en) * 1983-01-18 1987-06-18 Energy Conversion Devices Inc. Electronic matrix array
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
JPS60109266A (ja) * 1983-11-18 1985-06-14 Hitachi Ltd 記憶装置
US4892845A (en) * 1984-08-31 1990-01-09 Texas Instruments Incorporated Method for forming contacts through a thick oxide layer on a semiconductive device
US4876668A (en) * 1985-07-31 1989-10-24 California Institute Of Technology Thin film memory matrix using amorphous and high resistive layers
US4714686A (en) * 1985-07-31 1987-12-22 Advanced Micro Devices, Inc. Method of forming contact plugs for planarized integrated circuits
US4892840A (en) * 1986-03-27 1990-01-09 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4757359A (en) * 1986-04-07 1988-07-12 American Microsystems, Inc. Thin oxide fuse
US4823181A (en) * 1986-05-09 1989-04-18 Actel Corporation Programmable low impedance anti-fuse element
US4876220A (en) * 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US4881114A (en) * 1986-05-16 1989-11-14 Actel Corporation Selectively formable vertical diode circuit element
US4809044A (en) * 1986-08-22 1989-02-28 Energy Conversion Devices, Inc. Thin film overvoltage protection devices
JP2807226B2 (ja) * 1987-09-12 1998-10-08 ソニー株式会社 半導体装置の製造方法
US4804490A (en) * 1987-10-13 1989-02-14 Energy Conversion Devices, Inc. Method of fabricating stabilized threshold switching material
US5171713A (en) * 1990-01-10 1992-12-15 Micrunity Systems Eng Process for forming planarized, air-bridge interconnects on a semiconductor substrate
US5158910A (en) * 1990-08-13 1992-10-27 Motorola Inc. Process for forming a contact structure
US5144404A (en) * 1990-08-22 1992-09-01 National Semiconductor Corporation Polysilicon Schottky clamped transistor and vertical fuse devices
US5341328A (en) * 1991-01-18 1994-08-23 Energy Conversion Devices, Inc. Electrically erasable memory elements having reduced switching current requirements and increased write/erase cycle life
US5335219A (en) * 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5124280A (en) * 1991-01-31 1992-06-23 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5359205A (en) * 1991-11-07 1994-10-25 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5166096A (en) * 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
US5510629A (en) * 1994-05-27 1996-04-23 Crosspoint Solutions, Inc. Multilayer antifuse with intermediate spacer layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5110766A (en) * 1987-07-28 1992-05-05 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including forming a flattening layer over hollows in a contact hole
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
DE4107883A1 (de) * 1990-03-13 1991-09-19 Mitsubishi Electric Corp Halbleitereinrichtung und verfahren zu deren herstellung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IBM TDB, 1988, Vol. 31, Nr. 7, S. 242-243 *
Journal De Physique, Colloque C4, supplEment Nr. 9, Bd. 49, September 1988, S. 503-506 *

Also Published As

Publication number Publication date
JPH0669358A (ja) 1994-03-11
USRE36518E (en) 2000-01-18
US5229326A (en) 1993-07-20

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