DE4320691C2 - D/A-Wandler - Google Patents
D/A-WandlerInfo
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- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
Description
Die vorliegende Erfindung bezieht sich auf einen D/A-Wandler
gemäß dem Oberbegriff des Anspruchs 1.
Ein D/A-Wandler dieser Art ist aus der DE 36 17 433 A1 bekannt.
Dieser bekannte D/A-Wandler weist eine Digitaldaten-Aufteilungseinrichtung
auf, die ein N-Bit-Digitalsignal
empfängt und die ferner einen ersten und zweiten Ausgang
aufweist, wobei sie aus einem der beiden Ausgänge digitale
Teildaten E1 ausgibt, bei denen es sich um durch Eliminierung
des höchstwertigen Bits aus dem Digitalsignal erhaltene
(N-1)-Bit-Digitaldaten handelt, während sie aus dem
anderen Ausgang festgelegte bzw. unveränderliche Digitaldaten E2
ausgibt. Ferner weist dieser bekannte D/A-Wandler
eine erste und zweite D/A-Wandlereinrichtung auf, die mit
dem ersten bzw. zweiten Ausgang der Digitaldaten-Aufteilungseinrichtung
verbunden sind und die jeweils empfangenen
Digitaldaten E1 bzw. E2 einer D/A-Wandlung unterziehen, um
entsprechend eine erste bzw. zweite Analogspannung auszugeben.
Bei diesem bekannten D/A-Wandler werden die beiden erzeugten
Analogspannungen mittels eines Addierers summiert, so
daß an dessen Ausgang eine einzige Analogspannung zur Verfügung
steht, die dem zugeführten N-Bit-Digitalsignal entspricht.
In vielen Anwendungsfällen ist es jedoch erforderlich,
der jeweils angeschlossenen Last einen Strom einzuprägen,
der zudem möglichst unbeeinflußt von der Impedanz
der Last sein sollte; wenn man an den Ausgang des bekannten
D/A-Wandlers zu diesem Zweck einen geeigneten Spannungs/Strom-Wandler
anschließt, so ist es zwar möglich, eine
derartige Stromeinprägung zu erreichen, jedoch ist es
mit dieser Anordnung in der Regel schwierig, Einflüsse der
Lastimpedanz auf den Stromverlauf sicher auszuschließen.
Aus der Zeitschrift "Elektronik", Band 17 vom 19. 8. 1988,
Seiten 90-93, ist ein weiterer D/A-Wandler bekannt; dieser
D/A-Wandler unterscheidet sich von dem gattungsgemäßen D/A-Wandler
jedoch dadurch, daß lediglich eine einzige D/A-Wandlereinrichtung
vorgesehen ist; demgemäß weist dieser
bekannte D/A-Wandler auch keine Digitaldaten-Aufteilungseinrichtung
auf, wobei ferner die vorgenannte Problematik
bei diesem Wandler kaum auftritt.
Der Erfindung liegt die Aufgabe zugrunde, einen D/A-Wandler
gemäß dem Oberbegriff des Anspruchs 1 derart weiterzubilden,
daß ein analoges Stromausgangssignal erzielbar ist,
das von der Lastimpedanz möglichst wenig beeinflußbar ist.
Diese Aufgabe wird erfindungsgemäß mit den im Kennzeichnungsteil
des Anspruchs 1 angegebenen Maßnahmen gelöst.
Mit den im Kennzeichnungsteil des Anspruchs 1 angegebenen
Schaltungsmaßnahmen wird erreicht, daß der angeschlossenen
Last ein dem N-Bit-Digitalsignal entsprechender Strom eingeprägt
wird, der von der Lastimpedanz völlig unbeeinflußt
ist. Zudem zeichnet sich die Erfindung durch einen vergleichsweise
einfachen Schaltungsaufbau aus, der zu entsprechend niedrigen Herstellungskosten führt.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand
der Unteransprüche.
Die Erfindung wird nachstehend anhand der Beschreibung
von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung
näher erläutert. Es zeigen:
Fig. 1 anhand eines Schaltbilds den grundsätzlichen Aufbau
eines ersten Ausführungsbeispiels des erfindungsgemäßen
D/A-Wandlers;
Fig. 2 anhand eines Blockschaltbildes die grundlegende
Struktur des ersten Ausführungsbeispiels des erfindungsgemäßen
D/A-Wandlers;
Fig. 3 anhand eines Diagramms Signalverläufe zur Erläuterung
der Auswirkung der Verbesserung einer Phasenabweichung
des Laststroms beim ersten Ausführungsbeispiel;
Fig. 4 anhand eines Diagramms einen Signalverlauf zur
Erläuterung der Auswirkungen einer Verbesserung einer Übersprech-Störung
beim ersten Ausführungsbeispiel;
Fig. 5 anhand eines Schaltbildes den grundsätzlichen Aufbau
eines zweiten Ausführungsbeispiels des erfindungsgemäßen
D/A-Wandlers; und
Fig. 6 anhand eines Schaltbilds den grundsätzlichen Aufbau
eines dritten Ausführungsbeispiels des erfindungsgemäßen
D/A-Wandlers.
Fig. 1 zeigt anhand eines Schaltbilds
den grundsätzlichen Aufbau eines D/A-Wandlers bzw. Digital/Analog-Umsetzer
gemäß einem ersten Ausführungsbeispiel
der Erfindung. Gemäß Fig. 1 werden einem Daten-Aufteilungsblock
bzw. -Teilerblock 7N-Bit-Digitaldaten DATA zugeführt.
Der Daten-Aufteilungsblock 7 führt einem von zwei
D/A-Umwandlungsblöcken 11 und 12 (N-1)-Bit-Digitaldaten
DATA (N-1) zu und führt darüberhinaus in Abhängigkeit vom
Wert 1 oder 0 des höchstwertigen Bits der Digitaldaten
DATA dem anderen der beiden Blöcke festgelegte bzw.
vorherbestimmte Digitaldaten zu. Das heißt, wenn das
höchstwertige Bit des Digitalsignals DATA gleich 1 ist,
führt der Daten-Aufteilungsblock 7 die (N-1)-Bit-Digitaldaten
DATA (N-1) dem D/A-Umwandlungsblock 11 zu und führt darüberhinaus
festgelegte Digitaldaten F1 dem D/A-Umwandlungsblock
12 zu. Wenn demgegenüber das höchstwertige Bit des
Digitalsignals DATA gleich 0 ist, führt der Daten-Aufteilungsblock
7 die Digitaldaten DATA (N-1) dem D/A-Umwandlungsblock
12 zu und führt festgelegte Digitaldaten F2 dem
D/A-Umwandlungsblock 11 zu.
Der D/A-Umwandlungsblock 11 wandelt die vom Daten-Aufteilungsblock
7 ausgegebenen Digitaldaten in eine analoge
Spannung V₁ um, um diese an einen Knoten N1 anzulegen. Der
Knoten N1 ist mit dem positiven Eingang eines Operationsverstärkers
21 verbunden, dessen negativer Eingang über einen
Widerstand 51 mit einer Versorgungsspannung VCC sowie
über einen P-Kanal-Transistor 52 und eine Leitung 55a mit
einem Knoten N3 verbunden ist. Der Knoten N3 ist seinerseits
mit einer Last 3 verbunden, die eine Impedanz Z aufweist.
Demgegenüber wandelt der D/A-Umwandlungsblock 12 ein
Ausgangssignal aus dem Daten-Aufteilungsblock 7 in eine
analoge Spannung V₂ um und führt diese einem Knoten N2 zu.
Der negative Eingang des Operationsverstärkers 22 ist über
einen Widerstand 53 geerdet und darüberhinaus über einen N-Kanal-Transistor
54 und eine Leitung 55b mit dem Knoten N3
verbunden.
Bei einer derartigen Schaltungsanordnung ist die vom
D/A-Umwandlungsblock
11 ausgegebene analoge Spannung V₁ gemäß
nachstehender Gleichung (1) proportional zur Versorgungsspannung.
VCC · VA ist hier eine Konstante.
Unter der Annahme, daß die vom Operationsverstärker 21
abgegebene Ausgangsspannung V₀ ist, die Sourcespannung des
Transistors 52 V₀₁ ist und ein Spannungsverstärkungsfaktor
des Operationsverstärkers 21 gleich AV ist, läßt sich die
Ausgangsspannung V₀ des Operationsverstärkers 21 gemäß
nachstehender Gleichung (2) ausdrücken:
Ebenfalls läßt sich der im Widerstand 51 fließende
Strom I₀₁ durch nachstehende Gleichung (3) ausdrücken:
Unter der Annahme, daß die Source-Gate-Spannung des
Transistors 52 gleich VSG, kann der Strom I₀₁ durch
nachstehende Gleichung (4) ausgedrückt werden:
In der obigen Gleichung ist mit β ein dem Transistor
eigener Verstärkungsfaktor und mit VT eine einem Transistor
eigene Schwellenspannung bezeichnet. Die Source-Gate-Spannung
VSG kann durch nachstehend angegebene Gleichung
(5) ausgedrückt werden:
Durch Einsetzen der Gleichungen (2), (3) und (5) in
Gleichung (4) und durch anschließendes Umordnen der
resultierenden Gleichung wird nachstehende Gleichung (6)
erhalten:
Eine Erweiterung der Gleichung (6) mit dem Ziel, diese
in eine Gleichung für (VCC-V₀₁) überzuführen, resultiert
in nachfolgender Gleichung (7):
Eine Auflösung dieser Gleichung nach (VCC-V₀₁) führt
zu nachfolgender Gleichung (8):
In der obigen Gleichung ist mit f(x) eine lineare Funktion
für x bezeichnet, die durch folgende Gleichung (9)
dargestellt werden kann:
Wenn der Wert AV gegen ∞ geht (AV-∞), kann der Term
(VCC-V₀₁) in Gleichung (9) gemäß nachstehender Gleichung
(10) ausgedrückt werden:
Folglich läßt sich nachstehende Gleichung (11)
formulieren:
Der Term (VCC-V₀₁) existiert nicht in der Impedanz
der Last 3. Der im Widerstand 51 fließende Strom I₀₁ läßt
sich gemäß nachstehender Gleichung (12) ausdrücken und existiert
nicht in der Impedanz Z der Last 3:
Eine ähnliche Betrachtung hinsichtlich der Sourcespannung
V₀₂ des Transistors 54 führt zu folgender Gleichung
(13):
In der obigen Gleichung sind mit β₂ ein einem Transistor
inhärenter bzw. eigener Verstärkungsfaktor, mit VT2
eine dem Transistor inhärente Schwellenspannung und mit AV2
ein Spannungs-Verstärkungsfaktor des Operationsverstärkers
22 bezeichnet. Darüberhinaus ist g(y) eine lineare Funktion
von y, die sich durch nachstehende Gleichung (14) ausdrücken
läßt:
Wenn AV2 gegen ∞ geht, kann V₂ in obiger Gleichung
(14) durch nachstehende Gleichung (15) ausgedrückt werden:
Unter der Annahme, daß die Sourcespannung des N-Kanal-Transistors
54 gleich V₀₂ ist, kann diese Spannung V₀₂
durch nachstehende Gleichung (16) ausgedrückt werden:
Der in den Widerstand 53 fließende Senkenstrom I₀₂ läßt
sich daher gemäß nachstehender Gleichung (17) ausdrücken:
Wenn man nun annimmt, daß der Sourcestrom I₀₁ positiv
und der Senkenstrom I₀₂ negativ ist, wobei jeder dieser
beiden Werte durch Gleichung (12) bzw. (17) erhalten wird,
läßt sich als Folge davon nachfolgende Gleichung (18) aufstellen
sowie Gleichung (19) erhalten, wobei der Laststrom
I₀ der Last 3 zugeführt wird:
Wie aus der obigen Gleichung (19) zu erkennen ist, existiert
der Laststrom I₀ in der Lastimpedanz Z der Last 3
nicht.
Eine vereinfachte Struktur des ersten Ausführungsbeispiels
ist in Fig. 2 gezeigt. Im einzelnen zeigt Fig. 2 eine
V/I-Umwandlungseinheit 210, die aus dem Operationsverstärker
21, dem Widerstand 51 und dem Transistor 52 besteht,
sowie eine V/I-Umwandlungseinheit 220, die aus dem Operationsverstärker
22, dem Widerstand 53 und dem Transistor 54
besteht.
Wie zu erkennen ist, schaltet der Daten-Aufteilungsblock
7 seinen Pfad in Abhängigkeit von einem jeweiligen
Wert des höchstwertigen Bits des N-Bit-Digitalsignals
DATA um und führt die D/A-Umwandlung sowie die V/I-Umwandlung
an den (N-1)-Bit-Daten DATA (N-1) über einen aus dem
D/A-Umwandlungsblock 11 und der V/I-Umwandlungseinheit 210
bestehenden ersten analogen Strom-Ausgangspfad
durch, falls das höchstwertige Bit gleich 1
ist, während es die D/A-Umwandlung und die V/I-Umwandlung
an den (N-1)-Bit-Daten DATA (N-1) über einen aus dem D/A-Umwandlungsblock
12 und der V/I-Umwandlungseinheit 220
bestehenden zweiten analogen Strom-Ausgangspfad durchführt,
falls das höchstwertige Bit gleich 0 ist.
Die von jedem der D/A-Umwandlungsblocks 11 und 12 benötigte
Anzahl an D/A-Umwandlungsbits ist demzufolge (N-1)
Bits. Mit anderen
Worten, obgleich die Leistung jedes der D/A-Umwandlungsblocks
11 und 12 genauso groß wie die eines herkömmlichen
D/A-Umwandlungsblocks ist, können sie gleichwohl die D/A-Umwandlung
mit doppelter
Genauigkeit durchführen.
Der die Last 3 ansteuernde Laststrom I₀ wird durch Zusammensetzen
der Ströme I₀₁ und I₀₂ bereitgestellt, welche
durch die V/I-Umwandlungseinheit 210 bzw. 220 Spannungs/Strom-
bzw. -V/I-gewandelt werden, weshalb ein
jeweiliger Bereich des Laststroms I₀ größer werden kann als
bei einer Struktur, bei der lediglich eine V/I-Umwandlungseinheit
vorhanden ist.
Die vorstehend erwähnten Wirkungen können mittels
einer Schaltungsanordnung erzielt werden, die
von der in Fig. 1 gezeigten, aus den V/I-Umwandlungseinheiten
210 und 220 bestehenden Struktur abweicht.
Fig. 3 ist eine graphische Darstellung des Verlaufes des
Laststroms im D/A-Wandler des ersten Ausführungsbeispiels.
Gemäß Fig. 3 verläuft ein idealer Laststrom I₀ entlang einer
Kurve L1′, während sein tatsächlicher Kurvenverlauf relativ
zu einem Referenzstrom I₀₀ zu einer Plusseite
hin abweicht (Kurve L2′) oder zu einer Minusseite hin abweicht
(Kurve L3′), was auf eine V/I-Umwandlungscharakteristik
der V/I-Umwandlungseinheit 210 (220) zurückzuführen
ist. In einem solchen Fall wird die Phase im Falle einer
Abweichung zur Plusseite hin nach vorne verschoben, während
sie im Falle einer Abweichung zur Minusseite hin nach hinten
verschoben wird.
Der D/A-Wandler des ersten Ausführungsbeispiels schaltet
jedoch seinen die D/A-Wandlung und die V/I-Wandlung
durchführenden, analogen Strom-Ausgangspfad in Abhängigkeit
vom Wert 1 oder 0 des höchstwertigen Bits der N-Bit-Digitaldaten
DATA um, weshalb gemäß der Darstellung in Fig. 3
eine Phasenabweichung zum Zeitpunkt t₀₀ für sein Schalten
korrigiert werden kann. Dadurch wird die durch die V/I-Umwandlungscharakteristik der V/I-Umwandlungseinheit 210
(220) hervorgerufene Phasenabweichung im Vergleich zu herkömmlichen
D/A-Wandlern wesentlich verbessert.
Im D/A-Wandler des ersten Ausführungsbeispiels arbeitet
eine der V/I-Umwandlungseinheiten 210 und 220 in Abhängigkeit
vom Wert des höchstwertigen Bits des Digitalsignals
DATA. Was nachfolgend näher erläutert werden wird, ist ein
Fall, bei dem entweder der Sourcestrom I₀₁ oder der
Senkenstrom I₀₂ auf 0 gesetzt wird. In jedem der beiden
Fälle schaltet entweder der Transistor 52 der V/I-Umwandlungseinheit
210 oder der Transistor 54 der V/I-Umwandlungseinheit 220
ab. Eine Eigenschaft des Laststroms
I₀ zu diesem Zeitpunkt liegt darin, daß eine Übergangsstörung
CW auftritt, was gemäß der Darstellung in Fig. 4 häufig
in der Ausgangswellenform einer Gegentaktausgangsschaltung
eines Verstärkers beobachtet werden kann.
Wenn das höchstwertige Bit des Digitalsignals DATA
beispielsweise vom Wert 0 auf den Wert 1 wechselt, schaltet
der Transistor 54 der V/I-Umwandlungseinheit 220 ab, was
zur Folge hat, daß der Senkenstrom I₀₂ gleich Null wird;
gleichzeitig schaltet der Transistor 52 der V/I-Umwandlungseinheit
210 ein, was zur Folge hat, daß der Sourcestrom
I₀₁ (<0) fließt. Es wird jedoch eine kleine Zeit
benötigt, um den Transistor 52 von seinem EIN-Zustand in
seinen AUS-Zustand zu bringen. Dies liegt daran, daß von
einer Ansammlung elektrischer Ladungen, die für einen Übergang
des EIN-Zustand des Transistors 52 ausreichend sind,
bis zu einer Änderung zu einem Zustand, bei dem der
Transistor 52 gesättigt ist, eine gewisse Zeit benötigt
wird. Da demzufolge eine gewisse Zeit benötigt wird, um den
Transistor von seinem AUS-Zustand in seinen EIN-Zustand zu
bringen, wird auf diese Weise eine Übergangsstörung
hervorgerufen.
Eine derartige Übergangsstörung wird hervorgerufen,
weil sich einer der beiden Transistoren 52 und 54 in seinem
AUS-Zustand während der EIN/AUS-Umschaltzeit befindet. Es
ist daher vorgesehen, daß der Daten-Aufteilungsblock 7 des
D/A-Wandlers des ersten Ausführungsbeispiels festgelegte
bzw. vorbestimmte Digitaldaten F1 ausgibt, gemäß denen die
vom D/A-Umwandlungsblock 12 ausgegebene Analogspannung V₂
die Bedingung V₂ < 0 (VB < 0 in Gleichung 15) erfüllt,
falls das höchstwertige Bit gleich 1 ist, oder er gibt
andernfalls festgelegte Digitaldaten F2 aus, gemäß denen
die vom D/A-Umwandlungsblock 11 ausgegebene Analogspannung
V₁ die Bedingung V₁ < VCC (VA < 0 in Gleichung 1) erfüllt
ist, falls das höchstwertige Bit gleich 0 ist.
Da die Transistoren 53 und 54 bei der vorstehend be
schriebenen Anordnung stets in ihrem EIN-Zustand sind,
fließt immer ein idealer Strom. Wie aus der Kurve NW in
Fig. 4 ersichtlich ist, tritt daher beim Wechsel des
höchstwertigen Bits von 1 auf 0 keine Übergangsstörung
auf.
In Fig. 5 ist anhand eines Schaltbilds der grundsätzli
che Aufbau eines erfindungsgemäßen D/A-
Wandlers gemäß einem zweiten Ausführungsbeispiel gezeigt.
Gemäß Fig. 5 ist zwischen einem D/A-Umwandlungsblock 11 und
dem positiven Eingang eines Operationsverstärkers 21 ein
Tiefpaßfilter (TPF) 31 angeordnet, während zwischen einem
D/A-Umwandlungsblock 12 und dem positiven Eingang eines
Operationsverstärkers 22 ein Tiefpaßfilter 32 angeordnet
ist. Die übrige Schaltungsanordnung ist ähnlich der des er
sten Ausführungsbeispiels, weshalb auf eine nähere Be
schreibung derselben verzichtet wird.
In der vorstehend beschriebenen Schaltungsanordnung
werden an die positiven Eingänge der Operationsverstärker
21 und 22 Spannungen V1′ bzw. V2′ angelegt, die durch Eli
minieren bzw. Herausfiltern von Hochfrequenzanteilen aus
den Ausgangsspannungen V₁ und V₂ aus dem D/A-Umwandlungs
block 11 bzw. 12 erhalten werden. Das heißt, da die durch
Eliminierung digitaler Komponenten des Digitalsignals DATA
aus den Spannungen V₁ und V₂ erhaltenen Spannungen V1′ und
V2′ an einem jeweiligen Knoten N1′ bzw. N2′ anliegen, wird
erreicht, daß der hierdurch erhaltene Laststrom I₀ eine
Wellenform aufweist, die völlig kontinuierlich ist.
Fig. 6 zeigt anhand eines Schaltbilds den grundsätzli
chen Aufbau eines erfindungsgemäßen D/A-Wandlers gemäß ei
nem dritten Ausführungsbeispiel. Gemäß Fig. 6 ist zwischen
dem negativen Eingang eines Operationsverstärkers 21 und
einem Widerstand 51 ein Puffer (Verstärker mit Einheitsver
stärkungsfaktor) 41 angeordnet, dessen Eingang nahe beim
Widerstand 51 liegt; in ähnlicher Weise ist zwischen dem
negativen Eingang eines Operationsverstärkers 22 und einem
Widerstand 52 ein Puffer 42 angeordnet, dessen Eingang nahe
beim Widerstand 53 liegt. Die verbleibende
Schaltungsanordnung ist ähnlich der des ersten Ausführungs
beispiels, weshalb auf eine nähere Erläuterung hier
ebenfalls verzichtet werden kann.
Mittels einer derartigen Schaltungsanordnung kann der
Nachteil vermieden werden, daß ein Teil der Lastströme I01
und I02 in den jeweiligen negativen Eingang des Operations
verstärkers 21 bzw. 22 fließt (was beim ersten und zweiten
Ausführungsbeispiel der Fall ist).
Claims (6)
1. D/A-Wandler, mit
- [a] einer Digitaldaten-Aufteilungseinrichtung (7) mit einem ersten und zweiten Ausgang, die ein N-Bit-Digitalsignal empfängt und aus einem der beiden Ausgänge digitale Teildaten ausgibt, die durch Eliminierung des höchstwertigsten Bits aus dem Digitalsignal erhaltene (N-1)-Bit-Digitaldaten sind, und aus dem anderen Ausgang festgelegte Digitaldaten ausgibt; und
- [b] einer ersten und zweiten D/A-Wandlereinrichtung (11, 12),
die mit dem ersten bzw. zweiten Ausgang der Digitaldaten-
Aufteilungseinrichtung (7) verbunden sind und die jeweils
empfangenen Digitaldaten einer D/A-Wandlung unterziehen, um
eine erste bzw. zweite Analogspannung (V1, V2) auszugeben;
gekennzeichnet durch - [c] einen ersten und zweiten Operationsverstärker (21, 22) (21), an deren positivem Eingang die erste bzw. zweite Ana logspannung (V1, V2) anliegt;
- [d] einen ersten und zweiten Widerstand (51, 53), deren ers ter Anschluß mit dem negativen Eingang des ersten bzw. zweiten Operationsverstärkers (21, 22) und deren zweiter An schluß mit einer ersten bzw. zweiten Versorgungsspannung verbunden ist; und
- [e] einen ersten und zweiten Transistor (52, 54), deren erste Elektrode mit dem ersten Anschluß des ersten bzw. zweiten Widerstands (51, 53), deren Steuerelektrode mit dem Ausgang des ersten bzw. zweiten Operationsverstärkers (21, 22) ver bunden ist und deren zweite Elektroden an einem gemeinsamen Knoten (N3) miteinander verbunden sind, über den eine ange schlossene Last (3) einen Analogstrom empfängt, der dem N- Bit-Digitalsignal entspricht.
2. D/A-Wandler nach Anspruch 1, gekennzeichnet durch einen
ersten und zweiten Puffer (41, 42), deren Eingang mit dem ersten
Anschluß des ersten bzw. zweiten Widerstands (51, 52) und
deren Ausgang mit dem negativen Eingang des ersten bzw.
zweiten Operationsverstärkers (21, 22) verbunden ist.
3. D/A-Wandler nach Anspruch 1 oder 2, dadurch gekennzeich
net, daß die erste Versorgungsspannung einen hohen Pegel
und die zweite Versorgungsspannung einen niedrigen Pegel
aufweist und daß der erste Transistor (52) ein P-Kanal-Tran
sistor und der zweite Transistor (54) ein N-Kanal-Transistor
ist.
4. D/A-Wandler nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß die Digital-Aufteilungseinrichtung
(7) die digitalen Teildaten der ersten D/A-Wandlereinrich
tung (11) und erste festgelegte Digitaldaten der zweiten
D/A-Wandlereinrichtung (12) zuführt, wenn das höchstwertig
ste Bit der Digitaldaten gleich 1 ist, oder andernfalls die
digitalen Teildaten der zweiten D/A-Wandlereinrichtung (12)
und zweite festgelegte Digitaldaten der ersten D/A-Wandler
einrichtung (11) zuführt, wenn das höchstwertigste Bit der
Digitaldaten gleich 0 ist.
5. D/A-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß
die erste und zweite Analogspannung (V1, V2) ausreichend hohe
Werte aufweisen, um den zweiten bzw. ersten Transistor (54,
52) stets im EIN-Zustand zu halten.
6. D/A-Wandler nach einem der Ansprüche 1 bis 5, gekenn
zeichnet durch ein erstes und zweites Tiefpaßfilter (31, 32),
die zwischen dem Ausgang der ersten bzw. zweiten D/A-Wand
lereinrichtung (11, 12) und dem positiven Eingang des ersten
bzw. zweiten Operationsverstärkers (21, 22) angeordnet sind.
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