DE4321473A1 - FIFO-Speichereinrichtung - Google Patents
FIFO-SpeichereinrichtungInfo
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Description
Vorliegende Erfindung bezieht sich auf eine Speicher
einrichtung mit Ausgabe in der Reihenfolge der Eingabe (im
folgenden als FIFO-Speichereinrichtung bezeichnet; FIFO =
first-in first-out = zuerst eingegebene Daten werden zuerst
ausgegeben), und insbesondere betrifft sie eine FIFO-Spei
chereinrichtung mit Datenverbreiterungs- und
-verringerungsfunktionen.
In Fig. 58 ist in Form eines Blockschaltbilds der Auf
bau einer herkömmlichen FIFO-Speichereinrichtung mit Daten
vergrößerungs-/-verringerungsfunktion gezeigt. Unter Bezug
nahme auf diese Fig. 58 bezeichnet das Bezugszeichen 21
einen FIFO-Speicherteil, der zum Einschreiben/Auslesen von
Daten imstande ist, das Bezugszeichen 22 eine
Schreibdatenverringerungs-Steuerschaltung zum Verringern
von Schreibdaten WD, die in den FIFO-Speicherteil 21
eingeschrieben sind, und das Bezugszeichen 23 eine
Lesedatenvergrößerungs-Steuerschaltung zum Vergrößern bzw.
Verbreitern von Lesedaten RD, die aus dem FIFO-Speicherteil
21 ausgelesen werden. Der FIFO-Speicherteil 21, die
Steuerschaltung 22 für die Verringerung der Schreibdaten
und die Steuerschaltung 23 für die Vergrößerung bzw.
Erhöhung der Anzahl der Lesedaten bilden die FIFO-
Speichereinrichtung, die zur Erhöhung/Verringerung von
Daten im Stande ist.
Im FIFO-Speicherteil 21 bezeichnet das Bezugszeichen 12
eine Speicherzellenmatrix, die durch eine Vielzahl von
Speicherzellen zum Speichern von Daten gebildet ist, das
Bezugszeichen 13 einen Schreibtakt-Zähler zum Zählen von
durch ihn empfangenen Schreibtakten WK1, das Bezugszeichen
14 einen Schreibadreß-Dekodierer, der vom Schreibtaktzäh
ler 13 abgegebene Zählwerte bzw. Zählstände für eine Be
stimmung von Adressen der Speicherzellmatrix 12 zum Ein
schreiben von Daten empfängt, wobei die Zählstände als
Adreßdaten dienen, und das Bezugszeichen 15 einen Schreib
datentreiber, der Daten WD, die über die Steuerschaltung 22
für die Verringerung der Schreibdaten empfangen werden, in
die Speicherzellenmatrix 12 einschreibt. Weiterhin bezeich
net das Bezugszeichen 16 einen Lesetaktzähler zum Zählen
von Lesetakten RK1, die an diesen angelegt werden, das Be
zugszeichen 18 einen Leseadreßdekodierer, der Zählwerte
bzw. Zählstände, die vom Lesetaktzähler 16 abgegeben wer
den, für eine Bestimmung von Adressen von Daten, die aus
den in der Speicherzellenmatrix 12 gespeicherten Daten aus
zulesen sind, empfängt, wobei die Zählstände als Adreßda
ten dienen, und das Bezugszeichen 19 einen Leseverstärker
für die gelesenen Daten, der zum Auslesen von Daten aus der
Speicherzellenmatrix 12 und zum Umwandeln derselben in di
gitale Signale dient.
Nachstehend wird die Betriebsweise der FIFO-Speicher
einrichtung erläutert. Im Fall der Datenverringerung werden
Daten, die z. B. als "00011011" angenommen sind und über ei
nen Eingangsanschluß SVDI der FIFO-Speichereinrichtung
eingegeben werden, in die Steuerschaltung 22 für die
Datenverringerung synchron mit einem Takt SCLK
eingegliedert bzw. eingespeist, der an die Steuerschaltung
22 für die Verringerung der Schreibdaten angelegt wird.
Wenn angenommen wird, daß das Verhältnis der
Datenverringerung bzw.-reduzierung 0,5 beträgt (es werden
lediglich Daten, die zu ungeradzahligen Zeitpunkten
eingegeben werden, als Schreibdaten eingesetzt), werden die
in die Schreibdaten-Steuerschaltung 22 eingespeisten Daten
"00011011" auf "0011" als Schreibdaten WD verringert und
ausgegeben. Der Schreibdatentreiber 15 schreibt die
Schreibdaten WD wie empfangen in die Speicherzellenmatrix
12 in Abhängigkeit von einem Schreibtakt WK1 ein. Weiterhin
wird der von der Steuerschaltung 22 für die Reduzierung der
Schreibdaten abgegebene Schreibtakt WK1 an den
Schreibtaktzähler 13 angelegt, wobei der
Schreibadreßdekodierer 14 den vom Schreibtaktzähler 13
abgegebenen Zählwert dekodiert und das bei der Dekodierung
gebildete Ausgangssignal an die Speicherzellenmatrix 12
anlegt. Die Speicherzellenmatrix 12 wählt bei jeder
derartigen Anlegung eines Eingangssignals vom Dekodierer
eine entsprechende, aus einem Bit bestehende Speicherzelle,
so daß der Schreibdatentreiber 15 die Schreibdaten WD in
die ausgewählte Speicherzelle einschreibt.
Nachstehend wird ein Fall der Datenvergrößerung bzw.
Datenverbreiterung unter Bezugnahme auf die Verbreiterung
der in der Speicherzellenmatrix 12 gespeicherten Daten
"00011011" bei einem als Beispiel dienenden Datenverbreite
rungsverhältnis von zwei beschrieben. Ein Lesetakt RK1, der
von der Steuerschaltung 23 für die Verbreiterung der Lese
daten abgegeben wird, wird an den Lesetaktzähler 16 ange
legt. Der Leseadreßdekodierer 18 dekodiert den Zählstand
des Lesetakts RK1, der vom Lesetaktzähler 16 abgegeben
wird, und führt das Dekodierer-Ausgangssignal der Speicher
zellenmatrix 12 zu. Die Speicherzellenmatrix 12 wählt bei
jeder derartigen Eingabe eines Dekodierersignals eine ent
sprechende Speicherzelle mit einem Bit, so daß der Leseda
ten-Leseverstärker 19 die in der ausgewählten Speicherzelle
enthaltenen Daten in Abhängigkeit vom Lesetakt RK1 aus
liest. Der Leseverstärker 19 führt die Lesedaten, wandelt
die gelesenen Daten in ein digitales Signal um und gibt ge
lesene Daten RD, wie etwa "00011011" (als Beispiel) an die
Steuerschaltung 23 für die Verbreiterung der Lesedaten ab.
Die Steuerschaltung 23 für die Verbreiterung der Lesedaten
vergrößert bzw. verbreitert die gelesenen Daten RD
"00011011" wie empfangen und gibt über einen Ausgangsan
schluß RVDO der FIFO-Speichereinrichtung verbreiterte Daten
"0000001111001111" synchron mit einem Takt TCLK ab, der
durch die Steuerschaltung 23 für die Verbreiterung der Le
sedaten empfangen wird.
In den Fig. 59(a) und 59(b) sind Zeitdiagramme darge
stellt, die die Arbeitsweise der jeweils in Fig. 50 gezeig
ten Steuerschaltung 22 für die Reduktion der Schreibdaten
und der Steuerschaltung 23 für die Verbreiterung der
Lesedaten veranschaulichen. In Abhängigkeit vom Schreibtakt
WK1 gibt die Steuerschaltung 22 für die Reduktion der
Schreibdaten lediglich die ungeradzahligen Daten aus den am
Eingangsanschluß SVD1 empfangenen Daten in Abhängigkeit vom
Takt SCLK ab, wie dies in Fig. 59(a) gezeigt ist, wodurch
die Daten reduziert oder verdichtet werden. Andererseits
gibt die Steuerschaltung 23 zur Verbreiterung der Lesedaten
gelesene Daten RD mit jeweils einem Bit wie empfangen
jeweils zweimal entsprechend dem Takt TCLK am
Ausgangsanschluß RVDO in Abhängigkeit vom Lesetakt RK1 ab,
wie dies in Fig. 59(b) gezeigt ist, wodurch die Daten auf
das doppelte verbreitert werden.
Im allgemeinen werden die Daten durch die Steuerschal
tung 22 für die Reduktion der Schreibdaten verdichtet, wenn
diese in den FIFO-Speicherteil 21 eingeschrieben werden,
während die Daten durch die Steuerschaltung 23 für die Ver
breiterung der Lesedaten in ihrer Anzahl vergrößert werden,
wenn diese aus dem FIFO-Speicherteil 21 ausgelesen werden,
wie vorstehend beschrieben wurde.
Unter Bezugnahme auf Fig. 60 wird nun die Verbreiterung
bzw. Verdichtung von Daten in einer Speichereinrichtung er
läutert, die digitalisierte Daten speichert, die durch Um
wandlung von Daten von Bilder usw. in eine Reihe von digi
talen Daten unter Einsatz zweier Abtastrichtungen in
Hauptabtastrichtung und Unterabtastrichtung erhalten wer
den, um die Bilddaten oder dergleichen zu verarbeiten. Fig.
60 zeigt ein Blockschaltbild, das den Aufbau einer herkömm
lichen Speichereinrichtung mit einer Funktion zur Datenver
größerung/Reduktion enthält. In Fig. 60 bezeichnet das Be
zugszeichen 24 einen Speicherteil, der zum Einschrei
ben/Auslesen von Daten im Stande ist, während das Bezugs
zeichen 25 eine Steuerschaltung für die Verbreite
rung/Reduktion in der Unterabtastrichtung bezeichnet, die
Daten in der Unterabtastrichtung verbreitert bzw. verdich
tet. Diese Schaltung bildet zusammen mit dem Speicherteil
24 eine Speichereinrichtung, die eine Funktion zur Verbrei
terung/Verdichtung in Unterabtastrichtung besitzt. Der
Speicherteil 24 weist eine Speicherzellenmatrix 12, die
durch eine Vielzahl von Speicherzellen zum Aufzeichnen von
Daten gebildet ist, einen Schreibadreß-Dekodierer 14, der
Adreßdaten Ad0 bis Ad1, die von außerhalb des Speicher
teils 24 zugeführt werden, dekodiert und Adressen der Spei
cherzellenmatrix 12 zum Einschreiben von Schreibdaten WD
bestimmt, einen Schreibdatentreiber 15, der die Schreibda
ten WD in die Speicherzellenmatrix 12 in Abhängigkeit von
einem Takt WK1 einschreibt, einen Leseadreßdekodierer 18,
der Adreßdaten Ad0 bis Ad1, die von der Steuerschaltung 25
zur Verbreiterung/Verdichtung in der Unterabtastrichtung
abgegeben werden, dekodiert und Positionen vorgeschriebener
Speicherzellen in der Speicherzellenmatrix 12 zum Lesen von
Daten, die in den Speicherzellen enthalten sind, bestimmt,
und einen Leseverstärker 19 für Lesedaten auf, der zum Um
setzen von aus der Speicherzellenmatrix 12 ausgelesenen Da
ten in ein digitales Signal dient.
Unter Bezugnahme auf die Fig. 61(a) und 61(b) werden im
folgenden Betriebsvorgänge der in Fig. 60 gezeigten Spei
chereinrichtung erläutert. Um die Beschreibung zu vereinfa
chen, sei angenommen, daß diese Speichereinrichtung Daten
beim Datenlesen verbreitert/verdichtet und daß die Spei
cherzellenmatrix 12 4-Bit-Daten in der Hauptabtastrichtung
speichert. Weiterhin sei angenommen, daß die Speicherzel
lenmatrix 12 bereits als Daten "0001", "1011", "1000" und
"1111" in den Adressen 0 bis 15 enthält. Dieser Zustand ist
in Fig. 61(b) gezeigt. Um Daten mit einer gleichem Maßstab
entsprechenden Vergrößerung bzw. Verbreiterung zu lesen,
gibt die Steuerschaltung 25 für die Verbreite
rung/Verdichtung in Unterabtastrichtung die Adreßdaten Ad0
bis Ad1 an den Leseadreßdekodierer 18 ab, um die Adressen
aus den von der Adresse 0 sukzessive jeweils um 1 zu erhö
hen. Der Leseverstärker 19 für die Lesedaten liest die Da
ten aufeinanderfolgend ausgehend von der Adresse 0 entspre
chend den durch den Leseadreßdekodierer 18 bestimmten
Adressen in Abhängigkeit von einem Lesetakt RK1 aus. Der
Leseverstärker 19 gibt als Lesedaten RD "0001", "1011",
"1000" und "1111" ab. Dieser Zustand ist in den Fig. 61(a)
und 61(b) als "Maßstab: x 1" veranschaulicht.
Im Fall einer Verbreiterungsvergrößerung von 2 bzw. dem
Verbreiterungsmaßstab 2 gibt die Steuerschaltung 25 für die
Verbreiterung/Verdichtung in Unterabtastrichtung die
Adreßdaten AD0 bis AD1 zur zweifachen Wiederholung der 4-
Bit-Daten in der Hauptabtastrichtung zum aufeinanderfolgen
den Bestimmen der Adressen 0 bis 3 ab, bestimmt dann
wiederholt aufeinanderfolgend die Adressen 0 bis 3,
bestimmt dann nacheinander die Adressen 4 bis 7 und dann
wiederholt nacheinander die Adressen 4 bis 7. Der
Leseverstärker 19 für die Lesedaten liest
aufeinanderfolgend die 4-Bit-Daten in der
Hauptabtastrichtung aus der Speicherzellenmatrix 12
wiederholt beginnend von der Adresse 0 in Abhängigkeit vom
Lesetakt RK1 gemäß den durch den Leseadreßdekodierer 18
bestimmten Adressen. Der Leseverstärker 19 für die Leseda
ten gibt dann als die Lesedaten RD "0001", "0001", "1011",
"1011" . . . ab.
Im Falle einer Verdichtung mit einem Maßstab von 0,5
gibt andererseits die Steuerschaltung 25 für die Verbreite
rung/Verdichtung in der Unterabtastrichtung die Adreßdaten
Ad0 bis Ad1 an den Leseadreßdekodierer 18 ab, um aufeinan
derfolgend die Adressen für jeden anderen bzw. zweiten Satz
von 4-Bit-Daten in der Hauptabtastrichtung zur Bestimmung
der Adressen 0 bis 3 zu bestimmen, bestimmt dann die
Adressen 8 bis 11 und danach die Adressen 16 bis 19. Der
Leseverstärker 19 für die Lesedaten liest die Adressen aus
der Speicherzellenmatrix 12 für jeden zweiten Satz von 4-
Bit-Daten in der Hauptabtastrichtung in Abhängigkeit vom
Lesetakt RK1 entsprechend den durch den
Leseadreßdekodierer 18 spezifizierten Adressen
aufeinanderfolgend ausgehend von der Adresse 1 oder 4. Der
Leseverstärker 19 für die Lesedaten gibt dann "0001",
"1000" oder "1011", "1111" als die Lesedaten RD ab.
Bei einer herkömmlichen FIFO-Speichereinrichtung mit
dem vorstehend erläuterten Aufbau verdichtet die Steuer
schaltung 22 für die Verdichtung der Schreibdaten die Da
ten, wenn diese in den FIFO-Speicherteil 21 eingeschrieben
werden, während die Steuerschaltung 23 für die Verbreite
rung der Lesedaten die Daten verbreitert bzw. in ihrer An
zahl erhöht, wenn diese aus dem FIFO-Speicherteil 21 ausge
lesen werden. Folglich ist die Steuerschaltung für die Da
tenverbreiterung/-verdichtung, die außerhalb des FIFO-Spei
cherteils 21 vorgesehen ist, nachteiligerweise vergrößert
und im logischen Maßstab abhängig von den Einstellzuständen
und dergleichen kompliziert, obwohl der FIFO-Speicherteil
21 einfachen Aufbau besitzt.
Weiterhin ist bei der herkömmlichen Speichereinrichtung
zur Verbreiterung/Verdichtung von Daten in zwei Richtungen,
nämlich der Haupt- und der Unterabtastrichtung, die den
vorstehend erläuterten Aufbau besitzt, eine Steuerschaltung
für die Verbreiterung/Verdichtung zur Steuerung der Ver
breiterung/Verdichtung in der Haupt- oder in der Unterabta
strichtung nachteiligerweise hinsichtlich ihres Maßstabs
bzw. ihrer Abmessung vergrößert und bezüglich des Schal
tungsaufbaus kompliziert, da diese Speicheradressen unter
Reaktion auf Situationen erzeugen muß, die von dem einge
stellten Maßstab, den Bedingungen usw. für die Verbreite
rung/Verdichtung abhängen.
Gemäß einem ersten Aspekt vorliegender Erfindung umfaßt
eine FIFO-Speichereinrichtung eine Speicherzellenanordnung,
die durch eine Mehrzahl von Speicherzellen zum Speichern
von eingegebenen Daten mit Hilfe von Schreibvorgängen in
Abhängigkeit von Takten und zum Ausgeben der gespeicherten
Daten mit Hilfe von Lesevorgängen in Abhängigkeit von
Takten gebildet ist, einen Taktzähler mit einer Mehrzahl
von Ausgangsanschlüssen zum Abgeben von Signalen, die Werte
von jeweiligen Ziffern bzw. Stellen der Zählstände der
Takte in Abhängigkeit von den angelegten Takten anzeigen,
über die jeweiligen Ausgangsanschlüsse, einen
Adreßdekodierer mit einer Mehrzahl von den
Ausgangsanschlüssen des Taktzählers entsprechenden
Eingangsanschlüssen zum Spezifizieren von Adressen, die
Positionen der Speicherzellen in der Speicherzellenan
ordnung anzeigen, in Abhängigkeit von den Zählwerten bzw.
Zählständen des Zählers, und eine Schiebeschaltung für die
Ausgangssignale des Taktzählers, die zum Verschieben der
über die Mehrzahl von Ausgangsanschlüssen des Taktzählers
empfangenen Signale von jeweiligen Stellen zu Stellen hoher
oder niedriger Ordnung und zum Abgeben derselben an
Eingangsanschlüssen des Adreßdekodierers auf der Basis
eines eingegebenen Steuersignals dient, wodurch die
Zeitgabe des Adreßdekodierers zur Bestimmung der Adressen
geändert wird.
Vorzugsweise umfaßt die Schiebeschaltung für die Aus
gangssignale des Taktzählers eine Mehrzahl von Schaltschal
tungen mit Eingangsenden bzw. Eingangsanschlüssen, die mit
vorgeschriebenen bzw. ausgewählten Ausgangsanschlüssen aus
den Ausgangsanschlüssen des Taktzählers verbunden sind, und
mit Ausgangsenden bzw. Ausgangsanschlüssen, die jeweils mit
vorgeschriebenen bzw. ausgewählten Eingangsanschlüssen aus
den Eingangsanschlüssen des Adreßdekodierers verbunden
sind, um die Ausgangsanschlüsse des Taktzählers jeweils mit
den Eingangsanschlüssen des Adreßdekodierers in Abhängig
keit von dem Steuersignal zu verbinden oder von diesen ab
zukoppeln.
Vorzugsweise umfassen die Takte Lesetakte zum Synchro
nisieren der Lesevorgänge, und der Taktzähler weist einen
Lesetaktzähler auf, der auf die Lesetakte anspricht, wäh
rend der Adreßdekodierer einen Leseadreßdekodierer zum
Empfangen von Zählwerten bzw. Zählständen des Lesetaktzäh
lers über die Schiebeschaltung für die Ausgangssignale des
Taktzählers und zum Dekodieren der Zählstände aufweist, wo
durch Leseadressen bestimmt werden, die Positionen der Le
sevorgängen zu unterziehenden Speicherzellen in der Spei
cherzellenanordnung anzeigen, wobei die FIFO-Speicherein
richtung weiterhin einen Leseverstärker für Lesedaten zur
Erfassung und zum Lesen von Daten aus den durch die Lese
adressen spezifizierten Speicherzellen in Abhängigkeit von
den Lesetakten umfaßt.
Vorzugsweise enthält die Schiebeschaltung für die Aus
gangssignale des Taktzählers eine Schiebeschaltung für die
Ausgangssignale des Taktzählers, die zum Verschieben von
Signalen jeweiliger Stellen, die von der Mehrzahl von Aus
gangsanschlüssen des Taktzählers empfangen werden, zu Zif
fern bzw. Ziffernstellen hoher oder niedriger Ordnung und
zum Abgeben derselben an die Ausgangsanschlüsse des Adreß
dekodierers auf der Basis eines eingegebenen Steuersignals
und zum Abgeben von vorgegebenen Werten an die Ausgangs an
schlüsse des Leseadreßdekodierers entsprechend den Aus
gangsanschlüssen, die Ziffernstellen der durch den Lese
taktzähler gezählten Zählstände niedriger Ordnung bzw. Wer
tigkeit abgeben, in Abhängigkeit von dem Steuersignal
dient, wodurch die Zeitgabe bzw. Zeitsteuerung des Adreß
dekodierers zur Bestimmung der Adressen geändert wird.
Vorzugsweise enthält die FIFO-Speichereinrichtung wei
terhin eine Lesetakt-Umwandlungseinrichtung zum Empfangen
der Lesetakte und zum Verändern der Perioden der Lesetakte,
so daß die Speicherzellen, in die die Daten durch die
Schreibvorgänge zu einer vorgegebenen Zeit in die Speicher
zellenanordnung eingeschrieben werden, in ihrer Anzahl mit
den Speicherzellen übereinstimmen, aus denen die Daten
durch die Lesevorgänge zu einer vorgegebenen Zeit aus der
Speicherzellenanordnung ausgelesen werden, wobei die Lese
takt-Umwandlungsschaltung die Lesetakte an den Leseverstär
ker für die Lesedaten anlegt.
Vorzugsweise weist die FIFO-Speichereinrichtung weiter
hin eine Steuerschaltung für die Verbreiterung/Verdichtung
auf, die mit der Schiebeschaltung für die Ausgangssignale
des Taktzählers verbunden ist, um das Steuersignal zur
Steuerung der Schiebeschaltung für die Ausgangssignale des
Taktzählers zu erzeugen und den Maßstab für die Verbreite
rung/Verdichtung der Daten einzustellen.
Vorzugsweise enthalten die Takte Schreibtakte zur Syn
chronisation der Schreibvorgänge, während der Taktzähler
einen Schreibtaktzähler, der auf die Schreibtakte an
spricht, enthält und der Adreßdekodierer einen Schrei
badreßdekodierer zum Empfangen von Zählwerten bzw. Zähl
ständen des Schreibtaktzählers über die Schiebeschaltung
für die Ausgangssignale des Taktzählers und zum Dekodieren
der Zählwerte aufweist, wobei durch die Dekodierung der
Zählwerte Schreibadressen bestimmt werden, die die
Speicherzellen, die den Schreibvorgängen zu unterziehen
sind, in der Speicherzellenanordnung anzeigen, wobei die
FIFO-Speichereinrichtung ferner einen Schreibdatentreiber
zum Einschreiben der eingegebenen Daten in die durch den
Schreibadreßdekodierer spezifizierten Speicherzellen in
Abhängigkeit von den Schreibtakten aufweist.
Vorzugsweise umfaßt der Schreibdatentreiber einen
Schreibdatentreiber zum Empfangen eines Schreibaktivie
rungssignals als ein Steuersignal, wobei dieser durch das
Schreibaktivierungssignal zur Sperrung oder zur Freigabe
des Einschreibens gesteuert wird und dann, wenn er durch
das Schreibaktivierungssignal freigegeben bzw. aktiviert
wird, ein Einschreiben der eingegebenen Daten in die Spei
cherzellen, die durch den Schreibadreßdekodierer bestimmt
werden, in Abhängigkeit von den Schreibtakten bewirkt.
Vorzugsweise umfaßt die FIFO-Speichereinrichtung ferner
eine Umwandlungseinrichtung für den Schreibtakt, die zum
Empfangen der Schreibtakte und zum Verändern der Perioden
der Schreibtakte derart dient, daß die Speicherzellen, in
die die Daten durch Schreibvorgänge zu einer vorgegebenen
Zeit in die Speicherzellenanordnung eingeschrieben werden,
in ihrer Anzahl mit den Speicherzellen übereinstimmen, aus
denen die Daten durch die Lesevorgänge zu der vorgegebenen
Zeit aus der Speicherzellenanordnung ausgelesen werden, wo
bei die Umwandlungseinrichtung die Schreibtakte an den
Schreibdatentreiber anlegt.
Vorzugsweise umfaßt der Schreibadreßdekodierer einen
Schreibadreßdekodierer zum Empfangen der Zählstände bzw.
Zählwerte, die vom Schreibtaktzähler über die Schiebeschal
tung für die Ausgangssignale des Taktzählers eingegeben
werden, zum Empfangen eines Maßstabsteuersignals, das den
Verbreiterungsmaßstab für die Daten bestimmt, und zum Deko
dieren der Zählwerte bzw. Zählstände in Abhängigkeit vom
Maßstabsteuersignal, wodurch gleichzeitig Schreibadressen
bestimmt werden, die Positionen einer Mehrzahl von Spei
cherzellen repräsentieren, die Schreibvorgängen in der
Speicherzellenanordnung zu unterziehen sind.
Vorzugsweise enthält die FIFO-Speichereinrichtung fer
ner eine Steuerschaltung für die Verbreiterung/Verdichtung,
die mit dem Schreibadreßdekodierer und mit der
Schiebeschaltung für die Ausgangssignale des Taktzählers
verbunden ist und zum Abgeben des Maßstabsteuersignals an
den Schreibadreßdekodierer zur Einstellung des Maßstabs
der Verbreiterung oder der Verdichtung der Daten im
Schreibadreßdekodierer sowie zum Abgeben des Steuersignals
zur Steuerung der Schiebeschaltung für die Ausgangssignale
des Taktzählers an die Schiebeschaltung für die
Ausgangssignale des Taktzählers dient.
Vorzugsweise empfängt der Schreibdatentreiber Ausgangs
signale des Schreibtaktzählers zum Steuern der Schreibvor
gänge für die Einschreibung der Daten in die Speicherzel
lenanordnung unter Heranziehung der Ausgangssignale des
Schreibtaktzählers.
Vorzugsweise umfaßt der Schreibdatentreiber zumindest
eine logische Produktschaltung zum Empfangen zumindest ei
nes der Ausgangssignale, die an den Ausgangsanschlüssen des
Schreibtaktzählers abgegeben werden, an einem Eingangsan
schluß, während sie die Schreibtakte an einem anderen Ein
gangsanschluß empfängt, um das logische Produkt aus den
Ausgangssignalen des Schreibtaktzählers und den Schreibtak
ten gemäß der invertierten oder der nicht-invertierten Lo
gik zu bilden, wobei der Schreibdatentreiber ein Ausgangs
signal der logischen Produktschaltung als das Schreibakti
vierungssignal benutzt und durch das Schreibaktivierungssi
gnal die Information über die Sperrung oder die Freigabe
des Einschreibens empfängt, wobei er dann, wenn er durch
das Schreibaktivierungssignal freigegeben bzw. aktiviert
ist, die Einschreibung eingegebener Daten in die Speicher
zellen, die durch den Schreibadreßdekodierer bestimmt
sind, in Abhängigkeit von den Schreibtakten bewirkt.
Vorzugsweise ist die FIFO-Speichereinrichtung mit einer
Mehrzahl von logischen Produktschaltungen versehen und der
Schreibdatentreiber umfaßt weiterhin eine Wähleinrichtung
zum Empfangen von Ausgangssignalen aus der Mehrzahl von lo
gischen Produktschaltungen, zum Empfangen eines Maßstabs
einstellsignals zum Einstellen eines Verdichtungsmaßstabs
und zum selektiven Abgeben von Ausgangssignalen der logi
schen Produktschaltungen in Abhängigkeit vom Maßstabsein
stellsignal.
Vorzugsweise enthalten die Daten diejenigen von aufein
anderfolgend angeordneten Datengruppen gemäß der Hauptabta
stung, die aufeinanderfolgend in der Speicherzellenandord
nung in der Reihenfolge der Unterabtastung durch die
Schreibvorgänge gespeichert werden, während die
Schiebeschaltung für die Ausgangssignale des Taktzählers
eine Schiebeschaltung für die Ausgangssignale des
Taktzählers enthält, die zum Verschieben von Signalen an
vorgegebenen Ziffern bzw. Stellen oder Wertigkeiten, die
die Reihenfolge der Unterabtastung der Datengruppen der
Hauptabtastung spezifizieren, unter bzw. aus den Zählwerten
dient, die von dem Lesetaktzähler in den Lesevorgängen
abgegeben werden, wobei die Signalverschiebung in Richtung
zu Ziffern bzw. Stellen hoher oder niedriger Ordnung
erfolgt.
Vorzugsweise enthalten die Daten diejenigen von aufein
anderfolgend angeordneten Datengruppen der Hauptabtastung,
die aufeinanderfolgend in der Speicherzellenanordnung durch
die Schreibvorgänge in der Reihenfolge der Unterabtastung
gespeichert werden, wobei die Schiebeschaltung für die Aus
gangssignale des Taktzählers Signale vorgegebener Ziffern
bzw. Wertigkeiten oder Stellen, die die Reihenfolge der Da
tengruppen in der Hauptabtastung bei den Lesevorgängen spe
zifizieren, unter bzw. aus den Zählwerten, die vom Lese
taktzähler abgegeben werden, zu Ziffern bzw. Stellen hoher
oder niedriger Ordnung bzw. Wertigkeit verschiebt.
Vorzugsweise umfassen die vom Schreibdatentreiber emp
fangenen Daten diejenigen von aufeinanderfolgend angeordne
ten Datengruppen der Hauptabtastung, die sukzessiv in der
Reihenfolge der Unterabtastung eingegeben werden, wobei die
Schiebeschaltung für die Ausgangssignale des Taktzählers
Signale vorgegebener Ziffern bzw. Stellen, die die Reihen
folge der Unterabtastung unter den durch den Schreibtakt
zähler abgegebenen Zählständen spezifizieren, zu Stellen
hoher oder niedriger Ordnung bzw. Wertigkeit verschiebt.
Vorzugsweise enthalten die durch den
Schreibdatentreiber empfangenen Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die aufeinanderfolgend in der Reihenfolge
der Unterabtastung eingegeben werden, während die
Schiebeschaltung für die Ausgangssignale des Taktzählers
Signale vorgegebener Ziffern bzw. Stellen, die die
Reihenfolge der Hauptabtastung unter den vom
Schreibtaktzähler abgegebenen Zählwerten spezifizieren, zu
Ziffern bzw. Stellen hoher oder niedriger Ordnung
verschiebt.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt die Schiebeschaltung für die Ausgangssignale des
Taktzählers die Signale, die die Werte entsprechender
Stellen der an der Mehrzahl von Ausgangsanschlüssen des
Zählers abgegebenen Zählwerte repräsentierten, zu Stellen
hoher oder niedriger Ordnung, und gibt diese an die
Eingangsanschlüsse des Adreßdekodierers ab. Im
Adreßdekodierer werden daher die Perioden für die Ausgabe
der Dekodiererausgangssignale verlängert oder verkürzt,
verglichen mit denjenigen vor der Verschiebung der Werte
der entsprechenden Stellen der Zählwerte. Daher ist es
möglich, die Zeitgabe für die Adressenspezifikation bzw. -
bestimmung durch den Adreßdekodierer zu verändern, wodurch
die Daten verbreitert/verdichtet werden.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Signale, die die Werte
von jeweiligen Stellen der über die Mehrzahl von
Ausgangsanschlüssen des Lesetaktzählers abgegebenen
Zählstände repräsentieren, jeweils zu Stellen hoher oder
niedriger bzw. höherer oder niedrigerer Wertigkeit und legt
dieselben an die Eingangsanschlüsse des
Leseadreßdekodierers an. In dem Leseadreßdekodierer
werden daher die Perioden für die Abgabe der
Ausgangssignale des Dekodierers verlängert oder verkürzt,
verglichen mit denjenigen vor Verschiebung der Werte der
jeweiligen Stellen der Zählwerte, wodurch es möglich ist,
die Daten zu verbreitern/zu verdichten, indem sie gegenüber
der Zeitgabe in dem Leseverstärker für die Lesedaten zum
Auslesen der Daten unterschiedlich festgelegt werden.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Signale, die die Werte
an jeweiligen Ziffern bzw. Stellen der über die Mehrzahl
von Ausgangssignalen des Schreibtaktzählers abgegebenen
Zählstände repräsentieren, jeweils zu Stellen höherer oder
niedrigerer Wertigkeit und legt dieselben an die
Eingangsanschlüsse des Schreibadreßdekodierers an. Im
Schreibadreßdekodierer werden daher die Perioden zur
Abgabe der Ausgangssignale des Dekodierers verlängert oder
verkürzt, verglichen mit denjenigen vor der Verschiebung
der Werte der jeweiligen Stellen der Zählwerte, wodurch es
möglich ist, die Zeitgabe für die Adressenbestimmung mit
Hilfe des Schreibadreßdekodierers zu verändern und die
Daten zu verbreitern/zu verdichten, indem dieselbe
unterschiedlich gegenüber derjenigen im Schreibdatentreiber
zum Einschreiben der Daten festgelegt wird.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
kann der Schreibdatentreiber weiterhin die
Dateneinschreibung in die Speicherzellenanordnung steuern
und die bei der Datenverdichtung einzuschreibenden Daten
unter Heranziehung der Ausgangssignale des
Schreibtaktzählers spezifizieren bzw. bestimmen.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Zählwerte von bzw. an
Stellen, bzw. Ziffern, die vorgegebene Stellen bzw. Ziffern
überschreiten, die die Reihenfolge der Unterabtastung
spezifizieren, unter den Signalen, die die Werte an
jeweiligen Stellen der Zählwerte, die über die Mehrzahl von
Ausgangsanschlüssen des Lestaktzählers abgegeben werden,
repräsentieren, jeweils in Richtung zu Stellen hoher oder
niedriger Ordnung bzw. Wertigkeit und gibt dieselben an die
Eingangsanschlüsse des Leseadreßdekodierers ab. Hierdurch
ist es möglich, die Perioden der Ausgangssignale des
Dekodierers, während der ein Satz von Daten in der
Hauptabtastrichtung abgegeben wird, unterschiedlich
gegenüber den Perioden für den zum Auslesen von Daten
dienenden Leseverstärker, der einen Satz von Daten in der
Richtung der Hauptabtastung liest, auszulegen, wodurch die
Daten in der Unterabtastrichtung verbreitert/verdichtet
werden.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Zählwerte von Stellen,
die niedriger als vorbestimmte Stellen sind, die die
Reihenfolge der Hauptabtastung unter den Signalen
spezifizieren, die die Werte von jeweiligen Stellen der
über die Mehrzahl von Ausgangsanschlüssen des
Lesetaktzählers abgegebenen Zählwerte repräsentieren,
jeweils zu Stellen höherer oder niedrigerer Ordnung bzw.
Wertigkeit und legt dieselben an die Eingangsanschlüsse des
Leseadreßdekodierers an. Im Leseadreßdekodierer werden
daher die Perioden für die dekodierte Ausgabe der Daten in
der Hauptabtastrichtung verlängert oder verkürzt,
verglichen mit denjenigen vor der Verschiebung der
Zählwerte, wodurch es möglich ist, die Zeitgabe bzw.
Zeitsteuerung für den Leseadreßdekodierer, der die
Adressen der Daten in der Hauptabtastrichtung bestimmt, zu
verändern und die Daten in der Hauptabtastrichtung zu
verbreitern/verdichten, indem dieselbe unterschiedlich
gegenüber derjenigen für den die Daten lesenden
Leseverstärker für die Lesedaten festgelegt wird.
Bei der in Übereinstimmung mit dem ersten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
verschiebt ferner die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Zählwerte von Stellen,
die oberhalb der vorgeschriebenen Stellen liegen und die
die Reihenfolge der Unterabtastung unter den Signalen
spezifizieren, die die Werte von jeweiligen Stellen der
über die Mehrzahl von Ausgangsanschlüssen des
Schreibtaktzählers abgegebenen Zählwerte repräsentieren,
jeweils in Richtung zu Stellen hoher oder niedriger
Wertigkeit und gibt dieselben an die Eingangsanschlüsse des
Schreibadreßdekodierers ab. Im Schreibadreßdekodierer ist
es daher möglich, die Perioden der Ausgabe von
Dekodierersignalen für die Ausgabe eines Satzes von Daten
in der Hauptabtastrichtung unterschiedlich gegenüber
denjenigen für den Schreibdatentreiber auszulegen, der
einen Satz von Daten in der Hauptabtastrichtung
einschreibt, wodurch die Daten in der Unterabtastrichtung
verbreitert/verdichtet werden.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Zählwerte bzw. Werte an
Stellen, die niedriger sind als die vorgegebenen Stellen
für die Bestimmung der Reihenfolge der Hauptabtastung,
unter den Signalen, die die Werte der jeweiligen Ziffern
bzw. Stellen der über die Mehrzahl von Ausgangsanschlüssen
des Schreibtaktzählers jeweils abgegebenen Zählwerte
repräsentieren, in Richtung zu Stellen hoher oder niedriger
Ordnung bzw. Wertigkeit und legt diese an die
Eingangsanschlüsse des Schreibadreßdekodierers an. Im
Schreibadreßdekodierer werden daher die Perioden für die
dekodierte Abgabe der Daten in der Hauptabtastrichtung
verlängert oder verkürzt, verglichen mit denjenigen vor der
Verschiebung der Zählwerte, wodurch es möglich ist, die
Zeitgabe bzw. Zeitsteuerung für die Adressenbestimmung
durch den Schreibadreßdekodierer im Hinblick auf die Daten
in der Hauptabtastrichtung zu verändern und die Daten in
der Hauptabtastrichtung zu verbreitern/zu verdichten, indem
diese unterschiedlich gegenüber derjenigen für den die
Daten schreibenden Schreibdatentreiber festgelegt bzw.
gebildet wird.
Wie zuvor beschrieben, umfaßt die FIFO-
Speichereinrichtung gemäß dem ersten Aspekt vorliegender
Erfindung die Schiebeschaltung für den Taktzähler, die die
Signale von jeweiligen Ziffern bzw. Stellen, die von der
Mehrzahl von Ausgangsanschlüssen des Taktzählers empfangen
werden, auf der Basis des empfangenen Steuersignals zu
Stellen hoher oder niedriger Wertigkeit verschiebt und
dieselben an die Eingangsanschlüsse des Adreßdekodierers
abgibt, wodurch die Zeitgabe für die Adressenbestimmung
durch den Adreßdekodierer geändert wird, so daß die Daten
mit einem einfachen Aufbau unter Hinzufügung einer
derartigen Schiebeschaltung für die Ausgangssignale des
Taktzählers verbreitert bzw. in ihrer Anzahl
erhöht/verdichtet werden können, und es weiterhin möglich
ist, den Schaltungsaufbau der FIFO-Speichereinrichtung mit
der Funktion der Datenverbreiterung/Verdichtung zu
vereinfachen und den Schaltungsmaßstab bzw. die
Schaltungsgröße zu verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
umfaßt der Taktzähler, der mit der Schiebeschaltung für die
Ausgangssignale des Taktzählers verbunden ist, den
Lesetaktzähler, der auf die Lesetakte anspricht, und der
Adreßdekodierer weist den Leseadreßdekodierer zur
Bestimmung der Leseadressen der den Lesevorgängen zu
unterziehenden Speicherzellenanordnung auf, wobei die
Einrichtung den Leseverstärker für die Lesedaten zur
Erfassung und zum Lesen der Daten aus den durch die
Leseadressen bestimmten Speicherzellen in Abhängigkeit von
den Lesetakten umfaßt, wodurch die Daten lediglich auf der
Leseseite verbreitert/verdichtet werden können und es
möglich ist, den Schaltungsaufbau der FIFO-
Speichereinrichtung mit einer Datenverbreiterungs/-
verdichtungsfunktion zu vereinfachen und den
Schaltungsmaßstab bzw. die Schaltungsgröße zu verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
umfaßt der Taktzähler, der mit der Schiebeschaltung für die
Ausgangssignale des Taktzählers verbunden ist, den
Schreibtaktzähler, der auf die Schreibtakte anspricht,
während der Adreßdekodierer den Schreibadreßdekodierer
zur Bestimmung der Schreibadressen für die den
Schreibvorgängen zu unterziehende Speicherzellenanordnung
enthält, wobei die Einrichtung den Schreibdatentreiber zum
Einschreiben der empfangenen Daten in die durch den
Schreibadreßdekodierer bestimmten Speicherzellen in
Abhängigkeit von den Schreibtakten aufweist, wodurch die
Daten lediglich auf der Schreibseite verbreitert/verdichtet
werden können und es möglich ist, den Schaltungsaufbau der
FIFO-Speichereinrichtung, die mit einer
Datenverbreiterungs/-verdichtungsfunktion ausgestattet ist,
zu vereinfachen und den Schaltungsmaßstab bzw. die
Schaltungsgröße zu verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
empfängt weiterhin der Schreibdatentreiber die
Ausgangssignale des Schreibtaktzählers und steuert die
Schreibvorgänge zum Einschreiben der Daten in die
Speicherzellenanordnung unter Heranziehung der
Ausgangssignale des Schreibtaktzählers, wodurch die
Funktion der Bestimmung der zu verdichtenden Daten unter
den Schreibdaten mit einem einfachen Aufbau realisiert
werden kann und es möglich ist, den Schaltungsaufbau der
FIFO-Speichereinrichtung, die eine Funktion zur
Datenverbreiterung/-verdichtung besitzt, zu vereinfachen
und den Schaltungsaufbau bzw. die Schaltungsgröße zu
verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Signale von
vorgegebenen Ziffern bzw. Stellen, die die Reihenfolge der
Unterabtastung der Datengruppen der Hauptabtastung unter
bzw. von den Zählwerten, die durch den Lesetaktzähler bei
den Lesevorgängen abgegeben werden, repräsentieren, in
Richtung zu Stellen hoher oder niedriger Wertigkeit,
wodurch die Daten in der Unterabtastrichtung lediglich auf
der Leseseite verbreitert/verdichtet werden können, indem
die Schiebeschaltung für die Ausgangssignale des
Taktzählers auf die Signale der Ziffern bzw. Stellen, die
die Reihenfolge der Unterabtastung auf der Leseseite
spezifizieren, einwirkt, und es möglich ist, den
Schaltungsaufbau der FIFO-Speichereinrichtung, die die
Funktion der Datenverbreiterung/-verdichtung bezüglich der
Unterabtastrichtung besitzt, zu vereinfachen und die
Schaltungsgröße zu verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt die Schiebeschaltung für die Ausgangssignale des
Taktzählers die Signale von bzw. an vorgegebenen Stellen,
die die Reihenfolge der Datengruppe der Hauptabtastung
während der Lesevorgänge bestimmen und aus den vom
Lesetaktzähler abgegebenen Zählwerten ausgewählt sind, in
Richtung zu Stellen hoher oder niedriger Wertigkeit,
wodurch die Daten in der Hauptabtastrichtung lediglich auf
der Leseseite dadurch verbreitert/verdichtet werden können,
daß die Schiebeschaltung für die Ausgangssignale des
Taktzählers auf die Signale an den Stellen einwirkt, die
die Reihenfolge bzw. Ordnung der Hauptabtastung
spezifizieren, und es möglich ist, den Schaltungsaufbau der
FIFO-Speichereinrichtung, die eine Funktion zur
Datenverbreiterung/-verdichtung bezüglich der
Hauptabtastrichtung besitzt, zu vereinfachen und den
Schaltungsmaßstab bzw. die Schaltungsgröße zu reduzieren.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Signale an den
vorgegebenen, die Reihenfolge der Unterabtastung
bestimmenden Stellen aus den vom Schreibtaktzähler
abgegebenen Zählwerten in Richtung zu Stellen hoher oder
niedriger Wertigkeit, wodurch die Daten in der
Unterabtastrichtung lediglich auf der Schreibseite dadurch
verbreitert/verdichtet werden können, daß die
Schiebeschaltung für die Ausgangssignale des Taktzählers
auf die Signale einwirkt, die die Reihenfolge der
Unterabtastung spezifizieren, und es somit möglich ist, den
Schaltungsaufbau der FIFO-Speichereinrichtung, die eine
Funktion zur Datenverbreiterung/-verdichtung bezüglich der
Unterabtastrichtung besitzt, zu vereinfachen und die
Schaltungsgröße zu verringern.
Bei der in Übereinstimmung mit dem ersten Aspekt
vorliegender Erfindung stehenden FIFO-Speichereinrichtung
verschiebt weiterhin die Schiebeschaltung für die
Ausgangssignale des Taktzählers die Signale von den
vorgegebenen, die Reihenfolge oder Ordnung der
Hauptabtastung spezifizierenden Stellen aus den durch den
Schreibtaktzähler abgegebenen Zählwerten in Richtung zu
Stellen hoher oder niedriger Wertigkeit, wodurch die Daten
in der Hauptabtastrichtung in einfacher Weise lediglich auf
der Schreibseite dadurch verbreitert/verdichtet werden
können, daß die Schiebeschaltung für die Ausgangssignale
des Taktzählers auf die Signale der Stellen einwirkt, die
die Ordnung oder Reihenfolge der Hauptabtastung
spezifizieren, und es somit möglich ist, den
Schaltungsaufbau der FIFO-Speichereinrichtung, die eine
Funktion zur Datenverbreiterung/-verdichtung bezüglich der
Hauptabtastrichtung besitzt, zu vereinfachen und die
Schaltungsgröße zu verringern.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung
umfaßt eine FIFO-Speichereinrichtung eine
Speicherzellenanordnung, die durch eine Mehrzahl bzw.
Vielzahl von Speicherzellen zum Speichern empfangener Daten
mit Hilfe von Schreibvorgängen und zum Abgeben der
gespeicherten Daten mit Hilfe von Lesevorgängen gebildet
ist, einen Taktzähler mit einer Mehrzahl von
Ausgangsanschlüssen zum Abgeben von Signalen, die Werte von
jeweiligen Ziffern bzw. Stellen von Zählwerten eingegebener
Takte anzeigen in Abhängigkeit von den Takten, und einen
Adreßdekodierer mit einer Mehrzahl von Eingangsanschlüssen
entsprechend der Mehrzahl von Ausgangsanschlüssen des
Taktzählers für die Spezifizierung von Adressen, die
Positionen der Speicherzellen in der
Speicherzellenanordnung in Übereinstimmung mit Werten des
Taktzählers anzeigen. Die Signale, die die jeweiligen
Stellen der Zählwerte anzeigen, die an den entsprechenden
Ausgangsanschlüssen des Zählers abgegeben werden, werden an
die Eingangsanschlüsse des Adreßdekodierers entsprechend
dessen Stellen hoher oder niedriger Ordnung bzw. Wertigkeit
angelegt, wodurch die Zeitsteuerung des Adreßdekodierers
zur Bestimmung der Adressen verändert wird.
Vorzugsweise umfassen die Takte Lesetakte zum
Synchronisieren der Lesevorgänge, wobei der Taktzähler
einen Lesetaktzähler enthält, der auf die Lesetakte
anspricht und der Adreßdekodierer einen
Leseadreßdekodierer aufweist, der eine Mehrzahl von
Eingangsanschlüssen besitzt, die der Mehrzahl von
Ausgangsanschlüssen des Taktzählers entsprechen und zum
Empfangen der Signale dienen, die jeweilige Ziffern bzw.
Stellen der über die Ausgangsanschlüsse des Lesetaktzählers
abgegebenen Zählwerte anzeigen und an die den
Eingangsanschlüsse des Leseadreßdekodierers entsprechend
deren Stellen hoher oder niedriger Wertigkeit angelegt
werden, wobei der Leseadreßdekodierer die Zählwerte des
Lesetaktzählers dekodiert und hierdurch Leseadressen
bestimmt, die Positionen der Speicherzellen repräsentieren,
die in der Speicherzellenanordnung den Lesevorgängen zu
unterziehen sind, wobei die FIFO-Speichereinrichtung
weiterhin einen Leseverstärker für Lesedaten aufweist, der
zur Erfassung und zum Auslesen der Daten aus den
Speicherzellen, die durch die Leseadressen bezeichnet sind,
in Abhängigkeit von den Lesetakten dient.
Vorzugsweise werden die Signale, die jeweilige Stellen
der Zählwerte bezeichnen, die über die Ausgangsanschlüsse
des Lesetaktzählers abgegeben werden, an die
Eingangsanschlüsse des Leseadreßdekodierers entsprechend
den Stellen niedriger Wertigkeit angelegt, wodurch
Intervalle der Adressenbestimmung mittels des
Leseadreßdekodierers verlängert werden.
Vorzugsweise enthalten die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die aufeinanderfolgend in der
Speicherzellenanordnung in der Reihenfolge der
Unterabtastung während der Schreibvorgänge eingespeichert
werden, und es werden Signale von vorgegebenen Stellen, die
die Reihenfolge der Unterabtastung der Datengruppen der
Hauptabtastung bestimmen, unter den an den
Ausgangsanschlüssen des Lesetaktzählers abgegebenen
Zählwerten an die Eingangsanschlüsse des
Leseadreßdekodierers jeweils entsprechend den Stellen
niedriger Ordnung angelegt, wodurch Intervalle für den
Leseadreßdekodierer, der die Spezifikation bzw. Bestimmung
der Reihenfolge der Unterabtastung verändert, verlängert
werden.
Vorzugsweise umfassen die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die aufeinanderfolgend in der
Speicherzellenanordnung in der Reihenfolge der
Unterabtastung während der Schreibvorgänge eingespeichert
werden, und es werden Signale vorgegebener, die Reihenfolge
der Datengruppen der Hauptabtastung spezifizierenden
Stellen aus den Zählwerten, die an den Ausgangsanschlüssen
des Lesetaktzählers abgegeben werden, an die
Eingangsanschlüsse des Leseadreßdekodierers jeweils
entsprechend den Stellen niedriger Wertigkeit angelegt,
wodurch Intervalle der Adressenspezifikation bzw.
Adressenbestimmung durch den Leseadreßdekodierer
verlängert werden.
Vorzugsweise werden die Signale, die jeweilige Stellen
der Zählwerte, die an den Ausgangsanschlüssen des
Lesetaktzählers abgegeben werden, an die Eingangsanschlüsse
des Leseadreßdekodierers jeweils entsprechend den Stellen
hoher Wertigkeit angelegt, um hierdurch die Intervalle der
Adressenbestimmung durch den Leseadreßdekodierer zu
verkürzen.
Vorzugsweise enthalten die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die aufeinanderfolgend während der
Schreibvorgänge in der Speicherzellenanordnung in der
Reihenfolge der Unterabtastung eingespeichert werden, und
es werden Signale von zumindest vorgegebenen, die
Reihenfolge der Unterabtastung der Datengruppen der
Hauptabtastung spezifizierenden Stellen aus den Zählwerten,
die über die Ausgangsanschlüsse des Lesetaktzählers
abgegeben werden, an die Eingangsanschlüsse des
Leseadreßdekodierers jeweils entsprechend Stellen hoher
Wertigkeit angelegt, wodurch Intervalle für den
Leseadreßdekodierer zur Veränderung der Bestimmung der
Reihenfolge der Unterabtastung verkürzt werden.
Vorzugsweise enthalten die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die während der Schreibvorganges
aufeinanderfolgend in die Speicherzellenanordnung in der
Reihenfolge der Unterabtastung eingeschrieben werden, und
es werden Signale von zumindest vorgegebenen, die
Reihenfolge der Datengruppen der Hauptabtastung
spezifizierenden Stellen aus den über die
Ausgangsanschlüsse des Lesetaktzählers abgegebenen
Zählwerten an die Eingangsanschlüsse des
Leseadreßdekodierers jeweils entsprechend Stellen hoher
Wertigkeit angelegt, wodurch Intervalle der
Adressenbestimmung durch den Leseadreßdekodierer verkürzt
werden.
Vorzugsweise enthalten die Takte Schreibtakte, die die
Schreibvorgänge synchronisieren, wobei der Taktzähler einen
Schreibtaktzähler aufweist, der auf die Schreibtakte
anspricht, und der Adreßdekodierer einen
Schreibadreßdekodierer mit einer Mehrzahl von
Eingangsanschlüssen enthält, die der Mehrzahl von
Ausgangsanschlüssen des Taktzählers entsprechen und zur
Eingabe der Signale, die jeweilige Stellen der Zählwerte,
die über die Ausgangsanschlüsse des Schreibtaktzählers
abgegeben werden, repräsentieren, über die
Eingangsanschlüsse des Schreibadreßdekodierers
entsprechend dessen Stellen hoher oder niedriger Wertigkeit
dienen, wobei der Schreibadreßdekodierer zur Dekodierung
der Zählwerte des Schreibtaktzählers ausgelegt ist, wodurch
die Schreibadressen, die Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung repräsentieren, spezifiziert
werden, und wobei die FIFO-Speichereinrichtung weiterhin
einen Schreibdatentreiber zum Einschreiben eingegebener
Daten in die durch den Schreibadreßdekodierer bestimmten
Speicherzellen in Abhängigkeit von den Schreibtakten
aufweist.
Vorzugsweise legt der Schreibadreßdekodierer die
Signale, die jeweilige Stellen der an den
Ausgangsanschlüssen des Schreibtaktzählers abgegebenen
Zählwerte repräsentieren, jeweils an die Stellen hoher
Wertigkeit entsprechenden Eingangsanschlüsse des
Schreibadreßdekodierers an und dekodiert die Zählwerte des
Schreibtaktzählers, wodurch Intervalle für die Bestimmung
von Adressen, die die Positionen der den Schreibvorgängen
zu unterziehenden Speicherzellen in der
Speicherzellenanordnung anzeigen, verkürzt werden.
Vorzugsweise umfassen die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, während der Schreibadreßdekodierer
Signale von zumindest vorgegebenen, die Reihenfolge der
Unterabtastung spezifizierenden Stellen in den an den
Ausgangsanschlüssen des Schreibtaktzählers abgegebenen
Zählwerten an die Eingangsanschlüsse des
Schreibadreßdekodierers zum Dekodieren der Zählwerte des
Schreibtaktzählers anlegt, wodurch Intervalle zur
Veränderung der Bestimmung der Reihenfolge der die
Unterabtastung anzeigenden Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung verkürzt werden.
Vorzugsweise enthalten die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, wobei der Schreibadreßdekodierer
Signale von zumindest vorgeschriebenen, die Reihenfolge der
Unterabtastung spezifizierenden Stellen in den Zählwerten,
die an den Ausgangsanschlüssen des Schreibtaktzählers
abgegeben werden, an die Eingangsanschlüsse des
Schreibadreßdekodierers jeweils entsprechend dessen
Stellen hoher Wertigkeit für die Dekodierung der Zählwerte
des Schreibtaktzählers anlegt, wodurch Intervalle für die
Bestimmung von Schreibadressen verkürzt werden, die
Positionen der den Schreibvorgängen zu unterziehenden
Speicherzellen in der Speicherzellenanordnung
repräsentieren.
Vorzugsweise legt der Schreibadreßdekodierer die
Signale, die jeweilige Stellen der an den
Ausgangsanschlüssen des Schreibtaktzählers abgegebenen
Zählwerte anzeigen, an die Eingangsanschlüsse des
Schreibadreßdekodierers jeweils entsprechend dessen
Stellen niedriger Wertigkeit an und dekodiert die Zählwerte
des Schreibtaktzählers, wodurch Intervalle für die
Bestimmung der Schreibadressen verlängert werden, die
Positionen der den Schreibvorgängen zu unterziehenden
Speicherzellen in der Speicherzellenanordnung anzeigen.
Vorzugsweise enthalten die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, wobei der Schreibadreßdekodierer
Signale von zumindest vorbestimmten, die Reihenfolge der
Unterabtastung bestimmenden Stellen in den Zählwerten
spezifizieren, die an den Ausgangsanschlüssen des
Schreibtaktzählers abgegeben werden, an die jeweils dessen
Stellen niedriger Wertigkeit entsprechenden
Eingangsanschlüsse des Schreibadreßdekodierers zur
Dekodierung der Zählwerte des Schreibtaktzählers anlegt,
wodurch Intervalle für die Veränderung der Bestimmung der
Reihenfolge der die Unterabtastung anzeigenden Positionen
der den Schreibvorgängen zu unterziehenden Speicherzellen
in der Speicherzellenanordnung verlängert werden.
Vorzugsweise enthalten die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und der Schreibadreßdekodierer legt
Signale von zumindest vorbestimmten, die Reihenfolge der
Hauptabtastung spezifizierenden Stellen in den an den
Ausgangsanschlüssen des Schreibtaktzählers abgegebenen
Zählwerten, an die Eingangsanschlüsse des
Schreibadreßdekodierers jeweils entsprechend dessen
Stellen niedriger Ordnung zur Dekodierung der Zählwerte des
Schreibtaktzählers an, wodurch Intervalle für die
Bestimmung der Schreibadressen verlängert werden, die
Positionen der den Schreibvorgängen zu unterziehenden
Speicherzellen in der Speicherzellenanordnung
repräsentieren.
Bei der in Übereinstimmung mit dem zweiten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
werden die Signale, die die Werte von jeweiligen Stellen
der an den Ausgangsanschlüssen des Taktzählers abgegebenen
Zählwerten darstellen, verschoben und an die
Eingangsanschlüsse des Adreßdekodierers entsprechend
dessen Stellen hoher oder niedriger Wertigkeit angelegt.
Der Adreßdekodierer legt die Dekodierer-Ausgangssignale an
die Speicherzellenanordnung unter Heranziehung der
verschobenen Zählwerte an, wodurch die Perioden zur Abgabe
der Dekodierer-Ausgangssignale verlängert oder verkürzt
werden, verglichen mit dem Fall, daß die Zählwerte nicht
verschoben werden. Somit ist es möglich, die Zeitgabe für
die Adressenbestimmung durch den Adreßdekodierer zu
verändern, um hierdurch die Daten zu verbreitern/zu
verdichten.
In der in Übereinstimmung mit dem zweiten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
werden die Signale der jeweiligen Stellen der Zählwerte,
die an den Ausgangsanschlüssen des Taktzählers abgegeben
werden, an die Eingangsanschlüsse des Adreßdekodierers
entsprechend dessen Stellen hoher oder niedriger Wertigkeit
angelegt, wodurch die Zeitgabe für den die Adressen
spezifizierenden bzw. bestimmenden Adreßdekodierer
verändert wird. Hierdurch ist es möglich, den
Schaltungsaufbau der FIFO-Speichereinrichtung, die die
Funktion einer Datenverbreiterung/-verdichtung besitzt, zu
vereinfachen und die Schaltungsgröße zu verringern.
Gemäß einem dritten Aspekt der vorliegenden Erfindung
umfaßt eine FIFO-Speichereinrichtung eine
Speicherzellenanordnung, die durch eine Mehrzahl bzw.
Vielzahl von Speicherzellen zum Speichern eingegebener
Daten mit Hilfe von Schreibvorgängen und zum Abgeben der
gespeicherten Daten mit Hilfe von Lesevorgängen gebildet
ist, einen Taktzähler mit einer Mehrzahl von
Ausgangsanschlüssen, die zum Abgeben von Signalen, die
Werte von jeweiligen Stellen der Zählwerte eingegebener
Takte repräsentieren, in Abhängigkeit von den Takten
dienen, einen Adreßdekodierer mit einer Mehrzahl von der
Mehrzahl von Ausgangsanschlüssen des Taktzählers
entsprechenden Eingangsanschlüssen zur Spezifizierung von
Adressen, die Positionen der Speicherzellen in der
Speicherzellenanordnung repräsentieren, in Übereinstimmung
mit den Werten des Taktzählers, einen Leseverstärker für
Lesedaten, der zum Erfassen und zum Lesen der Daten dient,
die aus den Speicherzellen entsprechend den durch den
Adreßdekodierer bestimmten Adressen in Abhängigkeit von
Lesetakten ausgegeben werden, die mit den Takten
synchronisiert sind, einen Schreibdatentreiber zum
Einschreiben von Daten in die Speicherzellen entsprechend
den Adressen, die durch den Adreßdekodierer bestimmt sind,
in Abhängigkeit von Schreibtakten, die mit den Takten
synchronisiert sind, und eine Steuerschaltung für die
Ausgangssignale des Zählers, die zum Verschieben der
jeweilige Stellen anzeigenden bzw. entsprechenden Signalen,
die von der Mehrzahl von Ausgangsanschlüssen des
Taktzählers empfangen werden, zu Stellen hoher oder
niedriger Wertigkeit und zum Anlegen derselben an die
Eingangsanschlüsse des Adreßdekodieres in Übereinstimmung
mit den Schreibvorgängen und den Lesevorgängen dient, die
auf der Basis eines eingegebenen Steuersignals alternierend
durch den Schreibdatentreiber und den Leseverstärker für
die Lesedaten durchgeführt werden.
Bei der in Übereinstimmung mit dem dritten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
verschiebt die Steuerschaltung für die Ausgangssignale des
Zählers die Signale, die die Werte jeweiliger Stellen der
an der Mehrzahl von Ausgangsanschlüssen des Taktzählers
abgegebenen Zählwerte darstellen, jeweils zu Stellen hoher
oder niedriger Wertigkeit und legt dieselben an die
Eingangsanschlüsse des Adreßdekodierers an. In dem
Adreßdekodierer werden daher die Perioden zur Abgabe der
dekodierten Ausgangssignale für die Bestimmung der durch
den Leseverstärker für die Lesedaten zu lesenden Adressen
oder derjenigen für die Abgabe der dekodierten
Ausgangssignale zur Bestimmung der Adressen, in die durch
den Schreibdatentreiber einzuschreiben ist, verlängert oder
verkürzt, verglichen mit denjenigen vor der Verschiebung
der Werte der jeweiligen Stellen der Zählwerte. Daher ist
es möglich, die Zeitgabe bzw. Zeitsteuerung für die
Spezifizierung der Adressen während der Lese- oder
Schreibvorgänge in einem einzigen Adreßdekodierer zu
verändern, wodurch die Daten verbreitert/verdichtet werden.
Bei der in Übereinstimmung mit dem dritten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
ist die Steuerschaltung für die Ausgangssignale des Zählers
vorgesehen, die die von der Mehrzahl von
Ausgangsanschlüssen des Taktzählers empfangenen Signale der
jeweiligen Stellen zu Stellen hoher oder niedriger
Wertigkeit verschiebt und dieselben an die
Eingangsanschlüsse des Adreßdekodierers in Übereinstimmung
mit den Schreib- und Lesevorgängen anlegt, die alternierend
durch den Schreibdatentreiber und den Leseverstärker für
die Lesedaten auf der Basis des empfangenen Steuersignals
durchgeführt werden, wodurch die Daten in der Haupt- und
der Unterabtastrichtung mit einem einfachen Aufbau unter
Hinzufügung der Schiebeschaltung für die Ausgangssignale
des Taktzählers verbreitert/verdichtet werden können und es
möglich ist, den Schaltungsaufbau der FIFO-
Speichereinrichtung, die die Funktion zur
Datenverbreiterung/-verdichtung besitzt, zu vereinfachen
und die Schaltungsgröße zu verringern. Dadurch ist es
möglich, sowohl die Größe als auch die Kosten der
Einrichtung zu reduzieren.
Gemäß einem vierten Aspekt vorliegender Erfindung
umfaßt eine FIFO-Speichereinrichtung eine
Speicherzellenanordnung, die durch eine Mehrzahl bzw.
Vielzahl von Speicherzellen zur Speicherung eingegebener
Daten mit Hilfe von Schreibvorgängen und zum Abgeben der
gespeicherten Daten mit Hilfe von Lesevorgängen gebildet
ist, einen Taktzähler mit einem Ausgangsanschluß zum
Abgeben eines Zählwertes eines eingegebenen Takts in
Abhängigkeit von dem Takt, einen Adreßdekodierer, der
einen Eingangsanschluß, der mit dem Ausgangsanschluß des
Taktzählers verbunden ist, aufweist und zum Bestimmen von
Adressen, die Positionen der Speicherzellen in der
Speicherzellenanordnung darstellen, in Übereinstimmung mit
dem Wert des Taktzählers dient, einen Leseverstärker für
Lesedaten zur Erfassung und zum Lesen der Daten, die aus
den Speicherzellen entsprechend den durch den
Adreßdekodierer spezifizierten Adressen abgegeben
werden, einen Schreibdatentreiber zum Einschreiben der
Daten in die Speicherzellen entsprechend den durch den
Adreßdekodierer spezifizierten Adressen in Abhängigkeit
von einem mit dem Takt synchronisierten Schreibtakt, und
einen Taktzähler für die Zeitgabesteuerung, der mit dem
Leseverstärker für die Lesedaten und dem
Schreibdatentreiber verbunden ist und zum Empfangen des
Zählwertes vom Taktzähler und zum Steuern der
Schreibzeitsteuerung und der Lesezeitsteuerung des
Schreibdatentreibers und des Leseverstärkers für die
Lesedaten, der auf den Zählwert anspricht, in Abhängigkeit
von einem angelegten Steuersignal ausgelegt ist.
Vorzugsweise verlängert der Taktzähler für die
Zeitgabesteuerung eine lesbare Periode bzw. eine
Leseperiode des Leseverstärkers für die Lesedaten, der auf
den Zählwert anspricht, so daß der Leseverstärker für die
Lesedaten dieselben Daten aus der Speicherzelle mit
derselben Adresse mehrmals ausliest.
Vorzugsweise verlängert der Taktzähler für die
Zeitgabesteuerung eine schreibbare Periode bzw.
Schreibperiode des Schreibdatentreibers, der auf den
Zählwert anspricht, so daß der Schreibdatentreiber
unterschiedliche Daten in die Speicherzelle mit der
gleichen Adresse mehrmals einschreibt.
Vorzugsweise umfaßt der Taktzähler für die
Zeitgabesteuerung einen Zähler, dessen Art bzw. Betriebsart
der Abgabe des Ergebnisses des Zählens durch das
Steuersignal von einer Anzahl N (ganze Zahl mit einem Wert
von mindestens 2) auf eine Anzahl M (ganze Zahl mit einem
Wert von zumindest 2) umgeschaltet wird.
Bei der in Übereinstimmung mit dem vierten Aspekt der
vorliegenden Erfindung stehenden FIFO-Speichereinrichtung
kann der Taktzähler für die Zeitgabesteuerung die Anzahl
der Bereitstellung derselben Adressen für das Einschreiben
oder das Auslesen durch Steuerung der Perioden bzw.
Zeitintervalle für den Leseverstärker für die Lesedaten und
den Schreibdatentreiber verändern, die die Lese- und
Schreibvorgänge durchführen, wodurch die Daten
verbreitert/verdichtet werde.
Die in Übereinstimmung mit dem vierten Aspekt der
vorliegenden Erfindung stehende FIFO-Speichereinrichtung
umfaßt den Taktzähler für die Zeitgabesteuerung, der mit
dem Leseverstärker für die Lesedaten und dem
Schreibdatentreiber zum Empfangen der Zählwerte von dem
Taktzähler und zum Steuern der Schreibzeitsteuerung und der
Lesezeitsteuerung des Schreibdatentreibers und des
Leseverstärkers für die Lesedaten, die auf die Zählwerte
ansprechen, in Abhängigkeit von dem empfangenen
Steuersignal verbunden ist, wodurch die Daten mit einem
einfachen Aufbau unter Hinzufügung des Taktzählers für die
Zeitgabesteuerung verbreitert/verdichtet werden können und
es möglich ist, den Schaltungsaufbau der FIFO-
Speichereinrichtung, die die Funktion der
Datenverbreiterung/-verdichtung besitzt, zu vereinfachen
und die Schaltungsgröße zu verringern. Hierdurch ist es
möglich, die Größe und die Kosten der Einrichtung zu
reduzieren.
Demgemäß ist es eine Aufgabe der vorliegenden
Erfindung, eine FIFO-Speichereinrichtung zu schaffen, durch
die zu speichernde oder zu lesende Daten unter Hinzufügung
einer einfachen Schaltung verbreitert oder verdichtet
werden können. Eine weitere Aufgabe der vorliegenden
Erfindung besteht in der Schaffung einer FIFO-
Speichereinrichtung, durch die Daten, die durch zwei
Abtastvorgänge in Haupt- und Unterabtastrichtung erhalten
werden, in der Hauptabtastrichtung oder der
Unterabtastrichtung unter Hinzufügung einer einfachen
Schaltung verbreitert und/oder verdichtet werden können.
Die vorstehenden und weitere Aufgaben, Merkmale,
Aspekte und Vorteile vorliegender Erfindung werden aus der
nachstehenden detaillierten Beschreibung vorliegender
Erfindung unter Bezugnahme auf die beigefügten Zeichnungen
noch deutlicher. Es zeigen:
Fig. 1 ein Blockschaltbild, das den Aufbau einer FIFO-
Speichereinrichtung gemäß einem ersten Ausführungsbeispiel
vorliegender Erfindung veranschaulicht,
Fig. 2 ein Blockschaltbild, das den Aufbau einer FIFO-
Speichereinrichtung gemäß einem zweiten Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
Fig. 3 ein Blockschaltbild, das den Aufbau einer FIFO-
Speichereinrichtung gemäß einem dritten Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
Fig. 4 ein Schaltbild, das den Aufbau einer
Schiebeschaltung für die Ausgangssignale eines Taktzählers
veranschaulicht, die in der in Fig. 3 gezeigten FIFO-
Speichereinrichtung enthalten ist,
Fig. 5 eine Darstellung von Signalverläufen, die einen
Betriebsablauf der FIFO-Speichereinrichtung gemäß dem
ersten, zweiten oder dritten Ausführungsbeispiel der
vorliegenden Erfindung veranschaulicht,
Fig. 6 eine Darstellung von Signalverläufen, die einen
Betriebsablauf der FIFO-Speichereinrichtung gemäß dem
ersten oder dritten Ausführungsbeispiel vorliegender
Erfindung veranschaulicht,
Fig. 7 eine Darstellung von Signalverläufen, die einen
Betriebsablauf bei der FIFO-Speichereinrichtung gemäß dem
zweiten oder dritten Ausführungsbeispiel der vorliegenden
Erfindung veranschaulicht,
Fig. 8 ein Blockschaltbild, das den Aufbau einer FIFO-
Speichereinrichtung gemäß einem vierten Ausführungsbeispiel
der vorliegenden Erfindung zeigt,
Fig. 9 ein Blockschaltbild, das den Aufbau einer FIFO-
Speichereinrichtung gemäß einem fünften Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
Fig. 10 ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung gemäß einem sechsten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 11 ein Blockschaltbild, das den Aufbau eines in
der in Fig. 10 gezeigten FIFO-Speichereinrichtung
vorhandenen Schreibdatentreibers veranschaulicht,
Fig. 12 ein Blockschaltbild, das den Aufbau einer in
der in Fig. 3 gezeigten FIFO-Speichereinrichtung
enthaltenen Schiebeschaltung für die Ausgangssignale eines
Taktzählers veranschaulicht,
Fig. 13 eine Darstellung von Signalverläufen für die
Veranschaulichung eines Betriebsablaufs bei der FIFO-
Speichereinrichtung gemäß dem vierten, fünften oder
sechsten Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 14 eine Darstellung von Signalverläufen, die
einen Betriebsablauf bei der FIFO-Speichereinrichtung gemäß
dem vierten oder sechsten Ausführungsbeispiel der
vorliegenden Erfindung zeigt,
Fig. 15 eine Darstellung von Signalverläufen, die
einen Betriebsablauf bei der FIFO-Speichereinrichtung gemäß
dem fünften oder sechsten Ausführungsbeispiel der
vorliegenden Erfindung zeigt,
Fig. 16 eine Darstellung von Signalverläufen, die
einen anderen Betriebsablauf bei der FIFO-
Speichereinrichtung gemäß dem fünften oder sechsten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 17 ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung gemäß einem siebten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 18 ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung gemäß einem achten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 19 ein Entwurfsdiagramm, das den Aufbau einer bei
der FIFO-Speichereinrichtung, die in Fig. 18 gezeigt ist,
enthaltenen Schiebeschaltung für die Ausgangssignale eines
Taktzählers darstellt,
Fig. 20 eine Darstellung von Signalverläufen für die
Veranschaulichung eines Betriebsablaufs bei der FIFO-
Speichereinrichtung gemäß dem siebten Ausführungsbeispiel
der vorliegenden Erfindung,
Fig. 21 eine Darstellung von Signalverläufen, die
einen anderen Betriebsablauf bei der FIFO-
Speichereinrichtung gemäß dem siebten Ausführungsbeispiel
der vorliegenden Erfindung veranschaulichen,
Fig. 22 eine Darstellung von Signalverläufen, die
einen weiteren Betriebsablauf bei der FIFO-
Speichereinrichtung gemäß dem siebten Ausführungsbeispiel
der vorliegenden Erfindung zeigt,
Fig. 23 eine Darstellung von Signalverläufen zur
Veranschaulichung eines Betriebsablaufs bei der FIFO-
Speichereinrichtung gemäß dem achten Ausführungsbeispiel
der vorliegenden Erfindung,
Fig. 24 eine Darstellung von Signalverläufen zur
Veranschaulichung eines anderen Betriebsablaufs bei der
FIFO-Speichereinrichtung gemäß dem achten
Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 25 eine Darstellung von Signalverläufen, die
einen anderen Betriebsablauf der FIFO-Speichereinrichtung
gemäß dem achten Ausführungsbeispiel der vorliegenden
Erfindung zeigt,
Fig. 26 eine Darstellung von Signalverläufen, die
einen weiteren Betriebsablauf der FIFO-Speichereinrichtung
gemäß dem achten Ausführungsbeispiel der vorliegenden
Erfindung veranschaulicht,
Fig. 27 eine Darstellung von Signalverläufen, die
einen Betriebsablauf bei einer FIFO-Speichereinrichtung
gemäß einem neunten Ausführungsbeispiel der vorliegenden
Erfindung veranschaulicht,
Fig. 28 eine Darst 99999 00070 552 001000280000000200012000285919988800040 0002004321473 00004 99880ellung von Signalverläufen, die
einen Betriebsablauf bei einer FIFO-Speichereinrichtung
gemäß einem zehnten oder einem dreizehnten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 30 eine Darstellung von Signalverläufen, die
einen Betriebsablauf bei einer FIFO-Speichereinrichtung
gemäß einem elften oder einem vierzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 30 eine Darstellung von Signalverläufen, die
einen Betriebsablauf bei einer FIFO-Speichereinrichtung
gemäß einem zwölften Ausführungsbeispiel der vorliegenden
Erfindung zeigt,
Fig. 31 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem neunten Ausführungsbeispiel
der vorliegenden Erfindung zeigt,
Fig. 32 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem zehnten Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
Fig. 33 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem elften Ausführungsbeispiel
der vorliegenden Erfindung zeigt,
Fig. 34 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem zwölften Ausführungsbeispiel
der vorliegenden Erfindung veranschaulicht,
Fig. 35 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem dreizehnten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 36 ein Blockschaltbild, das den Aufbau der FIFO-
Speichereinrichtung gemäß dem vierzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 37 einen Schaltungsaufbau zur Realisierung der
Verbreiterung/Verdichtung von Daten,
Fig. 38 eine Darstellung von Signalabläufen, die einen
Betriebsablauf (Abbildung in gleichem Maßstab) der
Schaltung zur Realisierung der Verbreiterung/Verdichtung
von Daten veranschaulicht,
Fig. 39 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Verbreiterung = Erhöhung der Anzahl
von Daten) bei der Schaltung zur Realisierung der
Verbreiterung/Verdichtung von Daten zeigt,
Fig. 40 eine Darstellung von Signalverläufen, die
einen anderen Betriebsablauf (Verdichtung bzw. Reduktion)
bei der Schaltung zur Realisierung der
Verbreiterung/Verdichtung von Daten veranschaulicht,
Fig. 41 ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung gemäß einem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 42 ein Schaltbild, das den Aufbau einer
Steuerschaltung für das oder die Ausgangssignale eines
Zählers zeigt, die bei der in Fig. 41 gezeigten FIFO-
Speichereinrichtung vorhanden ist,
Fig. 43 ein Schaltbild, das den Aufbau einer in der in
Fig. 42 gezeigten Steuerschaltung für die Ausgangssignale
eines Zählers enthaltenen Schalt-Schaltung veranschaulicht,
Fig. 44 ein Schaltbild, das den Aufbau einer weiteren
Schalt-Schaltung der in Fig. 42 gezeigten Steuerschaltung
für das oder die Ausgangssignale eines Zählers zeigt,
Fig. 45 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Abbildung in gleichem Maßstab) bei
der FIFO-Speichereinrichtung gemäß dem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 46 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Verbreiterung) bei der FIFO-
Speichereinrichtung gemäß dem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 47 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Verdichtung) bei der FIFO-
Speichereinrichtung gemäß dem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 48 ein Modell-Schaubild, das einen Betriebsablauf
bei der FIFO-Speichereinrichtung gemäß dem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung
verdeutlicht,
Fig. 49 ein Modell-Schaubild, das einen weiteren
Betriebsablauf bei der FIFO-Speichereinrichtung gemäß dem
fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung
zeigt,
Fig. 50 ein Modell-Schaubild, das einen anderen
Betriebsablauf bei der FIFO-Speichereinrichtung gemäß dem
fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 51 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Verbreiterung) bei der FIFO-
Speichereinrichtung gemäß dem fünfzehnten
Ausführungsbeispiel der vorliegenden Erfindung zeigt,
Fig. 52 ein Blockschaltbild, in dem eine andere Art
des Aufbaus der FIFO-Speichereinrichtung gemäß dem
fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung
gezeigt ist,
Fig. 53 ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung gemäß einem sechzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 54 eine Darstellung von Signalverläufen, die
einen Betriebsablauf (Abbildung in gleichem Maßstab) bei
der FIFO-Speichereinrichtung gemäß dem sechzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 55 eine Darstellung von Signalverläufen, die
einen anderen Betriebsablauf (Verbreiterung) bei der FIFO-
Speichereinrichtung gemäß dem sechzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 56 eine Darstellung von Signalverläufen, die einen
anderen Betriebsablauf (Verdichtung) bei der FIFO-
Speichereinrichtung gemäß dem sechzehnten
Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht,
Fig. 57 ein Schaltbild, das den Aufbau einer
Zählerschaltung bei dem sechzehnten Ausführungsbeispiel der
vorliegenden Erfindung zeigt,
Fig. 58 ein Blockschaltbild, das den Aufbau einer
herkömmlichen FIFO-Speichereinrichtung veranschaulicht,
Fig. 59(a) und 59(b) Darstellungen von
Signalverläufen, die Betriebsabläufe bei der herkömmlichen
FIFO-Speichereinrichtung zeigen, die in Fig. 58 dargestellt
ist,
Fig. 60 ein Blockschaltbild, das den Aufbau einer
weiteren herkömmlichen FIFO-Speichereinrichtung zeigt, und
Fig. 61(a) und 61(b) Darstellungen von
Signalverläufen, die Betriebsabläufe bei der herkömmlichen,
in Fig. 60 gezeigten FIFO-Speichereinrichtung
veranschaulichen.
Unter Bezugnahme auf Fig. 1 wird im folgenden ein
erstes Ausführungsbeispiel vorliegender Erfindung
beschrieben. Fig. 1 zeigt eine FIFO-Speichereinrichtung 30,
die in Übereinstimmung mit dem ersten Ausführungsbeispiel
vorliegender Erfindung steht. In Fig. 1 bezeichnet das
Bezugszeichen 12 eine Speicherzellenmatrix, die durch eine
Vielzahl von Speicherzellen zum Speichern von Daten
gebildet ist, das Bezugszeichen 13 einen Schreibtaktzähler
zum Zählen von durch ihn empfangenen Schreibtakten WK2, das
Bezugszeichen 14 einen Schreibadreßdekodierer, der die vom
Schreibtaktzähler 13 abgegebenen Zählwerte bzw. Zählstände
empfängt und Adressen der Speicherzellenmatrix 12 für die
Einschreibung von Schreibdaten WD unter Betrachtung bzw.
Heranziehung der Zählwerte als Adreßdaten bestimmt, und
das Bezugszeichen 15 einen Schreibdatentreiber, der die
Schreibdaten WD wie empfangen in Abhängigkeit von den
Schreibtakten WK2 in die Speicherzellenmatrix 12
einschreibt.
Weiterhin bezeichnet das Bezugszeichen 16 einen
Leseadreßdekodierer, der die von ihm empfangenen Lesetakte
RK2 zählt und über Ausgangsanschlüsse Q0 bis Q3 Werte von
jeweiligen Ziffern bzw. Stellen der Zählwerte abgibt. Das
Bezugszeichen 18 bezeichnet einen Leseadreßdekodierer, der
die von dem Lesetaktzähler 16 an seine Eingangsanschlüsse
A0 bis A3 abgegebenen Zählwerte empfängt und Adressen von
Speicherzellen für das Auslesen von in den Speicherzellen
der Speicherzellenmatrix 12 gespeicherten Daten bestimmt,
wobei die Zählwerte als Adreßdaten betrachtet werden. Das
Bezugszeichen 19 bezeichnet einen Leseverstärker für
gelesene Daten bzw. Lesedaten, der Daten aus der
Speicherzellenmatrix 12 in Abhängigkeit von den Lesetakten
RK2 für deren Konvertierung in digitale Signale und für die
Abgabe der Signale ausliest. Zusätzlich bezeichnet das
Bezugszeichen 29 eine Umwandlungsschaltung für die
Lese/Schreib-Zeitsteuerung, die die Perioden der Lesetakte
und Schreibtakte RK1 und WK1 für die Einstellung der
Geschwindigkeiten der Lese- und Schreibvorgang verändert,
so daß der Lesevorgang nicht den Schreibvorgang
überschreitet bzw. überholt und umgekehrt. Die
Ausgangsanschlüsse Q0 bis Q3 des Lesetaktzählers 16 sind
für die Abgabe jeweiliger Werte von ersten bis vierten
Ziffern bzw. Stellen von binären Zahlen ausgelegt. Die
Eingangsanschlüsse A0 bis A3 des Leseadreßdekodierers 18
sind für den Empfang jeweiliger Werte von ersten bis
dritten Stellen von binären Zahlen ausgelegt. In einem
normalen Zustand ohne Verbreiterung/Verdichtung sind die
Eingangsanschlüsse A0, A1 und A2 des Leseadreßdekodierers
18 jeweils mit den Ausgangsanschlüssen Q0, Q1 und Q2 des
Lesetaktzählers 16 verbunden. Die nachstehende Tabelle 1
zeigt eine solche Verbindung in der Spalte des Maßstabs der
Verbreiterung bzw. in der zu dem jeweiligen
Verbreiterungsmaßstab gehörenden Zeile.
Es sei hier angenommen, daß in der Speicherzellenmatrix 12
bereits Daten "00011011 . . . " ausgehend von einer Adresse 0
gespeichert sind. Wenn der Leseverstärker 19 für die
Lesedaten die Daten aus den Speicherzellen in Abhängigkeit
von den Lesetakten RK2 in dem Fall der Abbildung mit
gleichem Maßstab, d. h. ohne Verbreiterung oder Verdichtung
liest, wie in Fig. 5 gezeigt ist, verändert der
Leseadreßdekodierer 18 die Leseadressen ausgehend von der
Adresse 0 aufeinanderfolgend jeweils um eins. Der
Leseverstärker 19 gibt "00011011 . . . " als die Lesedaten RD
ab. Jedoch sind die Ausgangsanschlüsse Q1, Q2 und Q3 des
Lesetaktzählers 16 in der in Fig. 1 gezeigten FIFO-
Speichereinrichtung 30 jeweils mit den Eingangsanschlüssen
A0, A1 und A2 des Leseadreßdekodierers 18 verbunden. Die
Tabelle 1 zeigt eine derartige Verbindung, bei der die
Ausgänge Q2, Q1 und Q0 des Lesetaktzählers 16 bitweise zu
Stellen niedriger Ordnung bzw. niedriger Wertigkeit
verschoben werden, und zwar in der Spalte bzw. Zeile des
Abbildungsmaßstabs von 2 für die Verbreiterung. Es wird
davon ausgegangen, daß die Speicherzellenmatrix 12 die
Daten "00011011 . . . " in der Reihenfolge ausgehend von der
Adresse 0 speichert. Wenn Ausgangssignale für den
Abbildungsmaßstab von 2 für die Verbreiterung erzielt
werden, wird die durch den Leseadreßdekodierer 18
bezeichnete Adresse jedesmal um eins geändert, wenn der
Leseverstärker 19 für die Lesedaten die Daten aus der
Speicherzellenmatrix 12 in Abhängigkeit von den Lesetakten
RK2 zweifach ausgelesen hat, wie in Fig. 6 gezeigt ist.
Daher werden die Daten zweifach unter derselben Leseadresse
wie etwa der Adresse null als Beispiel gelesen und der
Leseverstärker 19 für die Lesedaten gibt die Lesedaten RD
"0000001111001111 . . . " ab.
Wenn die jeweiligen Ausgangsanschlüsse Q0 bis Q3 des
Lesetaktzählers 16 Signale abgeben, die Werte von
jeweiligen Ziffern der die Zählwerte ausdrückenden binären
Zahlen darstellen, können die Ausgangssignale des
Lesetaktzählers 16 in gleichartiger Weise zu Stellen
verschoben werden, die in dem Fall eines
Verbreiterungsmaßstabs von 4 um zwei Bit oder in dem Fall
eines Verbreiterungsmaßstabs von 8 um drei Bit niedriger
sind um an die Eingangsanschlüsse A0 bis A3 des
Leseadreßdekodierers 18 angelegt zu werden. Tabelle 1
zeigt beispielsweise eine derartige Verbindung in der
Spalte bzw. der Zeile für den Verbreiterungsmaßstab von 4.
Ein zweites Ausführungsbeispiel der vorliegenden
Erfindung wird nun unter Bezugnahme auf Fig. 2 erläutert.
In Fig. 2 bezeichnet das Bezugszeichen 31 eine FIFO-
Speichereinrichtung, die auf einen Verdichtungsmaßstab bzw.
auf ein Verdichtungsverhältnis von 0,5 eingestellt ist,
wobei Bezugszeichen, die identisch mit denjenigen gemäß
Fig. 1 sind, dieselben oder äquivalente Teile bezeichnen.
Die FIFO-Speichereinrichtung 31 gemäß dem zweiten, in Fig.
2 gezeigten Ausführungsbeispiel unterscheidet sich von der
in Fig. 1 gezeigten FIFO-Speichereinrichtung 30 in dem
Punkt, daß Ausgangsanschlüsse Q0 bis Q2 eines
Lesetaktzählers 16 bitweise zu Stellen hoher Ordnung bzw.
Wertigkeit für die Verbindung mit Eingangsanschlüssen A0
bis A3 eines Leseadreßdekodierers 18 verschoben sind. Im
einzelnen ist der Eingangsanschluß A0 des
Leseadreßdekodierers 18 auf niedrigen Pegel festgelegt,
während die Eingangsanschlüsse A1, A2 und A3 jeweils mit
den Ausgangsanschlüssen Q0, Q1 und Q2 des Lesetaktzählers
16 verbunden sind. Tabelle 2 zeigt eine derartige
Verbindung in einer oberen Zeile in der Spalte mit einem
Verdichtungsmaßstab von 0,5.
Es sei angenommen, daß in der Speicherzellenmatrix 12
bereits Daten "00011011 . . . " ausgehend von der Adresse 0
gespeichert sind. Wenn Ausgangssignale für den
Verdichtungsmaßstab von 0,5 erhalten bzw. erzeugt werden,
werden Adressen, die durch den Leseadreßdekodierer 18
spezifiziert sind, jedesmal dann einmal geändert, wenn der
Leseverstärker 19 für die Lesedaten Daten aus der
Speicherzellenmatrix 12 in Abhängigkeit von Lesetakten RK2
einmal liest. In diesem Fall werden aber alle anderen
Bitadressen bzw. jede zweite Adresse, die durch den
Leseadreßdekodierer 18 bestimmt wird, geändert, so daß die
Leseadressen als Adressen null, 2, 4, . . . , spezifiziert
bzw. festgelegt werden und "0011 . . . " als Lesedaten RD
ausgegeben wird.
Auch wenn bei diesem Ausführungsbeispiel der
Eingangsanschluß A0 des Leseadreßdekodierers 18 auf
niedrigen Pegel festgelegt ist, kann der Eingangsanschluß
A0 alternativ auch auf hohen Pegel festgelegt werden. In
diesem Fall bestimmt der Leseadreßdekodierer 18 jeden
zweiten Datenwert ausgehend von einer Adresse 1 als
Adressen 3, 5, 7, . . ., wodurch Lesetakte bzw. Lesedaten RD
"0101 . . . " mit einem Verdichtungsmaßstab von 0,5 abgegeben
werden.
Wenn an den jeweiligen Ausgangsanschlüssen Q0 bis Q3
des Lesetaktzählers 16 Signale abgegeben werden, die Werte
von jeweiligen Stellen von die Zählwerte darstellenden
binären Zahlen repräsentieren, abgegeben werden und der
Verdichtungsmaßstab auf 0,25 eingestellt ist, werden die
Ausgänge bzw. Ausgangssignale Q0 bis Q2 des Lesetaktzählers
16 um zwei Bit zu Stellen hoher bzw. höherer Wertigkeit
verschoben und es wird der Ausgangsanschluß Q0 des
Lesetaktzählers 16 mit dem Eingangsanschluß A2 des
Leseadreßdekodierers 18 verbunden. In diesem Fall hängen
Adressen, die als die Lesedaten RD abgegeben werden, davon
ab, ob die Eingangsanschlüsse A0 und A1 des
Leseadreßdekodierers 18 jeweils auf hohe oder niedrige
Pegel festgelegt sind, wie dies in der Spalte bzw. Zeile
des Verdichtungsmaßstabs von 0,25 in Tabelle gezeigt ist.
Anders ausgedrückt werden die Daten unter den Adressen
null, 4, 8, . . . , der Speicherzellenmatrix 12 abgegeben,
wenn A0 = A1 = "L (niedriger Pegel)", während diejenigen
unter den Adressen 1, 5, 9, . . ., der Speicherzellenmatrix
12 abgegeben werden, wenn A0 = "H (hoher Pegel)" und A1 =
"L" gilt. Demgegenüber werden die Daten unter den Adressen
2, 6, 10, . . ., der Speicherzellenmatrix 12 abgegeben, wenn
A1 = "H" und A0 = "L" gilt, während die Daten unter den
Adressen 3, 7, 11, . . ., der Speicherzellenmatrix 12 als die
Lesedaten RD ausgegeben werden, wenn A0 = A1 = "H".
Unter Bezugnahme auf Fig. 3 wird nun ein drittes
Ausführungsbeispiel vorliegender Erfindung beschrieben.
Fig. 3 zeigt ein Blockschaltbild, in dem der Aufbau einer
zur Programmierung des Maßstabs der zur
Verbreiterung/Verdichtung befähigten FIFO-
Speichereinrichtung 32 gemäß dem dritten
Ausführungsbeispiel der vorliegenden Erfindung dargestellt
ist. In Fig. 3 bezeichnet das Bezugszeichen 17 eine
Schiebeschaltung für das oder die Ausgangssignale des
Lesetaktzählers, die Signale empfängt, die über
Ausgangsanschlüsse Q0 bis Q3 eines Lesetaktzählers 16
abgegeben werden, die Signale in Übereinstimmung mit einem
Maßstab für die Verbreiterung/Verdichtung, der durch ein
Steuersignal eingestellt ist, zu Stellen hoher oder
niedriger Ordnung bzw. Wertigkeit verschiebt und diese
Signale an einen Leseadreßdekodierer 18 anlegt. Das
Bezugszeichen 20 bezeichnet eine Steuerschaltung für die
Verbreiterung/Verdichtung, die das Steuersignal an die
Schiebeschaltung 17 für die Ausgangssignale des
Lesetaktzählers in Übereinstimmung mit einem von außen
empfangenen Eingangssignal ES für die Einstellung des
Maßstabs der Verbreiterung/Verdichtung anlegt. Die übrigen,
mit den Bezugszeichen gemäß Fig. 1 übereinstimmenden
Bezugszeichen bezeichnen dieselben oder entsprechende
Teile. Während der Maßstab für die Verbreiterung bzw.
Datenmengenerhöhung und die Verdichtung bei jeder FIFO-
Speichereinrichtung gemäß dem ersten und dem zweiten
Ausführungsbeispiel festgelegt ist, kann der Maßstab für
die Verbreiterung/Verdichtung durch das von außen
empfangene Einstellsignal ES für die Einstellung des
Maßstabs der Verbreiterung/Verdichtung frei in der FIFO-
Speichereinrichtung 32 gemäß dem dritten
Ausführungsbeispiel eingestellt werden. Die
Schiebeschaltung 17 für die Ausgangssignale des
Lesetaktzählers wird durch das empfangene Einstellsignal ES
für die Einstellung des Maßstabs der
Verbreiterung/Verdichtung dazu gesteuert, Ausgangssignale
an den Ausgangsanschlüssen Q0 bis Q3 des Lesetaktzählers 16
zu verschieben und dieselben an Anschlüsse A0 bis A2 des
Leseadreßdekodierers 18 anzulegen. Die sich hieran
anschließende Arbeitsweise ist identisch mit derjenigen,
die unter Bezugnahme auf das erste und das zweite
Ausführungsbeispiel beschrieben wurde und wird folglich zur
Vermeidung redundanter Beschreibung nicht nochmals
erläutert.
Im folgenden wird der Aufbau der Schiebeschaltung 17
für die Ausgangssignale des Lesetaktzählers und ihre
Arbeitsweise zur Verschiebung der Ausgangssignale des
Lesetaktzählers 16 und zur Zuführung derselben zum
Leseadreßdekodierer 18 erläutert. Fig. 4 zeigt ein
Schaltbild, in dem der Aufbau der in Fig. 3 dargestellten
Schiebeschaltung 17 für die Ausgangssignale des
Lesetaktzählers veranschaulicht ist. In Fig. 3 bezeichnen
Bezugszeichen 33a bis 33c, 34a bis 34c und 35a bis 35c
Schalt-Schaltungen, die die Ausgangssignale an den
Ausgangsanschlüssen Q0 bis Q3 des Lesetaktzählers 16
empfangen und dieselben an die Eingangsanschlüsse A0 bis A2
des Leseadreßdekodierers 18 in Abhängigkeit von
Steuersignalen S(2,0), S(1,0) bzw. S(0,5), die von einer
Steuerschaltung 20 für die Verbreiterung/Verdichtung
abgegeben werden, anlegen. Wie in Fig. 4 bei (b) gezeigt
ist, weist jede der Schalt-Schaltungen 33a bis 33c, 34a bis
34c und 35a bis 35c ein Durchlaßgatter bzw. Übertragungstor
oder Übertragungsglied auf, das durch MOS-Transistoren PM1
und MN1 und einen Invertierer IN1 gebildet ist.
Der Maßstab der Verbreiterung/Verdichtung wird durch
die in Tabelle 3 gezeigten Steuersignale S(2,0), S(1,0) und
S(0,5) bestimmt, die von der Steuerschaltung für die
Verbreiterung/Verdichtung abgegeben werden. Beispielsweise
sind im Fall eines Verbreiterungsmaßstabs von 2 die
Steuersignale S(2,0), S(1,0) und S(0,5) jeweils auf hohen,
niedrigen bzw. niedrigen Pegel gelegt. Die Schalt-
Schaltungen 33a bis 33c werden durchgeschaltet, um die
Ausgangsanschlüsse Q3, Q2 und Q1 des Lesetaktzählers 16
jeweils mit den Eingangsanschlüssen A2, A1 und A0 des
Leseadreßdekodierers 18 zu verbinden. Zu diesem Zeitpunkt
befinden sich die Schalt-Schaltungen 34a bis 34c und 35a
bis 35c im Ausschaltzustand. Auch in den Fällen der
Einstellung des Maßstabs auf 1,0 oder auf 0,5 werden die
Schalt-Schaltungen 33a bis 33c, 34a bis 34c und 35a bis 35c
durch die Steuersignale eingestellt bzw. gesteuert, um die
Verbindung zwischen dem Lesetaktzähler 16 und dem
Leseadreßdekodierer 18 herzustellen.
Eine viertes Ausführungsbeispiel der vorliegenden
Erfindung wird nun unter Bezugnahme auf Fig. 8 erläutert.
Fig. 8 zeigt ein Blockschaltbild, das den Aufbau einer
FIFO-Speichereinrichtung 36 veranschaulicht, durch die von
ihr empfangene Schreibdaten reduziert bzw. verdichtet
werden, um diese in eine Speicherzellenmatrix 12
einzuschreiben. Bezugnehmend auf Fig. 8 bezeichnet das
Bezugszeichen 15a einen Schreibdatentreiber für die
Steuerung der Verdichtung, der empfangene Schreibdaten RD
in die Speicherzellenmatrix 12 in Abhängigkeit von
Schreibtakten WK2 und einem Signal, das an einem
Ausgangsanschluß Q0 eines Schreibtaktzählers 13 abgegeben
wird, einschreibt. Bezugszeichen, die identisch mit
denjenigen gemäß Fig. 1 sind, bezeichnen dieselben oder
entsprechende Teile. Allerdings sind die Ausgangsanschlüsse
Q0, Q1 und Q2 des Lesetaktzählers 16 jeweils mit
Eingangsanschlüssen A0, A1 und A2 des Leseadreßdekodierers
18 verbunden. Daher wird auf der Leseseite weder eine
Verbreiterung noch eine Verdichtung der Daten bewirkt.
Ausgangsanschlüsse Q1 bis Q3 des Schreibtaktzählers 13
werden bitweise zu Stellen niedriger Ordnung bzw.
Wertigkeit verschoben und sind mit Eingangsanschlüssen A0
bis A2 des Schreibadreßdekodierers 14 verbunden. Der
Ausgangsanschluß Q0, an dem der Wert der geringste
Wertigkeit besitzenden Stelle der Zählwerte des
Schreibtaktzählers 13 ausgegeben wird, ist mit dem
Schreibdatentreiber 15a verbunden. Der Schreibdatentreiber
15a bildet das logische Produkt aus dem am Ausgangsanschluß
Q0 des Schreibtaktzählers 13 abgegebenen Signal und dem
Schreibtakt WK2, um ein Schreibaktivierungssignal WE2 zu
erzeugen, das die Zeitsteuerung zum Einschreiben der Daten
anzeigt bzw. repräsentiert. Tabelle 4 zeigt die Verbindung
des Schreibadreßdekodierers 14 mit dem Schreibtaktzähler
13 in der Spalte bzw. Zeile des Verdichtungsmaßstabs von
0,5.
Hierbei wird angenommen, daß der Schreibdatentreiber
15a für die Steuerung der Verdichtung aufeinanderfolgend
Schreibdaten RD "00011011" empfängt. Wenn Daten in dem
Verdichtungsmaßstab von 0,5 gehalten bzw. gespeichert
werden, werden Adressen jedesmal dann einmal geändert, wenn
die Schreibdaten WD zweifach eingegeben werden, so daß die
Daten zweifach in dieselbe Adresse bzw. unter derselben
Adresse eingeschrieben werden und folglich lediglich
geradzahlige Daten eingespeichert werden. Um diese
Unzweckmäßigkeit zu beseitigen, schreibt der
Schreibdatentreiber 15a die Schreibdaten WD in die
Speicherzellenmatrix 12 in Abhängigkeit vom
Schreibaktivierungssignal WE2 ein, das das logische Produkt
aus dem Schreibtakt WK2 und dem Ausgang Q0 des Taktzählers
16 ist. Die durch den Schreibadreßdekodierer 18 bestimmten
Adressen werden jedesmal dann einmal geändert, wenn der
Schreibdatentreiber 15a die Schreibdaten WD um zwei Bit
fortschaltet bzw. bei den Schreibdaten um zwei Bit
weiterschreitet. Während die durch den
Schreibadreßdekodierer 18 spezifizierten bzw. bestimmten
Adressen zu diesem Zeitpunkt aufeinanderfolgend von der
Adresse 0 geändert werden, nimmt das
Schreibaktivierungssignal WE2 lediglich bei den
ungeradzahligen Adressen der Schreibtakte WK2 hohen Pegel
an, wodurch die Schreibdaten WD in die Speicherzellenmatrix
12 unter jeder Adresse aus den Adressen 1, 3, 5,
eingeschrieben werden, um dort gehalten bzw. gespeichert zu
werden. Die Speicherzellenmatrix 12 speichert Daten "01010"
aufeinanderfolgend ausgehend von der Adresse 0.
Das vorstehende Ausführungsbeispiel wurde unter
Bezugnahme auf ein Verdichtungsverhältnis bzw. einen
Verdichtungsmaßstab von 0,5 erläutert. Die Ausgänge des
Schreibtaktzählers 13 werden um zwei Bits verschoben, so
daß die Ausgangsanschlüsse Q2 bis Q4 des Schreibtaktzählers
13 mit den Eingangsanschlüssen A0 bis A3 des
Schreibadreßdekodierers 14 verbunden werden, wenn die
Ausgangsanschlüsse Q0 bis Q3 des Schreibtaktzählers 13
Signale abgeben, die Werte von jeweiligen Ziffern von die
Zählwerte darstellenden binären Zahlen anzeigen und der
Maßstab auf einen Verdichtungsmaßstab von 0,25 eingestellt
ist. In der Tabelle 4 ist eine derartige Verschaltung in
der Spalte bzw. Zeile des Verdichtungsmaßstabs von 0,25
veranschaulicht.
Unter Bezugnahme auf Fig. 9 wird nun ein fünftes
Ausführungsbeispiel der vorliegenden Erfindung erläutert.
Fig. 9 zeigt ein Blockschaltbild, in dem der Aufbau einer
FIFO-Speichereinrichtung 37 dargestellt ist, durch die von
ihr empfangene Schreibdaten zur Einschreibung derselben in
eine Speicherzellenmatrix 12 verbreitert bzw. in ihrer
Anzahl erhöht werden. Unter Bezugnahme auf Fig. 9
bezeichnet das Bezugszeichen 14a einen
Schreibadreßdekodierer für die Steuerung des Maßstabs, der
als acht oder mit acht Stufen ausgebildet ist und zum
gleichzeitigen Bestimmen von Adressen von zwei
Speicherzellen mit Hilfe von Zählwerten dient, die von
Ausgangsanschlüssen Q0 bis Q3 eines Schreibtaktzählers 13
empfangen werden. Bezugszeichen, die identisch mit
denjenigen gemäß Fig. 1 sind, bezeichnen dieselben oder
entsprechende Teile. Jedoch sind die Ausgangsanschlüsse Q0,
Q1 und Q2 eines Lesetaktzählers 16 mit Eingangsanschlüssen
A0, A1 und A2 eines Leseadreßdekodierers 18 entsprechend
verbunden. Folglich wird auf der Leseseite weder eine
Verbreiterung noch eine Verdichtung der Daten bewirkt. Die
Ausgangsanschlüsse Q0 bis Q2 des Schreibtaktzählers 13
werden bitweise zu Stellen hoher Wertigkeit verschoben und
mit den Eingangsanschlüssen A1 bis A3 des
Schreibadreßdekodierers 14a verbunden. In der
nachstehenden Tabelle 5 ist eine solche Verbindung des
Schreibadreßdekodierers 14a und des Schreibtaktzählers 13
in der Spalte bzw. Zeile des Verbreiterungsmaßstabs von 2
dargestellt.
Es wird nun angenommen, daß ein Schreibdatentreiber 15
Schreibdaten RD "00011011" aufeinanderfolgend bzw. mit den
Adressen null bis 7 empfängt. Wenn die Daten in die
Speicherzellenmatrix 12 mit einem Verbreiterungsmaßstab von
2 eingeschrieben werden, werden Adressen, die durch den
Schreibadreßdekodierer 14a für die Steuerung der
Verbreiterung bestimmt werden, jedesmal dann einmal
geändert, wenn der Schreibdatentreiber 15 2-Bit-Daten in
die Speicherzellenmatrix 12 in Abhängigkeit von
Schreibtakten RK2 einschreibt. Zu diesem Zeitpunkt bestimmt
der Schreibadreßdekodierer 14a für die Steuerung zwei
Adressen, wie etwa die Adressen null und 1 oder 2 und 3,
um dieselben gleichzeitig in den Einschreibzustand mit
Bezug zur Eingabe eines einzigen Zählwerts vom
Schreibtaktzähler 13 zu bringen. Daher wird eine einzelner
Schreibdatenwert WD in zwei Adressen der
Speicherzellenmatrix 12 eingeschrieben, so daß die
Speicherzellenmatrix 12 aufeinanderfolgend ausgehend von
der Adresse null Daten "0000001111001111" enthält. Damit
können die Daten auf das zweifache verbreitert werden.
Ebenso können die Ausgänge des Schreibtaktzählers 13
dann, wenn an den Ausgangsanschlüssen Q0 bis Q3 des
Schreibtaktzählers 13 Signale abgegeben werden, die Werte
von jeweiligen Ziffern von die Zählwerte ausdrückenden
binären Zahlen darstellen, nach oben um zwei Stellen im
Fall eines Verbreiterungsmaßstabs von 4 und um drei Stellen
im Fall eines Verbreiterungsmaßstabs von 8 verschoben
werden, um mit den Eingangsanschlüssen A0 bis A3 des
Schreibadreßdekodierers 14a verbunden zu werden. In
Tabelle 5 ist eine solche Verbindung in der Spalte bzw.
Zeile des Verbreiterungsmaßstabs von 4 dargestellt. In dem
Fall des Verbreiterungsmaßstabs von 4 sind die
Eingangsanschlüsse A0 und A1 des Schreibadreßdekodierers
14a auf niedrigen oder hohen Pegel festgelegt, wie in
Tabelle 5 gezeigt ist. Zu diesem Zeitpunkt spezifiziert
bzw. bestimmt der Schreibadreßdekodierer 14a gleichzeitig
vier Adressen wie etwa die Adressen null, 1, 2 und 3 oder
4, 5, 6 und 7 bezüglich eines bzw. bei einem einzigen
Zählwert des Schreibtaktzählers 13.
Im folgenden wird ein sechstes Ausführungsbeispiel der
vorliegenden Erfindung unter Bezugnahme auf Fig. 10
erläutert. In Fig. 10 ist ein Blockschaltbild gezeigt, das
den Aufbau einer FIFO-Speichereinrichtung 38 gemäß dem
sechsten Ausführungsbeispiel der vorliegenden Erfindung
veranschaulicht ist, bei dem der Maßstab der Verbreiterung
bzw. Erweiterung oder Vervielfachung und der Verdichtung
frei eingestellt werden kann. In Fig. 10 bezeichnet das
Bezugszeichen 17a eine Schiebeschaltung für das oder die
Ausgangssignale eines Schreibtaktzählers, die Signale, die
über Ausgangsanschlüsse Q0 bis Q3 eines Schreibtaktzählers
13 abgegeben werden, empfängt und die Signale in
Abhängigkeit vom Maßstab der Verbreiterung/Verdichtung, der
durch Steuersignale eingestellt wird, verschiebt, um
dieselben an einen Schreibadreßdekodierer 14a für die
Steuerung des Maßstabs zu legen, wobei sie weiterhin die
Steuersignale selektiv an den Schreibadreßdekodierer 14a
für die Steuerung der Verbreiterung anlegt. Das
Bezugszeichen 20 bezeichnet eine Steuerschaltung für die
Verbreiterung/Verdichtung, die die Steuersignale an die
Schiebeschaltung 17a für die Ausgangssignale des
Schreibtaktzählers, den Schreibadreßdekodierer 14a für die
Steuerung der Verbreiterung und einen Schreibdatentreiber
15a zur Steuerung der Verdichtung in Abhängigkeit von einem
von außen zugeführten Einstellsignal ES für die Einstellung
des Maßstabs der Verbreiterung/Verdichtung anlegt.
Bezugszeichen, die identisch mit denjenigen gemäß Fig. 8
und 9 sind, bezeichnen dieselben oder entsprechende Teile.
Während der Maßstab der Verbreiterung/Verdichtung bei
jeder FIFO-Speichereinrichtung gemäß dem vierten und dem
fünften Ausführungsbeispiel einen festen Wert besitzt, kann
der Maßstab der Verbreiterung/Verdichtung bei der
FIFO-Speichereinrichtung 38 gemäß dem sechsten
Ausführungsbeispiel frei wählbar dadurch eingestellt
werden, daß die Schiebeschaltung 17a für die
Ausgangssignale des Schreibtaktzählers durch das von außen
angegebene Einstellsignal ES für die Einstellung des
Maßstabs der Verbreiterung/Verdichtung gesteuert wird. Das
Einstellsignal ES für den Maßstab der
Verbreiterung/Verdichtung wird an eine Steuerschaltung 20
für die Verbreiterung/Verdichtung, die zur Steuerung der
Schiebeschaltung 17a für die Ausgangssignale des
Schreibtaktzählers dient, angelegt, wodurch Ausgangssignale
an den Ausgangsanschlüssen Q0 bis Q3 des Schreibtaktzählers
13 verschoben und diese mit Eingangsanschlüssen A0 bis A2
des Schreibadreßdekodierers 14a verbunden werden. Der sich
hieran anschließende Betriebsablauf ist gleichartig wie
derjenige, der unter Bezugnahme auf das vierte und das
fünfte Ausführungsbeispiel beschrieben wurde, und wird
folglich zur Vermeidung redundanter Beschreibung nicht
weiter erläutert.
Im folgenden wird der Aufbau der Schiebeschaltung 17a
für die Ausgangssignale des Schreibtaktzählers und deren
Arbeitsweise zur Verschiebung der Ausgänge bzw.
Ausgangssignale des Schreibtaktzählers 13 und zur Anlegung
derselben an den Schreibadreßdekodierer 14a für die
Steuerung der Verbreiterung erläutert. In Fig. 5 ist ein
Blockschaltbild gezeigt, das den Aufbau der in Fig. 10
gezeigten Schiebeschaltung 17a für die Ausgangssignale des
Schreibadreßzählers veranschaulicht. In Fig. 12 bezeichnen
die Bezugszeichen 40a bis 40c, 41a bis 41c und 42a bis 42c
Schalt-Schaltungen, die Ausgangssignale an den
Ausgangsanschlüssen Q0 bis Q3 des Schreibtaktzählers 13
empfangen und diese an die Eingangsanschlüsse A0 bis A2 des
Schreibadreßdekodierers 14a für die Steuerung der
Verbreiterung jeweils in Abhängigkeit von Steuersignalen
S(2,0), S(1,0) und S(0,5) anlegen. Wie in Fig. 12 bei (b)
gezeigt ist, weist jede der Schalt-Schaltungen 40a bis 40c,
41a bis 41c und 42a bis 42c ein Übertragungsgate bzw.
Übertragungsglied auf, das durch MOS-Transistoren PM2 und
MN2 und einen Invertierer IN2 gebildet ist.
Es ist möglich, den Maßstab der
Verbreiterung/Verdichtung durch die in Tabelle 6 gezeigten
Steuersignale S(2,0), S(1,0) und S(0,5) zu bestimmen, die
durch die Steuerschaltung für die Verbreiterung/Verdichtung
abgegeben werden. Beispielsweise sind im Fall des
Verbreiterungsmaßstabs von 2 die Steuersignale S(2,0),
S(1,0) und S(0,5) jeweils auf hohen, niedrigen und
niedrigen Pegel festgelegt. Die Schalt-Schaltungen 42a bis
42c werden gemäß dieser Einstellung durchgeschaltet, so daß
die Ausgangsanschlüsse Q1 und Q0 des Schreibtaktzählers 13
jeweils mit den Eingangsanschlüssen A2 und A1 des
Schreibadreßdekodierers 14a für die Steuerung der
Verbreiterung verbunden werden und der Eingangsanschluß A0
als Steuersignal ein Signal "geradzahlig/ungeradzahlig"
empfängt, das von der Steuerschaltung 20 für die
Verbreiterung/Verdichtung abgegeben wird. Zu diesem
Zeitpunkt befinden sich die Schalt-Schaltungen 40a bis 40c
und 41a bis 41c in ihren Ausschaltzuständen. Es ist auch
möglich, die Verbindung zwischen dem Schreibtaktzähler 13
und dem Schreibadreßdekodierer 14a für die Steuerung der
Verbreiterung dann, wenn der Maßstab auf 1,0 oder auf 1,5
eingestellt ist, dadurch zu realisieren, daß die Schalt-
Schaltungen 40a bis 40c, 41a bis 41c und 42a bis 42c durch
die von der Steuerschaltung 20 für die
Verbreiterung/Verdichtung abgegebenen Steuersignale S(2,0),
S(1,0) und S(0,5) eingestellt werden. Der
Schreibadreßdekodierer 14a für die Steuerung der
Verbreiterung besitzt einen in Tabelle 7 gezeigten Aufbau
bzw. diese Funktionsweise, da es notwendig ist,
gleichzeitig eine Mehrzahl von Adressen für die
Datenverbreiterung bzw. -erweiterung oder -vervielfachung
zu spezifizieren.
Wenn der Verbreiterungsmaßstab beispielsweise auf 2
eingestellt ist, werden die von der Steuerschaltung 20 für
die Verbreiterung/Verdichtung empfangenen Steuersignale
S(4,0), S(2,0) und S(1,0) und die Ausgänge bzw.
Ausgangssignale des Schreibadreßzählers 13 eingegeben und
die Dekodierer-Ausgangssignale werden derart bestimmt, daß
gleichzeitig zwei Adressen ausgewählt werden, wobei diese
Signale als ein Satz von Adreßdaten betrachtet wird. Wenn
sich die Steuersignale S(4,0), S(2,0) und S(1,0) auf
niedrigem, hohem und niedrigem Pegel befinden und die
Eingangsanschlüsse A0, A1 und A2 auf niedrigem Pegel
liegen, nehmen die Dekodierer-Ausgangssignale W0 und W1
gleichzeitig hohen Pegel an.
Weiterhin kann der zur Steuerung der Verdichtung
dienende Schreibdatentreiber 15a der in Fig. 10 gezeigten
FIFO-Speichereinrichtung 38 diejenigen der Schreibdaten WD,
die bei der Verdichtung einzuschreiben sind, in
Abhängigkeit von Steuersignalen S(0,5), S(0,25),
"geradzahlig/ungeradzahlig" und S(0, 1, 2, 3) von der
Steuerschaltung 20 für die Verbreiterung/Verdichtung
bestimmen, wie dies in Fig. 11 gezeigt ist. In Fig. 11
bezeichnen die Bezugszeichen AN1 bis AN6 UND-Glieder, die
die logischen Produkte aus den an den Ausgangsanschlüssen
Q0 und Q1 des Schreibtaktzählers 13 abgegebenen Signale und
den Schreibtakten WK2, die Aktivierungssignale /WE
darstellen, bilden. Das Bezugszeichen 45 bezeichnet eine
Wähleinrichtung, die selektiv die Ausgangssignale der UND-
Glieder AN1 bis AN6 in Abhängigkeit von den Steuersignalen
S(0,5), S(0,25), "geradzahlig/ungeradzahlig" und S(0, 1, 2,
3) abgibt bzw. weiterleitet.
Wenn der Verdichtungsmaßstab auf 0,5 eingestellt ist,
können selektiv entweder die geradzahligen oder die
ungeradzahligen aus den Schreibdaten WD in die
Speicherzellenmatrix 12 in Abhängigkeit vom Steuersignal
S(0,5) eingeschrieben werden, wie in Tabelle 8 gezeigt ist.
Wenn der Verdichtungsmaßstab andererseits auf 0,25
eingestellt ist, kann der (4n +0)-te, (4n+ 1)-te, (4n + 2)-
te oder (4n + 3)-te Datenwert aus den Schreibdaten WD für
die Einschreibung in die Speicherzellenmatrix 12 ausgewählt
werden. Wenn der Verdichtungsmaßstab auf 0,5 eingestellt
ist und sich beispielsweise die Steuersignale S(0,5) und S2
auf hohem Pegel befinden, wird ein Ausgang 2y des UND-
Glieds AN2 ausgewählt, so daß ein Einschaltvorgang mit
Hilfe eines Schreibaktivierungssignals WE2, das durch das
logische Produkt aus dem Schreibtakt WK2, d. h. dem
Schreibaktivierungssignal WE1, und dem Ausgangssignal Q0
des Taktzählers gebildet ist, durchgeführt werden und es
wird ein ungeradzahliger Datenwert der Schreibdaten WD in
der Speicherzellenmatrix 12 gespeichert.
Unter Bezugnahme auf Fig. 17 wird nachstehend ein
siebtes Ausführungsbeispiel der vorliegenden Erfindung
erläutert. Fig. 17 zeigt den Aufbau einer
FIFO-Speichereinrichtung 46 zum Festhalten bzw. Speichern von
Bilddaten usw., die durch zwei Abtastvorgänge mit
Hauptabtastung und Unterabtastung erhalten werden, in einer
Speicherzellenmatrix 12. In Fig. 17 bezeichnet das
Bezugszeichen 17b eine Schiebeschaltung für das oder die
Ausgangssignale eines Lesetaktzählers, die mit den
Ausgangsanschlüssen Qn bis Ql eines Lesetaktzählers 16
verbunden ist und durch eine Steuerschaltung 20 für die
Verbreiterung/Verdichtung zum Verschieben von Signalen, die
über die Ausgangsanschlüsse Qn bis Ql empfangen werden, und
zur Anlegung derselben an Eingangsanschlüsse An bis Al
eines Leseadreßdekodierers 18 gesteuert wird.
Bezugszeichen, die identisch mit denjenigen in Fig. 3 sind,
bezeichnen dieselben oder entsprechende Teile.
Durch Eingangsanschlüsse A0 bis An-l des
Leseadreßdekodierers 18 wird die Reihenfolge von Adressen
in der Hauptabtastrichtung bestimmt, während die
Reihenfolge von Adressen in der Unterabtastrichtung durch
die Eingangsanschlüsse An bis Al bestimmt wird. Die
Hauptabtastung und die Unterabtastung von Daten stimmen mit
derjenigen des Einschreibens in und auslesen aus der
Speicherzellenmatrix 12 überein, wenn die
Speicherzellenmatrix 12 einen Aufbau bzw. eine
Dimensionierung von 2n auf 2(l-n), während sich die
ersteren in anderen Fällen nicht in Übereinstimmung mit den
letzteren befinden. Um die Darstellung zu erleichtern, sei
hier angenommen, daß n = 2 und l = 5 ist. Wenn keine
Datenverbreiterung/-verdichtung durchgeführt wird, werden
die Ausgangsanschlüsse Q0 bis Q4 des Lesetakzählers 16
jeweils mit den Eingangsanschlüssen A0 bis A4 des
Leseadreßdekodierers 18 verbunden, wie in Fig. 20 bei (a)
gezeigt ist. Es sei angenommen, daß die
Speicherzellenmatrix 12 4-Bit-Hauptabtastungsdaten "0001",
"1011", "1000" und "1111" zu diesem Zeitpunkt
aufeinanderfolgend entlang der Unterabtastrichtung
speichert. Ein Leseverstärker 19 für Lesedaten gibt dann
gleichzeitig Lesedaten RD gemäß "0001", "1011", "1000" und
"1111" ab, wie in Fig. 20 bei (b) gezeigt ist.
Um die Lesedaten RD in der Unterabtastrichtung zu
verbreitern bzw. erweitern, werden die Ausgangsanschlüsse
Q2 bis Q4 des Lesetaktzählers 16 zu Stellen niedriger bzw.
niedrigerer Wertigkeit verschoben und mit den
Eingangsanschlüssen A2 bis A4 des Leseadreßdekodierers 18
verbunden, wie in Tabelle 9 gezeigt ist. In dem als
Beispiel dienenden Fall eines Verbreiterungsmaßstabs von 2
werden die Ausgangsanschlüsse Q3, Q4 und Q5 des
Lesetaktzählers 16 jeweils mit den Eingangsanschlüssen A2,
A3 und A4 des Leseadreßdekodierers 18 verbunden. Daher
wird ein Satz von Daten der nächsten Hauptabtastung
jedesmal dann ausgelesen, wenn Daten der Hauptabtastung wie
etwa beispielsweise diejenigen in den Adressen null bis 3
wiederholt zweifach ausgelesen werden, wie aus dem den
zeitlichen Ablauf darstellenden Schaubild gemäß (a) in Fig.
21 verständlich ist. Daher bestimmt der
Leseadreßdekodierer 18 Adressen "0, 1, 2, 3, 0, 1, 2, 3,
4, 5, . . . " synchron mit Lesetakten RK2, so daß die vom
Leseverstärker 19 für die Lesedaten abgegebenen Lesedaten
RD in der Unterabtastrichtung auf das zweifache zu "0001",
"0001", "1011", "1011" verbreitert werden, wie dies in Fig.
21 bei (b) gezeigt ist.
In gleicher Weise ist es möglich, einen
Verbreiterungsmaßstab von 2x zu realisieren, daß die an den
Ausgangsanschlüssen Q2 bis Q4 des Lesetaktzählers 16
abgegebenen Signale durch die Schiebeschaltung 17b für die
Ausgangssignale des Lesetaktzählers um x Stellen nach unten
verschoben werden.
Um die Lesedaten RD in der Unterabtastrichtung zu
verringern, werden die Ausgangsanschlüsse Q2 bis Q4 des
Lesetaktzählers 16 in Richtung zu Stellen höherer
Wertigkeit verschoben und mit den Eingangsanschlüssen A2
bis A4 des Leseadreßdekodierers 18 verbunden, wie in
Tabelle 10 gezeigt ist. In dem Fall eines
Verdichtungsmaßstabs von beispielsweise 0,5 werden die
Ausgangsanschlüsse Q2 und Q3 des Lesetaktzählers 16 jeweils
mit den Eingangsanschlüssen A3 und A4 des
Leseadreßdekodierers 18 verbunden. Weiterhin empfängt der
Eingangsanschluß A2 des Leseadreßdekodierers 18 ein Signal
hohen oder niedrigen Pegels in Abhängigkeit von einem
Steuersignal, das von der Steuerschaltung 20 für die
Verbreiterung/Verdichtung erhalten wird. Die
Schiebeschaltung 17b für die Ausgangssignale des
Lesetaktzählers kann in gleicher Weise wie die in Fig. 4
gezeigte aufgebaut sein. Dies kann dadurch realisiert
werden, daß Eingangsanschlüsse des Leseadreßdekodierers
18, die die vom Lesetaktzähler 16 über die Schiebeschaltung
17b für die Ausgangssignale des Lesetaktzählers abgegebenen
Signale empfangen, geändert werden. Aufgrund einer
derartigen Verschaltung wird jeder zweite Satz von
Hauptabtastungsdaten bei jedem Lesen der Hauptabtastung
gelesen, wie aus dem in Fig. 22 bei (a) gezeigten
Zeitdiagramm ersichtlich ist. Beispielsweise ist der
Eingangsanschluß A2 des Leseadreßdekodierers 18 auf
niedrigen Pegel festgelegt, um die geradzahligen Zeilen zu
verdichten. Folglich bestimmt der Leseadreßdekodierer 18
Adressen "0, 1, 2, 3, 8, 9, 10, 11, . . . " synchron mit den
Lesetakten RK2, so daß die vom Leseverstärker 19 für die
Lesedaten abgegebenen Lesedaten RD in der
Unterabtastrichtung halbiert und zu "0001", "1000" werden,
wie in Fig. 22 bei (b) gezeigt ist.
Unter Bezugnahme auf Fig. 18 wird nun ein achtes
Ausführungsbeispiel der vorliegenden Erfindung erläutert.
Fig. 18 zeigt den Aufbau einer FIFO-Speichereinrichtung 47,
die zum Aufnehmen von bei zwei Abtastvorgängen in
Hauptabtastrichtung und Unterabtastrichtung erhaltenen
Bilddaten usw. als Schreibdaten WD dient. In Fig. 18
bezeichnet das Bezugszeichen 17c eine Schiebeschaltung für
die Ausgangssignale bzw. Ausgänge eines Schreibtaktzählers,
die Signale von Ausgangsanschlüssen Qn bis Ql eines
Schreibtaktzählers 13 empfängt und durch eine
Steuerschaltung 20 für die Verbreiterung/Verdichtung
gesteuert wird, um die empfangenen Signale zu verschieben
und dieselben an Eingangsanschlüssen An bis Al eines
Schreibadreßdekodierers 14a abzugeben. Bezugszeichen, die
identisch sind mit denjenigen in Fig. 10, bezeichnen
dieselben oder entsprechende Teile. Die Eingangsanschlüsse
A0 bis An-l des Schreibadreßdekodierers 14a bestimmen die
Reihenfolge von Daten in der Hauptabtastrichtung, während
die Eingangsanschlüsse An bis Al diejenige in der
Unterabtastrichtung bestimmen. Um die Darstellung zu
vereinfachen, sei hier angenommen, daß n = 2 und l = 4 ist.
Wenn keine Datenverbreiterung/-verdichtung durchgeführt
wird, sind die Ausgangsanschlüsse Q0 bis Q4 jeweils in der
in Fig. 23 bei (a) gezeigten Weise verbunden. Zu dieser
Zeit bzw. in diesem Fall werden 4-Bit-Hauptabtastungsdaten
"0001", "1011", "1000" und "1111" aufeinanderfolgend als
Schreibdaten WD entlang der Unterabtastrichtung
eingeschrieben, wie dies in Fig. 23 bei (b) gezeigt ist, so
daß die Speicherzellenmatrix 12 die Daten "0001", "1011",
"1000" und "1111" in der Reihenfolge ausgehend von einer
Adresse null speichert.
Um die Schreibdaten WD zu verbreitern bzw. erweitern
oder zu vervielfachen und dieselben in die
Speicherzellenmatrix 12 einzuschreiben, werden die
Ausgangsanschlüsse Q2 bis Q4 des Schreibtaktzählers 13 zu
Stellen höherer Wertigkeit verschoben und mit den
Eingangsanschlüssen A2 bis A4 des Schreibadreßdekodierers
14a verbunden, wie in Tabelle 11 gezeigt ist.
Beispielsweise werden in dem Fall des Vergrößerungsmaßstabs
von 2 die Eingangsanschlüsse Q3 und Q2 des
Schreibtaktzählers 13 jeweils mit den Eingangsanschlüssen
A4 und A3 des Schreibadreßdekodierers 14a verbunden.
Welches Signal auch immer am Eingangsanschluß A2 des
Schreibadreßdekodiers 14a empfangen wird, werden Werte,
die durch den Schreibadreßdekodierer 14a durch das
Eingangssignal am Eingangsanschluß A2 angenommen bzw.
aufgenommen werden können, gleichzeitig ausgewählt, so daß
dieselben Schreibdaten WD in bzw. unter zwei Adressen
eingeschrieben werden. Hierbei werden Adressen null und 4,
Adressen 1 und 5, . . ., gleichzeitig bestimmt, wie in Fig.
24 bei (a) gezeigt ist, so daß ein Schreibdatentreiber 15
Schreibdaten WD in der Speicherzellenmatrix 12 synchron mit
Schreibtakten WK2 einschreibt. Daher werden die in der
Speicherzellenmatrix 12 erhaltenen bzw. gespeicherten Daten
in der Unterabtastrichtung verdoppelt und besitzen die
Werte "0001", "0001", "1011", "1011", . . . , wie in Fig. 24
bei (b) gezeigt ist.
Wenn Signale, die an den Ausgangsanschlüssen Q2 bis Q4
abgegeben werden, durch die Schiebeschaltung 17c für die
Ausgänge des Schreibtaktzählers um x Stellen nach unten
verschoben werden, ist es möglich, einen
Verbreiterungsmaßstab von 2x zu realisieren.
Um die Schreibdaten WD zu verdichten und dieselben in
die Speicherzellenmatrix 12 einzuschreiben, werden die
Ausgangsanschlüsse Q3 bis Q5 des Schreibtaktzählers 13 in
Richtung zu Ziffern niedriger Wertigkeit verschoben bzw.
geschaltet, wie in Tabelle 12 gezeigt ist, um mit den
Eingangsanschlüssen A2 bis A4 des Schreibadreßdekodierers
14a verbunden zu werden. In dem Fall eines
Vergrößerungsmaßstabs von beispielsweise 0,5 sind die
Ausgangsanschlüsse Q3, Q4 und Q5 des Schreibtaktzählers 13
jeweils mit den Eingangsanschlüssen A2, A3 und A4 des
Schreibadreßdekodierers 14a verbunden. In diesem Fall wird
das Einschreiben in Hauptabtastrichtung zweifach
wiederholt, um empfangene Schreibdaten WD mit 2-Bit unter
einer einzigen Adresse einzuschreiben, wodurch die später
eingeschriebenen Schreibdaten WD in den ungeradzahligen
Zeilen verdichtet werden. Daher sind die in der
Speicherzellenmatrix 12 gespeicherten Daten in der
Unterabtastrichtung halbiert und besitzen die Werte "1011",
"1111", . . . , wie in Fig. 25 bei (b) gezeigt ist.
In gleicher Weise ist es möglich, eine Datenverdichtung
bei einem Verdichtungsmaßstab von ½y dadurch zu
realisieren, daß die an den Eingangsanschlüssen Qn bis Ql
des Schreibtaktzählers 13 durch die Schiebeschaltung 17c
für die Ausgänge des Schreibtaktzählers um y Stellen nach
unten verschoben werden.
Da eine Mehrzahl von Bits der in die bzw. unter
denselben Adressen eingegebenen Schreibdaten WD gemäß dem
achten Ausführungsbeispiel eingeschrieben werden, werden
die später eingeschriebenen Schreibdaten WD verdichtet,
während die vorhergehend eingeschriebenen Daten nicht
verdichtet werden können. Daher wird ein Ausgangssignal am
Ausgangsanschluß Q2 des Schreibtaktzählers, das nicht an
den Schreibadreßdekodierer 14a angelegt wird, als ein
Schreibaktivierungssignal /WE eingesetzt, wie in Fig. 19
gezeigt ist. Damit ist es möglich, geradzahlige Zeilen der
Hauptabtastung in der Unterabtastrichtung zu verdichten,
wie in Fig. 26 gezeigt ist.
Unter Bezugnahme auf Fig. 31 wird nun ein neuntes
Ausführungsbeispiel der vorliegenden Erfindung näher
beschrieben. Fig. 31 zeigt den Aufbau einer
FIFO-Speichereinrichtung, die unter Hauptabtastung und
Unterabtastung erhaltene Bilddaten usw. in einer
Speicherzellenmatrix 12 speichert. In Fig. 31 bezeichnet
das Bezugszeichen Ma1 einen Funktionsteil für eine
Verdichtung für die Hauptabtastung, der durch
Eingangsanschlüsse eines Leseadreßdekodierers 18 zur
Bestimmung der Reihenfolge in der Hauptabtastrichtung und
durch Ausgangsanschlüsse eines Lesetaktzählers 16 zum
Anlegen von Adreßdaten an den Leseadreßdekodierer 18
gebildet ist, während das Bezugszeichen Su1 einen
Funktionsteil für die Verdichtung für die Unterabtastung
bezeichnet, der durch Eingangsanschlüsse des
Leseadreßdekodierers 18 für die Bestimmung der Reihenfolge
in der Unterabtastrichtung und durch Ausgangsanschlüsse des
Lesetaktzählers 16 für die Bereitstellung von Adreßdaten
für den Leseadreßdekodierer 18 gebildet ist.
Bezugszeichen, die identisch mit denjenigen in Fig. 1 sind,
bezeichnen dieselben oder entsprechende Elemente.
Eingangsanschlüsse A0 bis A2 des Leseadreßdekodierers 18,
die in dem Funktionsteil Ma1 zur Verdichtung in der
Hauptabtastrichtung enthalten sind, bestimmen die
Reihenfolge von Adressen in der Hauptabtastrichtung,
während Eingangsanschlüsse A3 bis A6, die in dem
Funktionsteil Su1 für die Verdichtung in der
Unterabtastrichtung enthalten sind, diejenige von Adressen
in der Unterabtastrichtung bestimmen.
Fig. 31 zeigt eine Gestaltung für den Fall der
Verdichtung mit einem Maßstab von 0,5 sowohl bei der
Hauptabtastung als auch bei der Unterabtastung. Die
Speicherzellenmatrix 12 speichert Daten, die in Fig. 27 bei
(b) gezeigt sind. Im Funktionsteil Ma1 für die Verdichtung
in der Hauptabtastrichtung werden bzw. sind die
Ausgangsanschlüsse Q0 und Q1 des Lesetaktzählers 16
bitweise zu Stellen höherer Wertigkeit verschoben und mit
den Eingangsanschlüssen A1 und A2 des Leseadreßdekodierers
18 verbunden, wie in Fig. 31 gezeigt ist. Der
Eingangsanschluß A0 des Leseadreßdekodierers 18 ist auf
niedrigen Pegel festgelegt. Adreßdaten, die in dem
Zeitdiagramm in Fig. 27 bei (a) gezeigt sind, werden
eingegeben und Daten von geradzahligen Adressen bei der
Hauptabtastung von jeweiligen, in der Speicherzellenmatrix
12 gespeicherten Zeilen werden gelesen, so daß die Daten in
der Hauptabtastrichtung mit einem Verdichtungsmaßstab von
0,5 gelesen werden können.
Im Funktionsteil Su1 für die Verdichtung bei der
Unterabtastung sind bzw. werden die Ausgangsanschlüsse Q2
bis Q4 des Lesetaktzählers 16 bitweise zu Stellen höherer
Ordnung verschoben, um mit den Eingangsanschlüssen A4 bis
A6 des Leseadreßdekodierers 18 verschaltet zu werden, wie
in Fig. 31 gezeigt ist. Der Eingangsanschluß A3 des
Leseadreßdekodierers 18 ist auf niedrigen Pegel
festgelegt. Adreßdaten, die im Zeitdiagramm in Fig. 27 bei
(a) gezeigt sind, werden eingegeben und Daten von
geradzahligen Zeilen bei der Unterabtastung jeweiliger, in
der Speicherzellenmatrix 12 gespeicherter Zeilen werden
ausgelesen, so daß die Daten in der Unterabtastrichtung mit
einem Verdichtungsmaßstab von 0,5 gelesen werden können.
Unter Bezugnahme auf Fig. 32 wird nun ein zehntes
Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Fig. 32 zeigt den Aufbau bzw. die Verschaltung einer
FIFO-Speichereinrichtung 49, die bei einer Hauptabtastung und
einer Unterabtastung erhaltene Bilddaten usw. in einer
Speicherzellenmatrix 12 speichert. In Fig. 32 bezeichnet
das Bezugszeichen Ma2 einen Funktionsteil für die
Verbreiterung bzw. Vervielfachung für die Hauptabtastung,
der durch Eingangsanschlüsse eines Leseadreßdekodierers 18
für die Bestimmung der Reihenfolge in der
Hauptabtastrichtung und durch Ausgangsanschlüsse eines
Lesetaktzählers 16 für die Zuführung von Adreßdaten zum
Leseadreßdekodierer 18 gebildet ist, während das
Bezugszeichen Su2 einen Funktionsteil für die Verbreiterung
für die Unterabtastung bezeichnet, der durch
Eingangsanschlüsse des lads 18 zur Bestimmung der
Reihenfolge in der Unterabtastrichtung und durch
Ausgangsanschlüsse des Lesetaktzählers 16 für die
Bereitstellung von Adreßdaten für den Leseadreßdekodierer
18 gebildet ist. Bezugszeichen, die identisch mit
denjenigen in Fig. 1 sind, bezeichnen dieselben oder
entsprechende Teile. Eingangsanschlüsse A0 bis A2 des
Leseadreßdekodierers 18, die im Funktionsteil Ma2 für die
Verbreiterung in der Hauptabtastrichtung enthalten sind,
bestimmen die Reihenfolge von Adressen in der
Hauptabtastrichtung, während Eingangsanschlüsse A3 und A4,
die in dem Funktionsteil Su2 für die Verbreiterung in der
Unterabtastrichtung enthalten sind, die Reihenfolge von
Adressen in der Unterabtastrichtung bestimmen. Fig. 32
zeigt die Gestaltung bei einem Verdichtungsmaßstab von 2,0
sowohl in der Hauptabtastrichtung als auch in der
Unterabtastrichtung. Die Speicherzellenmatrix 12 speichert
Daten, die in Fig. 28 bei (b) gezeigt sind. Im
Funktionsteil Ma2 für die Verbreiterung in der
Hauptabtastrichtung sind die Ausgangsanschlüsse Q1 bis Q3
des Lesetaktzählers 16 bitweise zu Stellen niedriger
Ordnung verschoben und mit den Eingangsanschlüssen A0 bis
A3 des lads 18 verbunden, wie Fig. 32 gezeigt ist.
Adreßdaten, die in dem Zeitdiagramm gemäß Fig. 28 bei (a)
gezeigt sind, werden eingegeben und Daten von bzw. unter
jeweiligen Adressen bei der Hauptabtastung von jeweiligen
Zeilen, die in der Speichermatrix 12 gespeichert sind,
werden zweifach gelesen, so daß die Daten mit einem
Verbreiterungsmaßstab von 2,0 in der Hauptabtastrichtung
gelesen werden können.
Andererseits sind in dem Funktionsteil Su2 für die
Verbreiterung bei der Unterabtastung die Ausgangsanschlüsse
Q5 und Q6 des Lesetaktzählers 16 bitweise zu Stellen
niedriger Wertigkeit verschoben und mit den
Eingangsanschlüsse A3 und A4 des Leseadreßdekodierers 18
verbunden, wie in Fig. 32 gezeigt ist. Adreßdaten, die in
dem Zeitdiagramm in Fig. 28 bei (a) veranschaulicht sind,
werden eingegeben und Daten von jeweiligen Zeilen bei der
Unterabtastung jeweiliger, in der Speicherzellenmatrix 12
gespeicherter Zeilen werden zweifach gelesen, so daß die
Daten mit einem Verbreiterungsmaßstab von 0,5 in der
Unterabtastrichtung ausgelesen werden können.
Unter Bezugnahme auf Fig. 30 wird nun ein elftes
Ausführungsbeispiel der vorliegenden Erfindung näher
beschrieben.
Fig. 33 zeigt die Gestaltung einer
FIFO-Speichereinrichtung 50, durch die von ihr empfangene
Schreibdaten für eine Einschreibung derselben in eine
Speicherzellenmatrix 12 verdichtet werden. In Fig. 33
bezeichnet das Bezugszeichen Ma3 einen Funktionsteil für
die Verdichtung bei der Hauptabtastung, der durch
Eingangsanschlüsse eines Schreibadreßdekodierers 14 für
die Bestimmung der Reihenfolge in der Hauptabtastrichtung
und durch Ausgangsanschlüsse eines Schreibtaktzählers 13
für die Bereitstellung von Adreßdaten für den
Schreibadreßdekodierer 14 gebildet ist, während das
Bezugszeichen Su3 einen Funktionsteil für die Verdichtung
bei der Unterabtastung bezeichnet, der durch
Eingangsanschlüsse des Schreibadreßdekodierers 14 für die
Bestimmung der Reihenfolge in der Unterabtastrichtung und
durch Ausgangsanschlüsse des Schreibtaktzählers 13 für die
Zuführung von Adreßdaten zum Schreibadreßdekodierer 14
gebildet ist. Das Bezugszeichen 15b bezeichnet einen
Schreibdatentreiber, der aus Ausgangssignalen an den
Ausgangsanschlüssen Q0 und Q3 des Schreibtaktzählers 13 ein
Schreibaktivierungssignal WE2 erzeugen kann. Bezugszeichen,
die identisch sind mit denjenigen in Fig. 8, bezeichnen
dieselben oder entsprechende Teile.
Eingangsanschlüsse A0 bis A2 des
Schreibadreßdekodierers 14, die im Funktionsteil Ma3 für
die Verdichtung bei der Hauptabtastung enthalten sind,
bestimmen die Reihenfolge von Adressen in der
Hauptabtastrichtung, während Eingangsanschlüsse A3 und A4,
die im Funktionsteil Su3 für die Verdichtung bei der
Unterabtastung enthalten sind, die Reihenfolge von Adressen
in der Unterabtastrichtung bestimmen. Fig. 33 zeigt die
Gestaltung zur Verdichtung von Daten mit einem Maßstab von
0,5 sowohl bei der Hauptabtastung als auch bei der
Unterabtastung. Der Schreibdatentreiber 15b empfängt
Schreibdaten WD, die in Fig. 29 bei (b) gezeigt sind. Im
Funktionsteil Ma3 für die Verdichtung bei der
Hauptabtastung sind die Ausgangsanschlüsse Q1 bis Q4 des
Schreibtaktzählers zu Stellen niedriger Wertigkeit
verschoben, um mit den Eingangsanschlüssen A0 bis A2 des
Schreibadreßdekodierers 14 verbunden zu werden bzw. zu
sein, wie in Fig. 33 gezeigt ist. Adreßdaten, die in dem
Zeitdiagramm gemäß Fig. 29 bei (a) gezeigt sind, werden
eingegeben und ungeradzahlige Daten bei der Hauptabtastung
von jeweiligen, durch den Schreibdatentreiber 15b
empfangenen Zeilen werden in die Speicherzellenmatrix 12
eingeschrieben, so daß die Daten mit einem
Verdichtungsmaßstab von 0,5 in der Hauptabtastrichtung
geschrieben werden können.
Im Funktionsteil Su3 für die Verdichtung bei der
Unterabtastung sind die Ausgangsanschlüsse Q5 und Q6 des
Schreibtaktzählers 13 bitweise zu Stellen niedriger
Wertigkeit verschoben und mit den Eingangsanschlüssen A3
und A4 des Schreibadreßdekodierers 14 verschaltet, wie in
Fig. 33 gezeigt ist. Adreßdaten, die in dem Zeitdiagramm
in Fig. 29 bei (a) gezeigt sind, werden eingegeben und
Daten von ungeradzahligen Zeilen bei der Unterabtastung von
durch den Schreibdatentreiber 15b empfangenen Zeilen werden
in die Speicherzellenmatrix 12 eingeschrieben, so daß die
Daten mit einem Verdichtungsmaßstab von 0,5 in der
Unterabtastrichtung eingeschrieben werden können.
Unter Bezugnahme auf Fig. 34 wird nun ein zwölftes
Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Fig. 34 zeigt eine Gestaltung einer
FIFO-Speichereinrichtung 51, durch die von ihr empfangene
Schreibdaten zur Einschreibung derselben in eine
Speicherzellenmatrix 12 verbreitert bzw. erweitert oder
vervielfacht werden können. In Fig. 34 bezeichnet das
Bezugszeichen 14d einen Schreibadreßdekodierer, der zur
gleichzeitigen Auswahl von vier Adressen ausgebildet ist,
wie dies in Fig. 30 bei (b) gezeigt ist, während das
Bezugszeichen Ma4 einen Funktionsteil für die Verbreiterung
bei der Hauptabtastung bezeichnet, der durch
Eingangsanschlüsse des Schreibadreßdekodierers 14d zur
Bestimmung der Reihenfolge in der Hauptabtastrichtung und
durch Ausgangsanschlüsse eines Schreibtaktzählers 13 für
die Zuführung von Adreßdaten zum Schreibadreßdekodierer
14d gebildet ist. Das Bezugszeichen Su4 bezeichnet einen
Funktionsteil für eine Verbreiterung bei der
Unterabtastung, der durch Eingangsanschlüsse des
Schreibadreßdekodierers 14d zur Bestimmung der Reihenfolge
in der Unterabtastrichtung und durch Ausgangsanschlüsse des
Schreibtaktzählers 13 zur Zuführung von Adreßdaten zum
Schreibadreßdekodierer 14d gebildet ist. Bezugszeichen,
die identisch mit denjenigen in Fig. 8 sind, bezeichnen
dieselben oder entsprechende Teile.
Eingangsanschlüsse A0 bis A3 des
Schreibadreßdekodierers 14d, die im Funktionsteil Ma4 für
die Verbreiterung bei der Hauptabtastung enthalten sind,
bestimmen die Reihenfolge von Adressen in der
Hauptabtastrichtung, während Eingangsanschlüsse A4 bis A6,
die im Funktionsteil Su4 für die Verbreiterung bei der
Unterabtastung enthalten sind, die Reihenfolge von Adressen
in der Unterabtastrichtung bestimmen. Fig. 34 zeigt die
Gestaltung bei einem Vergrößerungsmaßstab von 2,0 sowohl
bei Hauptabtastungsvorgängen als auch bei
Unterabtastungsvorgängen. Der Schreibdatentreiber 15a
empfängt Schreibdaten WD, die in Fig. 30 bei (c) gezeigt
sind. Im Funktionsteil Ma4 für die Verbreiterung bei der
Hauptabtastung sind die Ausgangsanschlüsse Q0 bis Q2 des
Schreibtaktzählers 13 bitweise zu Stellen höherer
Wertigkeit verschoben, um mit den Eingangsanschlüssen A1
bis A3 des Schreibadreßdekodierers 14d verbunden zu werden
bzw. zu sein, wie in Fig. 34 gezeigt ist. Der
Eingangsanschluß A0 des Schreibadreßdekodierers 14d ist
auf niedrigen Pegel festgelegt. Adreßdaten, die im
Zeitdiagramm in Fig. 30 bei (a) gezeigt sind, werden
eingegeben und jeweilige Daten bei der Hauptabtastung von
jeweiligen, in den Schreibdatentreiber 15a eingespeisten
Zeilen werden in bzw. unter zwei Adressen der
Speicherzellenmatrix 12 eingeschrieben, so daß die Daten
mit einem Verbreiterungsmaßstab von 2,0 in der
Hauptabtastrichtung eingeschrieben werden können.
Im Funktionsteil Su4 für die Verbreiterung bei der
Unterabtastung sind die Ausgangsanschlüsse Q3 und Q4 des
Schreibtaktzählers 13 bitweise zu Stellen höherer
Wertigkeit verschoben, um mit den Eingangsanschlüssen A5
und A6 des Schreibadreßdekodierers 14c verschaltet zu
werden bzw. zu sein, wie in Fig. 34 gezeigt ist. Der
Eingangsanschluß A4 des Schreibadreßdekodierers 14c ist
auf niedrigen Pegel festgelegt. Adreßdaten, die in dem
Zeitdiagramm in Fig. 30 bei (a) gezeigt sind, werden
eingegeben und durch den Schreibdatentreiber 15a empfangene
Daten werden in bzw. unter zwei Adressen der
Speicherzellenmatrix 12 als Daten von Zeilen bei der
Unterabtastung eingeschrieben, so daß die Daten mit einem
Verbreiterungsmaßstab von 2,0 in der Unterabtastrichtung
eingeschrieben werden können.
Bei einem in Fig. 35 gezeigten dreizehnten
Ausführungsbeispiel ist es möglich, eine
Verbreiterung/Verdichtung bei der
Hauptabtastung/Unterabtastung auch durch eine
Schiebeschaltung 17e für Ausgangssignale bzw. Ausgänge des
Lesetaktzählers zu bewirken. Der Betrieb bei dem in Fig. 35
gezeigten Zustand ist gleichartig wie derjenige beim
zehnten Ausführungsbeispiel. Es ist möglich, den Maßstab
für die Verbreiterung/Verdichtung bei der
Hauptabtastung/Unterabtastung frei wählbar unter
Heranziehung der Schiebeschaltung 17e für die Ausgänge des
Lesetaktzählers einzustellen.
Bei einem in Fig. 36 gezeigten vierzehnten
Ausführungsbeispiel ist es ferner möglich, eine
Verbreiterung/Verdichtung der Hauptabtastung/Unterabtastung
auch durch eine Schiebeschaltung 17f für Ausgangssignale
bzw. Ausgänge des Schreibtaktzählers zu bewirken. Die in
Fig. 36 gezeigte Arbeitsweise bzw. Gestaltung ist
gleichartig wie diejenige beim elften Ausführungsbeispiel.
Es ist möglich, den Maßstab der Vergrößerung/Verdichtung
für die Hauptabtastung/Unterabtastung unter Heranziehung
der Schiebeschaltung 17f für die Ausgänge des
Schreibtaktzählers in frei wählbarer Weise einzustellen.
Auch wenn die an den Ausgangsanschlüssen des
Taktzählers abgegebenen Signale bei den vorstehend
erläuterten Ausführungsbeispielen Werte von jeweiligen
Stellen bzw. Ziffern darstellen, die Zählwerte in Form von
binären Zahlen ausdrücken, können zwischen
Ausgangsanschlüssen eines derartigen Taktzählers und hierzu
entsprechenden Eingangsanschlüssen eines Adreßdekodierers
übertragene Signale generell jeweilige Werte von m-ären
Zahlen anzeigen bzw. sein, und es ist möglich, in diesem
Fall eine Verbreiterung um das mn-fache und eine
Verdichtung um das 1/mn-fache zu bewirken.
Mit Bezug zu einer FIFO-Speichereinrichtung, die auf
eine Zeile in der Hauptabtastrichtung bei einem einzelnen
Schreib/-Lesevorgang in einem Speicher wie etwa einem
Zeilenspeicher gerichtet ist, wird eine
FIFO-Speichereinrichtung 62 vorgeschlagen, die in Fig. 37
dargestellt ist. Fig. 37 zeigt ein Blockschaltbild, in dem
ein Schaltungsaufbau zur Realisierung einer
Verbreiterung/Verdichtung von Bilddaten, die bei einer
Hauptabtastung und einer Unterabtastung erhalten werden,
dargestellt ist.
In Fig. 37 bezeichnet das Bezugszeichen 60 einen
Adreßdekodierer, der von ihm empfangene Adreßsignale für
die Auswahl von Speicherzellen aus einer
Speicherzellenmatrix 12 demoduliert, während das
Bezugszeichen 61 eine Steuerschaltung für die
Verbreiterung/Verdichtung bezeichnet, die Adressen für den
Adreßdekodierer 60 in Abhängigkeit vom Inhalt oder Maßstab
der Verbreiterung/Verdichtung zur Steuerung der
Verbreiterung/Verdichtung in der Unterabtastrichtung
erzeugt. Das Bezugszeichen 62 bezeichnet die
FIFO-Speichereinrichtung, die durch den Adreßdekodierer 60, die
Speicherzellenmatrix 12, einen Schreibdatentreiber 15 und
einen Leseverstärker 19 für Lesedaten gebildet ist. Die
FIFO-Speichereinrichtung 62 ist zur
Verbreiterung/Verdichtung von Daten durch Erzeugung von
Adressen durch die externe Steuerschaltung 61 für die
Verbreiterung/Verdichtung unter Heranziehung eines
Zufallszugriffsspeichers ausgelegt. Daher führt die
Steuerschaltung 61 für die Verbreiterung/Verdichtung sowohl
die Steuerung der Verbreiterung/Verdichtung als auch die
Adressenerzeugung durch, so daß die Schaltung äußerst
kompliziert bzw. komplex ist.
Um die Darstellung zu vereinfachen, sei angenommen, daß
die Daten in der Struktur bzw. Form von Adressen von null
bis 3 (2-Bit-Adressen) vorliegen und daß die
Speicherzellenmatrix 12 Speicherzellen für Daten einer
Zeile in der Hauptabtastrichtung besitzt.
Zunächst wird unter Bezugnahme auf Fig. 38 der Fall der
Abbildung bzw. Wiedergabe mit gleichem Maßstab (1,0 in der
Hauptabtastrichtung und 1,0 in der Unterabtastrichtung)
beschrieben. Wenn ein Schreibaktivierungssignal /WE hohen
Pegel annimmt, um einen Schreibaktivierungszustand in Fig.
38 hervorzurufen, werden Daten "1101" der ersten Zeile der
Hauptabtastung unter einer Adresse, die von der
Steuerschaltung für die Verbreiterung/Verdichtung abgegeben
wird, synchron mit einem Taktzähler CLK als Schreibvorgang
eingeschrieben. Danach nimmt ein Leseaktivierungssignal RE
hohen Pegel an, um einen Leseaktivierungszustand zu
realisieren, wodurch die Daten "1101" aus den Adressen, die
von der Steuerschaltung 61 für die
Verbreiterung/Verdichtung abgegeben werden, synchron mit
den Takten CLK in einem Lesevorgang ausgelesen werden.
Gleichartige Schreib- und Lesevorgänge werden wiederholt,
um eine Verarbeitung für die zweite und nachfolgende Zeilen
der Hauptabtastung zu bewirken.
Unter Bezugnahme auf Fig. 39 wird nun der Fall der
Verbreiterung bzw. der Vervielfachung (1,0 in der
Hauptabtastrichtung und 2,0 in der Unterabtastrichtung)
beschrieben. Bezugnehmend auf Fig. 39 ist ein
Schreibvorgang gleichartig wie derjenige im Fall des
Maßstabs 1 : 1. Die Zeitdauer, für die das
Leseaktivierungssignal RE auf hohem Pegel liegt, ist aber
verdoppelt, verglichen mit derjenigen in dem Fall des
Maßstabs 1 : 1. Im einzelnen werden beispielsweise dann, wenn
ein Leseaktivierungszustand vorliegt, Daten "1101" der
ersten Zeile der Hauptabtastrichtung zweifach aus den
Adressen, die von der Steuerschaltung 61 für die
Verbreiterung/Verdichtung abgegeben werden, synchron mit
den Takten CLK durch einen Lesevorgang im
Leseaktivierungszustand ausgelesen. Gleichartige Vorgänge
werden bei der zweiten und nachfolgenden Zeilen
durchgeführt.
Unter Bezugnahme auf Fig. 40 wird nachstehend der Fall
der Verdichtung (1,0 in der Hauptabtastrichtung und 0,5 in
der Unterabtastrichtung) erläutert. Bezugnehmend auf Fig.
40 ist die Zeitdauer, während der sich das
Schreibaktivierungssignal /WE auf hohem Pegel befindet, im
Vergleich zu dem Fall beim Maßstab 1 : 1 verdoppelt. Im
einzelnen werden bei Vorliegen des
Schreibaktivierungszustands keine Daten der ersten Zeile
der Hauptabtastung eingeschrieben, jedoch werden Daten
"1001" der zweiten Zeile in Adressen, die von der
Steuerschaltung 61 für die Verbreiterung/Verdichtung
abgegeben werden, synchron mit den Takten CLK während eines
Schreibvorgangs eingeschrieben. Ein Lesevorgang läuft
gleichartig wie in dem Fall des Maßstabs 1 : 1 ab.
Gleichartige Vorgänge werden für die dritte und
nachfolgende Zeilen durchgeführt.
In der vorstehend beschriebenen
FIFO-Speichereinrichtung 62 zur Realisierung einer
Datenverbreiterung/-verdichtung in der Unterabtastrichtung
muß die Steuerschaltung für die Verbreiterung/Verdichtung
zur Steuerung der Verbreiterung/Verdichtung in der
Unterabtastrichtung Adressen in Abhängigkeit von den
gegenwärtig vorliegenden Zuständen festlegen, so daß der
logische Maßstab bzw. Arbeitsumfang erhöht und durch den
eingestellten Maßstab, die Bedingungen und dergleichen
verkompliziert ist.
Um die Datenverbreiterung/-verdichtung in der
Unterabtastrichtung durch Bereitstellung einer
Steuerschaltung für den oder die Zählausgänge oder eines
2n-l + 1-ären Zählers in einer FIFO-Speichereinrichtung zu
ermöglichen, wurde daher die nachstehende
FIFO-Speichereinrichtung, die mit einer Funktion zur
Datenverbreiterung/-verdichtung versehen ist, erfunden. In
dieser FIFO-Speichereinrichtung ist die Erzeugung von
Adressen dadurch vereinfacht, daß eine Steuerschaltung für
einen oder mehrere Zählerausgänge oder ein 2n-1 + 1-ärer
Zähler zum Umschalten von Schreib- und Lesevorgängen
eingesetzt wird, wodurch eine einfache
Verbreiterung/Verdichtung von Daten in der
Unterabtastrichtung realisierbar ist.
Unter Bezugnahme auf Fig. 41 wird nachstehend ein
fünfzehntes Ausführungsbeispiel der vorliegenden Erfindung
näher beschrieben.
In Fig. 41 bezeichnet das Bezugszeichen 60 einen
Adreßdekodierer, der Signale dekodiert, die über
Eingangsanschlüsse A0 und A1 empfangen werden, und diese
Signale an eine Speicherzellenmatrix 12 als
Adresseneingangssignale anlegt. Das Bezugszeichen 65
bezeichnet einen binären Taktzähler, der von ihm empfangene
Takte CLK zählt und an Ausgangsanschlüssen Q0 bis Q4
Zählwerte synchron mit diesen Takten abgibt. Das
Bezugszeichen 64 bezeichnet eine Steuerschaltung für die
Zählerausgänge, die die über die Ausgangsanschlüsse Q0 bis
Q4 des Taktzählers 65 zugeführten Zählwerte dadurch
steuert, daß die Verbindung zwischen den
Ausgangsanschlüssen Q0 bis Q4 des Taktzählers 65 und den
Eingangsanschlüssen A0 und A1 des Adreßdekodierers 60
geändert werden. Bezugszeichen, die identisch sind mit
denjenigen in Fig. 37, bezeichnen dieselben oder
entsprechende Abschnitte.
Der Taktzähler 65 kann durch eine Teilerschaltung
gebildet werden. Ein Schreibdatentreiber 15 und ein
Leseverstärker 19 für Lesedaten werden durch Schreib- und
Leseaktivierungssignale /WE und RE und durch Schreib- und
Lesetakte WK und RK, die von der Steuerschaltung 64 für die
Zählerausgänge abgegeben werden, gesteuert. Das
Bezugszeichen 63 bezeichnet eine FIFO-Speichereinrichtung,
die durch die entsprechenden Schaltungen 12, 15, 19, 60, 64
und 65 gebildet ist.
In Fig. 42 ist eine beispielhafte Gestaltung der
Steuerschaltung 64 für die Zählerausgänge dargestellt, die
durch eine Mehrzahl von Schalt-Schaltungen 66a bis 72b
gebildet ist. Die jeweiligen Schalt-Schaltungen 66a bis 72b
werden durch Steuersignale S1 bis S6, WS7, RS7, WS8 und RS8
gesteuert, die von außerhalb in die Steuerschaltung 64 für
die Zählerausgänge eingegeben werden. Diese Schalt-
Schaltungen 66a bis 71b bzw. 72b schalten die Verbindung
zwischen den Ausgangsanschlüssen Q0 bis Q3 des Taktzählers
65 und den Eingangsanschlüssen A0 und A1 des
Adreßdekodierers 60, der in Fig. 41 gezeigt ist, um, die
mit der Steuerschaltung 64 für die Zählerausgänge verbunden
ist. Die Steuerschaltung 64 für die Zählerausgänge erzeugt
weiterhin die Aktivierungssignale /WE und RE und die
Taktsignale WK und RK zur Steuerung des Betriebs des
Schreibdatentreibers 15 und des Leseverstärkers 19 für die
Lesedaten unter Umschaltung der Verbindung zwischen den
Ausgangsanschlüssen Q0 bis Q3 des Taktzählers 65 mit Hilfe
der Schalt-Schaltungen 66a bis 72b. In Tabelle 14 ist der
Zusammenhang zwischen dem Maßstab der
Verbreiterung/Verdichtung und den Steuersignalen S1 bis S6,
WS7, RS7, WS8 und RS8 gezeigt.
Die Schalt-Schaltungen 66a, 67a und 68a befinden sich
beispielsweise im Fall des Maßstabs 1 : 1 in ihren
Einschaltzuständen. Die Schalt-Schaltungen 71a und 72a
geben regulär bzw. normal Signale mit hohen Pegeln ab,
während die Schalt-Schaltungen 71b und 72b Signale
niedrigen Pegels abgeben, so daß die Schalt-Schaltungen 69a
und 69b in die Einschaltzustände gebracht sind. Der
Schreibdatentreiber 15 und der Leseverstärker 19 benutzen
daher Takte CLK als Schreib- und Lesetakte WK und RK und
die Ausgangsanschlüsse Q0 und Q1 des Taktzählers 65 sind
mit den Eingangsanschlüssen A0 und A1 des Adreßdekodierers
60 verbunden. Jede der Schalt-Schaltungen 66a bis 70b kann
durch ein Übertragungsglied gebildet sein, das
beispielsweise, wie in Fig. 43 gezeigt ist, einen PMOS-
Transistor PM3, einen NMOS-Transistor NM3 und einen
Invertierer IN3 aufweist. Jede der Schalt-Schaltungen 71a
bis 72b kann beispielsweise durch zwei UND-Glieder AN10 und
AN11 gebildet sein, wie in Fig. 44 gezeigt ist.
Nachstehend wird der Betrieb der FIFO-Speicher
einrichtung 63 erläutert. Um die Darstellung zu
vereinfachen, sei angenommen, daß der Speicher für eine
einzelne Zeile in der Hauptabtastrichtung durch Adressen
null bis 3 (2-Bit-Adressen A0 und A1) gleichartig wie die
in Fig. 37 gezeigte FIFO-Speichereinrichtung gebildet ist.
Unter Bezugnahme auf Fig. 45 wird nachstehend der Fall
des Maßstabs 1 : 1 (1,0 in der Hauptabtastrichtung und 1,0 in
der Unterabtastrichtung) beschrieben. Die Steuerschaltung
64 für die Zählerausgänge steuert die an den
Ausgangsanschlüssen Q0 bis Q4 des Taktzählers 65
abgegebenen Signale durch ein zur Verbreiterung/Verdichtung
dienendes Steuersignal gemäß der Tabelle 15.
Die in Tabelle 15 gezeigte Einstellung der
Steuerschaltung 64 für die Zählerausgänge hängt von den in
Tabelle 14 gezeigten Kombinationen aus den Steuersignalen
S1 bis S6, WS7, WS8, RS7 und RS8 ab. Gemäß Tabelle 15 wird
das Ausgangssignal am Ausgangsanschluß Q2 des Taktzählers
65 für die Schreib- und Leseaktivierungssignale /WE und RE
eingesetzt, die Takte CLK als die Schreib- und Lesetakte WK
und RK herangezogen und die Ausgangssignale an den
Ausgangsanschlüssen Q0 und Q1 des Taktzählers 65 für die
Eingangsanschlüsse A0 und A1 des Adreßdekodierers 60
sowohl bei Schreib- als auch bei Lesevorgängen eingesetzt.
Was den Betrieb anbelangt, werden die Daten "1101" der
ersten Zeile der Hauptabtastung in die Adressen null bis 3
der Speicherzellenmatrix 12 synchron mit den Schreibtakten
WK (CLK) bei einem Schreibaktivierungszustand (/WE = "L")
eingeschrieben, wie dies in dem Zeitdiagramm gemäß Fig. 45
und dem Schreiben und dem Lesen von Daten gemäß Fig. 48
gezeigt ist. Andererseits werden die Daten "1101" bei einem
Leseaktivierungszustand (RE = "H") aus der
Speicherzellenmatrix 12 (von den Adressen null bis 3)
synchron mit den Lesetakten RL (CLK) ausgelesen.
Gleichartige Vorgänge werden für die zweite und
nachfolgende Zeilen der Hauptabtastung durchgeführt.
Unter Bezugnahme auf Fig. 46 wird nachstehend der Fall
der Verbreiterung (1,0 in der Hauptabtastrichtung und 2,0
in der Unterabtastrichtung) erläutert. Gemäß Tabelle 15
wird durch die Steuerschaltung 64 für die Zählerausgänge
das Ausgangssignal am Ausgangsanschluß Q3 des Taktzählers
65 für die Schreib- und Leseaktivierungssignale /WE und RE
eingesetzt, während das Ausgangssignal am Ausgangsanschluß
Q0 für die Schreibtakte WK herangezogen wird. Beim
Einschreiben verbindet die Steuerschaltung 64 für die
Zählerausgänge die Ausgangsanschlüsse Q1 und Q2 des
Taktzählers 65 mit den Eingangsanschlüssen A0 und A1 des
Adreßdekodierers 60, während die Takte CLK für die
Lesetakte RK eingesetzt werden. Beim Auslesen verbindet die
Steuerschaltung 64 für die Zählerausgänge die
Eingangsanschlüsse A0 und A1 des Adreßdekodierers 60 mit
den Ausgangsanschlüssen Q0 und Q1 des Taktzählers 65. Wie
in dem Zeitdiagramm gemäß Fig. 46 und den Lesedaten gemäß
Fig. 49 gezeigt ist, werden Daten "1101" der ersten Zeile
der Hauptabtastung in die Speicherzellenmatrix 12 (Adressen
null bis 3) synchron mit den Schreibtakten WK (Q0) während
eines Schreibaktivierungszustands (/WE = "L")
eingeschrieben. Andererseits werden während eines
Leseaktivierungszustands (RE = "H") die Daten "1101"
zweifach wiederholt aus der Speicherzellenmatrix 12
synchron mit den Lesetakten RL (CLK) ausgelesen.
Gleichartige Vorgänge werden für die zweite und
nachfolgende Zeilen ausgeführt. Zu diesem Zeitpunkt ist die
Periode der Lesetakte RK halb so groß wie diejenige der
Schreibtakte. Damit werden die aus der
FIFO-Speichereinrichtung 63 ausgelesenen Daten auf das zweifache
in der Unterabtastrichtung vervielfältigt.
Unter Bezugnahme auf Fig. 47 wird nachstehend der Fall
der Verdichtung (1,0 in der Hauptabtastrichtung und 0,5 in
der Unterabtastrichtung) erläutert. Aus Tabelle 15 ergibt
sich, daß die Steuerschaltung 64 für die Zählerausgänge die
Schreib- und Leseaktivierungssignale /WE und RE, die
Schreibtakte WK und die Eingangsanschlüsse A0 und A1 des
Adreßdekodierers 60 beim Schreiben jeweils mit dem
Ausgangssignal am Ausgangsanschluß Q3 des Taktzählers 65,
den Takten CLK und den Ausgangsanschlüssen Q0 und Q1 des
Taktzählers 65 koppelt, das Ausgangssignal am
Ausgangsanschluß Q0 des Taktzählers 65 als die Lesetakte RK
benutzt und die Eingangsanschlüsse A0 und A1 des
Adreßdekodierers 60 beim Lesen jeweils mit den
Ausgangsanschlüssen Q1 und Q2 des Taktzählers 65 verbindet
bzw. koppelt. Wie sich aus dem Zeitdiagramm gemäß Fig. 47
und den Schreib- und Lesedaten gemäß Fig. 50 erschließt,
werden Daten "1101" auf der ersten Zeile der Hauptabtastung
in die Speicherzellenmatrix 12 synchron mit den
Schreibtakten WK (CLK) während eines
Schreibaktivierungszustands (/WE = "L") eingeschrieben und
die Daten "1001" auf der zweiten Zeile werden weiterhin
unter denselben Adressen eingeschrieben. Dies bedeutet, daß
die Daten überschrieben werden. Bei einem
Leseaktivierungszustand (RE = "H") werden andererseits die
Daten "1001" aus der Speicherzellenmatrix 13 synchron mit
den Lesetakten RK (Q0) ausgelesen. Gleichartige Vorgänge
werden für die dritte und nachfolgende Zeilen durchgeführt.
Daher werden die Daten lediglich aus den geradzeiligen
Zeilen der Hauptabtastung ausgelesen und in der
Unterabtastrichtung halbiert.
Der Fall der Verbreiterung (2,0 in der
Hauptabtastrichtung und 1,0 in der Unterabtastrichtung)
wird nun unter Bezugnahme auf Fig. 51 erläutert. Um die
Vergrößerung/Verdichtung in der Hauptabtastrichtung
durchzuführen, steuert die Steuerschaltung 64 für die
Zählerausgänge die Signale, die an den Ausgangsanschlüssen
Q0 bis Q4 abgegeben werden, mit Hilfe des Steuersignals für
die Verbreiterung/Verdichtung in Übereinstimmung mit
Tabelle 16.
Gemäß Tabelle 16 zieht die Steuerschaltung 64 für die
Zählerausgänge die Ausgangssignale an den
Ausgangsanschlüssen Q3 und Q0 des Taktzählers 65 für die
Schreib- und Leseaktivierungssignale /WE und RE bzw. die
Schreibtakte WK heran, während sie die Ausgangsanschlüsse
Q1 und Q2 des Taktzählers 65 an die Eingangsanschlüsse A0
und A1 des Adreßdekodierers 60 anlegt und die Takte CLK
für die Lesetakte RK heranzieht. Dies beschreibt den
Zustand beim Einschreiben. Andererseits verbindet die
Steuerschaltung 64 für die Zählerausgänge beim Lesen die
Eingangsanschlüsse A0 und A1 des Adreßdekodierers jeweils
mit den Ausgangsanschlüssen Q1 und Q2 des Taktzählers 65.
Die Daten "1101" in der ersten Zeile der Hauptabtastung
werden in die Speicherzellenmatrix 12 (Adressen null bis 3)
synchron mit den Schreibtakten WK (Q0) während eines
Schreibaktivierungszustands (/WE = "L") eingeschrieben, wie
durch das Zeitdiagramm gemäß Fig. 51 veranschaulicht ist.
Bei einem Leseaktivierungszustand (RE = "H") werden die
Daten "1101" während eines einzigen Wechsels der Adressen
zweifach aus der Speicherzellenmatrix 12 synchron mit den
Lesetakten RK (CLK) ausgelesen. Gleichartige Vorgänge
werden für die zweite und nachfolgende Zeilen durchgeführt.
Zu diesem Zeitpunkt ist die Periode oder Zeitdauer der
Lesetakte RK halb so groß wie diejenige der Schreibtakte
WK. Folglich werden die aus der FIFO-Speichereinrichtung 63
ausgelesenen Daten auf das zweifache in der
Hauptabtastrichtung vergrößert bzw. erweitert.
Auch wenn bei dem fünfzehnten Ausführungsbeispiel die
Schreib- und Leseaktivierungssignale /WE und RE und die
Schreib- und Lesetakte WK und RK durch die Steuerschaltung
64 für die Zählerausgänge an den Schreibdatentreiber 15 und
den Leseverstärker 19 für die Lesedaten angelegt werden,
können diese Steuersignale und Takte alternativ auch von
außerhalb zugeführt werden, wie es in Fig. 52 gezeigt ist,
um eine mit der Wirkung des vorstehend erläuterten
Ausführungsbeispiels gleichartige Wirkung zu erzielen,
vorausgesetzt, daß diese externen Steuersignale und Takte
die Beziehung gemäß den in Fig. 45 gezeigten Zeitdiagrammen
und dergleichen erfüllen.
Auch wenn bei dem fünfzehnten Ausführungsbeispiel die
Verbreiterung/Verdichtung der Daten in der
Unterabtastrichtung durch das Vorsehen der Steuerschaltung
64 für die Zählerausgänge realisiert ist, kann weiterhin
diese Datenverbreiterung/-verdichtung auch durch einen 2n-1
+ 1-ären Zähler bewirkt werden.
Unter Bezugnahme auf Fig. 53 wird nachstehend eine
sechzehntes Ausführungsbeispiel der vorliegenden Erfindung
beschrieben. In Fig. 53 bezeichnet das Bezugszeichen 65
einen Taktzähler, der mit einem Takteingang synchronisiert
ist, während das Bezugszeichen 80 einen 2n-1 + 1-ären
Zähler bezeichnet, der durch ein
Verbreiterungs/Verdichtungs-Steuersignal gesteuert wird,
das mit einem Ausgangssignal am Ausgangsanschluß Q1 des
Taktzählers 65 synchronisiert ist. Das Bezugszeichen 60
bezeichnet einen Adreßdekodierer, der Ausgangssignale des
Taktzählers 65 als Adressen für die Speicherzellenmatrix 12
aufnimmt. Die Bezugszeichen 15 und 19 bezeichnen einen
Schreibdatentreiber und einen Leseverstärker für Lesedaten,
die mit Takteingängen bzw. Takteingangssignalen
synchronisiert sind und das höchste Wertigkeit besitzende
Bit des 2n-1 + 1-ären Zählers 80 als Schreib- und
Leseaktivierungssignale /WE und RE empfangen.
Bezugszeichen, die identisch sind mit denjenigen in Fig.
41, bezeichnen dieselben oder entsprechende Teile.
Die Arbeitsweise dieser FIFO-Speichereinrichtung 81
wird nachstehend erläutert. Zunächst wird der Fall eines
Maßstabs 1 : 1 auf 1,0 in der Hauptabtastrichtung und 1,0 in
der Unterabtastrichtung unter Bezugnahme auf Fig. 54
beschrieben. Der 2n-1 + 1-äre Zähler 80 arbeitet als ein
binärer Zähler (n = 1) in Abhängigkeit vom
Verbreiterungs/Verdichtungs-Steuersignal, um dessen Bit
höchster Wertigkeit R0 als die Schreib- und Lesesignale /WE
und RE einzusetzen. Wie in Fig. 54 gezeigt ist
(geschriebene und gelesene Daten sind gleichartig wie
diejenigen in Fig. 48), werden Daten "1101" in der ersten
Zeile in der Hauptabtastrichtung in die
Speicherzellenmatrix 12 synchron mit Takten CLK in einem
Schreibaktivierungszustand (/WE - "L") eingeschrieben.
Andererseits werden die Daten "1101" in einem
Lesebetriebszustand (RE = "H") aus der Speicherzellenmatrix
12 synchron mit den Takten CLK ausgelesen. Gleichartige
Vorgänge werden bei der zweiten und nachfolgenden Zeilen
durchgeführt.
Unter Bezugnahme auf Fig. 55 wird nachstehend der Fall
einer Erweiterung (1,0 in der Hauptabtastrichtung und 2,0
in der Unterabtastrichtung) erläutert. Der 2n-l + 1-äre
Zähler 80 arbeitet als ein ternärer Zähler (n = 2) aufgrund
des bzw. in Abhängigkeit vom Verbreiterungs/Verdichtungs-
Steuersignal, wobei das Bit höchster Wertigkeit R1 nach
Invertierung als die Schreib- und Leseaktivierungssignale
/WE und RE eingesetzt wird. Wie in Fig. 55 gezeigt ist,
werden die Daten "1101" in der ersten Zeile in der
Hauptabtastrichtung synchron mit den Takten CLK in einem
Schreibaktivierungszustand (/WE = "L") eingeschrieben.
Während eines Leseaktivierungszustands (RE = "H") werden
andererseits die Daten "1101" zweifach aus der
Speicherzellenmatrix 12 synchron mit den Takten CLK
ausgelesen. Der Adreßdekodierer 60 bestimmt die Adressen
in konstanten Zeitintervallen, da die Takte CLK für das
Auslesen in ihrer Länge nicht geändert werden, während die
periodische Länge eines Lesezustands das zweifache von der
eines Schreibzustands beträgt, d. h. die Periode des von dem
als ternärer Zähler dienenden Zähler 80 abgegebenen
Leseaktivierungssignale RE ist doppelt so groß wie
diejenige des Schreibaktivierungssignals /WE, wodurch die
Daten derselben Adressen zweifach wiederholt gelesen
werden, so daß dieselben in der Unterabtastrichtung
zweifach verbreitert werden. Gleichartige Vorgänge werden
bei der zweiten und nachfolgenden Zeilen ausgeführt.
Nachstehend wird der Fall der Verdichtung (1,0 in der
Hauptabtastrichtung und 0,5 in der Unterabtastrichtung)
erläutert. Der 2n-1 + 1-äre Zähler 80 dient als ternärer
Zähler (n = 2) aufgrund des Verbreiterungs/Verdichtungs-
Steuersignals, wobei sein Bit höchster Wertigkeit R1 als
die Schreib- und Leseaktivierungssignale /WE und RE dient.
Die Daten "1101" in der ersten Zeile in der
Hauptabtastrichtung werden in die Speicherzellenmatrix 12
während eines Schreibaktivierungszustands (/WE = "L")
synchron mit den Takten CLK eingeschrieben, wie in Fig. 56
gezeigt ist. Daten "1001" auf der zweiten Zeile der
Hauptabtastrichtung werden weiterhin bzw. ebenfalls
eingeschrieben. Andererseits werden die Daten "1001"
während eines Leseaktivierungszustands (RE = "H") aus der
Speicherzellenmatrix 12 synchron mit den Takten CLK
ausgelesen. Zu diesem Zeitpunkt beträgt die periodische
Länge eines Lesezustands die Hälfte derjenigen eines
Schreibzustands, obwohl der Adreßdekodierer 60 die
Adressen in konstanten Zeitintervallen bestimmt, da die
Längen der Takte CLK zum Auslesen unverändert bleiben, so
daß folglich lediglich die Hälfte der eingeschriebenen
Daten ausgelesen wird. Daher werden lediglich Daten für
eine Zeile der Hauptabtastung aus der
FIFO-Speichereinrichtung 81 ausgelesen und die gelesenen Daten
können in der Unterabtastrichtung verringert bzw.
verdichtet werden. Gleichartige Vorgänge werden bei der
dritten und bei nachfolgenden Zeilen durchgeführt.
Auch wenn bei dem fünfzehnten Ausführungsbeispiel eine
Verbreiterung/Verdichtung von Daten durch die
Steuerschaltung 64 für die Zählerausgänge bewirkt wird,
benötigt ein Vorgang, der lediglich für einen normalen
Betrieb (Schreibbetrieb für eine Verbreiterung oder
Lesebetrieb für eine Verdichtung) eingesetzt wird, in der
Praxis nachteiliger Weise die doppelte oder dreifache Zeit,
so daß Zeitverluste hervorgerufen werden. Weiterhin ist es
notwendig, die Datenzeitgabe usw. unter Heranziehung von
Signalen aus den Schreib- und Lesetakten WK und RK in
Reaktion auf die doppelte oder dreifache Zeit anzupassen.
Wenn ein 2n-1 + 1-ärer Zähler eingesetzt wird, wird
andererseits kein Problem im Hinblick auf einen derartigen
Zeitverlust und die Anpassung der Datenzeitgabe
hervorgerufen.
In Fig. 57 ist ein beispielhafter Aufbau des bei dem
sechzehnten Ausführungsbeispiel eingesetzten 2n-1 + 1-ären
Zählers 80 gezeigt. Gemäß Fig. 57 bezeichnen die
Bezugszeichen RES3 bis RES9 Steuersignale, das
Bezugszeichen NAN1 ein NAND-Glied, das das Steuersignal
RES3 an seinem einen Ein 06572 00070 552 001000280000000200012000285910646100040 0002004321473 00004 06453gangsanschluß empfängt und das
logische Produkt aus diesem Signal und einem an seinem
anderen Eingangsanschluß empfangenen Signal unter Abgabe
des invertierten logischen Zustands des Ergebnisses bildet,
das Bezugszeichen NAN2 ein NAND-Glied, das das Steuersignal
RES5 an seinen einen Eingangsanschluß empfängt und das
logische Produkt aus diesem Signal und einem an einem
anderen Eingangsanschluß empfangenen Signal unter Abgabe
eines invertierten logischen Pegels des Ergebnisses bildet,
das Bezugszeichen NAN3 ein NAND-Glied, das an seinem einen
Eingangsanschluß das Steuersignal RES9 empfängt und das
logische Produkt aus einem an einem anderen
Eingangsanschluß empfangenen Signal unter Abgabe des
Ergebnisses mit invertiertem logischen Pegel bildet, das
Bezugszeichen AN15 ein UND-Glied, das die Ausgangssignale
von den NAND-Gliedern NAN1 bis NAN3 bildet und das logische
Produkt hieraus unter Abgabe des Ergebnisses bildet, die
Bezugszeichen AN16 bis AN19 UND-Glieder, die das
Ausgangssignal des UND-Glieds AN15 an ersten
Eingangsanschlüssen empfangen und die logischen Produkte
aus diesem Signal und Signalen, die an zweiten
Eingangsanschlüssen empfangen werden, unter Abgabe der
Ergebnisse bilden, die Bezugszeichen D-FF1 bis D-FF4 D-
Flip-Flop-Schaltungen, die Q1 an Eingangsanschlüssen CK als
Taktimpulse empfangen, während sie die Ausgangssignale der
UND-Glieder AN16 bis AN19 an ihren Eingangsanschlüssen D
empfangen und die logischen Werte der an ihren
Eingangsanschlüssen D anliegenden Signale
zwischenspeichern, wenn die Takte Q1 niedrigen Pegel
besitzen, das Bezugszeichen EX1 ein Exklusiv-Oder-Glied,
das ein Ausgangssignal von einem Ausgangsanschluß Q der D-
Flip-Flop-Schaltung D-FF1 an einem Eingangsanschluß
empfängt, während an einem anderen Eingangsanschluß ein
Ausgangssignal von einem Ausgangsanschluß Q der D-Flip-
Flop-Schaltung D-FF2 anliegt, und die exclusive logische
Summe hieraus unter Anlegen des Ergebnisses an einen
anderen Eingangsanschluß des UND-Glieds AN17 bildet, das
Bezugszeichen EX2 ein Exklusiv-Oder-Glied, das an seinem
einen Eingangsanschluß das Ausgangssignal am
Ausgangsanschluß Q der D-Flip-Flop-Schaltung D-FF2 empfängt
und die exklusive logische Summe aus diesem Signal und
einem an einem anderen Eingangsanschluß empfangenen Signal
unter Abgabe des Ergebnisses an einen weiteren
Eingangsanschluß des UND-Glieds AN18 bildet, das
Bezugszeichen EX3 ein Exklusiv-Oder-Glied, das an seinem
einen Eingangsanschluß das Ausgangssignal am
Ausgangsanschluß Q der D-Flip-Flop-Schaltung D-FF3 empfängt
und die exklusive logische Summe aus diesem Signal und
einem an einem weiteren Eingangsanschluß empfangenen Signal
unter Abgabe des Ergebnisses an einen anderen
Eingangsanschluß des UND-Glieds AN19 bildet, das
Bezugszeichen AN20 ein UND-Glied, daß das Ausgangssignal
vom Ausgangsanschluß Q der D-Flip-Flop-Schaltung D-FF1 an
seinem einen Eingangsanschluß empfängt und das logische
Produkt aus diesem Signal und einem an einem anderen
Eingangsanschluß anliegenden Ausgangssignal am
Ausgangsanschluß Q der D-Flip-Flop-Schaltung D-FF2 unter
Zuführung des Ergebnisses an einen weiteren Anschluß des
Exklusiv-Oder-Glieds EX2 bildet, und das Bezugszeichen AN21
ein UND-Glied, das an seinem ersten Eingangsanschluß das
Ausgangssignal am Ausgangsanschluß Q der D-Flip-Flop-
Schaltung D-FF1 empfängt, während es die Ausgangssignale an
den Ausgangsanschlüssen Q der D-Flip-Flop-Schaltungen D-FF2
und D-FF3 an zweiten und dritten Eingangsanschlüssen
empfängt und das logische Produkt hieraus unter Abgabe des
Ergebnisses an den anderen Anschluß des Exklusiv-Oder-
Glieds EX2 bildet.
Die D-Flip-Flop-Schaltung D-FF1 gibt an ihrem
Ausgangsanschluß /Q zwischengespeicherte Daten mit
umgekehrten logischen Zustand ab, die an den anderen
Eingangsanschluß des UND-Glieds AN16 eingespeist werden. An
die anderen Eingangsanschlüsse der NAND-Glieder NAN1 und
NAN3 werden die Ausgangssignale an den Ausgangsanschlüssen
Q der D-Flip-Flop-Schaltungen D-FF2 bis D-FF4 angelegt.
Die in Fig. 57 gezeigte Zählerschaltung arbeitet als
ein Zähler mit binären, ternären, quinären und nonären
Ausgangssignalen R0 bis R3 in Abhängigkeit von den
Kombinationen der empfangenen Steuersignale RES3, RES5 und
RES9, wie in Tabelle 17 gezeigt ist. Beispielsweise werden
die Steuersignale RES3, RES5 und RES9 im Fall des Maßstabs
1 : 1 jeweils auf niedrigen, niedrigen und niedrigen Pegel
gelegt, während das Ausgangssignal R0, das am
Ausgangsanschluß Q der in Fig. 57 gezeigten D-Flip-Flop-
Schaltung D-FF1 abgegeben wird, als die Schreib- und
Leseaktivierungssignale /WE und RE eingesetzt wird. Wenn
die Daten beispielsweise in der Unterabtastrichtung auf das
zweifache zu verbreitern bzw. zu vervielfachen sind, werden
die Steuersignale RES3, RES5 und RES9 jeweils auf hohen,
niedrigen und niedrigen Pegel gebracht und das
Ausgangssignal R1, das am Ausgangsanschluß Q der D-Flip-
Flop-Schaltung D-FF2 (in Fig. 57 gezeigt) abgegeben wird,
wird als Schreib- und Leseaktivierungssignal /WE und RE
eingesetzt.
Die in Fig. 57 gezeigte Zählerschaltung arbeitet als
binärer, ternärer, quinärer oder nonärer Zähler. Der Zähler
kann jedoch auch einen anderen Aufbau haben und es kann
ganz allgemein eine N-äre Zählerschaltung eingesetzt
werden.
Um eine Vervielfachung/Verdichtung von Daten mit
einfacher Gestaltung bei einer FIFO-Speichereinrichtung zu
ermöglichen und hierdurch die Schaltungsgröße zu
verringern, werden Ausgangsanschlüsse eines Lesetaktzählers
in Richtung zu Stellen niedriger Wertigkeit verschoben und
mit Eingangsanschlüssen eines Leseadreßdekodierers
verbunden. Ein Lesetaktzähler und ein Leseverstärker für
Lesedaten arbeiten in Abhängigkeit von Lesetakten.
Vervielfachte Lesedaten werden vom Leseverstärker für die
Lesedaten abgegeben. Es ist möglich, eine
Vervielfachung/Verdichtung von Daten durch Veränderung der
Verbindung zwischen dem Lesetaktzähler und dem
Leseadreßdekodierer zu erreichen, wodurch der
Schaltungsaufbau der FIFO-Speichereinrichtung mit
Vervielfachungs/Verdichtungs-Funktion beträchtlich
vereinfacht wird.
Claims (38)
1. FIFO-Speichereinrichtung mit
einer Speicherzellanordnung (12), die durch eine Vielzahl von Speicherzellen gebildet ist und zum Speichern von eingegebenen Daten durch Einschreibvorgänge in Abhängigkeit von Takten und zum Ausgeben der gespeicherten Daten durch Lesevorgänge in Abhängigkeit von den Takten gebildet ist,
einem Taktzähler (13, 16) mit einer Vielzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die jeweilige Werte von entsprechenden Stellen von Zählwerten der Takte darstellen, in Abhängigkeit von den angelegten Takten über die Ausgangsanschlüsse,
einem Adreßdekodierer (14, 18) mit einer Mehrzahl von Eingangsanschlüssen entsprechend der Mehrzahl von Ausgangsanschlüssen des Taktzählers zum Bestimmen von Adressen, die Positionen von Speicherzellen in der Speicherzellenanordnung (12) in Abhängigkeit von den Zählwerten des Taktzählers anzeigen, und
einer Schiebeschaltung (16) für die Ausgänge des Taktzählers, die zum Verschieben der Signale an jeweiligen Stellen, die von der Mehrzahl von Ausgangsanschlüssen des Taktzählers empfangen werden, zu Stellen hoher oder niedriger Wertigkeit und zum Anlegen derselben an die Eingangsanschlüsse des Adreßdekodierers auf der Grundlage eines angegebenen Steuersignals (ES) dient, wodurch die Zeitsteuerung des Adreßdekodierers für die Bestimmung der Adressen geändert wird.
einer Speicherzellanordnung (12), die durch eine Vielzahl von Speicherzellen gebildet ist und zum Speichern von eingegebenen Daten durch Einschreibvorgänge in Abhängigkeit von Takten und zum Ausgeben der gespeicherten Daten durch Lesevorgänge in Abhängigkeit von den Takten gebildet ist,
einem Taktzähler (13, 16) mit einer Vielzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die jeweilige Werte von entsprechenden Stellen von Zählwerten der Takte darstellen, in Abhängigkeit von den angelegten Takten über die Ausgangsanschlüsse,
einem Adreßdekodierer (14, 18) mit einer Mehrzahl von Eingangsanschlüssen entsprechend der Mehrzahl von Ausgangsanschlüssen des Taktzählers zum Bestimmen von Adressen, die Positionen von Speicherzellen in der Speicherzellenanordnung (12) in Abhängigkeit von den Zählwerten des Taktzählers anzeigen, und
einer Schiebeschaltung (16) für die Ausgänge des Taktzählers, die zum Verschieben der Signale an jeweiligen Stellen, die von der Mehrzahl von Ausgangsanschlüssen des Taktzählers empfangen werden, zu Stellen hoher oder niedriger Wertigkeit und zum Anlegen derselben an die Eingangsanschlüsse des Adreßdekodierers auf der Grundlage eines angegebenen Steuersignals (ES) dient, wodurch die Zeitsteuerung des Adreßdekodierers für die Bestimmung der Adressen geändert wird.
2. FIFO-Speichereinrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die Schiebeschaltung (17) für die
Ausgänge des Taktzählers eine Mehrzahl von
Schaltschaltungen (33a-33c, 34a-34c, 35a-35c) aufweist, die
über Eingangsanschlüsse mit vorbestimmten
Ausgangsanschlüssen des Taktzählers und über
Ausgangsanschlüsse jeweils mit vorbestimmten
Eingangsanschlüssen des Adreßdekodierers verbunden sind, um
die Ausgangsanschlüsse des Taktzählers mit den
Eingangsanschlüssen des Adreßdekodierers in Abhängigkeit
von dem Steuersignal zu verbinden oder zu trennen.
3. FIFO-Speichereinrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Takte Lesetakte zum Synchronisieren
der Lesevorgänge enthalten, daß der Taktzähler einen
Lesetaktzähler (16) aufweist, der auf die Lesetakte
anspricht,
daß der Adreßdekodierer einen Leseadreßdekodierer (18) für den Empfang von Zählwerten des Lesetaktzählers über die Schiebeschaltung (17) für die Ausgänge des Taktzählers und für die Dekodierung der Zählwerte aufweist, wodurch Leseadressen, die Positionen der den Lesevorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung repräsentieren, bestimmt werden, und
daß die FIFO-Speichereinrichtung weiterhin einen Leseverstärker (19) für Lesedaten aufweist, der zum Erfassen und zum Lesen von Daten aus den durch die Leseadressen bestimmten Speicherzellen in Abhängigkeit von den Lesetakten dient.
daß der Adreßdekodierer einen Leseadreßdekodierer (18) für den Empfang von Zählwerten des Lesetaktzählers über die Schiebeschaltung (17) für die Ausgänge des Taktzählers und für die Dekodierung der Zählwerte aufweist, wodurch Leseadressen, die Positionen der den Lesevorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung repräsentieren, bestimmt werden, und
daß die FIFO-Speichereinrichtung weiterhin einen Leseverstärker (19) für Lesedaten aufweist, der zum Erfassen und zum Lesen von Daten aus den durch die Leseadressen bestimmten Speicherzellen in Abhängigkeit von den Lesetakten dient.
4. FIFO-Speichereinrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß die Schiebeschaltung (7) für die
Ausgänge des Taktzählers eine Taktzählerausgang-
Schiebeschaltung zum Verschieben von Signalen von über die
Mehrzahl von Ausgängen des Taktzählers empfangenen
jeweiligen Stellen zu Stellen hoher oder niedriger
Wertigkeit und zum Anlegen derselben an die
Eingangsanschlüsse des Adreßdekodierers auf der Basis eines
angegebenen Steuersignals sowie zum Anlegen vorgegebener
Werte an die Eingangsanschlüsse des Leseadreßdekodierers
entsprechend den Ausgangsanschlüssen, die niedrige
Wertigkeit besitzende Stellen der durch den Lesetaktzähler
gezählten Zählwerte repräsentieren, in Abhängigkeit von dem
Steuersignal aufweist, wodurch die Zeitsteuerung des
Adreßdekodierers für die Bestimmung der Adressen geändert
wird.
5. FIFO-Speichereinrichtung nach einem der vorhergehenden
Ansprüche, gekennzeichnet durch eine Lesetakt-
Umwandlungsschaltung (29) zum Empfangen der Lesetakte und
zum Verändern der Perioden der Lesetakte derart, daß die
Speicherzellen, in die Daten mit Hilfe der Schreibvorgänge
zu einem vorgegebenen Zeitpunkt bzw. mit einem vorgegebenen
Zeitintervall in die Speicherzellenanordnung eingeschrieben
werden, in ihrer Anzahl mit den Speicherzellen
übereinstimmen, aus denen die Daten zu dem vorgeschriebenen
Zeitpunkt bzw. mit dem vorgegebenen Zeitintervall mit Hilfe
der Lesevorgänge aus der Speicherzellenanordnung ausgelesen
werden, wobei die Lesetakt-Umwandlungsschaltung weiterhin
zum Anlegen der Lesetakte an den Leseverstärker (19) für die
Lesedaten dient.
6. FIFO-Speichereinrichtung nach einem der vorhergehenden
Ansprüche, gekennzeichnet durch eine
Verarbreiterungs-/Verdichtungs-Steuerschaltung (20), die mit
der Schiebeschaltung (17, 17a) für die Ausgänge des
Taktzählers verbunden ist und zum Abgeben des Steuersignals
für die Steuerung der Schiebeschaltung für die Ausgänge des
Taktzählers sowie zum Einstellen des Maßstabs der
Verbreiterungs/Verdichtung der Daten dient.
7. FIFO-Speichereinrichtung nach einem der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß die Takte
Schreibtakte zum Synchronisieren der Schreibvorgänge
enthalten,
daß der Taktzähler einen auf die Schreibtakte ansprechenden Schreibtaktzähler enthält und
daß der Adreßdekodierer einen Schreibadreßdekodierer zum Empfangen von Zählwerten des Schreibtaktzählers über die Schiebeschaltung für die Ausgänge des Taktzählers und zum Dekodieren der Zählwerte aufweist, wodurch Schreibadressen, die den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung repräsentieren, bestimmt werden, und
daß die FIFO-Speichereinrichtung weiterhin einen Schreibdatentreiber zum Einschreiben der eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibdaten umfaßt.
daß der Taktzähler einen auf die Schreibtakte ansprechenden Schreibtaktzähler enthält und
daß der Adreßdekodierer einen Schreibadreßdekodierer zum Empfangen von Zählwerten des Schreibtaktzählers über die Schiebeschaltung für die Ausgänge des Taktzählers und zum Dekodieren der Zählwerte aufweist, wodurch Schreibadressen, die den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung repräsentieren, bestimmt werden, und
daß die FIFO-Speichereinrichtung weiterhin einen Schreibdatentreiber zum Einschreiben der eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibdaten umfaßt.
8. FIFO-Speichereinrichtung gemäß Anspruch 7, dadurch
gekennzeichnet, daß der Schreibdatentreiber einen
Schreibdatentreiber zum Empfangen eines
Schreibaktivierungssignals als ein Steuersignal aufweist,
der durch das Schreibaktivierungssignal mit einer
Information über die Sperrung oder die Freigabe des
Einschreibens gespeist wird und bei Freigabe durch das
Schreibaktivierungssignal eingegebene Daten in den durch
den Schreibadreßdekodierer bestimmten Speicherzellen in
Abhängigkeit von den Schreibtakten einschreibt.
9. FIFO-Speichereinrichtung nach Anspruch 7 oder 8,
gekennzeichnet durch eine Schreibtakt-
Umwandlungseinrichtung (29) zum Aufnehmen der Schreibtakte
und zum Verändern der Perioden der Schreibtakte derart, daß
die Speicherzellen, in die die Daten durch die
Schreibvorgänge zu einem vorgegebenen Zeitpunkt oder mit
einem vorgegebenen Zeitintervall in die Speicherzellen
eingeschrieben werden, in ihrer Anzahl mit den
Speicherzellen übereinstimmen, aus denen die Daten zu dem
vorbestimmten Zeitpunkt bzw. mit dem vorgegebenen
Zeitintervall durch die Lesevorgänge aus der
Speicherzellenanordnung ausgelesen werden, wobei die
Schreibtakt-Umwandlungseinrichtung die Schreibtakte an den
Schreibdatentreiber anlegt.
10. FIFO-Speichereinrichtung nach einem der Ansprüche 7 bis
9, dadurch gekennzeichnet, daß der Schreibadreßdekodierer
einen Schreibadreßdekodierer für den Empfang der vom
Schreibtaktzähler über die Schiebeschaltung für die
Ausgänge des Taktzählers eingegebenen Zählwerte, für den
Empfang eines Maßstabsteuersignals, das den
Verbreiterungsmaßstab für die Daten bestimmt, und zum
Dekodieren der Zählwerte in Abhängigkeit vom
Maßstabsteuersignal aufweist, wodurch Schreibadressen, die
Positionen einer Mehrzahl von den Schreibvorgängen zu
unterziehenden Speicherzellen in der
Speicherzellenanordnung anzeigen, gleichzeitig bestimmt
werden.
11. FIFO-Speichereinrichtung nach Anspruch 3,
gekennzeichnet durch eine Verbreiterungs/Verdichtungs-
Steuerschaltung, die mit dem Schreibadreßdekodierer sowie
mit der zur Verschiebung der Ausgänge des Taktzählers
dienenden Schiebeschaltung für die Abgabe des
Maßstabsteuersignals an den Schreibadreßdekodierer zur
Einstellung des Maßstabs der Verbreiterung oder Verdichtung
der Daten in dem Schreibadreßdekodierer sowie zum Anlegen
des Steuersignals für die Steuerung der Taktzählerausgangs-
Schiebeschaltung an die Taktzählerausgangs-Schiebeschaltung
verbunden ist.
12. FIFO-Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß der Schreibdatentreiber Ausgangssignale
des Schreibtaktzählers zur Steuerung der Schreibvorgänge
bei der Einschreibung der Daten in die
Speicherzellenanordnung unter Heranziehung der
Ausgangssignale des Schreibtaktzählers empfängt.
13. FIFO-Speichereinrichtung nach Anspruch 12, dadurch
gekennzeichnet,
daß der Schreibdatentreiber zumindest eine logische Produktschaltung für die Aufnahme zumindest eines der an den Ausgangsanschlüssen des Schreibtaktzählers abgegebenen Ausgangssignale über einen Eingangsanschluß und zur Aufnahme der Schreibtakte über einen weiteren Eingangsanschluß zur Bildung des logischen Produkts aus den Ausgangssignalen des Schreibtaktzählers und den Schreibtakten in invertierter oder nicht invertierter Logik aufweist, und
daß der Schreibdatentreiber ein Ausgangssignal der logischen Produktschaltung als ein Schreibaktivierungssignal einsetzt und durch das Schreibaktivierungssignal mit einer Information über die Sperrung oder Freigabe des Einschreibens gespeist wird, um bei Freigabe durch das Schreibaktivierungssignal die eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibtakten einzuschreiben.
daß der Schreibdatentreiber zumindest eine logische Produktschaltung für die Aufnahme zumindest eines der an den Ausgangsanschlüssen des Schreibtaktzählers abgegebenen Ausgangssignale über einen Eingangsanschluß und zur Aufnahme der Schreibtakte über einen weiteren Eingangsanschluß zur Bildung des logischen Produkts aus den Ausgangssignalen des Schreibtaktzählers und den Schreibtakten in invertierter oder nicht invertierter Logik aufweist, und
daß der Schreibdatentreiber ein Ausgangssignal der logischen Produktschaltung als ein Schreibaktivierungssignal einsetzt und durch das Schreibaktivierungssignal mit einer Information über die Sperrung oder Freigabe des Einschreibens gespeist wird, um bei Freigabe durch das Schreibaktivierungssignal die eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibtakten einzuschreiben.
14. FIFO-Speichereinrichtung nach Anspruch 13, dadurch
gekennzeichnet, daß eine Mehrzahl von logischen
Produktschaltungen vorhanden ist und daß der
Schreibdatentreiber eine Wähleinrichtung für die Aufnahme
von Ausgangssignalen aus der Mehrzahl von logischen
Produktschaltungen, für die Aufnahme eines
Maßstabeinstellsignals für die Einstellung des
Verdichtungsmaßstabs und für die selektive Abgabe von
Ausgangssignalen der logischen Produktschaltungen in
Abhängigkeit vom Maßstabeinstellsignal aufweist.
15. FIFO-Speichereinrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung, die aufeinanderfolgend durch die
Schreibvorgänge in der Speicherzellenanordnung in der
Reihenfolge der Unterabtastung eingeschrieben sind,
umfassen, und
daß die Schiebeschaltung für die Ausgänge des Taktzählers eine Taktzählerausgang-Schiebeschaltung zum Verschieben von Signalen vorbestimmter Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den vom Lesetaktzähler abgegebenen Zählwerten bestimmen, zu Stellen hoher oder niedriger Wertigkeit aufweist.
daß die Schiebeschaltung für die Ausgänge des Taktzählers eine Taktzählerausgang-Schiebeschaltung zum Verschieben von Signalen vorbestimmter Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den vom Lesetaktzähler abgegebenen Zählwerten bestimmen, zu Stellen hoher oder niedriger Wertigkeit aufweist.
16. FIFO-Speichereinrichtung nach Anspruch 3, dadurch
gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend in der
Speicherzellenanordnung durch die Schreibvorgänge in der
Reihenfolge der Unterabtastung eingeschrieben sind, und
daß die Schiebeschaltung für die Ausgänge des
Taktzählers Signale von vorbestimmten, die Reihenfolge der
Datengruppen der Hauptabtastung bestimmenden Stellen aus
den vom Lesetaktzähler abgegebenen Zählwerten während der
Lesevorgänge zu Stellen hoher oder niedriger Wertigkeit
verschiebt.
17. FIFO-Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß durch den Schreibdatentreiber
empfangene Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung enthalten, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und daß die Schiebeschaltung für die
Ausgänge des Taktzählers Signale von vorbestimmten, die
Reihenfolge der Unterabtastung bestimmenden Ziffern aus den
vom Schreibtaktzähler abgegebenen Zählwerten zu Stellen
hoher oder niedriger Wertigkeit verschiebt.
18. FIFO-Speichereinrichtung nach Anspruch 7, dadurch
gekennzeichnet, daß die durch den Schreibdatentreiber
empfangenen Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung enthalten, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und daß die Schiebeschaltung für die
Ausgänge des Taktzählers Signale von vorbestimmten, die
Reihenfolge der Hauptabtastung bestimmenden Stellen aus den
vom Schreibtaktzähler abgegebenen Zählwerten zu Stellen
hoher oder niedriger Wertigkeit verschiebt.
19. FIFO-Speichereinrichtung mit
einer Speicherzellenanordnung (12), die durch eine Vielzahl von Speicherzellen zum Speichern empfangener Daten mit Hilfe von Schreibvorgängen und zum Abgeben gespeicherter Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler (13, 16) mit einer Mehrzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die Werte von jeweiligen Stellen von Zählwerten eingegebener Takte darstellen, in Abhängigkeit von den Takten, und
einem Adreßdekodierer (14, 18) mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zum Bestimmen von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung bestimmen, in Abhängigkeit von Werten des Taktzählers,
wobei die Signale, die die jeweiligen Stellen der über die jeweiligen Ausgangsanschlüsse des Zählers abgegebenen Zählwerte anzeigen, an die Eingangsanschlüsse des Adreßdekodierers entsprechend dessen Stellen hoher oder niedriger Reihenfolge angelegt werden, wodurch die Zeitsteuerung des Adreßdekodierers für die Bestimmung der Adressen verändert wird.
einer Speicherzellenanordnung (12), die durch eine Vielzahl von Speicherzellen zum Speichern empfangener Daten mit Hilfe von Schreibvorgängen und zum Abgeben gespeicherter Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler (13, 16) mit einer Mehrzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die Werte von jeweiligen Stellen von Zählwerten eingegebener Takte darstellen, in Abhängigkeit von den Takten, und
einem Adreßdekodierer (14, 18) mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zum Bestimmen von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung bestimmen, in Abhängigkeit von Werten des Taktzählers,
wobei die Signale, die die jeweiligen Stellen der über die jeweiligen Ausgangsanschlüsse des Zählers abgegebenen Zählwerte anzeigen, an die Eingangsanschlüsse des Adreßdekodierers entsprechend dessen Stellen hoher oder niedriger Reihenfolge angelegt werden, wodurch die Zeitsteuerung des Adreßdekodierers für die Bestimmung der Adressen verändert wird.
20. FIFO-Speichereinrichtung nach Anspruch 19, dadurch
gekennzeichnet, daß die Takte Lesetakte zur Synchronisation
der Lesevorgänge enthalten,
daß der Taktzähler einen Lesetaktzähler, der auf die Lesetakte anspricht, aufweist, und
daß der Adreßdekodierer einen Leseadreßdekodierer mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zum Empfangen der die jeweiligen Stellen der an den Ausgangsanschlüssen des Lesetaktzählers abgegebenen Zählwerte anzeigenden Signale über die Eingangsanschlüsse des Leseadreßdekodierers entsprechend deren Stellen hoher oder niedriger Reihenfolge aufweist, wobei der Leseadreßdekodierer die Zählwerte des Lesetaktzählers dekodiert und hierdurch Leseadressen, die Positionen der den Lesevorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, bestimmt, und
daß die FIFO-Speichereinrichtung weiterhin einen Leseverstärker (19) für Lesedaten umfaßt, der zum Erfassen und zum Lesen der Daten aus den durch die Leseadressen bestimmten Speicherzellen in Abhängigkeit von den Lesetakten aufweist.
daß der Taktzähler einen Lesetaktzähler, der auf die Lesetakte anspricht, aufweist, und
daß der Adreßdekodierer einen Leseadreßdekodierer mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zum Empfangen der die jeweiligen Stellen der an den Ausgangsanschlüssen des Lesetaktzählers abgegebenen Zählwerte anzeigenden Signale über die Eingangsanschlüsse des Leseadreßdekodierers entsprechend deren Stellen hoher oder niedriger Reihenfolge aufweist, wobei der Leseadreßdekodierer die Zählwerte des Lesetaktzählers dekodiert und hierdurch Leseadressen, die Positionen der den Lesevorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, bestimmt, und
daß die FIFO-Speichereinrichtung weiterhin einen Leseverstärker (19) für Lesedaten umfaßt, der zum Erfassen und zum Lesen der Daten aus den durch die Leseadressen bestimmten Speicherzellen in Abhängigkeit von den Lesetakten aufweist.
21. FIFO-Speichereinrichtung nach Anspruch 20, dadurch
gekennzeichnet, daß die Signale, die jeweilige Stellen der
an den Ausgangsanschlüssen des Lesetaktzählers abgegebenen
Zählwerte darstellen, an die Eingangsanschlüsse des
Leseadreßdekodierers entsprechend Stellen niedriger
Wertigkeit angelegt werden, wodurch die Intervalle der
Adressenbestimmung durch den Leseadreßdekodierer
verlängert werden.
22. FIFO-Speichereinrichtung nach Anspruch 21, dadurch
gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend in der
Speicherzellenanordnung in der Reihenfolge der
Unterabtastung während der Schreibvorgänge eingespeichert
werden, und
daß Signale vorgegebener Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den über die Ausgangsanschlüsse des Lesetaktzählers abgegebenen Zählwerten bestimmen, an die Eingangsanschlüsse des Leseadreßdekodierers jeweils entsprechend den Stellen niedriger Wertigkeit angelegt werden, wodurch Intervalle für den Leseadreßdekodierer zur Veränderung der Bestimmung der Reihenfolge der Unterabtastung verlängert werden.
daß Signale vorgegebener Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den über die Ausgangsanschlüsse des Lesetaktzählers abgegebenen Zählwerten bestimmen, an die Eingangsanschlüsse des Leseadreßdekodierers jeweils entsprechend den Stellen niedriger Wertigkeit angelegt werden, wodurch Intervalle für den Leseadreßdekodierer zur Veränderung der Bestimmung der Reihenfolge der Unterabtastung verlängert werden.
23. FIFO-Speichereinrichtung nach Anspruch 21 oder 22,
dadurch gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend in der
Speicherzellenanordnung in der Reihenfolge der
Unterabtastung mit Hilfe der Schreibvorgänge eingespeichert
werden, und daß Signale von vorgegebenen Stellen, die die
Reihenfolge der Datengruppen der Hauptabtastung aus den
über die Ausgangsanschlüsse des Lesetaktzählers abgegebenen
Zählwerten bestimmen, an die Eingangsanschlüsse des
Leseadreßdekodierers jeweils entsprechend Stellen
niedriger Wertigkeit angelegt werden, wodurch Intervalle
für die Adressenbestimmung durch den Leseadreßdekodierer
verlängert werden.
24. FIFO-Speichereinrichtung nach einem der Ansprüche 19
bis 23, dadurch gekennzeichnet, daß die Signale, die
jeweilige Stellen der über die Ausgangsanschlüsse des
Lesetaktzählers abgegebenen Zählwerte anzeigen an die
Eingangsanschlüsse des Leseadreßdekodierers jeweils
entsprechend Stellen hoher Wertigkeit angelegt werden,
wodurch Intervalle für die Adressenbestimmung durch den
Leseadreßdekodierer verkürzt werden.
25. FIFO-Speichereinrichtung nach Anspruch 24, dadurch
gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend in der
Speicherzellenanordnung in der Reihenfolge der
Unterabtastung mit Hilfe der Schreibvorgänge eingespeichert
werden, und
daß Signale von zumindest vorbestimmten Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den über die Ausgangsanschlüsse des Lesetaktzählers abgegebenen Zählwerten bestimmen, an die Eingangsanschlüsse des Leseadreßdekodierers jeweils entsprechend Stellen hoher Wertigkeit angelegt werden, wodurch Intervalle für den Leseadreßdekodierer zur Veränderung der Bestimmung der Reihenfolge der Unterabtastung verkürzt werden.
daß Signale von zumindest vorbestimmten Stellen, die die Reihenfolge der Unterabtastung der Datengruppen der Hauptabtastung aus den über die Ausgangsanschlüsse des Lesetaktzählers abgegebenen Zählwerten bestimmen, an die Eingangsanschlüsse des Leseadreßdekodierers jeweils entsprechend Stellen hoher Wertigkeit angelegt werden, wodurch Intervalle für den Leseadreßdekodierer zur Veränderung der Bestimmung der Reihenfolge der Unterabtastung verkürzt werden.
26. FIFO-Speichereinrichtung nach Anspruch 24, dadurch
gekennzeichnet, daß die Daten diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend mit Hilfe
der Schreibvorgänge in der Speicherzellenanordnung in der
Reihenfolge der Unterabtastung eingespeichert werden, und
daß Signale von zumindest vorgegebenen Stellen, die
die Reihenfolge der Datengruppen der Hauptabtastung aus den
über die Ausgangsanschlüsse des Lesetaktzählers
aufgegebenen Zählwerte bestimmen, an die Eingangsanschlüsse
des Leseadreßdekodierers jeweils entsprechend den Stellen
hoher Wertigkeit angelegt werden, wodurch Intervalle für
die Adressenbestimmung durch den Leseadreßdekodierer
verkürzt werden.
27. FIFO-Speichereinrichtung nach einem der Ansprüche 19
bis 26, dadurch gekennzeichnet,
daß die Takte Schreibtakte zur Synchronisation der Schreibvorgänge enthalten,
daß der Taktzähler einen Schreibtaktzähler aufweist, der auf die Schreibtakte anspricht,
daß der Adreßdekodierer einen Schreibadreßdekodierer mit einer Mehrzahl von den Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zur Eingabe der Signale, die jeweilige Stellen der über die Ausgangsanschlüsse des Schreibtaktzählers abgegebenen Zählwerte darstellen, über die Eingangsanschlüsse des Schreibadreßdekodierers entsprechend dessen Stellen hoher oder niedriger Wertigkeit aufweist, wobei der Schreibadreßdekodierer die Zählwerte des Schreibtaktzählers dekodiert, wodurch Schreibadressen, die Positionen der den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, bestimmt werden, und
daß die FIFO-Speichereinrichtung einen Schreibdatentreiber zur Einschreibung der eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibtakten umfaßt.
daß die Takte Schreibtakte zur Synchronisation der Schreibvorgänge enthalten,
daß der Taktzähler einen Schreibtaktzähler aufweist, der auf die Schreibtakte anspricht,
daß der Adreßdekodierer einen Schreibadreßdekodierer mit einer Mehrzahl von den Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zur Eingabe der Signale, die jeweilige Stellen der über die Ausgangsanschlüsse des Schreibtaktzählers abgegebenen Zählwerte darstellen, über die Eingangsanschlüsse des Schreibadreßdekodierers entsprechend dessen Stellen hoher oder niedriger Wertigkeit aufweist, wobei der Schreibadreßdekodierer die Zählwerte des Schreibtaktzählers dekodiert, wodurch Schreibadressen, die Positionen der den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, bestimmt werden, und
daß die FIFO-Speichereinrichtung einen Schreibdatentreiber zur Einschreibung der eingegebenen Daten in die durch den Schreibadreßdekodierer bestimmten Speicherzellen in Abhängigkeit von den Schreibtakten umfaßt.
28. FIFO-Speichereinrichtung nach Anspruch 27, dadurch
gekennzeichnet, daß der Schreibadreßdekodierer die
Signale, die jeweilige Stellen der über die
Ausgangsanschlüsse des Schreibtaktzählers abgegebenen
Zählwerte anzeigen, jeweils über die Stellen hoher
Wertigkeit entsprechenden Eingangsanschlüsse des
Schreibadreßdekodierers übernimmt und die Zählwerte des
Schreibtaktzählers dekodiert, wodurch Intervalle für die
Bestimmung von Schreibadressen, die Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung anzeigen, verkürzt werden.
29. FIFO-Speichereinrichtung nach Anspruch 28, dadurch
gekennzeichnet, daß die Daten, die an den
Schreibdatentreiber angelegt werden, diejenigen von
aufeinanderfolgend angeordneten Datengruppen der
Hauptabtastung enthalten, die aufeinanderfolgend in der
Reihenfolge der Unterabtastung eingegeben werden, und
daß der Schreibadreßdekodierer Signale von zumindest
vorgegebenen Stellen, die die Reihenfolge der
Unterabtastung in den über die Ausgangsanschlüsse des
Schreibtaktzählers abgegebenen Zählwerten bestimmen, über
die Eingangsanschlüsse des Schreibadreßdekodierers zur
Dekodierung der Zählwerte des Schreibtaktzählers übernimmt,
wodurch Intervalle zur Veränderung der Reihenfolge der die
Unterabtastung anzeigenden Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung verkürzt werden.
30. FIFO-Speichereinrichtung nach Anspruch 28, dadurch
gekennzeichnet, daß die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung enthalten, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und daß der Schreibadreßdekodierer
Signale von zumindest vorgegebenen, die Reihenfolge der
Hauptabtastung bestimmenden Stellen in den über die
Ausgangsanschlüsse des Schreibtaktzählers abgegebenen
Zählwerten jeweils über die Stellen hoher Wertigkeit
entsprechenden Eingangsanschlüsse des
Schreibadreßdekodierers übernimmt, um die Zählwerte des
Schreibtaktzählers zu dekodieren, wodurch Intervalle für
die Bestimmung der Schreibadressen, die Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung bestimmen, verkürzt werden.
31. FIFO-Speichereinrichtung nach Anspruch 27, dadurch
gekennzeichnet, daß der Schreibadreßdekodierer die
Signale, die jeweilige Stellen der über die
Ausgangsanschlüsse des Schreibtaktzählers abgegebenen
Zählwerte anzeigen, jeweils über die dessen Stellen
niedriger Wertigkeit entsprechenden Eingangsanschlüsse des
Schreibadreßdekodierers übernimmt und die Zählwerte des
Schreibtaktzählers dekodiert, wodurch Intervalle für die
Bestimmung der Schreibadressen, die Positionen der den
Schreibvorgängen zu unterziehenden Speicherzellen in der
Speicherzellenanordnung darstellen, verlängert werden.
32. FIFO-Speichereinrichtung nach Anspruch 28, dadurch
gekennzeichnet, daß die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung enthalten, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und daß der Schreibadreßdekodierer
Signale von zumindest vorgeschriebenen Stellen, die die
Reihenfolge der Unterabtastung in den über die
Ausgangsanschlüsse des Schreibtaktzählers abgegebenen
Zählwerten spezifizieren, jeweils über seine Stellen
niedriger Wertigkeit entsprechenden Eingangsanschlüsse des
Schreibadreßdekodierers zur Dekodierung der Zählwerte des
Schreibtaktzählers übernimmt, wodurch Intervalle für die
Veränderung der Bestimmung der Reihenfolge der
Unterabtastung, die Positionen der den Schreibvorgängen zu
unterziehenden Speicherzellen in der
Speicherzellenanordnung anzeigen, verlängert werden.
33. FIFO-Speichereinrichtung nach Anspruch 28, dadurch
gekennzeichnet, daß die an den Schreibdatentreiber
angelegten Daten diejenigen von aufeinanderfolgend
angeordneten Datengruppen der Hauptabtastung enthalten, die
aufeinanderfolgend in der Reihenfolge der Unterabtastung
eingegeben werden, und
daß der Schreibadreßdekodierer Signale von zumindest vorgegebenen Stellen, die die Reihenfolge der Hauptabtastung in den über die Ausgangsanschlüsse des Schreibtaktzählers abgegebenen Zählwerten spezifizieren, jeweils über seine Stellen niedriger Wertigkeit entsprechenden Eingangsanschlüsse des Schreibadreßdekodierers zur Dekodierung der Zählwerte des Schreibtaktzählers übernimmt, wodurch Intervalle zur Bestimmung der Schreibadressen, die Positionen der den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, verlängert werden.
daß der Schreibadreßdekodierer Signale von zumindest vorgegebenen Stellen, die die Reihenfolge der Hauptabtastung in den über die Ausgangsanschlüsse des Schreibtaktzählers abgegebenen Zählwerten spezifizieren, jeweils über seine Stellen niedriger Wertigkeit entsprechenden Eingangsanschlüsse des Schreibadreßdekodierers zur Dekodierung der Zählwerte des Schreibtaktzählers übernimmt, wodurch Intervalle zur Bestimmung der Schreibadressen, die Positionen der den Schreibvorgängen zu unterziehenden Speicherzellen in der Speicherzellenanordnung anzeigen, verlängert werden.
34. FIFO-Speichereinrichtung mit
einer Speicherzellenanordnung (12), die durch eine Vielzahl von Speicherzellen zum Speichern eingegebener Daten mit Hilfe von Schreibvorgängen und zum Abgeben der gespeicherten Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler mit einer Mehrzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die Werte von jeweiligen Stellen von Zählwerten der eingegebenen Takte anzeigen, in Abhängigkeit von den Takten,
einem Adreßdekodierer mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zur Bestimmung von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung anzeigen, in Übereinstimmung mit den Werten des Taktzählers,
einem Leseverstärker für Lesedaten zur Erfassung und zum Lesen der Daten, die aus den den durch den Adreßdekodierer spezifizierten Adressen entsprechenden Speicherzellen in Abhängigkeit von mit den Takten synchronisierten Lesetakten ausgelesen werden,
einem Schreibdatentreiber zum Einschreiben von Daten in die den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen in Abhängigkeit von mit den synchronisierten Schreibtakten und
einer Zählerausgangssteuerschaltung zum Verschieben der jeweilige Stellen anzeigenden, über die Mehrzahl von Ausgangsanschlüssen des Taktzählers empfangenen Signalen zu Stellen hoher oder niedriger Wertigkeit und zum Anlegen derselben an die Eingangsanschlüsse des Adreßdekodierers in Übereinstimmung mit den Schreibvorgängen und den Lesevorgängen, die alternierend durch den Schreibdatentreiber und den Leseverstärker für die Lesedaten auf der Grundlage eines eingegebenen Steuersignals durchgeführt werden.
einer Speicherzellenanordnung (12), die durch eine Vielzahl von Speicherzellen zum Speichern eingegebener Daten mit Hilfe von Schreibvorgängen und zum Abgeben der gespeicherten Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler mit einer Mehrzahl von Ausgangsanschlüssen zum Abgeben von Signalen, die Werte von jeweiligen Stellen von Zählwerten der eingegebenen Takte anzeigen, in Abhängigkeit von den Takten,
einem Adreßdekodierer mit einer Mehrzahl von der Mehrzahl von Ausgangsanschlüssen des Taktzählers entsprechenden Eingangsanschlüssen zur Bestimmung von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung anzeigen, in Übereinstimmung mit den Werten des Taktzählers,
einem Leseverstärker für Lesedaten zur Erfassung und zum Lesen der Daten, die aus den den durch den Adreßdekodierer spezifizierten Adressen entsprechenden Speicherzellen in Abhängigkeit von mit den Takten synchronisierten Lesetakten ausgelesen werden,
einem Schreibdatentreiber zum Einschreiben von Daten in die den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen in Abhängigkeit von mit den synchronisierten Schreibtakten und
einer Zählerausgangssteuerschaltung zum Verschieben der jeweilige Stellen anzeigenden, über die Mehrzahl von Ausgangsanschlüssen des Taktzählers empfangenen Signalen zu Stellen hoher oder niedriger Wertigkeit und zum Anlegen derselben an die Eingangsanschlüsse des Adreßdekodierers in Übereinstimmung mit den Schreibvorgängen und den Lesevorgängen, die alternierend durch den Schreibdatentreiber und den Leseverstärker für die Lesedaten auf der Grundlage eines eingegebenen Steuersignals durchgeführt werden.
35. FIFO-Speichereinrichtung mit
einer Speicherzellenanordnung, die durch eine Vielzahl von Speicherzellen zur Einspeicherung eingegebener Daten mit Hilfe von Schreibvorgängen und zur Abgabe der gespeicherten Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler mit einem Ausgangsanschluß zum Abgeben eines Zählwertes bzw. Zählstands eines eingegebenen Takts in Abhängigkeit von dem Takt,
einem Adreßdekodierer mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des Taktzählers verbunden ist, wobei der Adreßdekodierer zur Bestimmung von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung anzeigen, in Abhängigkeit vom Wert des Taktzählers dient,
einem Lesedaten-Leseverstärker zur Erfassung und zum Lesen der Daten, die aus den den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen ausgegeben werden,
einem Schreibdatentreiber zum Einschreiben der Daten in die den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen in Abhängigkeit von einem mit dem Takt synchronisierten Schreibtakt und
einem Zeitsteuerungs-Taktzähler, der mit dem Lesedaten-Leseverstärker und dem Schreibdatentreiber zum Empfangen des Zählwerts des Taktzählers und zum Steuern der Schreibzeitsteuerung und der Lesezeitsteuerung des Schreibdatentreibers und des Lesedaten-Leseverstärkers verbunden ist und auf den Zählwert in Abhängigkeit von einem eingegebenen Steuersignal anspricht.
einer Speicherzellenanordnung, die durch eine Vielzahl von Speicherzellen zur Einspeicherung eingegebener Daten mit Hilfe von Schreibvorgängen und zur Abgabe der gespeicherten Daten mit Hilfe von Lesevorgängen gebildet ist,
einem Taktzähler mit einem Ausgangsanschluß zum Abgeben eines Zählwertes bzw. Zählstands eines eingegebenen Takts in Abhängigkeit von dem Takt,
einem Adreßdekodierer mit einem Eingangsanschluß, der mit dem Ausgangsanschluß des Taktzählers verbunden ist, wobei der Adreßdekodierer zur Bestimmung von Adressen, die Positionen der Speicherzellen in der Speicherzellenanordnung anzeigen, in Abhängigkeit vom Wert des Taktzählers dient,
einem Lesedaten-Leseverstärker zur Erfassung und zum Lesen der Daten, die aus den den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen ausgegeben werden,
einem Schreibdatentreiber zum Einschreiben der Daten in die den durch den Adreßdekodierer bestimmten Adressen entsprechenden Speicherzellen in Abhängigkeit von einem mit dem Takt synchronisierten Schreibtakt und
einem Zeitsteuerungs-Taktzähler, der mit dem Lesedaten-Leseverstärker und dem Schreibdatentreiber zum Empfangen des Zählwerts des Taktzählers und zum Steuern der Schreibzeitsteuerung und der Lesezeitsteuerung des Schreibdatentreibers und des Lesedaten-Leseverstärkers verbunden ist und auf den Zählwert in Abhängigkeit von einem eingegebenen Steuersignal anspricht.
36. FIFO-Speichereinrichtung nach Anspruch 35, dadurch
gekennzeichnet, daß der Zeitsteuerungs-Taktzähler eine
lesbare Periode bzw. Leseperiode des Lesedaten-
Leseverstärkers in Abhängigkeit vom Zählwert verlängert, so
daß der Lesedate-Leseverstärker dieselben Daten aus der
Speicherzelle mit derselben Adresse mehrfach liest.
37. FIFO-Speichereinrichtung nach einem der Ansprüche 35,
dadurch gekennzeichnet, daß der Zeitsteuerungs-Taktzähler
eine schreibbare Periode bzw. Schreibperiode des
Schreibdatentreibers in Abhängigkeit von dem Zählwert
verlängert, so daß der Schreibdatentreiber unterschiedliche
Daten in die Speicherzelle mit derselben Adresse mehrfach
einschreibt.
38. FIFO-Speichereinrichtung nach einem der Ansprüche 35
bis 38, dadurch gekennzeichnet, daß der Zeitsteuerungs-
Taktzähler einen Zähler aufweist, dessen Art der Abgabe des
Ergebnisses des Zählens durch das Steuersignal von einer
N-ären Zahl (binär, ternär, quarternär, . . . ) zu einer M-ären
Zahl (binär, ternär, quartenär, . . . ) umgeschaltet wird.
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