DE4326489C2

DE4326489C2 - Verfahren zur Erzeugung eines Paares von Antisicherungen in einem PROM-Chip und programmierbarer Nur-Lese-Speicherchip (PROM) mit Paaren von MOSFET-Vorrichtungen

Info

Publication number: DE4326489C2
Application number: DE4326489A
Authority: DE
Inventors: Roger Ruojia Lee
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1992-08-21
Filing date: 1993-08-06
Publication date: 1998-09-24
Anticipated expiration: 2013-08-07
Also published as: JPH06112322A; DE4326489A1; JP2717051B2; US5282158A

Description

Die Erfindung bezieht sich auf ein Verfahren zur Erzeugung eines Paares von Antisicherungen für programmierbare Nur-Lesespeicher-Chips (PROM) und auf ein PROM mit Paaren von MOSFET-Vorrichtungen. Aus der EP 0 386 947 A2 ist ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung bekannt, wobei ein Antisicherungsbereich fehlt. Aus der US-5134457 ist eine PROM- MOSFET-Vorrichtung bekannt, bei der jedoch keine Antisicherungselemente in einer Grabenstruktur offenbart sind.

Zwei der bekannten verfügbaren Verfahren zum Programmieren eines programmierbaren Nur-Lesespeichers (PROM) umfassen die Verwendung metallischer schmelzbarer Verbindungen oder des Gegenteils davon, der Antisicherung. Eine unprogrammierte Antisicherung ist nichtleitend und wird programmiert, indem sie in einen leitfähigen oder niederohmigen Zustand gebracht wird, um so eine Verbindung zwischen der Bitleitung und der Feldvorrichtung zu schließen. Eine Schmelzverbindung ist im Gegensatz dazu leitfähig, wenn sie unprogrammiert ist, und wird programmiert, indem sie in einen nichtleitenden Zustand gebracht wird, so daß die Verbindung zwischen der Bitleitung und der Feldvorrichtung geöffnet oder zerstört wird. In jedem Fall wird die Programmierung durchgeführt, indem eine hohe Spannung an die Vorrichtung angelegt wird, wodurch ein Stromfluß in der Verbindung erzeugt und die Verbindung erhitzt wird. Bei der Schmelzverbindung öffnet Hitze die Verbindung, wohingegen bei einer Antisicherung die Hitze einen Leiter erzeugt.

Für den Fall, daß die Speichervorrichtung ein Metalloxid-Silizium- Feldeffekttransistor (MOSFET) ist, ist es bekannt, die Antisicherung in Reihe mit dem Source-Knoten einzufügen. Dies hat eine oft als "Körpereffekt" bezeichnete unerwünschte Folge, die auftritt, wenn eine umgekehrte Vorspannung V_SB am Source-Substrat anliegt. Diese Vorspannung kann während der Programmierung durch die hohe Spannung aufgrund der Möglichkeit eines hohen Widerstands in der Antisicherung (beispielsweise 1000 bis 4000 Ohm) auftreten.

Der beim Programmieren aus diesem Widerstand resultierende Spannungsabfall verringert die Gate-Source-Spannung V_gs und führt zu einem verringerten Drain- Strom ID. Dieser verringerte Drainstrom kann ungenügend sein, um die Antisicherung angemessen zu erhitzen, so daß ein hochohmiger Kontakt gebildet wird.

Es ist daher wünschenswert, im Drain des PROM-MOSFETs eine Mehrzahl kleinformatiger Antisicherungen zu erzeugen, um die umgekehrte Vorspannung der Source zu vermeiden und einen hohen Drainstrom während des Programmiervorgangs sicherzustellen.

Bei diesem PROM ist der MOSFET-Transistor mit kurzgeschlossener Antisicherung wirksam, d. h., er kann leitfähig sein und so eine 1 simulieren oder er kann aufgrund der nicht leitenden Antisicherung im Drain offen sein, wobei dies 0 simuliert.

Aufgabe der vorliegenden Erfindung ist die Angabe eines Verfahrens zur Erzeugung eines Paares von Antisicherungen, sowie eines PROM's, das eine kürzere Einschaltzeit hat.

Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 und ein PROM gemäß Anspruch 4. Die neuartige Plazierung der Antisicherung im Drain-Knoten des FETs hat den Vorteil, daß die Spannungsdifferenz zwischen dem Gate und der Source dam FETs erhöht wird, ohne die charakteristische (nominelle) Spannungsdifferenz zwischen der Source und dem Drain des PROM zu vermindern. Dadurch hat der neuartige erfindungsgemäße PROM-Chip eine kürzere Einschaltzeit, wodurch ein vollständiges Durchbrennen der Antisicherung sichergestellt wird und ein zuverlässiger offen/geschlossener oder null/eins-PROM-Chip entsteht.

Ausführungsbeispiele der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung.

Fig. 1 ist ein schematisches Diagramm einer Antisicherung und eines MOSFETs nach dem Stand der Technik;

Fig. 2 ist ein schematisches Diagramm der vorliegenden Erfindung;

Fig. 3 ist ein Querschnitt durch die ersten vier Schichten auf einem Substrat gemäß der vorliegenden Erfindung;

Fig. 4 ist ein Querschnitt nach dem Strukturieren von drei Schichten über dem Substrat;

Fig. 5 ist ein Querschnitt nach dem Hinzufügen zweier weiterer Schichten;

Fig. 6 ist ein Querschnitt nach dem Strukturieren der zwei hinzugefügten Schichten;

Fig. 7 ist ein Querschnitt des zwischen den Diffusionsbereichen gebildeten Grabens;

Fig. 8 ist ein Querschnitt durch ein Paar fertiger Antisicherungen in einem Transistorpaar; und

Fig. 9 ist ein elektrisches Schema der Transistoren und Antisicherungen.

Mit Bezug auf Fig. 1 (Stand der Technik) ist eine MOSFET-Vorrichtung 10 dargestellt, die eine Antisicherung 12 an der Source-Seite des MOSFETs besitzt. Wie oben beschrieben, hat dies die unerwünschte Wirkung, daß eine umgekehrte Vorspannung V_SB erzeugt wird, durch die die Gate-Spannung V_gs und folglich der Strom I_DS in 14 vermindert wird.

In Fig. 2 ist ein Teil der Erfindung dargestellt, wobei eine Antisicherung 16 einem Drain 18 benachbart ist, so daß die Gate-Spannung V_gs sich verringert und der Drainstrom I_DS 20 durch die Antisicherung maximiert wird, so daß diese sich ausreichend erwärmt und nach dem Programmieren durch eine hohe Spannung von V_gs von typischerweise 12 Volt ein guter Leiter wird.

Ein Verfahren zur Herstellung eines Paares von MOSFET-Vorrichtungen mit gemeinsamen Drain-Knoten wird mit Bezug auf Fig. 3 bis 8 beschrieben. In Fig. 3 sieht man drei auf einem p-well-Siliziumsubstrat 23 abgeschiedene Schichten. Ein Gate-Oxid 24 ist thermisch auf dem Substrat aufgewachsen. Darüber liegt das Gate-Material, dotiertes Polysilizium 26, da durch ein Niederdruck-CVD-Verfahren abgeschieden ist, und ein zweites Gate-Material, Wolfram-Silizid 28, wird durch ein CVD-Verfahren abgeschieden. Diese zwei Schichten bilden eine Wortleitung wie bei 29. Eine Oxidschicht 30 wird anschließend durch CVD über den Gate-Schichten 26 und 28 abgeschieden.

Mehrere Gate-Flächen werden bei 32, 34 und 36 (Fig. 4) durch selektives Maskieren und Ätzen bis hinunter zum Gate-Oxid 24 gebildet. N⁺-Diffusionen werden durch Ionenimplantation in der Nähe der Gate-Flächen gebildet, wodurch eine Source-Diffusion 38 und 40 und eine Drain-Diffusion 42 entsteht. Eine Oxid schicht wird über Gate-, Source- und Drain-Flächen abgeschieden und selektiv strukturiert, um Oxid-Trennschichten 44 zu bilden.

Eine Source-Leitung ist durch Abscheiden einer Polysilizium schicht 46 und nachfolgendes Dotieren gebildet. Die Source-Lei tungen 48 und 50 (Fig. 6) werden vollendet durch Abätzen allen Polysiliziums in 46, ausgenommen über den Source-Diffusionen 38 und 40. Eine Ozon-TEOS-Schicht 52 wird über der Oberfläche abgeschieden und selektiv geätzt, so daß sie nur die Source- Leitungen 48 und 50 abdeckt (Fig. 7).

Nun wird ein Graben 54 durch Strukturieren bis ins Substrat 22 gebildet, um die Drain-Diffusion in erste und zweite Drain-Dif fusion 56 und 58 aufzuteilen. Der Photoresistlack wird entfernt und eine Oxidschicht 60 wird im Graben 54 aufgewachsen. Dann wird die Ozon-TEOS-Schicht mit Flußsäure von den Drain-Diffu sionsflächen 46 und 48 abgeätzt.

Zu diesem Zeitpunkt wird das Antisicherungsmaterial, entweder Siliziumoxid oder Siliziumnitrid, konturfolgend auf dem ganzen Chip abgeschieden, (wie bei 61), hat aber wirksame Antisiche rungselemente nur bei 62 und 64, den Bereichen direkt über der ersten und zweiten Diffusion 56 und 58. Der nächste Schritt ist, eine Bit-Leitung 66 (Fig. 8) über dem Chip zu bilden, wodurch Kontakte bei 62 und 64 über den Diffusionen 56 und 58 geschaffen werden und die beiden Antisicherungen 62 und 64 zwi schen der Bitleitung 66 und den Drain-Diffusionen 56 und 58 gebildet werden.

Die Programmierung der Vorrichtung wird bewerkstelligt durch Anlegen oder Nichtanlegen von 12 Volt an der Bitleitung 66 und 12 Volt an den Wortleitungen 29 und 31 (Fig. 9). Das Anlegen von Spannung schließt die Antisicherung kurz, d. h. es entsteht eine geschlossene Schaltung (Eins), und umgekehrt bleibt die Schaltung bei Nichtanlegen einer hohen Spannung offen (Null). Im ersten Fall ist die Programmierung nicht löschbar.

Es wurde hier eine bevorzugte Ausgestaltung der Erfindung offenbart, doch werden unterschiedliche Arten der Ausführung der hierin offenbarten Prinzipien als im Umfang der nachfolgen den Ansprüche liegend angesehen. Es versteht sich daher, daß der Umfang der Erfindung nicht anders als in den Ansprüchen angegeben begrenzt sein soll.

Claims

1. Verfahren zur Erzeugung eines Paares von Antisicherungen in einem PROM-Chip an einem Drain-Knoten eines MOS-Feldeffekttransistors mit folgenden Schritten:

a) Aufwachsen einer Gate-Oxidschicht (24) über einem Siliziumsubstrat (22);
b) Abscheiden einer Polysiliziumschicht (26) über der Gate-Oxidschicht (24);
c) Abscheiden einer Wolframsilizidschicht (28) über der Polysiliziumschicht (26);
d) Abscheiden einer Oxidschicht (30) über der Wolframsilizidschicht (28);
e) Bilden mehrerer Gate-Flächen (32, 34, 36) durch selektives Maskieren und Ätzen bis herunter auf die Gate-Oxidschicht (24);
f) Bilden einer Source- und Drain-Diffusion (38, 40, 42) innerhalb von Sour ce- und Drain-Bereich durch Ionenimplantation;
g) Bilden einer Oxid-Trennschicht (44) an einer Wand der Gate-Flächen (32, 34; 36) durch Photolithographie und Ätzen;
h) Strukturieren einer zweiten Polysiliziumschicht über dem Source-Bereich, wodurch eine Source-Leitung (50) gebildet wird;
i) Ganzflächiges Abscheiden einer Ozon-TEOS-Schicht (52) und selektives Ätzen der Ozon-TEOS-Schicht (52) innerhalb des Drain-Bereichs;
j) Strukturieren eines Grabens (54) im Substrat (22) innerhalb des Drainbe reichs, wodurch eine erste und zweite Drain-Diffusion (56, 58) gebildet wird;
k) Abätzen der Ozon-TEOS-Schicht (52) von den Drain-Diffusionen (56, 58);
l) Thermisches Aufwachsen eines Oxids (60) im Graben (54);
m) Ganzflächiges Abscheiden eines Antisicherungsmaterials (56, 58);
n) Bilden eines Bitleitungskontaktes über der ersten und zweiten Drain- Diffusion (56, 58), wodurch eine Bitleitung (66) von den Drain-Diffusio nen (56, 58) durch ein Paar dünner, nicht-leitender Antisicherungen (62, 64) getrennt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Antisiche rungsmaterial aus einer Gruppe, bestehend aus Siliziumnitrid und Silizium oxid, ausgewählt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Antisiche rung durch Anlegen eines 12-Volt-Signals an V_DS und V_gs kurzgeschlossen wird.

4. Programmierbarer Nur-Lese-Speicherchip (PROM) mit Paaren von MOS FET-Vorrichtungen mit:

a) einem über dem Substrat (22) gebildeten Gate-Oxid (24);
b) einem Paar von über dem Gate-Oxid (24) gebildeten Gateelektroden (26, 28);
c) einer zwischen den Gateelektroden (26, 28) gebildeten Drain-Diffusion (42);
d) einem Paar von seitlich der Gateelektroden gebildeten Source-Diffusionen (38, 40);
e) einer über dem Paar von Source-Diffusionen (38, 40) gebildeten Source- Leitung (48, 50);
f) einem zwischen dem Paar von Gateelektroden (26, 28) gebildeten Graben (54), der die Drain-Diffusion (42) in erste und zweite Drain-Diffusion (56, 58) aufteilt;
g) einem im Graben (54) aufgewachsenen isolierenden Oxid (60);
h) einem über dem Paar von MOSFET-Vorrichtungen abgeschiedenen Anti sicherungsmaterial, das in elektrischem Kontakt mit der ersten und zwei ten Drain-Diffusion (56, 58) steht;
i) einer über dem Graben (54) und den Drain-Diffusionen (56, 58) gebildeten Bitleitung, wobei das Anlegen einer Spannung an der Bitleitung (66) und der Source-Leitung (38, 40) das Antisicherungsmaterial kurzschließt und so einen angeschlossenen MOSFET schafft, und das Nichtanlegen einer Spannung an der Bitleitung (66) und der Source-Leitung (48, 50) einen nicht-angeschlossenen MOSFET liefert.

5. PROM-Chip nach Anspruch 4, dadurch gekennzeichnet, daß die Gateelek troden eine dotierte Polysiliziumschicht (26) über dem Gate-Oxid (24) und eine Wolframsilizidschicht (28) über der dotierten Polysiliziumschicht (26) aufweisen.

6. PROM-Chip nach Anspruch 5, dadurch gekennzeichnet, daß das Antisi cherungsmaterial aus einer Gruppe, bestehend aus Siliziumnitrid und Siliziumoxid, ausgewählt ist.