DE4345601B4

DE4345601B4 - High speed current mode computer bus system - has transmission lines for coupling master current mode bus drivers to slave bus receivers having sampling and amplifying circuit stages

Info

Publication number: DE4345601B4
Application number: DE4345601A
Authority: DE
Inventors: Mark Alan Palo Alto Horowitz; Winston K. M. South San Francisco Lee
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 1992-03-06
Filing date: 1993-03-03
Publication date: 2009-11-19
Anticipated expiration: 2013-03-04

Abstract

The system consists of a bus which is configured to have all master devices clustered at an unterminated end of the bus. The slaves are located along the remaining length of the bus and the opposite end of the transmission line of the bus is terminated. The termination resistor at the end of the bus where the master devices are located is eliminated to reduce the drive current needed to produce a given output swing. The bus input receiver comprises a two stage buffered sampler and amplifier which receives a small swing signal from the bus and samples and amplifies the low swing signal to a full swing signal within a clock cycle using CMOS circuits.

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

1. GEBIET DER ERFINDUNG:1. Field of the Invention:

Die vorliegende Erfindung bezieht sich auf das Gebiet der Hochgeschwindigkeitscomputerbusse. Insbesondere ist die vorliegende Erfindung auf das Gebiet der Strom-getriebenen Hochgeschwindigkeitscomputerbusse gerichtet.The The present invention relates to the field of high speed computer buses. In particular, the present invention is in the field of power-driven High-speed computer buses addressed.

2. STAND DER TECHNIK:2. STATE OF THE ART:

Computerbusse stellen die Mittel zur Verfügung, um mehrere Computergeräte derart zu verbinden, daß die Geräte miteinander kommunizieren können. Die Busse verbinden üblicherweise Master-Geräte, beispielsweise Mikroprozessoren oder Peripheriesteuergeräte, und Slave-Geräte, beispielsweise Speicherkomponenten oder Bus Transceiver. Üblicherweise sind die Master- und Slave-Geräte an einer Position entlang des Busses angeordnet.computer buses provide the funds to several computer devices in such a way that the equipment can communicate with each other. The buses usually connect Master devices, For example, microprocessors or peripheral controllers, and Slave devices, for example, memory components or bus transceivers. Usually are the master and slave devices arranged at a position along the bus.

Üblicherweise werden Busse von Spannungspegelsignalen getrieben. Jedoch ist es vorteilhaft geworden, Busse zur Verfügung zu stellen, die von einem Strom getrieben werden. Ein Vorteil eines Strommodus-Busses ist eine Verringerung des Spitzeneinschaltstroms.Usually Buses are driven by voltage level signals. However it is has become advantageous to provide buses by one Power to be driven. An advantage of a current mode bus is a reduction in the peak inrush current.

Ein Beispiel eines Strommodus-Busses wird im U.S.-Patent 4 481 625 vom 6. November 1984 mit dem Titel ”High Speed Data Bus System” beschrieben. Ein Strommodus-Bus wird auch in der WO 91/16680 A1 mit dem Titel Integrated Circuit I/O Using a High Performance Bus Interface beschrieben, die vom gleichen Anmelder wie diese Erfindung angemeldet wurde.An example of a current mode bus is shown in FIG U.S. Patent 4,481,625 of 6 November 1984 entitled "High Speed Data Bus System". A power mode bus will also be available in the WO 91/16680 A1 entitled Integrated Circuit I / O Using a High Performance Bus Interface filed by the same assignee as this invention.

Konstruktive Anforderungen können die Verwendung von MOS-Schaltungen vorschreiben. Wenn der Bus-Treiber integrierte CMOS-Schaltungen aufweist, sind die Signalspannungsaussteuerungen von externen Signalen üblicherweise Maximum-zu-Maximum-Aussteuerungen, wobei die Spannung des hohen Pegels üblicherweise 3,3 bis 5 Volt und die Spannung des niedrigen Pegels Null beträgt. Solche hohen Spannungsaussteuerungen sind in Hochgeschwindigkeitsübertragungsleitungsbussen aufgrund des hohen Pegels von induziertem Rauschen und von Verlustleistung unerwünscht. Andere Systeme haben versucht, das Problem durch Verwendung verschiedener verringerter Spannungsaussteuerungen zu vermindern, beispielsweise durch GTL (Gunning-Transistor Logik), Signalpegel (0,8 bis 1,4 Volt). GTL-Pegel wurden in der Vergangenheit für Spannungsmodus-Treiber optimiert und sind zu niedrig in der Spannung, um mit ihnen wirksame Strommodus-Treiber zu konstruieren. Ein Beispiel eines solchen Systems wird in dem U.S.-Patent 5 023 488 mit Titel ”Drivers and Receivers for Interfacing VLSI CMOS Circuits to Transmission Lines” erörtert.Design requirements may dictate the use of MOS circuits. When the bus driver has CMOS integrated circuits, the signal voltage levels of external signals are typically maximum-to-maximum levels, with the high level voltage typically 3.3 to 5 volts and the low level voltage zero. Such high voltage gains are undesirable in high speed transmission line buses due to the high level of induced noise and power dissipation. Other systems have attempted to alleviate the problem by using various reduced voltage gains, such as GTL (running transistor logic), signal levels (0.8 to 1.4 volts). GTL levels have been optimized for voltage mode drivers in the past and are too low in voltage to construct effective current mode drivers with them. An example of such a system is in the U.S. Patent 5,023,488 entitled "Drivers and Receivers for Interfacing VLSI CMOS Circuits to Transmission Lines".

US 4,247,817 betrifft ein Übertragungssystem, wobei Signale über eine Übertragungsleitung an einen Empfänger übermittelt werden. Insbesondere betrifft sie die Synchronisation von Ereignissen, wobei die Synchronisation derart erfolgen soll, dass die Position der Signalquelle und des Empfängers entlang der Übertragungsleitung unbedeutet ist. US 4,247,817 relates to a transmission system wherein signals are transmitted to a receiver via a transmission line. In particular, it relates to the synchronization of events, wherein the synchronization is to be such that the position of the signal source and the receiver along the transmission line is unimportant.

US 4,860,198 betrifft ein Mikroprozessorsystem, welches dazu geeignet ist, einen Speicher oder eine Eingabe-/Ausgabe-Einheit mit einem N/2-Bit Datenbus mit einem Mikroprozessor mit einem N-Datenbus zu verbinden. Dazu weist das Mikroprozessorsystem eine Einheit auf, welche eine Worttransferinstruktion in zwei 1/2 Worttransferinstruktionen aufteilt. US 4,860,198 relates to a microprocessor system which is suitable for connecting a memory or an input / output unit with an N / 2-bit data bus to a microprocessor with an N-data bus. For this purpose, the microprocessor system comprises a unit which divides a word transfer instruction into two 1/2 word transfer instructions.

Die nach dem Prioritätstag veröffentlichte ältere Anmeldung gemäß EP 0 484 009 A2 beschreibt einen Busempfänger. Der Busempfänger enthält eine differentielle Eingangsverstärkerschaltung, ein Paar von Quellenfolgern und einen Abtastverstärker, der einen Abtast- und einen Latch-Modus besitzt. In einer bevorzugten Ausführungsform ist der Busverstärker als eine CMOS integrierte Großschaltung implementiert, die eine Vielzahl von FETs aufweist. Die Schaltung ist in der Lage, Spannungsübergänge von +/– 0,2 V eines Datensignals relativ zu einer Referenzspannung zu detektieren für Datensignale, welche eine Setup-Zeit so gering wie ungefähr eine Nanosekunde haben.The earlier application published after the priority date in accordance with EP 0 484 009 A2 describes a bus receiver. The bus receiver includes a differential input amplifier circuit, a pair of source followers, and a sense amplifier having a sample and a latch mode. In a preferred embodiment, the bus amplifier is implemented as a CMOS integrated large circuit having a plurality of FETs. The circuit is capable of detecting voltage transitions of +/- 0.2V of a data signal relative to a reference voltage for data signals having a setup time as low as approximately one nanosecond.

In der „Active substrate system integration”, Wooley et. al., Center for Integrated Systems, Stanford University, Stanford, CA, USA, IEEE 1987, wird ein Ansatz eines ”Active Substrate” für VLSI-Komponenten präsentiert. Bei diesem „Active Substrate”-Ansatz werden VLSI-Chips auf einem Silizium-Substrat befestigt, welches ein programmierbares Hochgeschwindigkeitsverbindungssystem umfasst. Der „Active Substrate”-Ansatz wird vorgeschlagen als ein Mittel, die Beschränkungen zu überwinden, die passive Packaging-Technologien dem Systemdurchsatz auferlegen. Potentielle Vorteile eines solchen Ansatzes werden bewertet durch Abschätzen seiner Auswirkung auf die Zeitdauer, die benötigt wird, auf einen Off-Chip-Cache-Speicher von einem Hochgeschwindigkeits-VLSI-Prozessor zuzugreifen.In the "Active substrate system integration ", Wooley et. al., Center for Integrated Systems, Stanford University, Stanford, CA, USA, IEEE 1987, becomes an approach of an "Active Substrate" for VLSI components presents. In this "Active Substrates "approach VLSI chips are mounted on a silicon substrate, which a programmable high-speed connection system comprises. The "Active Substrates "approach It is proposed as a means to overcome the limitations of passive packaging technologies impose system throughput. Potential benefits of such Approaches are valued by estimating its impact on the amount of time it takes to access an off-chip cache memory from a high-speed VLSI processor.

Dabei zeigt die 4 eine Eingangsempfängerschaltung, welche eine Bus-Spannungsaussteuerung von 500 mV zunächst mit einer Spannungsaussteuerung von 1,5 V an dem Eingang eines CMOS-Chip bereitstellt. Dank der Benutzung eines Versorgungsregulierungstransistors kann der Eingang zur vollen Höhe von VDD des befestigten Chips gezogen werden. Dies erlaubt das vollständige Abschalten der Transistoren M1 und M2 wenn der Eingang hoch ist. Der CMOS-Eingangstransistor verstärkt regenerativ die 1,5 V Spannungsaussteuerung auf einen vollen CMOS-Pegel ohne Energieverlust im statischen Betrieb.It shows the 4 an input receiver circuit which provides a bus voltage rating of 500 mV initially with a voltage rating of 1.5V at the input of a CMOS chip. Thanks to the use of a supply regulation transistor, the on be pulled to the full height of VDD of the attached chip. This allows the transistors M1 and M2 to be completely turned off when the input is high. The CMOS input transistor regeneratively boosts the 1.5V voltage level to a full CMOS level without energy loss during static operation.

ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNGSUMMARY PRESENTATION THE INVENTION

Aufgabe der vorliegenden Erfindung ist es, einen störungsarmen und energiesparenden Empfang von Daten mittels CMOS-VLSI-Technik an einem Hochgeschwindigkeits-Strommodus-Bus zu ermöglichen.task The present invention is to provide a low-interference and energy-saving Receive data using CMOS VLSI technology on a high speed current mode bus to enable.

Die Aufgabe der Erfindung wird durch ein Slave-Gerät mit Busempfängerschaltung nach Anspruch 1 und ein System mit einem solchen Slave-Gerät nach Anspruch 10 gelöst.The The object of the invention is achieved by a slave device with bus receiver circuit according to claim 1 and a system comprising such a slave device according to claim 10 solved.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Die Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung verdeutlicht, in der:The Objects, features and advantages of the present invention illustrated by the following detailed description, in which:

1 ein Blockschaltbild der Busempfängerschaltung für ein Slave-Gerät der vorliegenden Erfindung zeigt, die in einem Hochgeschwindigkeitsbus verwendet wird. 1 shows a block diagram of the bus receiver circuit for a slave device of the present invention, which is used in a high-speed bus.

2 ist ein Blockschaltbild des getakteten Pufferverstärkers, der in der Busempfängerschaltung der vorliegenden Erfindung verwendet wird. 2 FIG. 12 is a block diagram of the clocked buffer amplifier used in the bus receiver circuit of the present invention.

3 zeigt ein detaillierteres Schaltbild des getakteten Pufferverstärkers. 3 shows a more detailed circuit diagram of the clocked buffer amplifier.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Mit einem Bus verbundene Master-Geräte sind mit einem Ende der Übertragungsleitung des Busses gekoppelt, Slave-Geräte sind entlang der Übertragungsleitung angeordnet. Das entgegengesetzte Ende der Übertragungsleitung ist mit einem Abschlußwiderstand abgeschlossen.With are master devices connected to a bus with one end of the transmission line coupled to the bus, slave devices are along the transmission line arranged. The opposite end of the transmission line is with a terminator completed.

Es wird auf 1 Bezug genommen. Es wird ein in einem Strommodus-Hochgeschwindigkeitsbus verwendeter neuartiger Empfänger gemäß der vorliegenden Erfindung beschrieben. In dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist das Ausgangssignal des Stromtreibers ein Strom von der Größenordnung von 25 Milliampère. Eine Busspannungsaussteuerung von 500 Milivolt ergibt sich daraus, wenn die Busleitung eine Impedanz von 20 Ohm hat. Deshalb muß der Buseingangsempfänger in der Lage sein, das gering ausgesteuerte Signal zu empfangen und das Signal zu einem mit der CMOS-Schaltung kompatiblen stark ausgesteuerten Minimum-zu-Maximum-Signal innerhalb einer relativ kurzen Empfangszeitperiode zu verstärken, vorzugsweise in einem Buszyklus. Jedoch ist es unter Verwendung zur Zeit verfügbarer CMOS-Prozesse schwierig, gering ausgesteuerte Signale abzutasten und innerhalb eines einzigen Taktzyklus zu stark-ausgesteuerten Minimum-zu-Maximum-Signalen zu verstärken. Um diese Schranke zu überwinden, weist die Eingangs schaltung vorzugsweise zwei Eingangsabtaster auf, die nach Ping-Pong-Art arbeiten, wobei die Abtaster das empfangene Signal auf abwechselnden Taktflanken abtasten. Alternativ kann eine erhöhte Abtastfrequenz mit anderen Techniken, beispielsweise Quadraturabtastung, vorgesehen sein. Um die Konstruktion zu vereinfachen und die Gleichtakt-Rauschempfindlichkeit des Eingangsempfängers zu verringern, ist der Bus mit einem zusätzlichen Signal V_REF versehen, das nominell in der Mitte zwischen der hohen und der niedrigen Busspannung liegt. Dieses Signal wird als Referenz für den Vergleich verwendet, durch den festgestellt wird, ob das Busdatensignal hoch oder niedrig ist.It will open 1 Referenced. A novel receiver used in a high current mode bus according to the present invention will be described. In the preferred embodiment of the present invention, the output of the current driver is a current of the order of 25 milliamps. A bus voltage rating of 500 milivolts results when the bus line has an impedance of 20 ohms. Therefore, the bus input receiver must be able to receive the low gated signal and amplify the signal into a highly controlled minimum-to-maximum signal compatible with the CMOS circuit within a relatively short receive time period, preferably one bus cycle. However, using currently available CMOS processes, it is difficult to sample low output signals and to amplify to heavily-driven minimum-to-maximum signals within a single clock cycle. To overcome this barrier, the input circuit preferably has two input samplers operating in a ping-pong manner, the samplers sampling the received signal on alternate clock edges. Alternatively, an increased sampling frequency may be provided by other techniques, such as quadrature sampling. To simplify the design and reduce the common mode noise sensitivity of the input receiver, the bus is provided with an additional signal V _REF nominally in the middle between the high and the low bus voltage. This signal is used as a reference for the comparison, which determines whether the bus data signal is high or low.

Im folgenden wird auf 1 Bezug genommen. Das Eingangssignal des Busses ist das Eingangssignal der Abtaster 150, 160. Der erste Abtaster 150 gibt ein voll ausgesteuertes Signal aus, während der zweite Eingangsabtaster 160 das derzeit empfangene, gering ausgesteuerte Signal verarbeitet. Das Ausgangssignal der Abtaster 150, 160 ist das Eingangssignal des Seriell/Parallel-Wandlers 170, der das voll ausgesteuerte Signal parallel zu dem Gerät schiebt. Vorzugsweise hat die Eingangs/Abtastschaltung ein enges Abtastfenster in Bezug auf die Dauer eines Taktzyklus, um in der Lage zu sein, die Geschwindigkeit des Busses zu erhöhen und dabei Taktverzerrungen und die Buseinschwingzeit zu berücksichtigen. Zusätzlich ist der Empfänger vorzugsweise in der Lage, die Bussignale in weniger als zwei Buszyklen (z. B. 4 nsec) zu verstärken. Vorzugsweise muß das Rauschen, das zurück in den Bus eingespeist wird, sehr gering sein, da es viele solcher Abtastschaltungen von mit jedem Bus gekoppelten Empfängern geben kann, die zusätzlich zu dem Rauschen beitragen und daher die Wahrscheinlichkeit von Fehlern auf dem Bus erhöhen. Um diese Leistungsfähigkeit zu erreichen, ist die Eingangsabtastschaltung als ein getakteter, gepufferter Verstärker, wie in 2 gezeigt ist, implementiert.The following will be on 1 Referenced. The input signal of the bus is the input signal of the samplers 150 . 160 , The first scanner 150 outputs a fully modulated signal while the second input sampler 160 processed the currently received, low-level signal. The output signal of the scanner 150 . 160 is the input signal of the serial / parallel converter 170 which pushes the fully controlled signal parallel to the device. Preferably, the input / sense circuit has a narrow sampling window with respect to the duration of a clock cycle in order to be able to increase the speed of the bus while taking into account clock distortion and bus settling time. In addition, the receiver is preferably capable of amplifying the bus signals in less than two bus cycles (eg, 4 nsec). Preferably, the noise that is fed back into the bus must be very low, as there may be many such sampling circuits of receivers coupled to each bus that add to the noise and therefore increase the likelihood of errors on the bus. To achieve this performance, the input sample circuit is a clocked, buffered amplifier, as in 2 shown is implemented.

In bekannten Empfängerschaltungen, die beispielsweise in der WO 91/16680 A1 mit dem Titel Integrated Circuit I/O Using a High Performance Bus Interface beschrieben sind, wird Rauschen auf die Busdatenleitungen aufgrund der parasitären Kapazität eingeführt, die an den Abtast-Gate-Elektroden vorhanden ist. Sobald ein Signal abgetastet wurde, wird die Gate-Elektrode ausgeschaltet. Wenn die Gate-Elektrode nachfolgend eingeschaltet wird, um das nächste Signal abzutasten, entlädt der parasitäre Kondensator Spannung zurück auf die Bussig nalleitungen. Dies wird als Rückeinspeisen auf den Bus bezeichnet. Obwohl das eingeführte Rauschen nominell sein kann, wenn die Anzahl der mit dem Bus gekoppelten Empfänger zunimmt, nimmt der Betrag des Rauschens deutlich zu aufgrund der Aufsummierung von rückgespeistem Rauschen von den Empfängern. Zusätzlich werden, wenn niedrige Spannungspegel auf die Bussignalleitungen aufgeprägt werden, die von der Abtastschaltung empfangenen Signale verstärkt, um mit der CMOS-Schaltung kompatibel zu sein. Deshalb ist der Betrag der aufgrund der parasitären Kapazität eingespeisten Ladung proportional zu der größeren, verstärkten Minimum-zu-Maximum-Spannung.In known receiver circuits, for example, in the WO 91/16680 A1 entitled Integrated Circuit I / O Using a High Performance Bus Interface, noise is introduced on the bus data lines due to the parasitic capacitance present at the sense gate electrodes. Once a signal has been sampled, the gate electrode is switched off. When the gate electrode is subsequently turned on to sample the next signal, the parasitic capacitor discharges voltage back to the bus signal lines. This is called feedback on the bus. Although the introduced noise may be nominal as the number of receivers coupled to the bus increases, the amount of noise increases significantly due to the summation of feedback noise from the receivers. In addition, when low voltage levels are imposed on the bus signal lines, the signals received from the sampling circuit are amplified to be compatible with the CMOS circuit. Therefore, the amount of charge injected due to the parasitic capacitance is proportional to the larger, amplified minimum-to-maximum voltage.

Es wird deshalb eine neuartige Abtastschaltung zur Verfügung gestellt, die dem benötigten engen Abtastfenster gerecht wird und den nachteiligen Effekt von zurückgespeistem Rauschen auf dem Bus minimiert. Es wird auf 2 Bezug genommen. Die Empfängerschaltung als getakteter Pufferverstärker im Rahmen der vorliegenden Erfindung kann als Zwei-Stufen-Abtaster/Verstärker beschrieben werden. Die Eingangsspannung (DATEN) vom Bus 200 und die Referenzspannung (V_REF) 205 werden von den Abtastern 210, 215 auf einer ersten Flanke des Taktes(-CLK) abgetastet und dem Puffer-Verstärker 220 mit niedriger Verstärkung eingegeben. Der Puffer-Verstärker 220 dient dazu, die Abtaster 210, 215 und die Buseingangssignale 200, 205 zu trennen. Auf der folgenden Flanke des Taktes (CLK) werden die DATEN- und V_REF-Ausgangssignale aus dem Puffer-Verstärker 220 von den Abtastern 225 bzw. 230 abgetastet und an den Leseverstärker 235 angelegt, der das Differenzsignal auf ein volles Minimum-zu-Maximum-Signal verstärkt. Obwohl eine parasitäre Kapazität an dem Abtaster 210, 215 vorliegt, die seine kapazitive Ladung zurück auf die Busleitungen entlädt, wird der Betrag der Spannung minimiert, da nur die gering ausgesteuerte Spannung an den Abtastern und dem Verstärker anliegt und das hohe Minimum-zu-Maximum-Ausgangssignal davon von den Abtastern isoliert ist.There is therefore provided a novel sampling circuit which accommodates the required narrow sampling window and minimizes the adverse effect of back-fed noise on the bus. It will open 2 Referenced. The receiver circuit as a clocked buffer amplifier in the context of the present invention can be described as a two-stage sampler / amplifier. The input voltage (DATA) from the bus 200 and the reference voltage (V _REF ) 205 be from the samplers 210 . 215 sampled on a first edge of the clock (-CLK) and the buffer amplifier 220 entered with low gain. The buffer amplifier 220 serves the samplers 210 . 215 and the bus input signals 200 . 205 to separate. On the following edge of the clock (CLK), the DATA and V _REF output signals are removed from the buffer amplifier 220 from the samplers 225 respectively. 230 sampled and to the sense amplifier 235 which amplifies the difference signal to a full minimum-to-maximum signal. Although a parasitic capacitance on the scanner 210 . 215 For example, as its capacitive charge discharges back onto the bus lines, the amount of voltage is minimized because only the low-level voltage is applied to the samplers and the amplifier and the high minimum-to-maximum output thereof is isolated from the samplers.

Auf diese Weise wird durch das Abtasten der Eingangssignale in einer ersten Stufe der Schaltung, durch das Übertragen der abgetasteten Eingangssignale zu einer von der ersten Stufe isolierten zweiten Stufe der Schaltung und durch Verstärken der Eingangssignale an dieser zweiten Stufe ein CMOS-kompatibler Empfänger geschaffen, der den Betrag des rückeingespeisten Rauschens auf den Bus minimiert.On This is done by sampling the input signals in one first stage of the circuit, by transmitting the sampled Input signals to a second stage isolated from the first stage the circuit and by amplifying the input signals at this second stage a CMOS compatible receiver created, which fed the amount of the Noise on the bus minimized.

Ein bevorzugtes Ausführungsbeispiel des Zwei-Stufen-Abtaster/Verstärkers ist in 3 dargestellt. Die Abtaststufe weist die Transistoren M1 bis M9 und die Übertragungstore T1, T2 auf. Im ersten Takt, das ist, wenn das Taktsignal (CLK) niedrig ist, sind die Trenntransistoren M5 und M6 gesperrt und T1, T2 und M7 eingeschaltet. M7 bringt die Drainknoten von M3 und M4 ins Gleichgewicht und stellt sicher, daß die Drain-zu-Gate-Kopplung für M3 und M4 im Gleichtakt ist. Die Gate-Knoten der Transistoren M3 und M4 verfolgen die Spannung auf dem Bus DATEN und die V_REF-Eingangssignale. Im nächsten Takt, das ist, wenn das Taktsignal (CLK) in den hohen Zustand übergeht, sind die Übertragungstore T1, T2 abgeschaltet und der Transistor M1 und die Transistoren M5 und M6 sind eingeschaltet. 11, ein asymmetrisches Verzögerungselement, (d. h. es steigt langsam von niedrig auf hoch und fällt schnell von hoch auf niedrig) wird zum Verzögern des Einschaltens von M5 und M6 verwendet, bis die Knoten 100 und 105 ins Gleichgewicht gebracht sind. Dies stellt außerdem sicher, daß jede Drain-zu-Gate-Kopplung von M3 und M4 im Gleichtakt ist. Wenn M1 eingeschaltet wird, wird Strom zur Verfügung gestellt, um den aus den Stromquellen M1, M2, den Stromsteuertransistoren M3, M4 und den Lasttransistoren M8, M9 bestehenden Differenzverstärker zu aktivieren. Die Ausgangssignale des Differenzverstärkers sind ungefähr gleich den Eingangssignalen, DATEN und V_REF mit einer geringen Verstärkung. Die Verstärkung des Verstärkers ist absichtlich niedrig gehalten, vorzugsweise 1, um das Rauschen zu verringern, das in die Eingangssignale DATEN und V_REF rückgespeist wird. Wenn die Trenntransistoren M5 und M6 eingeschaltet sind, werden die Ausgangssignale des Differenzverstärkers von M3 und M4 zu den Knoten 100, 105 übertragen.A preferred embodiment of the two-stage sampler / amplifier is in 3 shown. The sampling stage comprises the transistors M1 to M9 and the transmission gates T1, T2. In the first clock, that is, when the clock signal (CLK) is low, the isolation transistors M5 and M6 are off and T1, T2 and M7 are on. M7 balances the drainage nodes of M3 and M4 and ensures that the drain-to-gate coupling for M3 and M4 is in common mode. The gate nodes of transistors M3 and M4 track the voltage on the bus DATA and the V _REF input signals. In the next clock, that is, when the clock signal (CLK) goes high, the transmission gates T1, T2 are turned off and the transistor M1 and the transistors M5 and M6 are turned on. 11, an asymmetric delay element (ie it rises slowly from low to high and falls rapidly from high to low) is used to delay the turn-on of M5 and M6 until the nodes 100 and 105 balanced. This also ensures that each drain-to-gate coupling of M3 and M4 is in common mode. When M1 is turned on, power is provided to activate the differential amplifier consisting of the current sources M1, M2, the current control transistors M3, M4 and the load transistors M8, M9. The output signals of the differential amplifier are approximately equal to the input signals, DATA and V _REF with a low gain. The gain of the amplifier is deliberately kept low, preferably 1, to reduce the noise that is fed back to the DATA and V _REF inputs. When the isolation transistors M5 and M6 are turned on, the outputs of the differential amplifier of M3 and M4 become the nodes 100 . 105 transfer.

Eine Aufgabe der ersten Stufe der Schaltung ist es, die Eingangsdifferenzspannung zu der zweiten Stufe zu übertragen, dem kreuzgekoppelten Leseverstärker, der aus den Transistoren M10 bis M16 besteht. Da die zweite Stufe von der ersten Stufe getrennt ist, wenn die Trenntransistoren gesperrt sind, werden keine hohen Aussteuerspannungspegel in die DATEN- und V_REF-Eingangssignale zurück eingespeist. Während das Taktsignal hoch ist, ist M16 eingeschaltet. Dies dient dazu, den Leseverstärker nach dem vorherigen Taktsignal wieder ins Gleichgewicht zu bringen, aber auch dazu die von der Differenzverstärkungsstufe der Schaltung erzeugte Differenzspannung kurzzuschließen. Jedoch sind die Lasttransistoren M8 und M9 leistungsstark genug, daß der Vorspannungspegel des Differenzsignals oberhalb der Schwellenspannung des Transistors M16 gehalten wird. Auf diese Weise ist M16 einigermaßen ohmsch und die Differenzspannung kann gewonnen werden. Wenn das Taktsignal auf niedrig übergeht, wird der kreuzgekoppelte Leseverstärker aktiviert und die anfängliche Spannungsdifferenz wird zu einem voll ausgesteuerten Signal am Ausgang verstärkt.An object of the first stage of the circuit is to transmit the input differential voltage to the second stage, the cross-coupled sense amplifier consisting of transistors M10 to M16. Since the second stage is disconnected from the first stage when the isolation transistors are off, high drive voltage levels are not fed back to the DATA and V _REF input signals. While the clock signal is high, M16 is on. This serves to rebalance the sense amplifier after the previous clock signal, but also to short-circuit the differential voltage generated by the differential amplification stage of the circuit. However, the load transistors M8 and M9 are powerful enough that the bias level of the differential signal is kept above the threshold voltage of the transistor M16. In this way, M16 is somewhat resistive and the differential voltage can be recovered. When the clock signal transitions low, the cross-coupled sense amplifier is activated and the initial voltage differential is amplified to a fully-balanced output signal.

Die resultierende Schaltung stellt einen CMOS-kompatiblen Empfänger zur Verfügung, der auf einem Hochgeschwindigkeits-Strommodus-Bus arbeitet.The resulting circuit provides a CMOS compatible receiver available which works on a high-speed current mode bus.

Claims

A slave device having a bus receiver circuit for sampling successive data bits from a bus signal in synchronization with rising and falling edges of a clock signal (CLK), the bus receiver circuit including two input sampling circuits (Fig. 150 . 160 ) each comprising: a sampling stage (M1-M9, T1, T2) for sampling the bus signal in synchronism with a first edge of the clock signal (CLK), and a sense amplifier stage (M10-M16) connected to the respective sampling stage (M1- is M9, T1, T2) coupled based for generating a data signal (to a difference between the bus signal and a reference voltage V _REF), in synchronism with (at the first edge of the clock signal CLK) following edge of the clock signal (CLK), the clock signal (CLK) being applied to the two input sampling circuits (FIG. 150 . 160 ), that the one input sampling circuit ( 150 ) samples the bus signal while the other input sample circuit ( 160 ) generates the data signal, and vice versa.

Slave device with bus receiver circuit according to claim 1, wherein the sampling stage (M1-M9, T1, T2) of each one input sampling circuit ( 150 ) comprises: a first differential amplifier circuit (M1-M4, M8, M9) for sampling a first data bit from the bus signal in synchronization with the first edge of the clock signal (CLK); and wherein the sampling stage (M1-M9, T1, T2) of the respective other input sampling circuit ( 160 ) comprises: a second differential amplifier circuit (M1-M4, M8, M9) for sampling a second data bit from the bus signal in synchronism with the edge of the clock signal (CLK) following the first edge of the clock signal (CLK).

Slave device with bus receiver circuit according to one of the preceding claims, each with a transfer gate (T1) in the two sampling stages (M1-M9, T1, T2) for alternating Connecting an input of the first differential amplifier circuit (M1-M4, M8, M9) and an input of the second differential amplifier circuit (M1-M4, M8, M9) with the bus signal synchronous with rising and falling Flanks of the clock signal (CLK).

Slave device with bus receiver circuit according to one of the preceding claims, wherein the sense amplifier stage (M10-M16) of the respective one input sampling circuit ( 150 ) comprises: a first sense differential amplifier for determining a logic state of the first data bit by comparing the bus signal sampled in the one sample stage with the reference voltage (V _REF ) in synchronism with an edge of the clock signal (CLK) indicative of the first edge of the clock signal ( CLK) follows; and wherein the sense amplifier stage (M10-M16) of the respective other input sample circuit ( 160 ) comprises: a second sense differential amplifier for determining a logic state of the second data bit by comparing the bus signal sampled in the other sampling stage with the reference voltage (V _REF ) in synchronism with an edge of the clock signal (CLK) subsequent to the first edge Edge of the clock signal (CLK) follows.

Slave device with bus receiver circuit according to claim 4, each with two separating transistors (M5, M6), the between the respective sampling stage (M1-M9, T1, T2) and sense amplifier stage (M10-M16) are for alternately connecting an input of the first differential sense amplifier with the sampled in the one sampling stage bus signal and an input of the second read differential amplifier with synchronized with the bus signal sampled in the other sampling stage rising and falling edges of the clock signal (CLK).

Slave device with bus receiver circuit according to one of the preceding claims, wherein the voltage control similar at the output of the sampling stages is low as at its entrance, and the voltage control at the Output of the sense amplifier stages is larger as at her entrance.

Slave device with bus receiver circuit according to one of the preceding claims, wherein the differential amplifier circuit (M1-M4, M8, M9) of the sampling stages (M1-M9, T1, T2) further comprises: a first transistor (M3) having a gate node and a Source node for receiving the bus signal at the gate node; and a second transistor (M4) having a gate node and a source node for receiving the reference voltage (V _REF ) at the gate node, wherein the source node of the second transistor (M4) is connected to the source node of the first transistor (M4). M3) is connected.

A slave device with bus receiver circuit according to claim 7, wherein the circuit of the sampling stages (M1-M9, T1, T2) further comprises: an equalizing transistor (M7) connected between a drain node of the first transistor (M3) and a drain node of the second transistor (M4) is arranged to reduce the potential difference between the drain node of the first transistor (M3) and the drain node of the second transistor (M4); and a third transistor (M2) connected in series with a fourth transistor (M1), the third transistor (M2) and the fourth transistor (M1) receiving current from the source node of the first transistor (M3) and the source Node of the second transistor (M4), the third transistor (M2) receives a bias voltage (V _BIAS ) at a gate node and the fourth transistor (M1) receives the clock signal (CLK).

Slave device with bus receiver circuit according to one of the preceding claims, wherein the bus signal to the input terminal as current-driven signal is received.

System with: a master device to deploy of data for one Bus signal line by means of a bus signal; a terminator to complete the bus signal; and a slave device with bus receiver circuit according to any one of the preceding claims, which over the Bus with the master device is coupled to receive the bus signal.