DE4420365A1 - Isolierverfahren bei der Herstellung von Halbleiterkomponenten und eine integrierte Schaltung für eine Speicheranordnung - Google Patents

Isolierverfahren bei der Herstellung von Halbleiterkomponenten und eine integrierte Schaltung für eine Speicheranordnung

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Description

Die Erfindung betrifft Isolierverfahren bei der Herstellung von Halbleitern, wie integrierter Schaltungen und Speicher­ anordnungen.
Bei der Herstellung elektrischer Schaltungen sind isolierte Schaltungskomponenten bzw. Schaltungen, über spezifische elektrische Bahnen zu verbinden. Stellt man ICs in Halblei­ tersubstraten her, so muß es möglich sein, bestimmte Anord­ nungen im Substrat von anderen elektrisch zu isolieren. Die Anordnungen werden häufig miteinander verbunden, um be­ stimmte Schaltungsaufbauten zu erhalten.
Ein bekanntes Verfahren zum Isolieren von Anordnungen ist als LOCOS-Isolierung bekannt (steht für LOCal Oxidation of Silicon), worin ein semi-ausgespartes Oxid in den nicht-ak­ tiven (oder Feld-)Bereichen des Substrates gebildet wird. Ein solches Oxid wird typischerweise thermisch mit Hilfe einer nassen Oxidation des Siliziumsubstrats bei Temperatu­ ren um etwa 1000°C über zwei bis vier Stunden gezüchtet. Das Oxid wächst dort, wo es kein Maskiermaterial über anderen Siliziumbereichen auf dem Substrat gibt. Ein typisches Mas­ kiermaterial zum Abdecken von Bereichen, in denen ein Feld­ oxid nicht erwünscht ist, ist Nitrid, wie Si₃N₄.
An den Kanten einer Nitridmaske diffundiert aber auch ein Teil des Oxidants seitlich unmittelbar darunter. Dies führt zu einem Unterwachsen des Oxids und hebt die Nitridkanten. Die Form des Oxids an den Nitridkanten ist derart, daß ein langsam konisch verlaufender Oxidkeil in eine vorher gebil­ dete dünne Schicht aus Flächenoxid hineinreicht, was mit "Vogelschnabel" bezeichnet wird. Dieser Vogelschnabel ist im wesentlichen eine seitliche Verlängerung des Feldoxids in den aktiven Bereichen der Anordnungen.
Eine konventionelle LOCOS-Isolierung für Submikrontechnolo­ gie hat verschiedene Begrenzungen. Einmal hat die Vogel­ schnabelstruktur ein unannehmbar großes Einwachsen von Feld­ oxid in die aktiven Bereiche der Anordnung zur Folge. Ferner wird Bor von der typischen Implantation zum Channel-Stop von n-Kanal MOSFETs in starkem Maße während des Wachstums des Feldoxids und bei anderen Hochtemperaturschritten erneut verteilt, was zu unannehmbaren Effekten bezüglich schmaler Breiten führt. Drittens ist die Planarität der sich ergeben­ den Oberflächentopologie bei der LOCOS-Isolierung für Sub­ mikron-lithographische Anforderungen nicht ausreichend.
Verfahren, die das Auffüllen von Oxidgräben zum Gegenstand haben, sind außerdem verwendet worden, um die Nachteile be­ kannter LOCOS-Isolierungen zu vermeiden. Solche Verfahren bedienen sich der Herstellung von Gräben im Substrat, die dann mit SiO₂ gefüllt werden, das chemisch aufgedampft wird (CVD). Die CVD-SiO₂-Schicht wird dann geätzt, um eine ebene Oberfläche zu erhalten.
Die der Erfindung zugrundeliegende Aufgabe liegt darin, exi­ stierende Isolierverfahren zu verbessern.
Gemäß einem Aspekt der Erfindung wird die genannte Aufgabe mit den Merkmalen des Patentanspruchs 1 gelöst.
Gemäß einem weiteren Aspekt der Erfindung ist eine Spei­ cheranordnung in einer integrierten Schaltung mit den Merk­ malen des Patentanspruchs definiert und gemäß einem weiteren Aspekt der Erfindung mit den Merkmalen der Patentansprüche 9 und 13.
Vorteilhafte Weiterbildungen ergeben sich aus den Unteran­ sprüchen.
Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigt:
Fig. 1-11 Darstellungen eines Wafer-Fragments in auf­ einanderfolgenden Bearbeitungsschritten;
Fig. 12-17 Darstellungen eines Wafer-Fragments in aufeinanderfolgenden alternativen Bearbei­ tungsschritten.
In Fig. 1 ist ein Silizium-Wafer 10 dargestellt, der erfin­ dungsgemäß arbeitet. Der Wafer besitzt einen Substratbereich 12 großen Volumens. Eine Schicht 14 aus PadOxid wird über dem Substrat 12 entweder durch Niederschlag oder vorzugswei­ se dadurch aufgebracht, daß man es oxidierenden Bedingungen aussetzt. Eine typische Dicke für die Schicht 14 ist 10 nm (200 Å). Eine verlorene Schicht 16 eines ersten Materials wird über der Schicht 14 vorgesehen und definiert eine Außenfläche 18. Das bevorzugte Material der Schicht 16 ist Si₃N₄. Eine typische Dicke für die Schicht 16 beträgt 200 nm (2000 Å). Eine Photoresist-Schicht 20 wird dann wie darge­ stellt deponiert und bemustert.
Fig. 2 zeigt, daß die verlorene Schicht 16 und die Oxid­ schicht 14 geätzt worden sind, wobei bis in das Substrat 12 hinein geätzt ist, vorzugsweise um mindestens 250 nm, um Isoliersenken 22a, 22b und 22c auszubilden. Zu diesem Zeit­ punkt könnte ein Feldimplantierschritt ausgeführt werden, wie eine p-Typ-Dosierung, um die nachfolgende Isolierung im Substrat 12 zu verbessern.
In Fig. 3 sind die übrigbleibenden Teile der Photoresist- Schicht 20 (nicht mehr dargestellt) vom Wafer abgetragen worden. Eine dünne Schicht 24 aus SiO₂ wird über den expo­ nierten Flächen des Substrats 12 thermisch gezüchtet. An­ schließend wird eine Isolierschicht 26 (vorzugsweise CVD- SiO₂) über der bemusterten und geätzten verlorenen Schicht 16 und das thermisch gezüchtete Oxid 24 deponiert, mit einer Dicke, die ausreicht, um die Isoliersenken 22a, 22b und 22c vollständig auszufüllen. Das Isoliermaterial der Schicht 26 unterscheidet sich von der Zusammensetzung des ersten Mate­ rials der Schicht 16 und ist vorzugsweise chemisch aufge­ dampftes (CVD-)SiO₂. Die thermisch gezüchtete Oxidschicht 24 dient zum Passivieren der Siliziumflächen des Substrats 12 gegenüber dem später deponierten CVD-Oxids 26.
Fig. 4 zeigt, daß das Isoliermaterial der Schicht 26 che­ misch-mechanisch bis mindestens zu den Außenflächen 18 der gemusterten und geätzten verlorenen Schicht 16 poliert wor­ den ist, um isolierende Non-LOCOS-Isolierblöcke 28a, 28b und 28c zu bilden. Demgemäß füllen die Isolierblöcke die Iso­ liersenken aus. Das Material der Schicht 16 unterscheidet sich vorzugsweise vom Material der deponierten Schicht 26 derart, daß das Material 16 eine Plattform zum Stoppen des chemisch-mechanischen Polierens bildet. Als Beispiel für einen Polierschlamm bei diesen Verfahren sei eine KAOH-Basis angegeben. Zum Zwecke der nachfolgenden Diskussion sind die Außenflächen der Isolierblöcke 28a, 28b und 28c mit 30 be­ zeichnet und sind in seitlicher Richtung voneinander beab­ standet.
Fig. 5 zeigt, daß die übrigbleibenden Teile der verlorenen Nitridschicht 16 vom Substrat abgeätzt sind, um nach außen offene und vertiefte Senkenvolumen 32a, 32b zu bilden. Die vorher ausgebildete Oxidschicht 14 kann abgetragen und wie­ der-gezüchtet werden, um später als Gate-Oxid zu dienen. Al­ ternativ, jedoch nicht so sehr bevorzugt ist es, die ur­ sprüngliche Pad-Oxid-Schicht 14 als Gate-Oxid zu verwenden. Damit ist ein Gate-Dielektrikum 14 in dem Senkenvolumen zwi­ schen benachbarten Isolierblöcken vorgesehen. Die im wesent­ lichen senkrechten Kanten 34 der Isolierblöcke 28a und 28b, die an die Senkenvolumen angrenzen, sind nachstehend mit 34 bezeichnet.
Gemäß Fig. 6 wird eine erste Schicht eines elektrisch leit­ fähigen Materials 36 über dem Substrat und dem Gate-Dielek­ trikum 14 so dick aufgebracht, daß sie die Senkenvolumen zwischen benachbarten Isolierblöcken vollständig ausfüllt. In vorliegender Beschreibung ist als "elektrisch leitfähiges Material" ein Material definiert, das inherend, also von sich aus leitfähig ist, oder das elektrisch leitfähig ge­ macht werden kann. Ein bevorzugtes Material für die Schicht 36 ist Polysilizium, das entweder in situ durch Dotierung oder durch Dotieren nach dem Niederschlag leitfähig gemacht wird.
Fig. 7 zeigt eine isometrische Ansicht des Wafers, bei dem die erste Schicht des elektrisch leitfähigen Materials 36 chemisch-mechanisch bis mindestens auf die Außenflächen 30 der Isolierblöcke poliert worden ist, um leitfähige Blöcke 38a und 38b zu bilden, die in den Senkenvolumen zwischen den benachbarten Isolierblöcken liegen. Somit und alternativ in Betracht bezogen ist die elektrisch leitfähige Schicht 36 chemisch-mechanisch poliert und bildet damit eine planare obere Fläche aus elektrisch leitfähigem Material.
Gemäß Fig. 8 ist eine zweite Schicht eines elektrisch leit­ fähigen Materials 40 über den leitfähigen Blöcken 38 und den Isolierblöcken 28a, 28b und 28c vorgesehen. Die Schicht 40 besteht vorzugsweise aus einer zusammengesetzten Schicht 40 aus Polysilizium 41 mit einer darüberliegenden Schicht eines Silizids 43, wie WSix. Alternativ kann die Schicht 40 aus anderem leitfähigen Material bestehen, wie Wolfram, oder beispielsweise kann sie völlig aus TiSix zusammengesetzt sein. Die Schichten 38 und 40 können in Kombination als eine zusammengesetzte Gesamtschicht 45 elektrisch leitfähigen Materials angesehen werden. Anschließend wird eine Photoresist-Schicht 42 aufgebracht und in der dargestellten Weise gemustert.
Wie Fig. 9 zeigt, sind die gemusterte zweite Schicht elek­ trisch leitfähigen Materials 40 (alternativ die zusammenge­ setzte Schicht 45) und die dann exponierten Bereiche der leitfähigen Blöcke 38a und 38b abgeätzt, um eine elektrische Leiterbahn 44 zu bilden, die über mehreren Isolierblöcken verläuft, und um erstes leitfähiges Schichtmaterial 36 aus bestimmten Bereichen der Senkenvolumen 32a und 32b zu ent­ fernen. Dies definiert Feldeffekttransistorgates 46a und 46b in den Senkenvolumen 32a und 32b. Damit erhält man in dies­ bezüglichen Senkenvolumen zwischen benachbarten Isolier­ blöcken FET-Gates 46a und 46b, die sich in Kombination mit dem Gate-Oxid 14 vom Substrat 12 bis zu einer Höhe er­ strecken, die im wesentlichen mit den Außenflächen 30 der Isolierblöcke zusammenfällt. Wie dargestellt, ist die zweite Schicht leitfähigen Materials 40 gemustert und geätzt, um eine elektrische Leiterbahn 44 zu bilden, deren Längser­ streckung im wesentlichen seitlich zu den Isolierblöcken 28a, 28b und 28c verläuft.
Die Leiterbahn 44, oder alternativ als Wortzeilenbahn 44 be­ zeichnet, wenn man eine Speicheranordnung betrachtet, ist innerhalb der Anordnung im wesentlichen eben, liegt über einer Reihe von FET-Gates, wie den dargestellten Gates 46a und 46b und verbindet diese elektrisch.
Alternativ betrachtet bilden die Bahn 44 und die FET-Gates, wie 46a und 46b in Kombination eine Wortzeile unterschiedli­ cher Dicke in der Anordnung. Eine solche Wortzeile kann so angesehen werden, daß sie einen oberen im wesentlichen ebe­ nen Bereich, nämlich 44 besitzt, der über den Außenflächen 30 der Isolierblöcke liegt. Ferner kann man sagen, daß diese Wortzeile Gate-Bereiche, wie die Bereiche 46a und 46b auf­ weist, die sich von der im wesentlichen ebenen Fläche 44 nach innen zum Substrat 12 hinzu erstrecken innerhalb der vertieften Senkenvolumen 32a, 32b. Für die folgende Be­ schreibung sollen die FET-Gates 46a und 46b im wesentlichen senkrechte Kanten 48 aufweisen.
Eine die Leitfähigkeit vergrößerende Unreinheit wird in einer ersten Konzentration im Substrat 12 eingebracht, um die dargestellten Bereiche 50 neben den Gates zu bilden.
Nach Fig. 10 wird eine Isolierschicht über das Substrat ge­ legt und eine anisotropische Abstandsätzung dieser Isolier­ schicht ausgeführt, um seitliche Abstandsstücke 52 über den FET-Gate-Kanten 48 und seitliche Abstandsstücke 54 über den Isolierblockkanten 34 in den Senkenvolumen auszuformen. Dann wird eine die Leitfähigkeit erhöhende Unreinheit in einer zweiten Konzentration in das Substrat 12 eingebracht, um die Ausbildung einer Source 53 und eines Drain 55 neben den FET- Gates 46a und 46b zu vervollständigen. Die zweite Konzentra­ tion ist größer als die erste mit einer n+-Implantierung wie dargestellt. Damit werden benachbarte FETs 59 und 61 ausge­ bildet.
Während des Einbringens dieser Unreinheit halten die seitli­ chen Abstandsstücke 54 über den Isolierblöcken die Source/Drain-Bereiche der Transistoren 59 und 61 höherer Konzentration voneinander im Abstand, was nicht der Fall ist, wenn die Isolierblock-Abstandsstücke nicht vorgesehen sind, so daß sich im Substrat 12 eine Feldisolierung ergibt.
Fig. 11 zeigt einen Schnitt längs der Linie 11-11 in Fig. 10 in vergrößertem Maßstab. Dabei sind die Kondensator- und Bit-Zeilenanordnungen 69 und 71 ersichtlich, die mit den dargestellten Source/Drain-Bereichen 53 und 55 elektrisch verbunden sind.
Eine alternative bevorzugte Ausführungsform der Erfindung wird anhand der Fig. 12-17 erläutert. Betrachtet man zu­ erst die Fig. 12 und 13, so zeigen sie ein Wafer-Fragment 10a bei einem Bearbeitungsschritt, der dem in Fig. 7 des er­ sten Ausführungsbeispiels entspricht, sich jedoch davon un­ terscheidet. Hier wird die elektrisch leitfähige Material­ schicht 36 nicht bis ganz zu den Außenflächen 30 der Iso­ lierblöcke poliert, sondern nur teilweise nach unten. Damit ergibt sich ein alternatives Verfahren für eine ebene obere Materialschicht, die elektrisch leitfähig ist.
In Fig. 14 wird eine Silizidschicht 43 wie WSix darüberge­ legt. Dies ergibt eine im gesamten zusammengesetzte elek­ trisch leitfähige Schicht 45a. Dann wird eine Photoresist- Schicht 42 aufgebracht und in der dargestellten Weise gemu­ stert.
Gemäß Fig. 15 werden die Schicht 45a und die anschließend exponierten Bereiche der leitfähigen Blöcke 38a und 38b ge­ ätzt, so daß sich eine elektrisch leitfähige Bahn 44a er­ gibt, die über den Isolierblöcken liegt, und so daß die er­ ste leitfähige Schicht 26 aus bestimmten Bereichen der Sen­ kenvolumen 32a und 32b entfernt wird. Damit bilden sich FET- Gates 46a und 46b in den Senkenvolumen 32a und 32b. Somit liegen die FET-Gates 46a und 46b in den entsprechenden Sen­ kenvolumen zwischen benachbarten Isolierblöcken und in Kom­ bination mit dem Gate-Oxid 14 erstrecken sie sich vom Sub­ strat 12 auf eine Höhe, die im wesentlichen mit den Außen­ flächen 30 der Isolierblöcke zusammenfällt.
Eine die Leitfähigkeit erhöhende Unreinheit wird im Substrat 12 in einer ersten Konzentration eingebracht, so daß die dargestellen n-Bereiche 50 neben den Gates entstehen.
Fig. 16 zeigt, daß eine Isolierschicht über das Substrat de­ poniert wird, und daß eine anisotropische Abstandsätzung dieser Isolierschicht ausgeführt wird. Die Abstandsätzung ist jedoch unterschiedlich gegenüber derjenigen, die in Fig. 10 der ersten Ausführungsform erläutert worden ist. Hier wird eine Abstandsüberätzung in einem Grade ausgeführt, der ausreicht, daß nur seitliche Abstandsstücke 52a an bzw. über den FET-Gate-Kanten 48 an den Senken stehen bleiben. Dann wird eine die Leitfähigkeit erhöhende Unreinheit in das Sub­ strat 12 in einer zweiten Konzentration eingebracht, um im wesentlichen die Formung von Source 53a und Drain 55a neben FET-Gates 46a und 46b zu vervollständigen. Die zweite Kon­ zentration wird größer sein als die erste, mit einer n+-Im­ plantierung wie gezeigt. Ein Unterschied und möglicher Vor­ teil dieser Ausführungsform im Vergleich zum erstbeschriebe­ nen Ausführungsbeispiel ist der größere n+-aktive Bereich für die Transistoren 46a und 46b. Ein möglicher Nachteil ist die nähere Positionierung und deshalb geringere Isolierung der n+-Bereiche benachbarter Transistoren.
Die Erfindung richtet sich auch auf integrierte Schaltungen für Speicheranordnungen mit den oben definierten Bauweisen.

Claims (13)

1. Isolierverfahren beim Herstellen von Halbleiter­ komponenten, bei dem
auf einem Substrat (12) durch Auffüllen von Senken Non- LOCOS-Isolierblöcke (28a, b, c) vorgesehen werden, die eine Außenfläche (30) aufweisen und seitlich voneinander beab­ standet sind, um nach außen offene und ausgenommene Senken­ volumen (32a, b) zu bilden,
ein Gate-Dielektrikum (14) in dem Senkenvolumen zwischen be­ nachbarten Isolierblöcken eingebracht wird,
eine Schicht elektrisch leitfähigen Materials über das Sub­ strat und das Gate-Dielektrikum mit einer Dicke aufgebracht wird, die ausreicht, um das Senkenvolumen zwischen benach­ barten Isolierblöcken vollständig zu füllen,
die Schicht elektrisch leitfähigen Materials chemisch-mecha­ nisch poliert wird, um eine ebene obere elektrisch leitfä­ hige Materialfläche zu bilden,
die Schicht elektrisch leitfähigen Materials wird photogemu­ stert und geätzt, um eine elektrisch leitfähige Leiterbahn (44) zu bilden, die über mehreren Isolierblöcken liegt, und um elektrisch leitfähiges Material aus bestimmten Bereichen des Senkenvolumens wahlweise zu entfernen, um Gates (46a, b) für Feldeffekttransistoren in dem Senkenvolumen zu bilden, und
eine die Leitfähigkeit erhöhende Unreinheit wird durch die ausgewählten Bereiche des Senkenvolumens in das Substrat (12) eingebracht, um Source/Drain-Bereiche (53, 55) neben den FET-Gates zu bilden.
2. Isolierverfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß das elektrisch leitfähige Material (36) Poly­ silizium ist.
3. Isolierverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Isolierblöcke (28a, b, c) aus SiO₂ be­ stehen.
4. Isolierverfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schicht elektrisch leitfähi­ gen Materials (36) gemustert und geätzt wird, um eine elek­ trisch leitfähige Leiterbahn (44) zu bilden, die sich in Längsrichtung im wesentlichen seitlich in bezug auf die Iso­ lierblöcke (28a, b, c) erstreckt.
5. Isolierverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Isolierblöcke (28a, b, c) im wesentlichen senkrechte Kanten (34) an den Senkenvolumen (32a, b) und die FET-Gates (46a, b) im wesentlichen senkrechte Kanten (48) in den Senkenvolumen und die Leiterbahn (44) im wesentlichen senkrechte Kanten aufweist, wobei der Verfah­ rensschritt beim Einbringen der die Leitfähigkeit erhöhenden Unreinheit folgendermaßen durchgeführt wird:
eine die Leitfähigkeit erhöhende Unreinheit wird in einer ersten Konzentration in das Substrat (12) eingebracht,
über das Substrat wird eine Isolierschicht deponiert,
eine anisotropische Abstandsätzung der Isolierschicht wird vorgenommen, um seitliche Abstandsstücke (52, 53, 54) über den Kanten der Leiterbahn, der FET-Gates und der Isolier­ blöcke in dem Senkenvolumen auszubilden, und
eine die Leitfähigkeit erhöhende Unreinheit wird in einer zweiten Konzentration in das Substrat eingebracht, um im we­ sentlichen die Source/Drain-Bereiche zu vervollständigen,
wobei die zweite Konzentration größer ist als die erste Kon­ zentration, und die seitlichen Abstandsstücke (54) über den Isolierblöcken (28a, b, c) wirksam die Source/Drain-Bereiche (53, 55) der benachbarten Transistoren weiter voneinander beabstanden als wenn die Isolierblock-Abstandsstücke nicht vorgesehen wären, so daß sich im Substrat eine verbesserte Feldisolierung ergibt (Ausführungsform Fig. 10).
6. Isolierverfahren nach Anspruch 5, bei dem eben­ falls die Isolierblöcke im wesentlichen senkrechte Kanten (34) entlang den Senkenvolumen und die FET-Gates im wesent­ lichen senkrechte Kanten (48) innerhalb der Senkenvolumen und die Leiterbahn (44) im wesentlichen senkrechte Kanten aufweisen, dadurch gekennzeichnet, daß eine anisotropische Abstandsätzung der Isolierschicht über dem Substrat (12) bis zu einem Grade durchgeführt wird, der ausreicht, daß die seitlichen Abstandsstücke (52a) über den Kanten (48) der FET-Gates innerhalb des Senkenvolumens stehen bleiben, je­ doch nicht die seitlichen Abstandsstücke über den Kanten der Leiterbahn (44) und den Kanten der Isolierblöcke innerhalb des Senkenvolumens, worauf die zweite, die Leitfähigkeit er­ höhende Unreinheit in zweiter Konzentration in das Substrat (12) eingebracht wird (Ausführungsform nach Fig. 16).
7. Isolierverfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß nach dem chemisch-mechanischen Polieren der ersten elektrisch leitfähigen Schicht (36) eine zweite Schicht (40) aus elektrisch leitfähigem Material über den leitfähigen Blöcken (38a, b) und Isolierblöcken (28a, b, c) aufgebracht wird, die zweite elektrisch leitfähige Schicht (36) und die leitfähigen Blöcke (38a, b) photogemustert und geätzt werden, um eine elektrische Leiterbahn (44) auszufor­ men, die über mehreren Isolierblöcken (28a, b, c) liegt, und um die erste Schicht (36) teilweise aus bestimmten Bereichen des Senkenvolumens zu entfernen, um Gates (46a, b) von Feld­ effekttranstoren in den Senkenvolumen auszubilden, worauf der Verfahrensschritt des Einbringens einer die Leitfähig­ keit erhöhenden Unreinheit in das Substrat vorgenommen wird, um die Source/Drain-Bereiche der Feldeffekttransistoren ne­ ben deren Gates zu bilden (Ausführungsform nach Fig. 8 und 9).
8. Isolierverfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine verlorene Schicht (16) eines ersten Materials auf einem Halbleitersubstrat (12) ab­ gelagert wird, und eine Außenfläche aufweist, die verlorene Schicht gemustert und geätzt wird, und die Ätzung in das Substrat (12) hinein erfolgt, um Isoliersenken (22a, b, c) zu bilden, daß ein Isolierwerkstoff (26) auf die gemusterte und geätzte verlorene Schicht (16) in einer Dicke aufgebracht wird, die ausreicht, um die Isoliersenken vollständig aufzu­ füllen, wobei der Isolierwerkstoff in der Zusammensetzung unterschiedlich vom ersten Material ist,
worauf die Isolierschicht chemisch-mechanisch mindestens bis auf die Außenfläche der verlorenen Schicht poliert wird, um Non-LOCOS-Isolierblöcke (28a, b, c) auszubilden, die eine Außenfläche (30) aufweisen und voneinander seitlich beab­ standet sind,
daß die verlorene Schicht vom Substrat abgeätzt wird, um nach außen offene und vertiefte Volumen (32a, b) neben den Isolierblöcken zu bilden und um ein Gate-Dielektrikum (14) in den Senkenvolumen neben den Isolierblöcken auszuformen (s. Fig. 1-5), worauf die elektrisch leitfähige Schicht (36) zum Auffüllen der Senken zwischen den Isolierblöcken aufgebracht wird, die Schicht chemisch-mechanisch poliert wird, anschließend photogemustert und geätzt wird, um die Leiterbahn (44) sowie die Gates (46a, b) der Feldeffekt­ transistoren auszubilden und daß dann die die Leitfähigkeit des Substrats erhöhende Unreinheit eingebracht wird (Fig. 6 -9 bzw. 13-15).
9. Integrierte Schaltung für eine Speicheranordnung, die aufweist:
Non-LOCOS-Isolierblöcke (28a, b, c) auf einem Substrat (12), die eine Außenfläche (30) aufweisen und seitlich voneinander beabstandet sind, um jeweils zwischen sich vertiefte Volu­ mensenken zu bilden,
ein Wortleiter (44) variierender Dicke über der Anordnung, wobei der Wortleiter eine im wesentlichen planare obere Flä­ che aufweist, die über der Außenfläche der Isolierblöcke liegt, und wobei der Wortleiter Gate-Bereiche (46a, b) auf­ weist, die sich von der im wesentlichen planaren oberen Flä­ che nach innen zum Substrat hin in den jeweils vertieften Volumensenken erstrecken,
Source/Drain-Bereiche (53, 55, 53a, 55a) in dem Substrat ne­ ben den Gate-Bereichen, und
Kondensator- und Bit-Leiter, die elektrisch den Source/Drain-Bereichen zugehörig sind.
10. Integrierte Schaltung nach Anspruch 9, dadurch ge­ kennzeichnet, daß die Gate-Bereiche im wesentlichen aus Po­ lysilizium bestehen.
11. Integrierte Schaltung nach Anspruch 9 oder 10, da­ durch gekennzeichnet, daß die obere Fläche aus einer Polysi­ liziumschicht und einer Metallsilizidschicht besteht.
12. Integrierte Schaltung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Gates (46a, b) der Feldeffekttransistoren innerhalb der Senkenvolumen (32a, b) zwischen benachbarten Isolierblöcken (28a, b, c) angeordnet sind und sich vom Substrat (12) bis zu einer Höhe er­ strecken, die im wesentlichen mit der Außenfläche (30) der Isolierblöcke zusammenfällt, daß eine Wortleiterbahn (44) im wesentlichen planar mit der Anordnung vorgesehen ist, sich über mehreren FET-Gates (46a, b) erstreckt und mit diesen elektrisch verbunden ist.
13. Integrierte Schaltung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Isolierblöcke (28a, b, c,) im wesentlichen senkrechte Kanten (34) längs der Begrenzung der Senkenvolumen, die Gates (46a, b) im wesentli­ chen senkrechte Kanten (48) in den Senkenvolumen aufweisen, und daß seitliche Abstandsstücke (54) die Isolierblockkanten (34) innerhalb der Senkenvolumen und seitliche Abstands­ stücke (52, 52a) die Kanten (48) der Gates innerhalb der Sen­ kenvolumen abdecken und Source/Drain-Bereiche (53, 55, 53a, 55a) sich nach innen zu neben den seitlichen Abstandsstücken erstrecken, die die Isolierblockkanten (34) abdecken und den seitlichen Abstandsstücken (52, 52a), welche die Gate-Kanten (48) abdecken.
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