DE4422810A1 - Nichtflüchtige Halbleiterspeichervorrichtung - Google Patents

Nichtflüchtige Halbleiterspeichervorrichtung

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DE4422810A1
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Description

Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichervorrichtung (EEPROM), welche in der Lage ist, Daten elektrisch rückzuschreiben, wobei diese Vorrich­ tung aus Speicherzellen aufgebaut ist, die jeweils eine MOS-Transistorstruktur mit einer Ladungsspeicherschicht und einem Steuergate besitzen, und insbesondere ein EEPROM zum Schreiben bzw. Löschen von Daten nach bzw. aus einer Spei­ cherzelle unter Verwendung eines Tunnelstroms.
Auf dem Gebiet der EEPROM′s verwendet man weitgehend eine Speicherzelle einer MOS-Transistorstruktur mit einer Ladungsspeicherschicht (schwebendes Gate) und einem Steuer­ gate, und es besteht eine zunehmende Tendenz in Richtung höherer Integrationsdichten. Diese Speicherzelle ist in der Lage, Daten auf elektrischem Wege einzuschreiben, indem Ladungen zwischen dem schwebendem Gate und dem Halbleiter­ substrat ausgetauscht werden.
Ist bei einer Vorrichtung dieses Typs eine Datenlöschope­ ration auszuführen, so wird ein starkes elektrisches Feld an den Tunneloxidfilm jeder Speicherzelle zwischen dem schwebendem Gate und dem Halbleiter gelegt, was Probleme hinsichtlich des dielektrischen Durchschlags und Leckstroms mit sich bringt. Bei einer Datenschreiboperation wird ein starkes elektrisches Feld an den Tunneloxidfilm gelegt, wo­ durch dieser einer hohen Belastung unterliegt. Aus diesem Grund erfährt der Tunneloxidfilm jeder Speicherzelle eine Zustandsverschlechterung, nachdem die Vorrichtung eine vorgegebene Zeitspanne ihn Betrieb gewesen ist. Diese Verschlechterung des Tunneloxidfilms wird den Widerstand der Zelldaten gegenüber einer auf jede Zelle bei der Datenleseoperation wirkende Belastung vermindern und die Lebensdauer der Zelldaten verkürzen.
Als eines der obigen EEPROM′s ist ein EEPROM des NAND-Typs bekannt, welches eine hohe Integrationsdichte zuläßt. Bei einem EEPROM des NAND-Typs sind eine Vielzahl von Speicher­ zellen so in Reihe geschaltet, daß jeweils benachbarte Speicherzellen Sources und Drains gemeinsam nutzen. Diese Speicherzellen sind als eine Einheit mit einer Bitleitung verbunden. Jede Speicherzelle besitzt grundsätzlich eine FET-Struktur, in welcher eine Ladungsspeicherschicht und ein Steuergate übereinander gestapelt sind. Eine Speicher­ zellenanordnung bzw. -matrix ist integral in einer in einem Substrat des p- oder n-Typs ausgeformten Wanne des p-Typs ausgebildet.
Die Drain- und Sourceseiten einer NAND-Zelle sind jeweils über Auswahlgates mit einer Bitleitung und einer Source­ leitung (Referenzpotentialleitung) verbunden. Die Steuer­ gates der jeweiligen Speicherzellen sind in Zeilenrichtung kontinuierlich miteinander gekoppelt, um eine Wortleitung zu bilden. Im allgemeinen wird eine mit derselben Wortlei­ tung verbundene Gruppe von Zellen als eine Seite bezeich­ net, und eine Gruppe von Seiten zwischen einem Paar von Auswahlgates zwischen den Drain- und Sourceseiten bezeich­ net man als einen NAND-Block oder einfach als einen Block. Im allgemeinen ist ein Block die Mindesteinheit, die unab­ hängig gelöscht werden kann.
Die Funktionsweise des NAND-EEPROM ist wie folgt.
Eine Datenlöschoperation erfolgt hinsichtlich der Speicher­ zellen eines NAND-Blocks sofort. Sämtliche Steuergates eines angewählten NAND-Blocks werden auf VSS gesetzt, und eine hohe Spannung VPP (z. B. 20 V) wird an die Wanne des p- Typs und an das Substrat des n-Typs gelegt. Bei dieser Operation werden Elektronen aus den schwebenden Gates sämt­ licher Speicherzellen entladen, und der Schwellwert jeder Speicherzelle verschiebt sich in Richtung des Negativwerts (normalerweise ist dieser Zustand als Zustand "1" defi­ niert). Eine Chip-Löschoperation erfolgt, indem sämtliche NAND-Blöcke in einen gewählten Zustand versetzt werden.
Eine Datenschreiboperation erfolgt sequentiell ab der am weitesten von der Bitleitung entfernten Speicherzelle. Eine hohe Spannung VPP (z. B. 20 V) wird an ein gewähltes Steuer­ gate in einem NAND-Block und ein mittleres Potential VM (z. B. 10 V) an die übrigen nicht gewählten Steuergates gelegt. An die Bitleitung wird entsprechend den Daten ein Potential VSS oder VbitH (8 V) gelegt. Bei anliegendem Poten­ tial VSS an der Bitleitung (Schreiboperation "0") wird die­ ses an die gewählte Speicherzelle übertragen, und Elektro­ nen werden in das schwebende Gate injiziert. Als Ergebnis verschiebt sich der Schwellwert der gewählten Speicherzelle in Richtung des positiven Wertes (normalerweise ist dieser Zustand als Zustand "0" definiert). Bei anliegendem Poten­ tial VbitH an der Bitleitung (Schreiboperation "1") ändert sich der Schwellwert der Speicherzelle nicht und bleibt negativ, da keine Elektronen in die Speicherzelle injiziert werden. Zur Übertragung des Bitleitungspotentials wird das Potential VM an das drainseitige Auswahlgate gelegt.
Eine Datenleseoperation wird wie folgt ausgeführt. Das Steuergate einer gewählten Speicherzelle in einem NAND- Block wird auf VSS, und die übrigen Steuergates sowie die Auswahlgates werden auf VCC gesetzt. In diesem Zustand wird geprüft, ob in der gewählten Speicherzelle ein Strom fließt. Die ausgelesenen Daten werden in einer Lesever­ stärker-/Zwischenspeicherschaltung zwischengespeichert.
Nachstehend wird ein Schreibprüfzyklus beschrieben.
Nach der Eingabe der Schreibdaten wird eine vorgegebene Spannung (z. B. 20 V) für eine vorgegebene Zeitspanne (z. B. 40 µs) an die gewählten Steuergates gelegt. Danach erfolgt eine Leseoperation, um die Beendigung der Schreiboperation zu bestätigen. Falls irgendwelche Speicherzellen einer un­ zureichenden Schreiboperation unterzogen worden sind, wird die Schreiboperation bezüglich dieser Speicherzellen wie­ derholt, indem sie über 40 µs mit einer Spannung von 20 V beaufschlagt werden. Bezüglich derjenigen Speicherzellen, die einer einwandfreien Schreiboperation unterzogen worden sind, wird während dieser Zeitspanne das Potential VbitH an die Bitleitung gelegt, um eine weitere Injektion von Elek­ tronen zu verhindern. Das bedeutet, daß die Schreibopera­ tion mit einer Spannung von 20 V und einer Schreibdauer von 40 µs so oft wiederholt wird, bis die Daten vollständig in sämtliche Speicherzellen eingeschrieben sind.
Die Tabelle 1 zeigt die für diesen Fall zutreffenden an den jeweiligen Abschnitten liegenden Potentiale.
Tabelle 1
Für das obige Schreibverfahren zur Prüfung von Daten in Einheiten von Blöcken (oder Chips) ist ein Verfahren be­ kannt, bei welchem die Daten unter Erhöhung der an jedem Steuergate anliegenden Spannung (hohe Spannung VPP) einge­ schrieben werden, um die Programmierzeit zu verkürzen (nachstehend als chipweises Prüfverfahren unter Spannungs­ erhöhung bezeichnet).
Dieses Schreibverfahren wird nachstehend unter Bezugnahme auf die Fig. 1 beschrieben. Bei diesem Verfahren wird das Programm entsprechend der folgenden Vorgehensweise ge­ schrieben.
Unter den beteiligten Speicherzellen liegen fertigungsbe­ dingte Abweichungen und Schwankungen des Schwellwertes vor. So ist beispielsweise in diesem Fall der Schwellwert einer Speicherzelle mit dem Mindestschwellwert (d. h. eine am schwersten zu programmierende Speicherzelle M₂) als Vth = -4 V (A0 in der Fig. 1) eingestellt; eine Speicherzelle mit dem maximalen Schwellwert (d. h. eine am leichtesten zu pro­ grammierende Speicherzelle M₁) ist als Vth = -1 V (B0 in der Fig. 1) eingestellt; und der Schwellwert einer Speicher­ zelle, in die "0" eingeschrieben wird, ist so eingestellt, daß er in den Bereich zwischen 0,5 V und 2 V fällt.
Zunächst wird eine Seite (oder ein Chip) gewählt.
Das Potential VSS (z. B. 0 V) für eine Schreiboperation "0" oder VbitH (z. B. 10 V) für eine Schreiboperation "1" wird an die mit jeder Speicherzelle der gewählten Seite entspre­ chend den zu schreibenden Daten verbundenen Bitleitung ge­ legt.
Danach erfolgt die erste Schreiboperation, indem die hohe Spannung VPP (z. B. 18,5 V) an jede gewählte Wortleitung (d. h. an das Steuergate jeder gewählten Speicherzelle) ge­ legt wird.
Bei Beendigung der ersten Schreiboperation wird geprüft, ob der Schwellwert Vth jeder Speicherzelle einen Beendigungs­ bestimmungspegel erreicht hat (Prüfoperation). Zu diesem Zeitpunkt beträgt der Schwellwert Vth der Speicherzelle M₁ 0 V (B1), der Schwellwert Vth der Speicherzelle M₂ beträgt -3 V (A1).
Da beide Schwellwerte Vth der Speicherzellen M₁ und M₂ niedriger als ein vorgegebener Wert sind, wird bestimmt, daß die Schreibverarbeitung nicht abgeschlossen ist. Als Ergebnis wird eine konstante Spannung VPP (z. B. 19,5 V), die höher ist als die während der ersten Schreiboperation angelegte Spannung, an jede gewählte Wortleitung gelegt, wodurch die zweite Schreiboperation erfolgt. Mit der zwei­ ten Schreiboperation wird der Schwellwert Vth der Speicher­ zelle M₁ 3 V (B3) und liegt somit innerhalb des vorgegebe­ nen Bereichs. Der Schwellwert Vth der Speicherzelle M₂ be­ trägt jedoch -0,5 V (A3) und fällt somit aus dem vorgege­ benen Bereich. Es wird deshalb bestimmt, daß die Schreib­ verarbeitung nicht abgeschlossen ist.
Zur Durchführung einer Schreiboperation bezüglich der Spei­ cherzelle M₂ wird eine konstante Spannung VPP (z. B. 20,5 V), welche höher ist als die in der zweiten Schreiboperation angelegte Spannung, an jede gewählte Wortleitung gelegt, wodurch die dritte Schreiboperation erfolgt. Anschließend erfolgen Prüf- und Schreiboperationen, während derer die Spannung an der gewählten Wortleitung allmählich erhöht wird, bis die Schreibverarbeitung bezüglich der am schwer­ sten zu programmierenden Speicherzelle M₂ abgeschlossen ist (der Schwellwert fällt in den vorgegebenen Bereich).
Dieses Verfahren wird beispielsweise in der japanischen Patentanmeldung, KOKAI-Veröffentlichung Nr. 61-239494, beschrieben.
Bei dem obigen Verfahren wird die an die gewählte Wort­ leitung gelegte Spannung VPP sequentiell erhöht, bis alle Speicherzellen einer gewählten Seiten programmiert sind. Die endgültig anliegende Spannung VPP (= 21,5 V) wird glei­ chermaßen sowohl an die am schwersten als auch an die am leichtesten zu programmierende Speicherzelle gelegt. Das bedeutet, daß Daten unter Verwendung derselben Spannung VPP in alle Speicherzellen geschrieben werden.
Die Programmierzeit kann deshalb verkürzt werden. Aller­ dings unterliegt die am leichtesten zu programmierende Speicherzelle einer Überprogrammierung.
Zur Lösung des obigen Problems kann ein Verfahren der Prüfung von Speicherzellen in Biteinheiten (im folgenden als ein bitweises Prüfverfahren bei konstanter Spannung bezeichnet) angewendet werden.
Dieses Verfahren wird nachstehend unter Bezugnahme auf die Fig. 2 beschrieben.
Zwischen den beteiligten Speicherzellen bestehen je nach den anwendungsbedingten Zuständen der Speicherzellen fertigungsbedingte Abweichungen sowie Schwankungen des Schwellwerts. So ist beispielsweise in diesem Fall eine Speicherzelle mit dem Mindestschwellwert (d. h. eine am leichtesten zu programmierende Speicherzelle M₂) auf Vth = -3 V gesetzt (CO in der Fig. 2); eine Speicherzelle mit dem maximalen Schwellwert (d. h. eine am schwersten zu program­ mierende Speicherzelle M₁) ist auf Vth = 0 V (D0 in der Fig. 2) eingestellt; und der Schwellwert Vth einer Speicher­ zelle, in die "0" eingeschrieben wird, ist so eingestellt, daß er in den Bereich zwischen 0,5 V und 2 V fällt.
Zunächst wird eine gegebene Seite (oder ein Chip) gewählt.
Die Spannung VSS (z. B. 0 V) für eine Schreiboperation "0" oder VbitH (z. B. 10 V) für eine Schreiboperation "1" wird an die mit jeder Speicherzelle der gewählten Seite entspre­ chend den zu schreibenden Daten verbundenen Bitleitung ge­ legt.
Die erste Schreiboperation erfolgt, indem eine hohe Span­ nung VPP (= 18,5 V) an jede gewählte Wortleitung (d. h. an das Steuergate jeder gewählten Speicherzelle) gelegt wird.
Bei Beendigung der ersten Schreiboperation wird geprüft, ob der Schwellwert Vth jeder Speicherzelle einen Beendigungs­ bestimmungspegel erreicht hat (Prüfoperation). In diesem Fall beträgt der Schwellwert Vth der Speicherzelle M₁ 1 V (C1) und fällt somit in den vorgegebenen Bereich. Der Schwellwert Vth der Speicherzelle M₂ beträgt jedoch -2 V (D1) und fällt somit aus dem vorgegebenen Bereich. Es wird deshalb bestimmt, daß die Schreibverarbeitung nicht abge­ schlossen ist.
An die mit denjenigen Speicherzellen, für die keine Schreiboperationen durchgeführt werden (nicht dargestellt) sowie mit denjenigen Speicherzellen, bei denen die Daten­ verarbeitung abgeschlossen ist, verbundenen Bitleitungen wird eine Spannung von 10 V gelegt, und eine Spannung von 0 V wird an eine mit denjenigen Speicherzellen, deren Schreibverarbeitung nicht abgeschlossen ist, verbundene Bitleitung gelegt. Darüber hinaus wird die gleiche Spannung VPP (18,5 V) wie in der ersten Schreiboperation, jedoch etwas länger, an jede gewählte Wortleitung gelegt.
Die obige Operation wird so oft wiederholt, bis die Schreibverarbeitung bezüglich der am schwersten zu pro­ grammierenden Speicherzelle M₂ abgeschlossen ist (der Schwellwert fällt in den vorgegebenen Bereich).
Dieses Verfahren wird beispielsweise in der japanischen Patentanmeldung, KOKAI-Veröffentlichung Nr. 1-159895, beschrieben.
Bei dem obigen Verfahren kann eine Überprogrammierung der Speicherzellen vermieden werden, da die Daten in Einheiten von Speicherzellen geprüft werden. Das bedeutet, daß die Breite der Schwellwertverteilung der Speicherzellen auf einen vorgegebenen (gewünschten) Bereich eingestellt werden kann. Sämtliche Speicherzellen einer gewählten Seiten wer­ den unter derselben Spannung VPP (18,5 V) programmiert. Da eine Speicherzelle mit niedriger Programmiergeschwindigkeit (eine schwer zu programmierende Speicherzelle) und eine Speicherzelle mit hoher Programmiergeschwindigkeit (eine leicht zu programmierende Speicherzelle) unter derselben Spannung programmiert werden, erfordert die vollständige Programmierung aller Speicherzellen einen hohen Zeitauf­ wand.
Es die Aufgabe der vorliegenden Erfindung, eine nicht­ flüchtige Halbleiterspeichervorrichtung (EEPROM) bereit­ zustellen, die einen dielektrischen Durchschlag eines Tunneloxidfilms und eine Zunahme des Leckstroms bei Datenlösch- und -schreiboperationen vermeidet und die Zuverlässigkeit jeder Speicherzelle verbessert, über ein Schreibprüfkonzept verfügt, welches selbst bei variierenden Zellencharakteristika eine Zunahme der Programmierzeit unterdrücken kann, einen hinreichenden Bereich der Schreib­ spannung VPP sicherstellt, die Breite der Schwellspannungs­ verteilung der Speicherzellen verringert und eine Elektro­ neninjektion unter hoher Geschwindigkeit ausführen kann.
Das Wesentliche der vorliegenden Erfindung ist die Program­ mierung unter bitweise optimalen Programmierbedingungen während der Programmierung einer Seite. Diese Technologie wird als bitbezogene Programmierspannungswahl zur Seiten­ programmierung bezeichnet. Eine spezielle Ausführungsform sieht die allmähliche Erhöhung einer Schreibspannung VPP (oder die allmähliche Absenkung einer Spannung VCC eines gewählten Gate) vor, während eine Schreiboperation bzw. ein bitweiser Prüfoperationszyklus wiederholt ausgeführt wird. Die Schreibspannung VPP wird mit jedem Zyklus um ΔVPP er­ höht, während eine Schreibzeit Δt für eine Schreiboperation konstant gehalten wird. Außerdem sind die Werte von ΔVPP und Δt so eingestellt, daß die Breite einer Schwellwert­ verteilung nach einer Schreiboperation "0" den Wert von ΔVPP annimmt.
Die charakteristischen Merkmale der vorliegenden Erfindung werden nachstehend detaillierter beschrieben.
Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung ist dadurch ge­ kennzeichnet, daß sie folgendes umfaßt: ein Halbleitersub­ strat; eine Speicherzelle mit in einer Oberflächenzone des Halbleitersubstrats ausgeformten Source- und Drainzonen, einem ersten Gate-Isolierfilm, einer Ladungsspeicher­ schicht, einem zweiten Gate-Isolierfilm und einem Steuer­ gate, welche nacheinander auf dem Halbleitersubstrat ge­ stapelt sind, wobei die Speicherzelle in der Lage ist, Daten durch den Austausch von Ladungen elektrisch rück­ zuschreiben; und eine Einrichtung zum Anlegen eines hohen Potentials an das Halbleitersubstrat und eines mittleren Potentials an das Steuergate in einer ersten Datenlösch­ operation und zum Anlegen eines hohen Potentials an das Halbleitersubstrat und eines niedrigen Potentials an das Steuergate in der zweiten und den nachfolgenden Daten­ löschoperationen, wodurch Elektronen aus der Ladungsspei­ cherschicht entzogen werden.
Eine nichtflüchtige Speichervorrichtung gemäß einer wei­ teren ersten Ausführungsform der Erfindung ist dadurch ge­ kennzeichnet, daß sie folgendes umfaßt: ein Halbleiter­ substrat; eine Vielzahl von Speicherzellen mit jeweils in einer Oberflächenzone des Halbleitersubstrats ausgeformten Source- und Drainzonen, einem ersten Gate-Isolierfilm, einer Ladungsspeicherschicht, einem zweiten Gate-Isolier­ film und einem Steuergate, welche nacheinander auf dem Halbleitersubstrat gestapelt sind, wobei die in Form einer Matrix angeordneten Speicherzellen in der Lage sind, Daten durch den Austausch von Ladungen zwischen den Ladungsspei­ cherschichten und den Halbleitersubstraten elektrisch rück­ zuschreiben; und eine Einrichtung zum Anlegen eines hohen Potentials an das Halbleitersubstrat das Steuergate jeder nicht gewählten Speicherzelle und eines mittleren Poten­ tials an das Steuergate einer gewählten Speicherzelle in einer ersten Datenlöschoperation und zum Anlegen eines hohen Potentials an das Halbleitersubstrat und das Steuer­ gate jeder nicht gewählten Speicherzelle und eines nied­ rigeren Potentials als das mittlere Potential an das Steuergate der gewählten Speicherzelle in einer zweiten und den nachfolgenden Datenlöschoperationen, wodurch Elektronen aus der Ladungsspeicherschicht entzogen werden.
Gemäß der ersten Ausführungsform der vorliegenden Erfindung sind vor der Datenschreiboperation die Daten in jeder Spei­ cherzelle "1" oder "0". In diesem Fall liegt der Schwell­ wert einer Speicherzelle mit Datum "0" höher als ein Refe­ renzpotential. Das bedeutet, daß viele Elektronen in die Ladungsspeicherschicht injiziert werden. Danach wird ein hohes Potential an das Substrat gelegt, um die Elektronen aus der Ladungsspeicherschicht in das Substrat zu entladen, wodurch die Daten gelöscht werden. Da in der Ladungsspei­ cherschicht Elektronen vorhanden sind, wenn ein Datum "0" gespeichert ist, wird an den Tunneloxidfilm ein stärkeres elektrisches Feld gelegt.
In der ersten Ausführungsform handelt es sich bei dem hohen Potential um ein erhöhtes Potential, das mittlere Potential ist ein Spannungsversorgungspotential und das niedrige Potential ist ein Massepotential.
Entsprechend der vorliegenden Erfindung wird in der ersten Löschoperation ein hohes Potential (z. B. als "H"-Pegel­ potential zu bezeichnen) an das Substrat und ein mittleres Potential (z. B. als "M"-Pegelpotential zu bezeichnen) an das Steuergate gelegt. In der Praxis entspricht eine zwi­ schen dem Gate und dem Substrat angelegte Spannung der Dif­ ferenz zwischen den "H"- und "M"-Pegelpotentialen, und das an dem Tunneloxidfilm gelegte elektrische Spitzenfeld wird verringert. Zu diesem Zeitpunkt verschiebt sich der Schwellwert in Richtung des Negativwerts, und die Anzahl der Elektronen in der Ladungsspeicherschicht nimmt ab. In der zweiten Löschoperation wird beispielsweise ein "H"- Pegelpotential an das Substrat und ein niedriges Potential (als "L"-Pegelpotential zu bezeichnen) oder ein niedrigeres als das "M"-Pegelpotential an das Steuergate gelegt. Obwohl bei dieser Operation eine höhere Spannung anliegt, kann das am Tunneloxidfilm liegende elektrische Spitzenfeld unter­ drückt werden, da Elektronen aus der Ladungsspeicherschicht entzogen werden und deren Potential abnimmt. In diesem Fall kann ein Potential des Steuergate und dessen Substrat in­ vers eingestellt und während des Programms verwendet wer­ den.
Auf die obenbeschriebene Weise können das am Tunneloxidfilm liegende elektrische Spitzenfeld unterdrückt und die Probleme des dielektrischen Durchschlags und der Erhöhung des Leckstroms gelöst werden.
Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform der Erfindung ist dadurch gekenn­ zeichnet, daß sie folgendes umfaßt: eine Speicherzellen­ anordnung mit einer Vielzahl von Speicherzellen, welche in Form einer Matrix angeordnet und in der Lage sind, Daten elektrisch rückzuschreiben und zu löschen und so in Reihe geschaltet sind, daß die Speicherzellen Drains und Sources gemeinsam nutzen; eine Vielzahl von mit dem Drain der Spei­ cherzellen gekoppelten Bitleitungen; eine Vielzahl von Wortleitungen, welche Steuergates der Speicherzellen dar­ stellen; eine Schreibeinrichtung zum Anlegen eines ersten Schreibpotentials an eine gewählte Wortleitung, eines ersten Bitleitungspotentials an eine Bitleitung, welche mit der gewählten Wortleitung verbunden ist und mit welcher eine Speicherzelle, in die Daten einzuschreiben sind, ge­ koppelt ist, und zum Anlegen eines zweiten Bitleitungs­ potentials an eine Bitleitung, welche mit der gewählten Wortleitung verbunden ist und mit welcher eine Speicher­ zelle, in die keine Daten einzuschreiben sind, gekoppelt ist, wenn eine Schreiboperation auszuführen ist; und eine Rückschreibeinrichtung zum Auslesen von durch die Schreib­ einrichtung eingeschriebenen Daten, wodurch die Schreib­ einrichtung veranlaßt wird, eine erneute Schreiboperation auszuführen, wenn eine Speicherzelle mit einer unzurei­ chenden Schreiboperation vorhanden ist, und zum sequentiel­ len Erhöhen des ersten Schreibpotentials entsprechend der Anzahl von Schreiboperationen.
Die Rückschreibeinrichtung ist dadurch gekennzeichnet, daß sie eine Einrichtung zur variablen Einstellung des ersten und zweiten Bitleitungspotentials enthält.
Entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung werden eine an jedes gewählte Steuergate eines gewählten Blocks gelegte Schreibspannung VPP, ein an jedes nicht gewählte Steuergate des gewählten Gateblocks gelegtes Übertragungspotential für das Bitleitungspotential VM, ein an jede Zelle, in die "1" einzuschreiben ist, gelegtes Bitleitungspotential VbitH und dergl. entsprechend der An­ zahl von Prüfschreiboperationen gesteuert. Dies bedeutet insbesondere, daß eine vorgegebene Anzahl von Schreibope­ rationen erkannt wird und diese Spannungen innerhalb vor­ gegebener Bereiche erhöht werden. Beispielsweise wird bei einem herkömmlichen Konzept dieselbe Impulsspannung VPP wiederholt angelegt (20 V - 20 V - 20 V). Bei der vorlie­ genden Erfindung wird die Impulsspannung VPP sequentiell mit einer Rate von 1 V von 19 V auf 21 V erhöht (19 V - 20 V - 21 V - 21 V). Darüber hinaus wird die Sollspannung entsprechend einer vorgegebenen Beziehung zwischen den Potentialen VM und VbitH erhöht. Wie oben beschrieben, wird das Endpotential von VPP (z. B. 21 V) durch das Nennpoten­ tial der Vorrichtung bestimmt.
Mit der obigen Konfiguration lassen sich die folgenden Effekte erzielen.
Als erstes sei ein Effekt beschrieben, der sich durch Ver­ ringerung des ersten Schreibpotentials erzielen läßt. Die erste Schreibspannung ist geringer als diejenige des her­ kömmlichen Konzepts. Weist ein Begrenzer eine Abweichung in Richtung höherer Spannungen auf (+0,5 V), so beträgt im Falle des herkömmlichen Konzepts eine Ausgangsspannung 20,5 V gegenüber einer Soll-Spannung von 20 V. Als Ergebnis erreicht die am leichtesten zu programmierende Speicher­ zelle mit einem 40-µs-Impuls 2 V, was dem oberen Grenzwert einer Schwellwertverteilung entspricht. Diese Impulsbreite bestimmt die minimale Impulsbreite.
Selbst wenn bei der vorliegenden Erfindung ein Begrenzer eine Abweichung in Richtung höherer Spannungen aufweist, überschreitet der Schwellwert selbst der am leichtesten zu programmierenden Speicherzelle 2 V innerhalb eines 200-µs- Impulses, da die erste Schreibspannung niedriger einge­ stellt ist als im herkömmlichen Konzept. Das bedeutet, daß mit einem 40-µs-Impuls der Schwellwert den oberen Grenzwert einer Schwellwertverteilung selbst dann nicht überschrei­ tet, wenn sich die Ausgangsspannung des Begrenzers in Rich­ tung höherer Spannungen verschiebt. Im Ergebnis wird die Prozeßüberwachung des Begrenzers erleichtert, um die Aus­ beute zu steigern.
Zweitens sei ein Effekt beschrieben, der sich durch Erhö­ hung des ersten Schreibpotentials während der zweiten und dritten Operation erzielen läßt. Man nehme einen Fall an, in welchem der Begrenzer eine Abweichung in Richtung nied­ rigerer Spannungen aufweist. Beim herkömmlichen Konzept be­ trägt eine Ausgangsspannung 19,5 V gegenüber einer Soll- Spannung von 20 V. In diesem Fall ist eine Schreibdauer von 400 µs erforderlich, um Daten in die am leichtesten zu pro­ grammierende Speicherzelle bis zu einem unteren Grenzwert von 0,5 V einzuschreiben. Im obigen Fall der Mindestimpuls­ breite von 40 µs, müssen die Schreib- und Prüfoperationen höchstens 10 mal wiederholt werden.
Da gemäß der vorliegenden Erfindung die Schreibspannung allmählich erhöht wird, ist die Spannung des ersten Schreibimpulses niedriger als beim herkömmlichen Konzept.
Die Schreibspannung wird jedoch bei den zweiten und dritten Operationen erhöht. Selbst wenn also die Spannung in der dritten und folgenden Operation einen festen Wert hat, werden bis zum unteren Grenzwert des Schwellwertes (0,5 V) in fünf Schreiboperationen durch einen 40-µs- Impuls Daten in die Speicherzelle eingeschrieben. Die Schreibzeit wird gegenüber dem herkömmlichen Konzept um die Hälfte verkürzt. Die Schreibzeit wird noch weiter in dem Maße verkürzt, in dem die Schwellwertverteilung (für den obigen Fall als q1 V berechnet) ohne Prüfoperation breiter wird.
Drittens soll die Zuverlässigkeit einer Speicherzelle be­ schrieben werden. Es ist bekannt, daß eine Zustandsver­ schlechterung des Speichers in hohem Maße mit dem am Tunneloxidfilm während einer Schreiboperation liegenden elektrischen Spitzenfeld zusammenhängt. Man betrachte die am leichtesten zu programmierende Speicherzelle in einem Fall, in dem ein Begrenzer bei einem herkömmlichen Verfah­ ren eine Abweichung in Richtung höherer Spannungen auf­ weist. Vor der ersten Schreiboperation ist jede Schreib­ operation in einem gelöschten Zustand und hat einen nega­ tiven Schwellwert. Im allgemeinen handelt es sich bei einer leicht zu programmierenden Speicherzelle um eine leicht zu löschende Speicherzelle, die daher einen großen negativen Wert aufweist. Wird eine in Richtung höherer Spannungen ab­ weichende Schreibspannung an diese Speicherzelle gelegt, so wird ein sehr starkes elektrisches Feld an den Tunneloxid­ film gelegt, was in einer Zustandsverschlechterung der Speicherzelle resultiert.
Da entsprechend der vorliegenden Erfindung die Schreibspan­ nung für die erste Schreiboperation niedrig eingestellt ist, liegt am Tunneloxidfilm ein gegenüber dem herkömmli­ chen Verfahren nur schwaches elektrisches Feld. Deshalb kann die Zustandsverschlechterung der Speicherzelle unter­ drückt werden.
Viertens sei ein Fall betrachtet, in dem die an jedes nicht gewählte Steuergate eines gewählten Blocks gelegte Übertra­ gungsspannung VM für das Bitleitungspotential und das an jede Zelle, in die "1" eingeschrieben ist, gelegte Bitlei­ tungspotential VbitH mit einer Erhöhung von VPP zunehmen.
VPP und VbitH werden jeweils an das Steuergate sowie an Source/Drain jeder Speicherzelle gelegt, in die "0" einge­ schrieben ist, so daß dort keine Elektronen mehr injiziert werden. Deshalb kann durch Erhöhen von VbitH mit einer Erhö­ hung von VPP ein Schreibfehler vermieden werden. Aus diesem Grund erhöht sich die Spannung VM jedes nicht gewählten Gate, um VbitH zu übertragen. Da jede mit einem nicht ge­ wählten Steuergate verbundene Speicherzelle einem weichen Schreibmodus unterliegt, bei dem VM und VSS jeweils an das Gate und an Source/Drain gelegt sind, müssen VPP und VbitH proportional erhöht werden, um einen Schreibfehler zu ver­ meiden.
Wie oben beschrieben, können gemäß der vorliegenden Erfin­ dung die Zuverlässigkeit jeder Speicherzelle erhöht und gleichzeitig eine hochschnelle Schreiboperation verwirk­ licht werden.
Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform der Erfindung ist dadurch gekenn­ zeichnet, daß sie des weiteren eine Einrichtung zum Ein­ stellen einer längeren Anstiegszeit eines ersten Schreib­ impulses als diejenige des zweiten und nachfolgender Im­ pulse in einer Datenschreiboperation umfaßt, welche zusätz­ lich zu der Vorrichtung der ersten Ausführungsform eine Vielzahl von Impulsen verwendet.
Nachstehend werden die Effekte der dritten Ausführungsform der vorliegenden Erfindung beschrieben. Es sei ein EEPROM betrachtet, mit dem eine Datenschreib- oder -löschoperation durchgeführt wird, indem man einen F-N-Tunnelstrom an den gesamten Gate-Isolierfilm einer Speicherzelle liefert, um negative oder positive Ladungen in der Ladungsspeicher­ schicht zu speichern. Man weiß, daß allgemein bei Fließen eines F-N-Tunnelstroms in der Gate-Isolierschicht ein Leck­ strom auf der Seite des schwachen elektrischen Feldes zu­ nimmt und sich die Datenhaltungseigenschaften verschlech­ tern. Des weiteren ist bekannt, daß das Ausmaß dieser Ver­ schlechterung des Gate-Isolierfilms von einem an diesem liegenden elektrischen Feld abhängt und durch Reduzierung des elektrischen Feldes unterdrückt werden kann.
In einer Speicherzelle sei C₁ die Kapazität eines durch das Substrat und die Ladungsspeicherschicht gebildeten Konden­ sators, C₂ die Kapazität eines durch die Ladungsspeicher­ schicht und das Steuergate gebildeten Kondensators, VPP ist das an das Steuergate in einer Schreiboperation gelegte Potential, V₁ ist die an der Kapazität C₁ liegende Poten­ tialdifferenz, Q seien die in der Ladungsspeicherschicht gespeicherten Ladungen und Tox sei die Dicke des Gate-Iso­ lierfilms, und ein an den Gate-Isolierfilm gelegtes elek­ trisches Feld Eox kann durch die obigen Größen bestimmt werden.
Bei einem n-Kanal-Zelltransistoren verwendenden EEPROM er­ folgt eine Schreiboperation durch die Injektion von Elek­ tronen in die Ladungsspeicherschicht, um darin negative Elektronen zu speichern. Es ist deshalb offensichtlich, daß das elektrische Feld Eox im Zuge der Schreiboperation ab­ nimmt. In diesem Fall erfolgt die Injektion von Elektronen unter Verwendung des F-N-Tunnelstroms, dessen Stärke ausge­ prägt proportional zu dem am Gate-(Tunnel)-Isolierfilm an­ gelegten elektrischen Feld Eox verhält. Deshalb entspricht eine Abnahme des elektrischen Feldes Eox im Zuge der Schreibverarbeitung einer damit einhergehenden Abnahme der Elektroneninjektionsleistung.
Ähnlich wie bei der ersten Ausführungsform der vorliegenden Erfindung ist für VPP eine hohe Spannung erforderlich, wenn die Schreibverarbeitung ein bestimmtes Stadium erreicht hat, es läßt sich jedoch eine hinreichende Injektionslei­ stung erzielen, indem man in der Anfangszeit der Schreib­ verarbeitung mit einer relativ niedriger Spannung VPP arbeitet. Gleichzeitig kann der Maximalwert des an den Gate-Isolierfilm gelegten elektrischen Feldes Eox auf einen niedrigen Wert gedrückt werden, indem man die Spannung VPP in der Anfangsphase der Schreibverarbeitung verringert, wo­ durch sich die Zustandsverschlechterung des Gate-Isolier­ films einschränken läßt. Insbesondere läßt sich dieser Effekt dadurch erzielen, daß man die Anstiegszeit des ersten einer Vielzahl von Impulsen in einer Schreibopera­ tion verlängert. Mit der Verlängerung der Anstiegszeit ver­ stärkt sich der Effekt. Allerdings ist es im Hinblick auf die Schreibgeschwindigkeit nicht sinnvoll, die Anstiegszeit übermäßig zu verlängern.
Da in einer den zweiten und nachfolgende Impulse verwenden­ den Schreiboperation eine bestimmte Ladungsmenge selbst bei verlängerter Impulsanstiegszeit in der Ladungsspeicher­ schicht gespeichert ist, kann nicht ein gleich starker Ein­ fluß auf die Zustandsverschlechterung des Gate-Isolierfilms wie während der ersten Schreiboperation erwartet werden. Folglich braucht die Impulsanstiegszeit nicht weiter zu verlängert werden. Der Umfang der Verlängerung der An­ stiegszeit des ersten Impulses wird im Hinblick auf die Schreibgeschwindigkeit bestimmt. Ist jedoch mindestens die Anstiegszeit des ersten Impulses länger als die normale An­ stiegszeit (die Anstiegszeit des zweiten und nachfolgender Impulse) eingestellt, so kann im Gegensatz zu einer norma­ len Schreiboperation eine Zustandsverschlechterung des Gate-Isolierfilms unterdrückt werden.
Da entsprechend der ersten bis dritten Ausführungsform der vorliegenden Erfindung das elektrische an den Tunneloxid­ film gelegte Spitzenfeld in einer Datenlösch- oder -schreiboperation unterdrückt werden kann, können ein di­ elektrischer Durchschlag des Tunneloxidfilms und eine Zu­ nahme des Leckstroms vermieden werden, was die Zuverlässig­ keit jeder Speicherzelle verbessert. Ein Schreibprüfkonzept läßt sich verwirklichen, bei dem die Verlängerung der Schreibzeit selbst bei variierenden Zellencharakteristika durch die Steuerung des Schreibpotentials in Übereinstim­ mung mit der Anzahl der Schreiboperationen unterdrückt wird.
Eine nichtflüchtige Speichervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung ist dadurch ge­ kennzeichnet, daß sie folgendes umfaßt: ein Halbleitersub­ strat; eine Speicherzellenanordnung aus Speicherzellen, welche in der Lage sind, Daten elektrisch rückzuschreiben und in Form einer Matrix angeordnet sind, wobei jede der Speicherzellen durch Übereinanderstapeln einer Ladungsspei­ cherschicht und eines Steuergate auf dem Halbleitersubstrat gebildet ist; eine Einrichtung zur Änderung des Schwell­ werts für das Anlegen eines Spannungsimpulses zur Schwell­ wertänderung zwischen dem Steuergate und der Halbleiter­ schicht, um den Schwellwert einer jeden einer beliebigen Anzahl von Speicherzellen in der Speicherzellenmatrix zu ändern; eine Schwellwertprüfeinrichtung zur Erkennung der Zustände einer beliebigen Anzahl von Speicherzellen nach dem Anlegen des Spannungsimpulses zur Änderung des Schwell­ werts; eine Einrichtung zur erneuten Änderung des Schwell­ werts für das Anlegen eines Spannungsimpulses für eine Zeitspanne Δt zur Änderung des Schwellwerts an eine aus der beliebigen Anzahl von Speicherzellen, deren gewünschter Schwellwert noch nicht erreicht ist, wodurch der Schwell­ wert erneut geändert wird; und eine Wiederholungseinrich­ tung, welche nach der Abwicklung einer Änderungs- bzw. Prüfoperation des Schwellwerts durch die Schwellwertände­ rungs- bzw. die Schwellwertprüfeinrichtung eine erneute Schwellwert-Änderungsoperation durch die Einrichtung zur Änderung des Schwellwerts bzw. die Schwellwertprüfoperation so oft wiederholt, bis der Schwellwert der Speicherzelle den gewünschten Wert erreicht, wobei die Einrichtung zur erneuten Änderung des Schwellwerts eine Einrichtung zur Erhöhung des Potentials des Spannungsimpulses für die Ände­ rung des Schwellwerts um eine Impulsspitzenwerterhöhung ΔVPP mit jeder erneuten Änderung des Schwellwerts und die Wiederholungseinrichtung eine Einrichtung zum elektrischen Löschen oder Schreiben von Daten in der Weise, daß die Breite der Schwellwertverteilung derjenigen Speicherzelle, die den gewünschten Schwellwert erreicht hat, |ΔVPP| wird, enthält.
Eine nichtflüchtige Speichervorrichtung gemäß einer wei­ teren vierten Ausführungsform der vorliegenden Erfindung ist dadurch gekennzeichnet, daß sie folgendes umfaßt: eine Speicherzellenanordnung aus Speicherzellen, welche in der Lage sind, Daten elektrisch rückzuschreiben und in Form einer Matrix angeordnet sind, wobei jede der Speicherzellen durch Übereinanderstapeln einer Ladungsspeicherschicht und eines Steuergate auf einer Halbleiterschicht gebildet ist; eine Löscheinrichtung zur Durchführung einer Löschoperation auf die in jeder Speicherzelle der Speicherzellenmatrix auf "0" gesetzten Daten; eine Einrichtung zum Anlegen von Span­ nungsimpulsen Änderung des Schwellwerts (VPP1 VPP2, . . . , VPPn) entsprechend den Schreibdaten ("1", "2", . . . , "n") zwischen dem Steuergate und der Halbleiterschicht zur Ände­ rung des Schwellwerts einer jeden einer beliebigen Anzahl von Speicherzellen in der Speicherzellenmatrix; eine Schwellwert-Prüfeinrichtung zur Erkennung der Zustände der beliebigen Anzahl von Speicherzellen nach dem Anlegen der Spannungsimpulse zur Änderung des Schwellwerts; eine Ein­ richtung zum Anlegen eines Rückschreibimpulses für das Anlegen von Spannungsimpulsen zur Änderung des Schwellwerts entsprechend den Schreibdaten für die Speicherzellen, die ihre gewünschten Schwellwerte (Vth1, Vth2, . . . , Vthn) noch nicht erreicht haben, in Übereinstimmung mit den Schreib­ daten ("1", "2", . . . "n"), wodurch die Schwellwerte ent­ sprechend den Schreibdaten erneut geändert werden; und eine Wiederholungseinrichtung, welche nach der Abwicklung einer Änderungs- bzw. Prüfoperation des Schwellwerts durch die Einrichtung zum Anlegen eines Schreibimpulses bzw. die Schwellwertprüfeinrichtung eine erneute Schwellwert-Ände­ rungsoperation durch die Einrichtung zum Anlegen eines Rückschreibimpulses bzw. die Schwellwertprüfoperation so oft wiederholt, bis die Schwellwerte der Speicherzellen die gewünschten Werte erreichen, wobei die Einrichtung zum An­ legen des Schreibimpulses eine Einrichtung zum Einstellen der Spannungsimpulse zur Änderung des Schwellwerts ent­ sprechend VPP1, = VPP2 - ΔVPPd2 = VPP3 - ΔVPPd3 = . . . = VPPn - ΔVPPdn und die Einrichtung zum Anlegen des Rückschreib­ impulses eine Einrichtung zur Einstellung der gewünschten Schwellwerte entsprechend Vthi - Vthi-1 = ΔVPPdi (i = 2, 3, . . ., n) enthält.
Die bevorzugten Verwirklichungen der vierten erfindungs­ gemäßen Ausführungsform umfassen folgendes:
  • (1) Die Einrichtung zum Anlegen des Schreibimpulses enthält eine Einrichtung zum Anlegen eines Spannungsimpulses zur Änderung des Schwellwerts für eine Zeit Δt₀, die Einrichtung zum Anlegen des Rückschreibimpulses enthält eine Einrichtung zum Anlegen eines Spannungsimpulses für eine Zeit Δt zur Änderung des Schwellwerts sowie eine Einrichtung zur Erhöhung des Spannungsimpulses zur Änderung des Schwellwerts um eine Impulsspitzenwert­ erhöhung ΔVPP mit jeder erneuten Änderungsoperation des Schwellwerts, und die Wiederholungseinrichtung enthält eine Einrichtung zum elektrischen Schreiben von Daten in der Weise, daß die Breite der Schwellwertverteilung derjenigen Speicherzelle, die den gewünschten Schwell­ wert erreicht hat, |ΔVPP| wird.
  • (2) Die Einrichtung zum Anlegen des Rückschreibimpulses enthält eine Einrichtung, welche den Spitzenwert des Spannungsimpulses zur Änderung des Schwellwerts kon­ stant hält.
  • (3) Die Einrichtung zum Anlegen des Rückschreibimpulses enthält eine Einrichtung zur Erhöhung des Spitzenwerts eines Spannungsimpulses zur Änderung des Schwellwerts um eine Spitzenwerterhöhung ΔVPP für eine der Impuls­ breite entsprechende Zeit Δt und eine Einrichtung zur Erhöhung des Spitzenwertes eines Spannungsimpulses zur Änderung des Schwellwerts um ΔVPP × Δt₀/Δt für eine der Impulsbreite Δt₀ entsprechenden Zeit.
  • (4) Die Einrichtung zum Anlegen des Rückschreibimpulses enthält eine Einrichtung zur Erhöhung des Spitzenwerts eines Spannungsimpulses zur Änderung des Schwellwerts um eine Erhöhung ΔVPP des Impulsspitzenwertes mit einer vorgegebenen Anstiegsgeschwindigkeit für eine der Im­ pulsbreite Δt₀ entsprechenden Zeit sowie eine Einrich­ tung zur Erhöhung des Spitzenwertes eines Spannungs­ impulses zur Änderung des Schwellwerts um ΔVPP × Δt₀/Δt mit einer vorgegebenen Anstiegsgeschwindigkeit für eine der Impulsbreite Δt₀ entsprechenden Zeit.
  • (5) Eine in der Änderungsoperation des Schwellwerts verwen­ dete Impulsbreite Δt₀ ist gleich einer Impulsbreite Δt, wie sie in der Operation zur erneuten Änderung des Schwellwertes verwendet wird.
  • (6) Eine in der Änderungsoperation des Schwellwerts verwen­ dete Impulsbreite Δt₀ ist größer als eine Impulsbreite Δt, wie sie in der Operation zur erneuten Änderung des Schwellwertes verwendet wird.
Bei der vorliegenden Erfindung wird die Schreibspannung VPP allmählich mit dem Ablauf der Schreibzeit erhöht. Bei die­ ser Operation wird die Schreibverarbeitung hinsichtlich einer leicht zu programmierenden Speicherzelle unter einer relativ niedrigen Schreibspannung VPP beendet. Die Schreib­ verarbeitung hinsichtlich einer schwer zur programmierenden Speicherzelle erfolgt unter einer relativ hohen Schreib­ spannung VPP, wodurch sich ein weiter Bereich der Schreib­ spannung VPP ergibt.
Um die Werte ΔVPP und Δt so einstellen zu können, daß die Breite einer Schwellwertverteilung nach einer Schreibopera­ tion "0" ΔVPP wird, muß der Betrag des Schwellwertversatzes in einem Zyklus nahezu den konstanten Wert ΔVPP haben. Des­ halb wird die an einen von einem Tunnelstrom durchflossenen Isolierfilm gelegte Spannung auf einen in jedem Zyklus kon­ stanten Wert geregelt, und der Maximalwert der Spannung kann verringert werden, was in einer Verbesserung der Zu­ verlässigkeit resultiert.
Die bevorzugten Verwirklichungen der ersten bis vierten erfindungsgemäßen Ausführungsformen umfassen folgendes:
  • (1) Die Speicherzellen bilden durch die Reihenschaltung der Vielzahl von Speicherzellen eine NAND-Struktur.
  • (2) Des weiteren sind ein erstes mit einem Ende der NAND- Zelle und der Bitleitung gekoppeltes Auswahlgate; ein zweites mit dem anderen Ende der NAND-Zelle gekoppeltes Auswahlgate; und eine mit dem anderen Ende der NAND- Zelle über das zweite Auswahlgate verbundene Sourcelei­ tung bereitgestellt.
  • (3) Die Vielzahl der Speicherzellen bilden durch Parallel­ schaltung der Bitleitungen eine Speicherzelleneinheit.
  • (4) Die Speicherzellen, deren gemeinsamer Drain über ein erstes Auswahlgate mit der Bitleitung und deren ge­ meinsame Source über ein zweites Auswahlgate mit einer gemeinsamen Sourceleitung gekoppelt ist, bilden durch die Parallelschaltung der Bitleitungen eine NOR-Struk­ tur.
  • (5) Des weiteren wird eine Einrichtung bereitgestellt, wel­ che ein Potential eines ersten Schreibimpulses so ein­ stellt, daß die Überprogrammierung der am leichtesten zu programmierenden Speicherzelle während des Daten­ schreibens durch eine Vielzahl von Impulsen verhindert wird.
  • (6) Des weiteren wird eine Einrichtung zur Einstellung des oberen Grenzwertes eines Potentials des Schreibimpulses auf ein Nennpotential der Speicherzellen und der peri­ pheren Schaltungen während des Datenschreibens durch eine Vielzahl von Impulsen bereitgestellt.
Entsprechend der vorliegenden Erfindung wird ein EEPROM bereitgestellt, welches einen hinreichenden VPP-Bereich sicherstellen, die Breite der Schwellwertverteilung der Speicherzellen verringern kann und eine hochschnelle Elek­ troneneinjektionsoperation gestattet, indem die Schreib­ spannung VPP kontinuierlich erhöht wird, während ein Zyklus aus Schreib-/bitweiser Prüfoperation wiederholt abläuft. Eine Elektronenentladeoperation ist in einfacher Weise durch Umkehren der Polarität der Spannung am Steuergate jeder Speicherzelle möglich. Darüber hinaus ist die vor­ liegende Erfindung gleichermaßen auf eine Vorrichtung an­ wendbar, welche einen p-Kanal-MOS-Transistor als eine Speicherzelle verwendet.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus der nachfolgenden Beschreibung oder der praktischen Ver­ wirklichung der Erfindung sowie aus den beiliegenden An­ sprüchen.
Im folgenden wird die Erfindung anhand der beiliegenden Zeichnungen näher erläutert; es zeigen:
Fig. 1 eine graphische Darstellung zur Erläuterung des Verfahrens zur chipweisen Erhöhung der Prüfspan­ nung;
Fig. 2 eine graphische Darstellung zur Erläuterung des Verfahrens zur bitweisen Prüfung bei konstanter Spannung;
Fig. 3 eine graphische Darstellung zur Erläuterung der vorliegenden Erfindung;
Fig. 4 einen Graphen zur Darstellung der Beziehung zwi­ schen der Programmierzeit und der Breite der Schwellwertverteilung der Speicherzellen;
Fig. 5 einen Graphen zur Darstellung der Beziehung zwi­ schen dem maximalen elektrischen Feld (elektri­ sches Spitzenfeld) und dem Kopplungsfaktor;
Fig. 6 ein Blockschema des Aufbaus eines EEPROM-Systems des NAND-Typs entsprechend einer ersten Ausfüh­ rungsform der Erfindung;
Fig. 7A und 7B eine perspektivische bzw. eine Draufsicht einer LSI-Speicherkarte als ein Beispiel für den Systemaufbau in der Fig. 6;
Fig. 8 ein Blockschema des Aufbaus eines EEPROM-Systems des NAND-Typs entsprechend der ersten Ausfüh­ rungsform der Erfindung;
Fig. 9A und 9B eine Draufsicht bzw. eine Ersatzschaltung eines NAND-Zellabschnitts einer Speicherzellen­ matrix;
Fig. 10A und 10B Schnittansichten entlang der Linien 10A- 10A′ und 10B-10B′ in der Fig. 9A;
Fig. 11 eine Ersatzschaltung einer aus NAND-Zellen auf­ gebauten in Form einer Matrix angeordneten Zellanordnung;
Fig. 12 ein Schaltschema des detaillierten Aufbaus eines Zeilendecoders eines EEPROM des NAND-Typs;
Fig. 13 eine Impulsübersicht der Wellenformen der an ein Substrat, ein Steuergate und ein Auswahlgate in einer Datenlöschoperation gelegten Spannungen;
Fig. 14 ein Flußdiagramm der Schreibverarbeitung;
Fig. 15 ein Schaltschema einer Leseverstärker-/Daten­ zwischenspeicherschaltung;
Fig. 16 ein Schaltschema einer Begrenzerschaltung zur Verwirklichung einer Schreiboperation des Aus­ führungsbeispiels;
Fig. 17 ein Blockschema zur Darstellung des Konzepts einer Schaltung zum Anlegen eines Schreibpoten­ tials;
Fig. 18 ein Schaltschema einer Schaltung zur variablen Änderung der Periode eines Ringoszillators;
Fig. 19A und 19B eine Schnittansicht bzw. eine Ersatz­ schaltung der Struktur einer in der Ausführungs­ form der vorliegenden Erfindung verwendeten Speicherzelle;
Fig. 20A bis 20D Diagramme der Elektroneninjektionskenn­ linien, wie sie sich durch ein Elektronen­ injektionskonzept unter Verwendung einer Prüfoperation mit der zweiten Ausführungsform der vorliegenden Erfindung ergeben, wenn die gewählten Zellen mit Daten "0" programmiert sind;
Fig. 21A bis 21D Diagramme der Elektroneninjektionskenn­ linien, wie sie sich durch ein Elektronen­ injektionskonzept unter Verwendung einer Prüf­ operation mit der dritten Ausführungsform der vorliegenden Erfindung ergeben;
Fig. 22A und 22B Diagramme zur Darstellung der Schwellwert­ änderungen der Speicherzelle mit einem Elektro­ neninjektionskonzept unter Verwendung einer bit­ weisen Prüfoperation in dem dritten Ausfüh­ rungsbeispiel;
Fig. 23A bis 23D Diagramme der Elektroneninjektionskenn­ linien, wie sie sich durch ein Elektronen­ injektionskonzept unter Verwendung einer Prüf­ operation zur Verbesserung der Regelbarkeit des Schwellwerts jeder Speicherzelle der dritten Ausführungsform ergeben;
Fig. 24A bis 24D Diagramme der Elektroneninjektionskenn­ linien, wie sie sich durch ein Elektronen­ injektionskonzept unter Verwendung einer Prüf­ operation bei der vierten Ausführungsform der vorliegenden Erfindung ergeben;
Fig. 25A bis 25D Diagramme der Elektroneninjektionskenn­ linien, wie sie sich durch ein Elektroneninjek­ tionskonzept unter Verwendung einer Prüfopera­ tion bei der fünften Ausführungsform der vorlie­ genden Erfindung ergeben;
Fig. 26A und 26B Diagramme der ersten Modifikation des Elektroneninjektionskonzepts unter Verwendung der Prüfoperation der fünften Ausführungsform;
Fig. 27A und 27B Diagramme der zweiten Modifikation des Elektroneninjektionskonzepts unter Verwendung der Prüfoperation der fünften Ausführungsform;
Fig. 28 ein Schaltschema einer Speicherzellenmatrix eines EEPROM des NAND-Typs in der sechsten Aus­ führungsform der Erfindung;
Fig. 29 ein Blockschema des Aufbaus einer Schaltung zum Treiben der Steuergates in der sechsten Ausfüh­ rungsform;
Fig. 30 ein Diagramm des Schaltungsaufbaus eines Steuer­ gatetreibers in der sechsten Ausführungsform;
Fig. 31 ein Diagramm des detaillierten Schaltungsaufbaus eines Steuergatetreibers in der sechsten Aus­ führungsform;
Fig. 32A und 32B Schaltschemata des detaillierten Aufbaus einer Stromsteuerschaltung in einem Steuergate­ treiber der sechsten Ausführungsform;
Fig. 33 eine Impulsübersicht zur Veranschaulichung einer Schreib-/Prüfoperation in der sechsten Ausfüh­ rungsform;
Fig. 34 ein Diagramm der Schreibkennlinien der Speicher­ zellen in der sechsten Ausführungsform;
Fig. 35 ein Blockschema des Aufbaus eines Steuergate­ treibers in der siebten Ausführungsform der vor­ liegenden Erfindung;
Fig. 36 ein Schaltschema des detaillierten Schaltungs­ aufbaus eines Steuergatetreibers in der siebten Ausführungsform;
Fig. 37 eine Impulsübersicht zur Veranschaulichung einer Schreib-/Prüfoperation in der siebten Ausfüh­ rungsform; und
Fig. 38A und 38B Diagramme eines Elektroneninjektionskon­ zepts unter Verwendung einer Prüfoperation und der zugehörigen Elektroneninjektionskennlinien in der achten Ausführungsform der vorliegenden Erfindung.
Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeich­ nungen beschrieben.
Das Wesentliche der vorliegenden Erfindung besteht in der allmählichen Erhöhung einer Schreibspannung VPP (oder der allmählichen Senkung einer Spannung VCC eines gewählten Gate), während ein Schreib-/bitweiser Prüfoperationszyklus wiederholt abläuft. Zunächst werden die Merkmale der Erfin­ dung unter Bezugnahme auf die Fig. 3 und 5 beschrieben.
Die Beschreibung der vorliegenden Erfindung bezieht sich auf die Fig. 3.
In diesem Fall ist eine Speicherzelle mit dem Mindest­ schwellwert (d. h. eine am schwersten zu programmierende Speicherzelle M₂) auf Vth = -4 V (E0 in der Fig. 3) einge­ stellt; eine Speicherzelle mit dem maximalen Schwellwert (d. h. eine am leichtesten zu programmierende Speicherzelle M₁) ist auf Vth = -1 V (F0 in der Fig. 3) eingestellt; der Schwellwert Vth einer Speicherzelle, in die "0" einzu­ schreiben ist, ist so eingestellt, daß er in den Bereich zwischen 0,5 V und 2 V fällt.
Eine gegebene Seite (oder ein Chip) wird gewählt.
An eine mit jeder Speicherzelle der gewählten Seite verbun­ dene Bitleitung wird ein Potential VSS (z. B. 0 V) für eine Schreiboperation "0" oder ein Potential VbitH (z. B. 10 V) für eine Schreiboperation "1" in Übereinstimmung mit den zu schreibenden Daten gelegt. In diesem Fall liegen ferti­ gungsbedingte Abweichungen zwischen den jeweiligen Spei­ cherzellen und Schwankungen des Schwellwertes in Abhängig­ keit von den Zuständen der Speicherzellen vor (d. h. VPP wird an eine gewählte Seite gelegt).
Die erste Schreiboperation erfolgt, indem eine hohe Span­ nung PP (= 18,5 V) an jede gewählte Wortleitung (d. h. an das Steuergate jeder gewählten Speicherzelle) gelegt wird.
Bei Beendigung der ersten Schreiboperation wird geprüft, ob der Schwellwert Vth jeder Speicherzelle einen Beendigungs­ bestimmungspegel erreicht hat (Prüfoperation). In diesem Fall beträgt der Schwellwert Vth der Speicherzelle M₁ 1 V (E1) und fällt somit in den vorgegebenen Bereich. Der Schwellwert Vth der Speicherzelle M₂ beträgt jedoch -2 V (F1), er liegt also außerhalb des vorgegebenen Bereichs. Somit wird bestimmt, daß die Schreibverarbeitung nicht abgeschlossen ist.
An die mit denjenigen Speicherzellen, für die keine Schreiboperationen durchgeführt werden (nicht dargestellt) sowie mit denjenigen Speicherzellen, bei denen die Schreib­ verarbeitung abgeschlossen ist, verbundenen Bitleitungen wird eine Spannung von 10 V gelegt, und eine Spannung von 0 V wird an eine mit demjenigen Speicherzellen, deren Schreibverarbeitung nicht abgeschlossen ist, verbundene Bitleitung gelegt. Darüber hinaus wird eine höhere als in der ersten Schreiboperation angelegte konstante Spannung VPP (19,5 V) an jede gewählte Wortleitung gelegt, wodurch die zweite Schreiboperation erfolgt. Mit der zweiten Schreiboperation wird der Schwellwert Vth der Speicherzelle M₁ 3 V (F3) und fällt somit in den vorgegebenen Bereich. Allerdings beträgt der Schwellwert Schwellwert Vth der Speicherzelle M₂ -0,5 V (E3) und liegt somit außerhalb des vorgegebenen Bereichs. Es wird deshalb bestimmt, daß die Schreibverarbeitung nicht abgeschlossen ist.
Um Daten in die Speicherzelle M₂ einzuschreiben, wird eine die Spannung in der zweiten Schreiboperation übersteigende konstante Spannung VPP (z. B. 20,5 V) an die gewählte Wort­ leitung gelegt, wodurch die dritte Schreiboperation ausge­ führt wird. Anschließend erfolgen Prüf- und Schreibopera­ tionen, während die an der gewählten Wortleitung liegende Spannung allmählich erhöht wird, bis die Schreibverarbei­ tung hinsichtlich der am schwersten zu programmierenden Speicherzelle M₂ abgeschlossen ist (der Schwellwert fällt in den vorgegebenen Bereich). Da Speicherzellen mit trägem Programmierverhalten bei 20,5 V und Speicherzellen mit ra­ schem Programmierverhalten bei 19,5 V programmiert werden, werden folglich sämtliche Speicherzellen bei optimalem VPP programmiert. Die Erfinder bezeichnen dieses Verfahren als bitweises VPP-(Programmierspannung)-Programmierverfahren (Technologie) der gewählten Seite.
Bei der obigen Verarbeitung erfährt keine Speicherzelle eine Überprogrammierung wie bei dem bitweisen Prüfverfahren unter konstanter Spannung, und die Verlängerung der Pro­ grammierzeit wie bei dem Verfahren der chipweisen Erhöhung der Prüfspannung kann vermieden werden.
Die Fig. 4 ist ein Graph zur Darstellung der Beziehung zwi­ schen der Programmierzeit und der Schwellverteilung der entsprechenden Speicherzellen nach der Schreibverarbeitung. In diesem Graphen sind entlang der Ordinate die Program­ mierzeit und entlang der Abszisse der Bereich der Schwell­ spannungsänderungen aufgetragen. In der Fig. 4 repräsen­ tieren eine Kurve A den Fall der chipweisen Erhöhung der Prüfspannung; eine Kurve B den Fall des bitweisen Prüf­ verfahrens unter konstanter Spannung und eine Kurve C den Fall der vorliegenden Erfindung.
Im Fall der chipweisen Erhöhung der Prüfspannung kann die Breite der Schwellwertverteilung der entsprechenden Spei­ cherzellen nicht durch ein Programm korrigiert werden und hängt nicht von der Programmierzeit ab.
Im Fall des bitweisen Prüfverfahrens unter konstanter Span­ nung ist eine längere Schreib- bzw. Programmierzeit erfor­ derlich, da Änderungen der Schwellwerte der jeweiligen Speicherzellen nach der Schreibverarbeitung klein zu halten sind. Beträgt beispielsweise die Breite der Schwellwertver­ teilung 2 V, so beläuft sich die Schreibzeit auf etwa 500 µs. Beträgt jedoch die Breite der Schwellwertverteilung 1 V, so wird die Schreibzeit um etwa das Dreifache verlän­ gert.
Im Vergleich zu den beiden obigen Verfahren beträgt die Schreibzeit bei der vorliegenden Erfindung etwa 300 µs, wenn die Schwellwertänderung auf 0,5 V eingestellt ist. Das bedeutet, daß die Schreibverarbeitung mit einer kleinen Schwellwertänderung durchgeführt werden kann, ohne daß eine lange Schreib- bzw. Programmierzeit erforderlich ist.
Die Fig. 5 ist eine graphische Darstellung der Beziehung zwischen dem maximalen elektrischen Feld (elektrisches Spitzenfeld) und dem Kopplungsfaktor. Bei diesem Graphen gibt die Ordinate das maximale elektrische Feld und die Abszisse den Kopplungsfaktor an. Da die Kurventypen der Fig. 5 identisch mit denen der Fig. 4 sind, wird auf ihre Beschreibung verzichtet.
Wie aus der Fig. 5 ersichtlich ist, haben die Kurven A und C nahezu identische Kennwerte. Eine Kurve B zeigt, daß die Stärke des maximalen elektrischen Feldes mit zunehmendem Kopplungsfaktor zunimmt (beträgt der Kopplungsfaktor z. B. 0,5, so ist die Stärke des maximalen elektrischen Feldes ca. 1,2 mal zu hoch wie diejenige entsprechend der Kurven A und C). Deshalb nimmt die Stärke des an einen Tunneloxid­ film liegenden elektrischen Spitzenfeldes zu, und es erge­ ben sich Probleme bezüglich des dielektrischen Durchschlags und des Leckstroms.
Die Fig. 6 ist ein Blockschema des Systemaufbaus der EEPROM′s des NAND-Typs gemäß der vorliegenden Erfindung. Dieses EEPROM-System enthält eine Vielzahl von EEPROM′s 1 des NAND-Typs und eine Steuerschaltung 2 zur Steuerung einer Datenrückschreiboperation bezüglich jedes EEPROM 1 des NAND-Typs.
Die Fig. 7A und 7B sind eine perspektivische Ansicht bzw. eine Draufsicht einer LSI-Speicherkarte als ein Beispiel für den in der Fig. 1 gezeigten Systemaufbau. Ein Karten­ gehäuse 3 der LSI-Speicherkarte enthält vier EEPROM′s 1 des NAND-Typs und eine Steuerschaltung 2. Das Kartengehäuse 3 ist über einen Anschluß 4 mit einer externen Einheit ver­ bunden.
Die Fig. 8 ist ein Blockschema des Schaltungsaufbaus eines EEPROM des NAND-Typs entsprechend der ersten Ausführungs­ form der vorliegenden Erfindung.
Das EEPROM des NAND-Typs der ersten Ausführungsform enthält eine Speicherzellenmatrix 21, einen Zeilendecoder 22, eine Steuergate-Steuerschaltung 23, eine Substratpotential- Steuerschaltung 24, einen Dateneingangs-/Ausgangspuffer 25, eine Bitleitungs-Steuerschaltung 26, einen Spaltendecodie­ rer 27 und einen Adreßpuffer 28.
Die Steuergate-Steuerschaltung 23 setzt vorgegebene Steuer­ signale entsprechend den Datenschreib-, -lösch-, -lese- und -prüfoperationen zur Steuerung der Gateleitungen der Spei­ cherzellenmatrix 21 ab, welche vom Zeilendecodierer 22 ge­ wählt sind.
Die Substratpotential-Steuerschaltung 24 steuert eine Wanne des p-Typs, welche eine Zelle auf einem Potential von 0 V in einer normalen Operation und auf einem Potential VPP (ca. 20 V) in einer Löschoperation bildet.
Die Bitleitungs-Steuerschaltung 26 führt bezüglich der Speicherzellenmatrix 21 Datenschreib- und -leseoperationen aus. Die Bitleitungs-Steuerschaltung 26 ist mit dem Daten­ eingangs-/Ausgangspuffer 25 verbunden.
Der Adreßpuffer 28 übergibt eine Eingangsadresse an den Zeilendecodierer 22 und den Spaltendecodierer 27.
Das EEPROM des NAND-Typs der ersten Ausführungsform enthält des weiteren (nicht dargestellte) Generatorschaltungen für Schreib-, Lösch- und mittlere Potentiale zum Anlegen eines für die Datenschreib-, -lösch- und -leseoperationen erfor­ derlichen Schreibpotentials VW, Löschpotentials VE und mittleren Potentials VM an die Steuergateleitungen, die Bitleitungen, das Substrat und dergl.
Die Fig. 9A und 9B zeigen eine Draufsicht bzw. eine Er­ satzschaltung eines NAND-Zellabschnitts der Speicherzel­ lenmatrix. Die Fig. 10A und 10B sind Schnittansichten ent­ lang der Linien 10A-10A′ bzw. 10B-10B′ in der Fig. 9A.
Eine aus einer Vielzahl von NAND-Zellen bestehende Spei­ cherzellenmatrix ist in einem von einem Element-Isolier­ oxidfilm 12 umgebenen Siliziumsubstrat des p-Typs (oder einer Wanne des p-Typs) 11 ausgeformt.
Der Aufbau der Speicherzellen wird nachstehend unter Be­ trachtung einer NAND-Zelle beschrieben.
Eine NAND-Zelle besteht aus acht in Reihe geschalteten Speicherzellen M₁ bis M₈. Jede Speicherzelle besitzt den folgenden Aufbau. Ein schwebendes Gate 14 (14₁, 14₂, . . . , 14₈) ist auf dem Substrat 11 über einem Gateoxidfilm 13 ausgeformt. Ein Steuergate 16 (16₁, 16₂, . . . , 16₈) ist auf dem schwebenden Gate 14 über einer isolierenden Zwischen­ schicht 15 ausgeformt. Diese Speicherzellen sind auf eine solche Weise in Reihe geschaltet, daß jeweils benachbarte Speicherzellen als Sources und Drains der Speicherzellen dienende Diffusionsschichten 19 des n-Typs gemeinsam nutzen. Dieser Aufbau bildet eine NAND-Zelle.
Zwei Paare Auswahlgates 14₉ und 16₉ sowie 14₁₀ und 16₁₀, die gleichzeitig mit dem schwebenden Gate und dem Steuergate jeder Speicherzelle gebildet werden, sind jeweils auf den Drain- und Sourceseiten der NAND-Zellen ausgeformt. Das Substrat, auf welchem Elemente ausgeformt sind, ist mit einem CVD-Oxidfilm 17 bedeckt. Eine Bitleitung 18 ist auf dem CVD-Oxidfilm 17 angeordnet. Die Bitleitung 18 steht in Kontakt mit einer Draindiffusionsschicht 19 an einem Ende der NAND-Zelle.
Die Steuergates 16 der NAND-Zelle sind in Zeilenrichtung als Steuergateleitungen CG₁, CG₂, . . . , CG₈ angeordnet, wel­ che als Wortleitungen dienen. Die Auswahlgates 14₉, 16₉, 14₁₀ und 16₁₀ sind ebenfalls kontinuierlich in Zeilenrich­ tung als Auswahlgateleitungen SGS und SGD angeordnet.
Die Fig. 11 zeigt eine Ersatzschaltung der Speicherzellen­ anordnung, in welcher die obigen NAND-Zellen in Form einer Matrix angeordnet sind.
Die Fig. 12 zeigt den detaillierten Aufbau des Zeilendeco­ dierers eines NAND-EEPROM.
Der Zeilendecodierer enthält eine aus n-Kanal-MOS-Tran­ sistoren Qn41 und Qn42 des E-Typs sowie p-Kanal-MOS-Tran­ sistoren Qp11 und Qp12 des E-Typs aufgebaute Freigabeschal­ tung sowie eine aus n-Kanal-MOS-Transistoren Qn43 und Qn44 des E-Typs sowie p-Kanal-MOS-Transistoren Qp13 und Qp14 des E-Typs aufgebaute Übertragungsschaltung.
Der Zeilendecodierer wird durch ein Adreßsignal ai und ein Decodierer-Freigabesignal RDENB zur Wahl eines Blocks der Speicherzellenmatrix aktiviert, welches einer Eingangs­ adresse entspricht. Im Löschmodus wird der Zeilendecodierer aktiviert, wenn ein Signal ΦER auf den Pegel "H" gesetzt ist. Eine Spannung VPPRW wird in einer Leseoperation zu VCC und in einer Lösch-/Schreiboperation zu VPP (ca. 20 V).
N-Kanal-MOS-Transistoren Qn50 bis Qn69 des E-Typs und p- Kanal-MOS-Transistoren Qp20 bis Qp29 des E-Typs bilden ein Übertragungsgate zur Übertragung der Auswahlgatepotentiale CG1D bis CG8D und VUSS bei Empfang eines Ausgangs vom Zeilen­ decodierer. Die Bezugszeichen VUSS, SG1D, SG2D und CG₁₀ bis CG8D kennzeichnen gemeinsame Signale der jeweiligen Zeilen­ decodierer.
Im folgenden wird eine Datenlöschoperation der ersten Aus­ führungsform beschrieben. Die Fig. 13 zeigt die Wellenfor­ men der an das Substrat (Wanne), ein Steuergate CG und ein Auswahlgate SG im Löschmodus gelegten Spannungen.
Wie aus der Fig. 13 ersichtlich, sind das Auswahlgate SG und die Nicht-Auswahlgates CG′₁ bis CG′₈ in der ersten und zweiten Operation auf den Pegel "H" gelegt, während die Auswahlwortleitungen CG₁ bis CG₈ in der ersten Operation auf dem Pegel "L" und in der zweiten Operation auf dem Pegel "M" liegen.
Wie oben beschrieben, wird im Datenlöschmodus in einer ersten Impulsanlegeoperation eine Spannung des Pegels "M" an die Wortleitungen gelegt, um den Schwellwert zu ändern, während das am Tunneloxidfilm liegende elektrische Feld auf einer geringen Stärke gehalten wird. In der zweiten und in nachfolgenden Operationen wird an den Tunneloxidfilm ein starkes elektrisches Feld gelegt, um ein am Tunneloxidfilm liegendes elektrisches Spitzenfeld zu unterdrücken. Durch diese Operation wird die Zuverlässigkeit des EEPROM verbes­ sert. In der Fig. 13 wird die Spannung für das erste und zweite Löschen angehoben und gesenkt. Die Spannungen können mit Ausnahme derjenigen für das Auswahlgate konstant gehal­ ten werden.
Nunmehr wird eine Datenschreiboperation für das erste Aus­ führungsbeispiel beschrieben. Die Schreiboperation erfolgt entsprechend dem Flußdiagramm der Fig. 14.
Nach dem Einstellen des Schreibmodus (Schritte A1 und A2) erfolgt das Setzen der Daten (Schritt A3), und es wird eine Schreiboperation hinsichtlich einer Speicherzelle ausge­ führt (Schritt A4). Danach wird in einer Prüfleseoperation geprüft, ob die eingeschriebenen Daten korrekt sind (Schritt A5). Sind die Daten korrekt, so ist die Schreib­ verarbeitung abgeschlossen (Schritt A6). Wird in Schritt A5 bestimmt, daß die Daten fehlerhaft sind, so wird erneut eine Schreiboperation ausgeführt (Schritt A8, A7 und A4). Zu diesem Zeitpunkt ist das Schreibpotential variabel ein­ gestellt, was später beschrieben wird. Sind die Daten nach z. B. 10 Schreiboperationen nicht einwandfrei eingeschrie­ ben, so wird der Ablauf mit einem fehlerbedingten Ende abgeschlossen (Schritte A8 bis A10).
Die Tabellen 2 bis 5 zeigen die Beziehungen zwischen SGD, SGS sowie CG₁ bis CG₈ und den Bitleitungspotentialen im Schreibmodus. Für diesen Fall sei angenommen, daß die Wort­ leitung CG₈ gewählt ist. Eine Schreiboperation "1" umfaßt einen Fall, in dem das Datum "1" ist und einen Fall, in dem eine Schreiboperation "0" abgeschlossen ist, wobei eine Spannung gleich der Schreibspannung bei der Schreibopera­ tion "1" anliegt, um eine weitere Injektion von Elektronen zu vermeiden.
Tabelle 2
Tabelle 3
Tabelle 4
Tabelle 5
Die Tabelle 2 stellt einen Fall dar, in dem die Schreib­ spannung in zwei Stufen von 19 V auf 20 V und auf 21 V er­ höht wird. Bei einer solchen Erhöhung der Schreibspannung um 2 V werden das Bitleitungspotential und das Potential des Auswahlgate SGD um 1 V erhöht.
Die Tabelle 3 stellt einen Fall dar, in dem mit der Erhö­ hung der Schreibspannung das Bitleitungspotential und das Potential des Auswahlgate VM erhöht werden.
Jede der obigen Spannung ist nicht auf den Wert der Aus­ führungsform begrenzt, kann jedoch geeignet geändert wer­ den. So wird beispielsweise in jedem der obigen Fälle die Spannung um jeweils 1 V erhöht. Diese Spannung kann jedoch auch jeweils um 0,5 V oder 2 V erhöht werden. Außerdem braucht die Spannung nicht in gleichmäßigen Schritten er­ höht zu werden. So kann die Zunahme z. B. in kleiner wer­ denden Schritten erfolgen: 19 V - 20 V - 20,5 V - 20,7 V. Im Gegensatz dazu ist eine Zunahme in größer werdenden Schritten möglich.
Bei der ersten Ausführungsform wird die Spannung für jede Operation geändert. Die Spannung kann jedoch für jede zweite Operation beispielsweise wie folgt geändert werden: 19 V - 19 V - 20 V - 20 V - 21 V - 21 V. Alternativ kann die Spannung für jede Gruppe von Operationen in folgender Weise geändert werden: 19 V - 20 V - 20 V - 21 V - 21 V - 21 V. Analog ist für die Methoden zur Erhöhung der Bitlei­ tungspotentiale VbitH und VM ein hoher Freiheitsgrad zu­ lässig. Wie offensichtlich ist, können die beiden Poten­ tiale feste Werte haben, wenn ein ausreichender Spannungs­ abstand für Schreibfehler vorhanden ist.
Die Taktung der Potentialerhöhungen braucht nicht mit dem Takt der Erhöhung der Schreibspannung übereinzustimmen, wie in der obigen Ausführungsform, sondern kann unabhängig ge­ steuert werden. In der obigen Ausführungsform wird VPP all­ mählich erhöht. Um jedoch die Potentialdifferenz zwischen dem Steuergate und dem Source-Drain-Pfad zu erhöhen, kann das Bitleitungspotential gesenkt werden, während die Schreibspannung fest bleibt. Wie aus der Tabelle 4 ersicht­ lich ist, kann das Bitleitungspotential schrittweise ver­ ringert werden.
Es brauchen nicht beide Potentiale VbitH und VM erhöht zu werden. So kann beispielsweise nur das Potential VbitH er­ höht werden, während das Potential VM fest bleibt (Tabelle 5). In diesem Fall muß jedoch das erhöhte Potential VbitH an eine gewählte Speicherzelle übertragen werden. Die Poten­ tiale VbitH und VM können gleich sein. Da in diesem Fall ein Spannungsabfall um den Schwellwert am drainseitigen Aus­ wahlgate eintritt, wird eine dem Abfall um den Schwellwert entsprechende Spannung an die Bitleitung übertragen. Im Ge­ gensatz dazu, kann das an die Auswahlgateleitung SGD geleg­ te Potential VM verschieden von dem an eine nicht gewählte Speicherzelle gelegten Potential VM sein.
Nunmehr wird ein Schreibprüfkonzept unter Bezugnahme auf die in der Fig. 15 dargestellte Leseverstärker-/Daten­ zwischenspeicherschaltung (FF) beschrieben.
Wie aus der Fig. 15 ersichtlich ist, wird die Lesever­ stärker-/Datenzwischenspeicherschaltung (FF) durch ein CMOS-Flipflop gebildet. Der erste Ausgang dieser Schaltung ist über einen n-Kanal-MOS-Transistor Qn7 des E-Typs, wel­ cher durch ein Signal ΦF gesteuert wird, mit einer Bitlei­ tung BLi verbunden. N-Kanal-MOS-Transistoren Qn8 und Qn9 des E-Typs, welche jeweils von einem ersten Ausgang des Flip­ flop FF und ein Signal ΦV gesteuert werden, sind in Reihe zwischen der Bitleitung BLi und VCC eingeschaltet. Ein p- Kanal-MOS-Transistor Qp5 des E-Typs zum Vorladen der Bit­ leitung und eine n-Kanal-MOS-Transistors Qn10 des E-Typs zum Entladen der Bitleitung sind mit der Bitleitung verbunden. Eine Leseleitung VDTC ist über einen Detektortransistor Qn11 mit VSS zum Empfang des zweiten Ausgangs des Flipflop FF verbunden.
Soll im Schreibmodus eine Schreiboperation "1" ausgeführt werden, so wird der bitleitungsseitige Knoten des Flipflop FF auf dem Pegel "H" gehalten und ein mittleres Potential an die Bitleitung übertragen. Soll eine Schreiboperation "0" ausgeführt werden, so wird der bitleitungsseitige Knoten des Flipflop FF auf dem Pegel "L" gehalten und das Potential VSS an die Bitleitung übertragen.
In einer Schreibprüfoperation wird bei eingeschaltetem Transistor Qn7 ein Vorladungssignal ΦPB auf den Pegel "L" gelegt, um die Bitleitung auf VCC vorzuladen. In diesem Zustand werden die Schreibdaten im Flipflop FF gehalten. Danach werden das Auswahl- und das Steuergate angesteuert. Ist in diesem Fall das Zelldatum vom D-Typ, so wird die Bitleitung auf VSS entladen. Ist das Zelldatum vom E-Typ, so wird die Bitleitung auf dem VCC-Pegel gehalten. Nach dem Rücksetzen des Auswahl- und des Steuergate wird ein Prüf­ signal ΦV auf den Pegel "H" gelegt. Als Ergebnis wird die das Datum "1" haltende Bitleitung auf VCC - Vth geladen. Anschließend werden ein das Flipflop FF bildender CMOS- Inverter deaktiviert und der Transistor Qn7 eingeschaltet. Bei dieser Operation wird das Potential der Bitleitung abgefragt, zwischengespeichert und dient als erneut zu schreibendes Datum.
Jede Bitleitung, in die "1" eingeschrieben ist, wird auf dem Pegel "H" gehalten, und jede Bitleitung mit einge­ schriebenem "0" und ausreichend ausgeführter Schreibopera­ tion wird auf dem Pegel "H" gehalten. Außerdem wird jede Bitleitung mit eingeschriebenem "0" und unzureichend aus­ geführter Schreiboperation auf dem Pegel "L" gehalten. Die Schreiboperation erfolgt so oft, bis die bitleitungsseiti­ gen Knoten aller Flipflops FF auf dem Pegel "H" gehalten werden.
Schreibzustände werden auf die folgende Weise erkannt.
Die Detektortransistoren aller Flipflops FF sind mit einer Leseleitung SL verbunden. Die Leseleitung VDTC ist mit einem p-Kanal-Transistor QPK verbunden. Nach einer Zwischenspei­ cheroperation wird der Transistor QPK für eine vorgegebene Zeitspanne aktiviert. Ist die Schreibverarbeitung hinsicht­ lich sämtlicher Bits zu diesem Zeitpunkt abgeschlossen, be­ finden sich sämtliche Detektortransistoren aus ausgeschal­ teten Zustand. Die Leseleitung VDTC wird deshalb auf VCC ge­ laden. Sind noch Zellen mit unzureichend ausgeführter Schreiboperation vorhanden, da die den Bitleitungen dieser Zellen entsprechenden Detektortransistoren noch eingeschal­ tet sind, sinkt das Potential der Leseleitung VDTC auf VSS. Deshalb kann durch Erkennen des Potentials der Leseleitung VDTC die Beendigung der Schreiboperation sofort festgestellt werden (im Gegensatz zu dem Fall, in dem sämtliche Bits durch Änderung der Adresse ausgelesen werden). Bei nicht abgeschlossener Schreibverarbeitung wird die Schreibope­ ration erneut ausgeführt.
Die Fig. 16 zeigt eine Begrenzerschaltung zur Verwirkli­ chung der obigen Schreiboperation. In diesem Fall ist eine Sperrstromdiode D über einen Transistor MP des p-Typs mit dem Ausgang einer Stufenaufschaltung 29 verbunden. Die Durchbruchspannung der Diode D ist auf 9,5 V pro Schritt eingestellt.
Es sei angenommen, daß Signale Φ₁ und Φ₂ in der ersten Schreiboperation auf VSS gesetzt sind. Da in diesem Fall Knoten N₁ und N₃ über Transistoren MP3 und MP4 des p-Typs kurzgeschaltet sind, beträgt die Ausgangsspannung VPP 19 V. In der zweiten Schreiboperation sind die Signale Φ₁ und Φ₂ jeweils auf VPP und VSS gesetzt. Obwohl die Knoten N₁ und N₃ kurzgeschlossen sind, fällt die Spannung zwischen den Kno­ ten N₁ und N₃ in diesem Fall um einen Schwellwert Vth eines Transistors MP1 des p-Typs ab. Der Ausgang VPP beträgt des­ halb 20 V, wenn der Schwellwert dieses Transistors des p- Typs 1 V beträgt. Ähnlich sind in der dritten Schreibope­ ration die beiden Signale Φ₁ und Φ₂ auf VPP gesetzt. Folg­ lich beträgt der Ausgang VPP in Übereinstimmung mit einem zweistufigen Spannungsabfall 21 V entsprechend den Schwell­ werten Vth.
Eine gewünschte Spannung läßt sich durch die Steuerung der Begrenzerschaltung bei Erkennen der Anzahl von Schreibope­ rationen auf die obenbeschriebene Weise erzielen.
Die in der Fig. 16 dargestellte Schaltung verwendet zwei Transistoren des p-Typs. Diese Anordnung kann jedoch auf verschiedene Weise modifiziert werden. So können beispiels­ weise Transistoren mit unterschiedlichen Schwellwerten zur Änderung der erhöhten Spannung angeordnet werden, oder es können drei oder mehr Transistoren mit gleichem Schwellwert aufgeteilt in zwei und einen Transistor angeordnet werden. Außerdem kann man Transistoren des p- und des n-Typs kop­ peln. Eine Stufenaufsc 45358 00070 552 001000280000000200012000285914524700040 0002004422810 00004 45239haltung für VM und VbitH kann durch eine ähnliche Anordnung gebildet werden.
Ein Schreib-/Prüfzyklus kann automatisch innerhalb eines Chip oder extern gesteuert werden.
Soll der Zyklus automatisch innerhalb des Chip gesteuert werden, so ist eine Zählerschaltung zur Speicherung der Anzahl von Schreiboperationen vorgesehen, und die Soll- Spannung eines Stufenaufschaltungsbegrenzers wird entspre­ chend eines Ausgangssignals vom der Zählerschalter oder dergl. umgeschaltet. Ein Bereit-/Belegt-Stift wird während einer Schreib-/Prüfoperation in einen Belegtzustand ge­ setzt, und die Beendigung der Schreiboperation wird durch eine Prüfleseoperation bestätigt. Wahlweise wird der Bereit-/Belegt-Stift in einen Bereitzustand zurückversetzt, wenn die Schreibverarbeitung nach einer vorgegebenen Anzahl von Wiederholung der Schreib-/Prüfoperation nicht beendet ist, und es wird beispielsweise eine Information an einen spezifischen E/A-Stift abgesetzt, um zu melden, ob die Prüfoperation abgeschlossen ist. Wie offensichtlich ist, wird die Zählerschaltung in einem vorgegebenen Takt durch z. B. die Eingabe eines Rücksetzsignals rückgesetzt, wenn oder nachdem der Bereit-/Belegt-Stift wieder in den Bereit­ zustand versetzt ist.
Soll der Schreib-/Prüfzyklus außerhalb des Chip gesteuert werden, so werden ein Dateneingabebefehl, ein Schreib­ befehl, ein Prüfbefehl und dergl. generiert. Wenn eine Schreiboperation abgeschlossen ist, wird ein Prüfbefehl eingegeben. Ist die Schreiboperation nicht abgeschlossen, so wird ein erneuter Schreibbefehl eingegeben. Zu diesem Zeitpunkt speichert eine CPU oder dergl. außerhalb des Chip die Anzahl der Schreiboperationen. Bei einer solchen Steu­ eroperation werden z. B. drei Typen von Schreibbefehlen ge­ neriert, denen die Ausgangsspannungen der Stufenaufschal­ tung angepaßt werden. Mit dieser Anordnung kann die Schreibspannung entsprechend der Anzahl von Schreibopera­ tionen gesteuert werden.
Mit dieser Schreibprüfoperation lassen sich die folgenden Effekte erzielen.
Da die Schreibspannung bei der ersten Operation niedriger als im herkömmlichen System eingestellt ist, überschreitet der Schwellwert selbst bei einer Abweichung des Schwell­ werts des Begrenzers in Richtung der hohen Spannung den oberen Grenzwert der Schwellwertverteilung nicht, wodurch die Prozeßüberwachung für den Begrenzer erleichtert wird. Die Anzahl der Prüfoperationen kann durch die allmähliche Anhebung des Schreibpotentials verringert werden. Dadurch verkürzt sich die Schreibzeit. Da außerdem das Schreibpo­ tential bei der ersten Operation, in der das stärkste elektrische Feld an dem Tunneloxidfilm liegt, niedrig ein­ gestellt ist, kann eine Zustandsverschlechterung des Tun­ neloxidfilms vermieden und eine Verbesserung der Zuverläs­ sigkeit jeder Speicherzelle verwirklicht werden.
Nachstehend wird eine weitere Schreibprüfoperation be­ schrieben.
Es wird ein Speicherzellenmatrixblock, in den Daten ein­ zuschreiben sind, gewählt. Die Daten in den Speicherzellen sämtlicher NAND-Zellen des gewählten Blocks werden ge­ löscht, bevor eine Datenschreiboperation hinsichtlich des Blocks ausgeführt wird. In einer Datenlöschoperation liegt an allen Steuergateleitungen (Wortleitungen) CG eine Span­ nung von 0 V. Zu diesem Zeitpunkt wird das Löschpotential VE an die Auswahlgateleitungen SGS und SGD, die Bit- und Sourceleitungen und das Substrat des p-Typs (oder die Wanne des p-Typs) gelegt. Analog wird das Löschpotential an die Steuergateleitungen der nicht gewählten Blöcke gelegt. Durch Aufrechterhaltung dieses Vorspannungszustands für etwa 10 ms werden Elektronen aus den schwebenden Gates sämtlicher Speicherzellen in den gewählten Blöcken entla­ den, und der Schwellwert jeder Speicherzelle ändert sich in Richtung des Negativwerts.
Danach erfolgt eine Löschprüfoperation, um zu prüfen, ob der Schwellwert jeder gelöschten Speicherzelle einen hin­ reichend negativen Wert angenommen hat. Die Steuergates der Speicherzellen aller gewählten NAND-Zellen werden auf 0 V gesetzt. Die Auswahlgates SGS und SGD werden auf z. B. 5 V gesetzt, und ein Lesepotential von z. B. 1,5 V wird an die Bitleitungen gelegt. Die Sourceleitungen und das Substrat des p-Typs (oder die Wanne des p-Typs) sind auf 0 V ge­ setzt. Nunmehr wird die Zeit, während der die Auswahlgates SGS und SGD auf 5 V gehalten werden, so eingestellt, daß Daten "0" ausgelesen werden können, wenn der Schwellwert jeder gelöschten Speicherzelle bis zu einem bestimmten Aus­ maß einen negative-n Wert annimmt. Können die Daten "0" nicht während dieser eingestellten Zeit ausgelesen werden, wird eine erneute Datenlöschoperation ausgeführt und eine Prüfoperation wiederholt, bis die Bedingung erfüllt ist.
Anschließend wird eine Datenschreiboperation ausgeführt. Bei dieser Datenschreiboperation werden Daten entsprechend der Anzahl der eine NAND-Zelle bildenden Bits, z. B. acht Worten entsprechende Daten (wenn eine NAND-Zelle aus acht Bits aufgebaut ist), in einer Datenzwischenspeicherschal­ tung abgelegt. Das Bitleitungspotential wird entsprechend dem einzuschreibenden Datum "0" oder "1" gesteuert. Zu die­ sem Zeitpunkt liegt an der gewählten Steuergateleitung das Schreibpotential VW und an den nicht gewählten Steuergate­ leitungen das mittlere Potential VM. An die Bitleitung BL wird bei Ausführung einer Schreiboperation "1" ein Poten­ tial von 0 V gelegt. Das mittlere Potential VM wird an die Bitleitung BL gelegt, wenn eine Schreiboperation "0" ausge­ führt wird. Bei dieser Schreiboperation liegt das mittlere Potential VM an dem Auswahlgate SGD, und 0 V liegen an dem Auswahlgate SGD und dem Substrat des p-Typs (oder der Wanne des p-Typs) an.
Indem dieser Vorspannungszustand bei einer Schreiboperation beispielsweise 1 ms aufrechterhalten wird, verschiebt sich der Schwellwert jeder Speicherzelle, in die "1" einge­ schrieben ist, in Richtung des positiven Wertes, und der Schwellwert jeder Speicherzelle, in die "0" eingeschrieben ist, wird konstant auf einem negativen Wert gehalten.
Anschließend wird eine Schreibprüfoperation ausgeführt. Die erste Ausführungsform verwendet ein Schreibprüfpotential VVER, um zu prüfen, ob der Schwellwert jeder Speicherzelle, in die ein Datum "1" eingeschrieben ist, einem gewünschten Wert entspricht oder größer ist. Dieser Schwellwert wird unter Berücksichtigung der Datenhaltungseigenschaften jeder Speicherzelle bestimmt und ist auf z. B. 1,5 V eingestellt.
Insbesondere wird das ein Schreibprüfpotential VVER an die gewählte Steuergateleitung gelegt. An die übrigen Steuer­ gateleitungen wird VCC gelegt. Die beiden zu diesem Zeit­ punkt gleichzeitig gewählten Auswahlgates SGS und SGD werden auf VCC gesetzt. Ein Lesepotential, z. B. 1,5 V, wird an die Bitleitung gelegt, und die Sourceleitung wird auf 0 V ge­ setzt. Überschreitet bei dieser Operation der Schwellwert einer gewählten Speicherzelle, in die "1" geschrieben ist, das Schreibprüfpotential, so wird die gewählte Speicherzel­ le nichtleitend gemacht und ein Datum "1" ausgelesen. Ist eine Schreiboperation "1" nicht einwandfrei ausgeführt, und hat der Schwellwert der gewählten Speicherzelle das Schreibprüfpotential nicht erreicht, so wird die gewählte Speicherzelle leitend gemacht und ein Datum "0" ausgelesen. Aus diesem Grund werden eine Schreiboperation "1" und eine Operation 2 zum Abbau der Belastung wiederholt, bis der Schwellwert jeder gewählten Speicherzelle das Schreibprüf­ potential oder ein höheres Potential erreicht hat.
Eine Schreiboperation erfolgt durch das wiederholte Anlegen einer Vielzahl von Impulsen, bis ein gewünschter Zellen­ schwellwert Tr erreicht ist.
Die Fig. 17 stellt das Konzept einer Schaltung zum Anlegen eines Schreibpotentials dar.
Ein Signal wird von einem Schreioperationszähler 30 eines Programm-Controllers an einen Ringoszillator 31 gelegt, der seinerseits ein Signal an eine Stufenaufschaltung 32 lie­ fert. Als Reaktion auf dieses Signal wird die Periode des Ringsoszillators 31 nur bezüglich des ersten Schreibpoten­ tialimpulses verzögert, um die Anstiegszeit des Impulses relativ zu dem zweiten und den nachfolgenden Impulsen zu verzögern.
Die Fig. 18 stellt eine Schaltung zur variablen Änderung der Periode des Ringoszillators 31 dar. Ein Potential des "L"-Pegels (z. B. 0 V) wird normalerweise an einen Anschluß Vselect bzw. Vgewählt gelegt. An den Anschluß Vselect wird jedoch ein Potential des "H"-Pegels (z. B. 5 V) zur Verlängerung der Periode gelegt. Wird die obige Schaltung zur Steuerung der Impulsanstiegsgeschwindigkeit einer herkömmlichen Schaltung hinzugefügt, so kann die Anstiegszeit des ersten Impulses länger als diejenige des zweiten und der nachfol­ genden Impulse eingestellt werden. Mit dieser Anordnung kann eine Zustandsverschlechterung des Gate-Isolierfilms besser unterdrückt werden als mit der herkömmlichen Anord­ nung.
Die Fig. 19A stellt den Aufbau einer nichtflüchtigen Spei­ cherzelle dar. Die mit den Bezugszeichen der Fig. 10A und 10B identischen Bezugszeichen kennzeichnen identische Teile.
Ein schwebendes Gate (Ladungsspeicherschicht) 14 und ein Steuergate 16 sind auf einer Wanne 11B des p-Typs auf einem Siliziumsubstrat 11A des n-Typs übereinander gestapelt. Die Wanne 11B des p-Typs und das schwebende Gate 14 sind von­ einander durch einen Tunneloxidfilm 15 isoliert. Eine Dif­ fusionsschicht 19 des n-Typs bildet Source und Drain eines Speicherzellentransistors.
Die Kapazitäten zwischen dem schwebenden Gate 14 und dem Steuergate 16 sowie zwischen dem schwebenden Gate 14 und der Wanne 11B des p-Typs sind in der Fig. 19B mit den Be­ zugszeichen Ccg und Cox gekennzeichnet. Der Kondensator Cox besitzt die Kapazität zwischen dem schwebenden Gate 14 und der Diffusionsschichten 19 des n-Typs. Die Speicherzelle speichert Daten entsprechend dem Schwellwert der Kapazität.
Der Schwellwert wird durch die Menge der im schwebenden Gate 14 gespeicherten Ladungen bestimmt, welche durch einen den Gateoxidfilm 13 durchfließenden Tunnelstrom geändert wird. Die im schwebenden Gate 14 gespeicherte Ladungsmenge wird durch einen Tunnelstrom durch den Gateoxidfilm 13 ge­ ändert.
Ist das Steuergate 16 auf ein hinreichend höheres Potential gelegt als die Wanne 11B des p-Typs und die Diffusions­ schichten 19 des n-Typs, werden über den Gateoxidfilm 13 Elektronen in das schwebende Gate 14 injiziert. Als Ergeb­ nis steigt der Schwellwert an. Werden im Gegensatz dazu die Wanne 11B des p-Typs und die Diffusionsschichten 19 des n- Typs auf ein höheres Potential als das des Steuergate 16 gelegt, so werden aus dem schwebenden Gate 14 Elektronen über den Gateoxidfilm 13 entladen. Als Ergebnis nimmt der Schwellwert ab.
Die Fig. 20A bis 20D stellen ein Elektroneninjektionsver­ fahren entsprechend der zweiten Ausführungsform der vor­ liegenden Erfindung dar, wenn die gewählte Zelle mit Daten "0" programmiert wird. Aus den Fig. 20A bis 20D sind eine Steuergatespannung Vcg, ein Potential des schwebenden Gate Vfg, ein Tunnelstrom ITunnel und ein Schwellwert Vth einer Speicherzelle ersichtlich.
An ein Steuergate wird ein hohes Potential VPP gelegt, und mit dem Anlegen eines VPP-Impulses erfolgt eine Prüfopera­ tion. Die Anfangsimpulsspannung VPP ist auf eine Spannung Vcgo eingestellt und wird allmählich unter einer Geschwin­ digkeit ΔVPP erhöht. Die Impulsbreite entspricht einer vor­ gegebenen Zeit Δt. Die Werte von Δt und ΔVPP sind so einge­ stellt, daß ein maximaler Änderungsbetrag ΔVth des Schwell­ werts der Speicherzelle während einer Elektroneninjektions­ operation gleich dem Wert ΔVPP wird. Ist in der Praxis der Änderungsbetrag ΔVth des Schwellwerts der Speicherzelle in einer Elektroneninjektionsoperation gleich dem Wert ΔVPP eingestellt und ist der Wert ΔVPP hoch genug, so daß ein hinreichender Tunnelstrom fließt, heben die in einer Elek­ troneninjektionsoperation injizierten Elektronen eine Er­ höhung der am Tunneloxidfilm liegenden Spannung aufgrund der Zunahme des hohen Potentials VPP um ΔVPP in der nächsten Elektroneninjektionsoperation auf. Anschließend nimmt der Änderungsbetrag ΔVth des Schwellwerts in jeder Operation den vorgegebenen Wert ΔVPP an.
Ist die Anfangsimpulsspannung Vcgo hinreichend niedrig ein­ gestellt, so kann der Schwellwert derjenigen Speicherzelle, in die am leichtesten Elektronen injiziert werden können, zuverlässig so gesteuert werden, daß er niedriger als der obere Grenzwert Vth-max des Schwellwerts ist. Als Ergebnis läßt sich ein weiter VPP-Bereich erzielen. Gleichzeitig kann Vth-max - Vth-min = ΔVPP gesetzt werden. Wird das hohe Potential VPP erhöht, so erreicht der Schwellwert der Spei­ cherzelle, in die Elektronen am schwersten zu injizieren sind, rasch den unteren Grenzwert Vth-min. Die Elektronen­ injektionsoperation jeder Speicherzelle ist abgeschlossen, wenn eine Prüfoperation zur Prüfung des Schwellwerts jeder Speicherzelle erkennt, daß der Schwellwert den unteren Grenzwert Vth-min erreicht hat.
Da in der zweiten Ausführungsform das hohe Potential VPP entsprechend einer Zunahme der Menge der injizierten Elek­ tronen ansteigt, wird ein Maximalwert Vfg-max des Potentials Vfg des schwebenden Gate unterdrückt, wodurch eine Zu­ standsverschlechterung des Tunneloxidfilms ebenfalls unter­ drückt wird. In der Praxis nimmt der Änderungsbetrag ΔVth des Schwellwerts in jeder Elektroneninjektionsoperation den vorgegebenen Wert ΔVPP an, und das Potential Vfg des schwe­ benden Gate wird in jeder Operation in gleicher Weise ange­ legt. Als Ergebnis wird der Maximalwert Vfg-max unterdrückt.
Die Fig. 21A bis 21D zeigen ein Konzept der Elektronenin­ jektion entsprechend dem dritten Ausführungsbeispiel der vorliegenden Erfindung, wenn die gewählte Zelle mit einem Datum "0" programmiert wird. Die dritte Ausführungsform ist im wesentlichen identisch mit der zweiten Ausführungsform, ausgenommen, daß eine hochschnelle verwirklicht wird, indem mehrere Impulse in der ersten Elektroneninjektionsoperation zusammengefaßt werden und eine Prüfoperation entfällt. Die dritte Ausführungsform ist hinsichtlich der Elektronen­ injektion unter hoher Geschwindigkeit in dem Fall wirksam, in dem der Schwellwert jeder Speicherzelle den unteren Grenzwert Vth-min durch das Anlegen mehrerer Impulse in der ersten Elektroneninjektionsoperation der zweiten Ausfüh­ rungsform nicht erreicht.
Die Fig. 22A und 22B zeigen Änderungen der Schwellwerte der Speicherzelle, in die Elektronen am einfachsten zu injizie­ ren sind, einer typischen Speicherzelle und der Speicher­ zelle, in die Elektronen am schwersten zu injizieren sind, in Abhängigkeit von der Zeit für die dritte Ausführungs­ form, wenn ein Datum "0" in der gewählten Speicherzelle zu programmieren ist. Eine Verschlechterung des Tunneloxid­ films wird um so zuverlässiger vermieden, je niedriger der Maximalwert Vfg-max wird. Aus diesem Grund können, wie in den Fig. 23A bis 23D dargestellt, die VPP-Impulsbreite Δt und die VPP-Steigerungsrate ΔVPP auf kleine Werte gesetzt wer­ den. In diesem Fall nicht jedoch die Anzahl der Prüfopera­ tionen zu, und die Elektroneninjektion erfordert einen hohen Zeitaufwand. Darüber hinaus wird die Breite der Schwellwertverteilung unnötig klein, was in einer ver­ lustbehafteten Betriebsweise resultiert.
Die Fig. 24A bis 24D stellen ein Elektroneninjektionskon­ zept entsprechend der vierten dritten Ausführungsform der vorliegenden Erfindung dar, wenn die gewählte Zelle mit einem Datum "0" programmiert wird.
In der vierten Ausführungsform sind die in der dritten Aus­ führungsform verwendeten VPP-Impulse zu mehreren Impuls­ gruppen zusammengefaßt. Wie aus den Fig. 21A bis 21D sowie 22A und 22B zu ersehen ist, sind in der ersten Periode eine größere Anzahl von Impulsen zusammengefaßt. Entsprechend der vierten Ausführungsform wird ein Potential Vfg des schwebenden Gate nahezu konstant, und eine Verschlechterung des Tunneloxidfilms läßt sich besser unterdrücken als bei den unter Bezugnahme auf die Fig. 21A bis 21D sowie 22A und 22D beschriebenen Konzepten. Analog wird Vth-max - Vth-min = ΔVPP gesetzt, und die Elektroneninjektionsoperation erfolgt unter hoher Geschwindigkeit.
Die Fig. 25A bis 25D zeigen ein Elektroneninjektionsverfah­ ren entsprechend der fünften Ausführungsform der vorliegen­ den Erfindung.
Die fünfte Ausführungsform der vorliegenden Erfindung ent­ spricht der vierten Ausführungsform, mit der Ausnahme, daß Δt₀ → 0 und ΔVPP0 → 0, wenn Daten "0" in der gewählten Zelle programmiert werden. Jeder VPP-Impuls besitzt einen vorgegebenen Wert ΔVPP/dt und nimmt mit einer Geschwindig­ keit ΔVPP kontinuierlich zu. In der fünften Ausführungsform kann das Potential des schwebenden Gate während der Elek­ troneninjektionsoperation nahezu konstant eingestellt sein, und eine Verschlechterung des Tunneloxidfilms läßt sich auf ein Minimum begrenzen.
Ist während einer Elektroneninjektionsoperation bezüglich der obigen NMOS-Speicherzelle VPP hinreichend hoch, wird die Kanalzone invertiert, und die Drain-, Source- und Kanalzonen werden auf das gleiche Potential gelegt. Deshalb sind die in den Fig. 25A bis 25D sowie in den den Fig. 26A und 26B sowie 27A und 27′B dargestellten Verfahren gleich­ wertig.
Die Fig. 26A und 26B zeigen die erste Modifikation der fünften Ausführungsform, in welcher eine Steuergatespannung Vcg konstant eingestellt ist und eine Drainspannung Vd all­ mählich abgesenkt wird. Mit dieser Betriebsweise lassen sich die gleichen Effekte wie im Falle der fünften Ausfüh­ rungsform erzielen. Ist ein Anfangswert Vd0 einer an den Drain gelegten Spannung höher als die Durchschlagspannung in der ersten Modifikation, kann die in den Fig. 27A und 27B dargestellte Modifikation herangezogen werden. Im ein­ zelnen bedeutet dies, daß ein Anfangswert Vd0 der Drain­ spannung gesenkt und ein Anfangswert Vcg0 der Steuergate­ spannung ebenfalls gesenkt wird. Wird eine Drainspannung Vd auf 0 V gesenkt, so werden eine Steuergatespannung Vcg um Vd0 und Vd gegenüber Vd0 erhöht. Mit diesem Konzept lassen sich die gleichen Effekte wie mit der fünften Ausführungs­ form (Fig. 25A bis 25D) erzielen.
In dem Konzept der Fig. 25A bis 27B ist dVPP/dt ein kon­ stanter Wert. Auch wenn dies in der Praxis schwer zu ver­ wirklichen ist, wird VPP mit einer Geschwindigkeit ΔVPP über eine Zeit Δt geändert, während dVPP/dt 0 beibehalten wird. Des weiteren wird die Breite der Schwellwertvertei­ lung nach der Elektroneninjektion auf ΔVPP eingestellt. Mit dieser Betriebsweise läßt sich ein ähnlicher Effekt wie durch dVPP/dt = const. erzielen.
Wie ersichtlich ist, hat die Spannung VPP einen oberen Grenzwert, welcher von der Durchschlagspannung Vbreak der Vorrichtung bestimmt wird. Mit Erreichen der Durchschlag­ spannung Vbreak kann die Spannung VPP nicht weiter erhöht werden. Selbst in diesem Fall lassen sich die Effekte der vorliegenden Erfindung erzielen, bis die Spannung VPP die Durchschlagspannung Vbreak erreicht. Die Injektion von Elek­ tronen ist oben unter Bezugnahme auf die Fig. 20A bis 27B beschrieben worden. Es ist jedoch auch möglich, in gleicher Weise eine Elektronenentladungsoperation auszuführen, indem die Polarität des Steuergate bezüglich der Wanne des p-Typs umgekehrt wird.
Die Fig. 28 stellt eine Speichermatrix aus EEPROM′s des NAND-Typs entsprechend der sechsten Ausführungsform der vorliegenden Erfindung dar.
Acht Speicherzellen M₁ bis M₈ sind so in Reihe geschaltet, daß jeweils benachbarte Zellen Sources und Drains gemeinsam nutzen und damit eine NAND-Zelle bilden. Ein Ende der NAND- Zelle ist über einen ersten Auswahltransistor S₁ mit einer Bitleitung BL verbunden. Der andere Anschluß der NAND-Zelle ist über einen zweiten Auswahltransistor S₂ mit einer ge­ meinsamen Sourceleitung VS verbunden. Die Auswahlgates SG₁ und SG₂ sind die Gateelektroden der Auswahltransistoren S₁ und S₂. Die Steuergates CG₁ bis CG₈ sind die Gateelektroden der Speicherzellen. Eine Seite besteht aus einer ein Steu­ ergate CG gemeinsam nutzenden Gruppe von Speicherzellen, und ein Block besteht aus einer ein Auswahlgate SG gemein­ sam nutzenden Gruppe von NAND-Zellen. Jede Speicherzelle besitzt eine Struktur ähnlich derjenigen der Fig. 19, und die Speicherzellenmatrix ist in einer gemeinsamen Wanne des p-Typs ausgeformt.
Lösch-, Schreib-, Lese- und Leseprüfoperationen werden hin­ sichtlich jedes NAND-EEPROM wie folgt ausgeführt.
Eine Löschoperation wird für Einheiten von Blöcken ausge­ führt. Die Wanne des p-Typs wird auf eine hohe Spannung (ca. 20 V), die Steuergates CG₁ bis CG₈ eines gewählten Blocks werden auf 0 V gelegt. Die Steuergates der nicht gewählten Blöcke und sämtliche Auswahlgates werden auf VPP gelegt. Die Elektronen in den schwebenden Gates werden in die Wanne des p-Typs entladen, und der Schwellwert jeder Speicherzelle nimmt einen negativen Wert an.
Nach der Löschoperation erfolgt eine Datenschreiboperation in Einheiten von Seiten, beginnend mit der von der Bitlei­ tung am weitesten entfernten Seite. In einer Schreibopera­ tion wird VPP (ca. 10 bis 20 V) an die Steuergates CG₁ bis CG₃ und CG₅ bis CG₈ der nicht gewählten Seiten und an das erste Auswahlgate SG₁ gelegt. Bei Ausführung einer Schreib­ operation "0" wird eine Spannung von 0 V an die Bitleitung BL gelegt. Die Spannung VM wird bei Ausführung einer Schreiboperation "1" an die Bitleitung BL gelegt. Das zweite Auswahlgate SG₂ ist auf 0 V gelegt.
Bedingt durch die Potentialdifferenz zwischen dem gewählten Auswahlgate CG₄ und dem Kanal werden bei der Schreibopera­ tion "0" Elektronen durch einen Tunnelstrom aus dem Kanal in das schwebende Gate injiziert. Als Ergebnis ändert sich der Schwellwert in Richtung des positiven Wertes. Da bei der Schreiboperation "1" das Kanalpotential auf VM gelegt ist, ist das am Tunneloxidfilm liegende elektrische Feld schwach, und es findet keine wirksame Elektroneninjektion in das schwebende Gate statt. Der Schwellwert erfährt daher keine Änderung.
Nach der Schreiboperation erfolgt eine Prüfoperation hin­ sichtlich des Schwellwerts jeder Speicherzelle. Ein Prüf­ potential (ca. 0,5 V) wird an ein gewähltes Steuergate (z. B. CG₄) gelegt, und die nicht gewählten Steuergates CG₁ bis CG₃ und CG₅ bis CG₈ sowie das erste und zweite Auswahl­ gate SG₁ und SG₂ werden auf die Versorgungsspannung VCC ge­ legt. Sind die Bitleitung BL und die Sourceleitung nach einer Schreiboperation "0" elektrisch miteinander verbun­ den, so bedeutet dies, daß der Schwellwert der gewählten Speicherzelle niedriger als das Prüfpotential und damit die Schreiboperation "0" unzureichend ist. Deshalb erfolgt bei einer Wiederholung der Schreiboperation eine erneute Schreiboperation "0". Wird dagegen bestimmt, daß der Schwellwert höher als das Prüfpotential ist, so ist die Schreiboperation korrekt ausgeführt, und es brauchen keine Elektronen mehr in das schwebende Gate injiziert zu werden. Deshalb erfolgt bei einer Wiederholung der Schreiboperation eine erneute Schreiboperation "1". Nach der Schreibopera­ tion "1" erfolgt bei Wiederholung der Schreiboperation unabhängig vom Schwellwert der Speicherzelle eine erneute Schreiboperation "1".
Da die Daten durch Wiederholung der Schreib- und Prüfope­ rationen geschrieben werden, wird die Schreibzeit für jede Speicherzelle eingeregelt. Wird erkannt, daß die Daten ein­ wandfrei in sämtliche Speicherzellen einer Seite einge­ schrieben sind, ist die Datenschreibverarbeitung entspre­ chend einer Seite abgeschlossen.
In einer Leseoperation wird ein gewähltes Steuergate (z. B. CG₄) auf 0 V, und die nichtgewählten Steuergates CG₁ bis CG₃ und CG₅ bis CG₈ sowie das erste und zweite Auswahlgate SG₁ und SG₂ werden auf die Versorgungsspannung VCC gelegt. Nimmt das Potential der vorgeladenen Bitleitung BL ab, so ist der Schwellwert der Speicherzelle niedriger als 0 V und das Datum ist "1". Wird das Potential der Bitleitung BL gehal­ ten, ist der Schwellwert der Speicherzelle höher als 0 V, und das Datum ist "0". In einer Leseoperation muß der Schwellwert jeder Speicherzelle niedriger als die Versor­ gungsspannung VCC sein.
Nachstehend wird ein Verfahren zum Anlegen einer Schreib­ spannung VPP an ein gewähltes Steuergate CG eines EEPROM des NAND-Typs in einer Schreiboperation beschrieben.
Die Fig. 29 zeigt den Aufbau einer Treiberschaltung für die Steuergates.
Diese Schaltung enthält Übertragungsschaltungen 22A zur selektiven Übertragung der Ausgänge von Steuergatetreibern 23B, einem ersten Auswahlgatetreiber 23A und einem zweiten Auswahlgatetreiber 23C an die jeweiligen Steuer- und Aus­ wahlgates. Eine Gruppe von zehn einem Block der Speicher­ zellenmatrix 21 entsprechenden Übertragungsschaltungen 22A wird durch Blockanwahlsignale Φwi und ΦwBi gewählt. Eine Stufenaufschaltung 29 erzeugt auf Basis einer Versorgungs­ spannung VCC die für Schreib- und Löschoperationen erfor­ derlichen Spannungen VPP und VM und legt diese an die Steuergatetreiber 23B, den ersten Auswahlgatetreiber 23A und den zweiten Auswahlgatetreiber 23C.
Die Fig. 30 stellt den Aufbau der Übertragungsschaltungen 22A der Steuergates CG₄, des Steuergatetreibers 23B und der Stufenaufschaltung 29 in Fig. 29 detaillierter dar. Jede Übertragungsschaltung 22A umfaßt eine CMOS-Übertragungs­ schaltung, welche aus n- und p-Kanal-MOS-Transistoren Qn1 und Qp1 aufgebaut ist, sowie eine Rücksetzschaltung, welche aus einem n-Kanal-MOS-Transistor Qn2 aufgebaut ist. Sind die Signale Φwi bzw. ΦwBi auf den Pegel "H" bzw. "L" gelegt, wird die Spannung am Knoten N₁ an das Steuergate übertra­ gen. Sind die Signale Φwi bzw. ΦwBi auf den Pegel "L" bzw. "H" gelegt, liegt das Steuergate an Masse. Die Stufenauf­ schaltung 29 besteht aus einer VM-Stufenaufschaltung 41 und einer VPP-Stufenaufschaltung 42. Der Steuergatetreiber 23B besteht aus einer ersten Schaltstufe 43, einer zweiten Schaltstufe 44 und einer dritten Schaltstufe 45.
Die erste Schaltstufe 43 bestimmt, ob der Ausgang VM der VM-Stufenaufschaltung 41 an den Knoten N₁ gelegt wird. Die zweite Schaltstufe 44 bestimmt, ob der Ausgang VPP der VPP- Stufenaufschaltung 42 an den Knoten N₁ gelegt wird. Die an den Knoten N₁ übertragene Spannung beträgt VPP - ΔVPP. Die dritte Schaltstufe 45 bestimmt, ob der Ausgang VPP der VPP- Stufenaufschaltung 42 an den Knoten N₁ gelegt wird. In die­ sem Fall wird der bei Übertragung des Ausgangs VPP an den Knoten N₁ zu liefernde Strom so eingeregelt, daß eine An­ stiegsgeschwindigkeit ΔVPP/dt des Potentials am Knoten N₁ gesteuert wird.
Die Fig. 31 zeigt den detaillierten Aufbau des Steuergate­ treibers 23B.
Die erste Schaltstufe 43 enthält p-Kanal-MOS-Transistoren Qp1 bis Qp4, einen n-Kanal-MOS-Transistor QD1 und einen In­ verter I₁. Eine aus den MOS-Transistoren Qp2, Qp3, Qn3 und Qn4 sowie dem Inverter I₁ aufgebaute Schaltung dient zur Wand­ lung eines Signals Φ₁ mit einer Amplitude zwischen 0 V und VCC zu einem Signal mit einer Amplitude zwischen 0 V und VPP. Liegt das Signal Φ₁ auf dem Pegel "L", so sind die Gates der Transistoren Qp4 bzw. QD1 auf VPP bzw. 0 V gesetzt. Als Ergebnis wird VM vom Knoten N₁ getrennt. Liegt das Signal Φ₁ auf dem Pegel "H", so sind die Gates der Transi­ storen Qp4 bzw. QD1 auf 0 V bzw. VPP gesetzt. Als Ergebnis wird VM an den Knoten N₁ gelegt. Der Transistor GD1 verhin­ dert die Übertragung von VPP an den Transistor Qp4, wenn der Knoten N₁ auf VPP gesetzt ist.
Die zweite Schaltstufe 44 enthält p-Kanal-MOS-Transistoren Qp5 bis Qp8, n-Kanal-MOS-Transistoren Qn5 und Qn6 sowie einen Inverter I₂. Liegt ein Signal Φ₂ auf dem Pegel "L", so ist das Gate des Transistors Qp7 auf VPP gesetzt. Als Ergebnis wird VPP vom Knoten N₁ getrennt. Liegt das Signal Φ₂ auf dem Pegel "H", so ist das Gate des Transistors Qp7 auf 0 V ge­ setzt. Als Ergebnis wird VPP an den Knoten N₁ gelegt und eine um den Schwellwert des Transistors Qp8 niedrigere Spannung als VPP wird an den Knoten N₁ übertragen.
Die dritte Schaltstufe 45 enthält p-Kanal-MOS-Transistoren Qp9 bis Qp11 n-Kanal-MOS-Transistoren Qn7 und Qn8, einen In­ verter I₃ und eine Stromsteuerschaltung 46. Liegt ein Signal Φ₃ auf dem Pegel "L", so ist das Gate des Transi­ stors Qp11 auf VPP gesetzt. Als Ergebnis wird VPP vom Knoten N₁ getrennt. Liegt das Signal Φ₃ auf dem Pegel "H", so ist das Gate des Transistors Qp11 auf 0 V gesetzt. Als Ergebnis wird VPP an den Knoten N₁ gelegt, während ΔVPP/dt durch die Stromsteuerschaltung 46 gesteuert wird.
Ein p-Kanal-MOS-Transistor Qp12, ein n-Kanal-MOS-Transistor Qn9 und ein n-Kanal-MOS-Transistor des D-Typs QD2 bilden eine Schaltung zur Einstellung des Knotens N₁ auf VGH oder VCC. Liegt ein Signal Φ₄ auf dem Pegel "L", so ist der Kno­ ten N₁ auf VGH gesetzt. Liegt das Signal Φ₄ auf dem Pegel "H", so ist der Knoten N₁ auf VCC gesetzt. Die Spannung VGH beträgt normalerweise 0 V und wird in einer Prüfoperation auf eine Prüfspannung VVRFY (≈ 0,5 V) eingestellt. Der Tran­ sistor QD2 verhindert die Übertragung von VM oder VPP an den Transistor Qp12, wenn ein Signal Φ₅ auf dem Pegel "L" liegt, und VM oder VPP wird an den Knoten N₁ gelegt.
Die beiden Fig. 32A und 32B zeigen den detaillierten Aufbau der Stromsteuerschaltung 46 in der Fig. 31.
Die Stromsteuerschaltung 46 der Fig. 32A enthält p-Kanal- MOS-Transistoren Qp13 bis Qp15 und n-Kanal-MOS-Transistoren des D-Typs QD3 und QD4. Ein Signal Φ3B ist ein invertiertes Signal des Signals Φ₃ in der Fig. 31. Sind die Signale Φ₃ bzw. Φ3B auf den Pegel "H" bzw. "L" gelegt, und liegt ein Knoten N₂ auf VPP, so ist das Gate des Transistors Qp15 auf VPP - 2VtP eingestellt (VtP ist der Schwellwert des p-Kanal- MOS-Transistors). Als Ergebnis wird ein von einem Knoten N₃ zu einem Knoten N₁ fließender Strom von dem Transistor Qp15 gesteuert.
Die Stromsteuerschaltung 46 der Fig. 32B enthält p-Kanal- MOS-Transistoren Qp16 und Qp17, einen n-Kanal-MOS-Transistor QDN10, einen Kondensator C₁ und einen Widerstand R₁. Ist das Signal Φ₃ auf den Pegel "H" und ein Knoten N₂ auf VPP ge­ legt, so wird das Gate des Transistors Qp16 von dem Konden­ sator C₁ und dem Widerstand R₁ gesteuert und die Gatespan­ nung ändert sich von VPP nach 0 V. Als Ergebnis wird ein von einem Knoten N₃ zu einem Knoten N₁ fließender Strom von dem Transistor Qp16 gesteuert.
Die Fig. 20 ist eine Impulsübersicht zur Darstellung einer Schreiboperation hinsichtlich des EEPROM mit dem obigen Aufbau. Wie aus der Fig. 20 ersichtlich ist, werden die Spannungen VM und VPP durch die VM-Stufenaufschaltungen 41 und 42 von der Versorgungsspannung VCC aus verstärkt, wenn das Steuergate CG₄ gewählt ist. Mit jeder Wiederholung einer Schreib-/Prüfoperation wird die Spannung VPP von VPP1 um jeweils VtP erhöht. Die in der Fig. 30 dargestellten Signale Φwi und ΦwBi sind in einem gewählten Block jeweils auf VPP bzw. 0 V gesetzt.
Ist das Signal Φ₄ in einer Schreiboperation auf den Pegel "L" gelegt, so ist der Knoten N₁ auf VCC gesetzt. Als Ergeb­ nis werden sämtliche Steuergates CG₁ bis CG₈ des gewählten Blocks auf VCC gesetzt. Gleichzeitig wird das Auswahlgate SG₁ des gewählten Blocks ebenfalls auf VCC gesetzt. Die Bit­ leitung BL wird nur dann auf VCC gesetzt, wenn eine Schreiboperation "1" auszuführen ist. Während der Schreib­ operation wird das Auswahlgate SG₁ auf 0 V gehalten. Liegt das Signal Φ₁ auf dem Pegel "H", so werden die Steuergates CG1 bis CG8, das Auswahlgate SG₁ und die Bitleitung BL, in die "1" eingeschrieben ist, auf VM gesetzt. Liegt das Signal Φ₃ auf dem Pegel "H", so wird die Spannung des ge­ wählten Steuergate CG₄ in einer Zeit Δt₀ von VM auf VPP1 er­ höht. Die nicht gewählten Steuergates CG₁ bis CG₃ und CG₅ bis CG₈, das Auswahlgate SG₁ und die Bitleitung BL, in die "1" eingeschrieben ist, werden auf VM gehalten. Die den nicht gewählten Steuergates zugehörigen Signale Φ₁, Φ₂, Φ₃ und Φ₄ sind durch die gestrichelten Linien in der Fig. 20 gekennzeichnet.
Liegt das Signal Φ₄ auf dem Pegel "H", so sind sämtliche Steuergates CG₁ bis CG₈ auf 0 V gesetzt. In diesem Zeit­ punkt ist das Auswahlgate SG₁ ebenfalls auf 0 V rückge­ setzt, und die Bitleitung BL wird danach auf 0 V rückge­ setzt.
Nach der obigen Operation erfolgt unmittelbar anschließend eine Prüfoperation. Das gewählte Steuergate CG₄ wird auf das Prüfpotential VVRFY gesetzt. Die nicht gewählten Steuer­ gates CG₁ bis CG₃ und CG₅ bis CG₈ werden auf VCC gesetzt, wenn das Signal Φ₄ auf den Pegel "L" gelegt wird. Die Aus­ wahlgates SG₁ und SG₂ werden ebenfalls auf VCC gesetzt.
Wird erkannt, daß der Schwellwert jeder Speicherzelle, in die "0" einzuschreiben ist, das Prüfpotential VVRFY über­ schreitet, so erfolgt bei Wiederholung einer Schreibopera­ tion eine Schreiboperation "1", wodurch eine übermäßige Schreiboperation "0" vermieden wird. Wird erkannt, daß der Schwellwert jeder Speicherzelle, in die "0" einzuschreiben ist, das Prüfpotential VVRFY nicht überschreitet, so erfolgt bei Wiederholung einer Schreiboperation eine Schreibopera­ tion "0". Bei Wiederholung einer Schreiboperation erfolgt hinsichtlich jeder Speicherzelle, in die "1" einzuschreiben ist, eine Schreiboperation "1".
In der zweiten und den nachfolgenden Schreiboperationen wird nach dem Laden des gewählten Steuergate CG₄ auf VM das Signal Φ₂ abgesetzt, um das gewählte Steuergate CG₄ rasch auf die Maximalspannung des in der vorigen Schreiboperation gewählten Steuergate zu laden. Außerdem wird das Signal Φ₃ auf den Pegel "H" gelegt, so daß die Spannung des gewählten Steuergate während der Zeit Δt durch VtP gesteuert bzw. erhöht wird. In der zweiten Schreiboperation wird die Spannung z. B. von VPP1 auf VPP2 (VPP2 = VPP1+ VtP) gesteuert bzw. erhöht.
Der Wert (VPP₁ - VM)/Δt₀ in der ersten Schreiboperation ist nahezu gleich dem Wert VtP/Δt in der zweiten und den nach­ folgenden Schreiboperationen eingestellt. Diese Werte wer­ den so eingestellt, daß der Schwellwert der am schnellsten mit "0" zu programmierenden Speicherzelle in der ersten Schreiboperation niedriger als der Maximalwert einer Schwellwertverteilung eingestellt ist, auf die der Schwell­ wert nach der Operation "0" konvergieren sollte, und der Schwellwert jeder Speicherzelle, in die "0" einzuschreiben ist, verschiebt sich in der zweiten und den nachfolgenden Schreiboperationen mit einer Geschwindigkeit von ΔVPP (ΔVPP ist die Anstiegsgeschwindigkeit von VPP, welche in diesem Fall VtP entspricht). Die Breite der Schwellwertverteilung nach der Schreiboperation "0" wird deshalb ΔVPP (in diesem Fall VtP).
Die Datenschreiboperation ist beendet, wenn die obigen Schreib- und Prüfoperationen wiederholt worden sind und festgestellt wurde, daß die Schwellwerte der Speicher­ zellen, in die "0" einzuschreiben ist, VVRFY überschreiten.
Die Fig. 35 und 36 zeigen eine weitere Ausführungsform des Steuergatetreibers 23B. Dieser Treiber enthält eine erste und zweite VPP-Stufenaufschaltung 47 und 48 zur Generierung von Ausgängen, welche mit VPPA bzw. VPPB gekennzeichnet sind. Eine vierte Schaltstufe 49 bestimmt, ob der Ausgang VPPA von der ersten VPP-Stufenaufschaltung 47 an den Knoten N₁ gelegt wird.
Die Fig. 37 ist eine Impulsübersicht zur Veranschaulichung einer Schreiboperation.
Die Ausgänge VPPA und VPPB werden auf die gleiche Spannung VPP1 wie in der ersten Schreiboperation und auf VPPB = VPPA + ΔVPP in der zweiten und den nachfolgenden Schreiboperatio­ nen gesetzt. Die anderen Spannungen als VPPA und VPPB ent­ sprechen denjenigen in der Fig. 20. In dieser Ausführungs­ form ist die Einstellung von ΔVPP einfacher als in der in den Fig. 30 und 31 dargestellten Ausführungsform.
Die Fig. 38A und 38B stellen ein Elektroneninjektionskon­ zept entsprechend der achten Ausführungsform der vorlie­ genden Erfindung dar. In einer Speicherzelle sind drei Zu­ stände Daten "0", "1" und "2" gespeichert. Obwohl die VPP- Impulswellenformen identisch mit denjenigen der Fig. 25A bis 25D sind, ist die an eine Speicherzelle, in die "2" einzuschreiben ist, gelegte Spannung von derjenigen, die an einer Speicherzelle, in die "1" einzuschreiben ist, um ΔVPPB. Bei einer Prüfoperation sämtlicher Speicherzellen, in die "2" einzuschreiben ist, werden diejenigen Speicherzel­ len erkannt, die den gewünschten Schwellwert (VVRFY) noch nicht erreicht haben. Darüber hinaus werden von allen Speicherzellen, in die "1" einzuschreiben ist, diejenigen erkannt, die den gewünschten Schwellwert (VVRFY1) noch nicht erreicht haben. - Schreiboperationen "2" und "1" werden nur hinsichtlich dieser Speicherzellen wiederholt. Zu diesem Zeitpunkt wird dVPP₂/dt = dt = dVPP1/dt = ΔVPPA, und ΔVPPA wird gleich einem Schwellwertänderungsbetrag dVth/dt gesetzt.
Durch diese Operation nimmt die Schwellwertverteilung ΔVth nach den Schreiboperationen "2" und "1" den Wert ΔVPPA an. Der Wert ΔVPPB wird dem durch Addition der Breite ΔVth der Schwellwertverteilung zu einem Schwellwertabstand ΔVmargin (ΔVAbstand) zwischen den Schwellwertverteilungen nach den Schreiboperationen "2" und "1" erhaltenen Wert gleichge­ setzt (ΔVPPB = ΔVth + ΔVmargin oder ΔVPPB = VVRFY2 - VVRFY1). Als Ergebnis werden die Schreiboperationen "2" und "1" unabhän­ gig und parallel ausgeführt, um eine hochschnelle Leseope­ ration zu verwirklichen. Es ist offensichtlich, daß die an dem Tunneloxidfilm jeder Speicherzelle liegende maximale Spannung auf ein Mindestmaß begrenzt wird.
Für eine unabhängige, parallele und hochschnelle Verarbei­ tung von Schreiboperationen "2" und "1", ist es günstig, eine Differenz ΔVPPB ungeachtet der VPP-Impulsformen zwi­ schen den an einer Speicherzelle, in die "2" einzuschreiben ist und einer Speicherzelle, in die "1" einzuschreiben ist, angelegten Spannungen einzustellen.
Entsprechend dem Grundgedanken der obigen Beschreibung kann die vorliegende Erfindung gleichermaßen auf einen mehrwer­ tigen (quarternären oder höheren) Speicher angewendet wer­ den. Das Elektroneninjektionskonzept ist unter Bezugnahme auf die Fig. 38A und 38B beschrieben worden. Die vorliegen­ de Erfindung kann jedoch gleichermaßen durch Umkehren der Polarität eines Steuergate relativ zu einer Wanne des p- Typs auf ein Elektronenentladungskonzept angewendet werden.
Die vorliegende Erfindung ist grundsätzlich dadurch gekenn­ zeichnet, daß eine Erhöhung der Stärke eines an jeden Oxid­ filmabschnitt, in welchem Elektronen (Löcher) bedingt durch das allmählich ansteigende Potential VPP unter das schweben­ de Gate wandern, gelegten elektrischen Feldes durch eine Potentialänderung des schwebenden Gate, bedingt durch In­ jektion oder Entladung von Elektronen (Löchern) aufgehoben wird. Deshalb kann die vorliegende Erfindung entsprechend dem Grundgedanken der obigen Beschreibung außer auf das Konzept der Injektion oder Entladung von Elektronen (Lö­ chern) durch Verwenden eines die gesamte Kanaloberfläche durchfließenden Tunnelstroms, wie in den obigen Ausfüh­ rungsformen beschrieben, zur Erzielung der gleichen Effekte auch auf andere Konzepte, z. B. einem Konzept der Injektion oder Entladung von Elektronen durch einen zwischen einem Drain oder einer Source eines schwebenden Gate fließenden Tunnelstrom oder einem Konzept unter Verwendung heißer Elektronen oder Löcher angewendet werden.

Claims (34)

1. Nichtflüchtige Speichervorrichtung, welche folgendes umfaßt:
eine Speicherzellenanordnung (21) aus einer Vielzahl von Speicherzellen (M), welche in Matrixform angeordnet und in der Lage sind, Daten elektrisch rückzuschreiben und zu löschen, wobei diese Speicherzellen eine Source und einen Drain besitzt;
eine Vielzahl von mit dem Drain der Speicherzellen ge­ koppelten Bitleitungen (BL);
eine Vielzahl von Wortleitungen, bei welchen es sich um Steuergates (CG) der Speicherzellen handelt;
eine Schreibeinrichtung (22, 23, 26, 27) zum Anlegen eines ersten Schreibpotentials an eine gewählte Wort­ leitung, eines ersten Bitleitungspotentials an eine mit einer Speicherzelle, in die Daten einzuschreiben sind, welche mit der gewählten Wortleitung verbunden ist, verbundene Bitleitung und zum Anlegen eines zweiten Bitleitungspotentials an eine mit einer Speicherzelle, in die Daten einzuschreiben sind, welche mit der ge­ wählten Wortleitung verbunden ist, verbundene Bitlei­ tung in einer Seitenschreiboperation; und
eine Rückschreibeinrichtung (30, 31, 32, 22) zum Aus­ lesen der von der Schreibeinrichtung geschriebenen Daten, welche die Schreibeinrichtung veranlaßt, eine Schreiboperation erneut auszuführen, wenn eine Spei­ cherzelle mit unzureichender Schreiboperation vorliegt, und das erste Schreibpotential sequentiell zu ändern, um die Potentialdifferenz zwischen der Wortleitung und entweder dem Substrat oder dem Source/Drain in Überein­ stimmung mit der Anzahl von Schreiboperationen zu er­ höhen.
2. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Rück­ schreibeinrichtung eine Einrichtung zur variablen Ein­ stellung des ersten und zweiten Bitleitungspotentials enthält.
3. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des weite­ ren eine Einrichtung für die Einstellung einer längeren Anstiegszeit eines ersten Schreibimpulses als derjeni­ gen eines zweiten und nachfolgender Schreibimpulse bei einer Datenschreiboperation unter Verwendung einer Vielzahl von Impulsen enthält.
4. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Speicher­ zellen durch Schalten der Vielzahl von Speicherzellen in Reihe eine NAND-Zellstruktur aufbauen.
5. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des weiteren folgendes umfaßt:
ein erstes mit einem Ende der NAND-Zelle und der Bit­ leitung verbundenes Auswahlgate (SGD);
ein zweites mit dem anderen Ende der NAND-Zelle ver­ bundenes Auswahlgate (SGS); und
eine mit dem anderen Ende der NAND-Zelle über das zweite Auswahlgate verbundene Sourceleitung (SOURCE).
6. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl der Speicherzellen durch Parallelschalten der Bitlei­ tungen eine Speicherzelleneinheit aufbauen.
7. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Speicher­ zellen, deren gemeinsamer Drain über ein erstes Aus­ wahlgate mit der Bitleitung und der gemeinsame Source über ein zweites Auswahlgate mit der gemeinsamen Sourceleitung verbunden sind, durch Parallelschalten der Bitleitungen eine NOR-Struktur aufbauen.
8. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des wei­ teren ein Einrichtung zur Einstellung eines Potentials eines ersten Schreibimpulses auf ein Potential zur Ver­ meidung der Überprogrammierung der am leichtesten zu programmierenden Speicherzelle während einer Daten­ schreiboperation mittels einer Vielzahl von Impulsen umfaßt.
9. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie des wei­ teren eine Einrichtung (29, 32) zur Einstellung eines oberen Grenzpotentials eines Schreibimpulses auf ein Nennpotential der Speicherzellen und der peripheren Schaltungen während des Datenschreibens mittels einer Vielzahl von Impulsen umfaßt.
10. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie folgendes umfaßt:
ein Halbleitersubstrat (11);
eine Speicherzellenanordnung (21) aus Speicherzellen, welche in der Lage sind, Daten elektrisch rückzuschrei­ ben und in Form einer Matrix angeordnet sind, wobei jede der Speicherzellen durch Übereinanderstapeln einer Ladungsspeicherschicht und eines Steuergate auf dem Halbleitersubstrat gebildet ist;
eine Einrichtung zur Änderung des Schwellwerts für das Anlegen eines Spannungsimpulses zur Schwellwertänderung zwischen dem Steuergate und der Halbleiterschicht, um den Schwellwert einer jeden einer beliebigen Anzahl von Speicherzellen in der Speicherzellenmatrix zu ändern;
eine Schwellwertprüfeinrichtung zur Erkennung der Zu­ stände der beliebigen Anzahl von Speicherzellen nach dem Anlegen des Spannungsimpulses zur Änderung des Schwellwerts;
eine Einrichtung zur erneuten Änderung des Schwellwerts für das Anlegen eines Spannungsimpulses für eine Zeit­ spanne Δt zur Änderung des Schwellwerts an eine aus der beliebigen Anzahl von Speicherzellen, deren gewünschter Schwellwert noch nicht erreicht ist, wodurch der Schwellwert erneut geändert wird; und
eine Wiederholungseinrichtung, welche nach der Ab­ wicklung einer Änderungs- bzw. Prüfoperation des Schwellwerts durch die Schwellwertänderungs- bzw. die Schwellwertprüfeinrichtung eine erneute Schwellwert- Änderungsoperation durch die Einrichtung zur Änderung des Schwellwerts bzw. die Schwellwertprüfoperation so oft wiederholt, bis der Schwellwert der Speicherzelle den gewünschten Wert erreicht,
wobei die Einrichtung zur erneuten Änderung des Schwellwerts eine Einrichtung zur Erhöhung des Poten­ tials des Spannungsimpulses für die Änderung des Schwellwerts um eine Impulsspitzenwerterhöhung ΔVPP mit jeder erneuten Änderung des Schwellwerts und die Wiederholungseinrichtung eine Einrichtung zum elek­ trischen Löschen oder Schreiben von Daten in der Weise, daß die Breite der Schwellwertverteilung derjenigen Speicherzelle, die den gewünschten Schwellwert erreicht hat, |ΔVPP| wird, enthält.
11. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß die Speicher­ zellen durch Schalten der Vielzahl von Speicherzellen in Reihe eine NAND-Zellstruktur aufbauen.
12. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß sie des weiteren folgendes umfaßt:
ein erstes mit einem Ende der NAND-Zelle und der Bit­ leitung verbundenes Auswahlgate (SGD);
ein zweites mit dem anderen Ende der NAND-Zelle ver­ bundenes Auswahlgate (SGS); und
eine mit dem anderen Ende der NAND-Zelle über das zweite Auswahlgate verbundene Sourceleitung (SOURCE).
13. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß die Vielzahl der Speicherzellen durch Parallelschalten der Bitlei­ tungen eine Speicherzelleneinheit aufbauen.
14. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß die Speicher­ zellen, deren gemeinsamer Drain über ein erstes Aus­ wahlgate mit der Bitleitung und deren gemeinsame Source über ein zweites Auswahlgate mit der gemeinsamen Sourceleitung verbunden sind, durch Parallelschalten der Bitleitungen eine NOR-Struktur aufbauen.
15. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß sie des wei­ teren eine Einrichtung zur Einstellung eines Potentials eines ersten Schreibimpulses auf ein Potential zur Ver­ meidung der Überprogrammierung der am leichtesten zu programmierenden Speicherzelle während einer Daten­ schreiboperation mittels einer Vielzahl von Impulsen umfaßt.
16. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 10, dadurch gekennzeichnet, daß sie des wei­ teren eine Einrichtung zur Einstellung eines oberen Grenzpotentials eines Schreibimpulses auf ein Nenn­ potential der Speicherzellen und der peripheren Schal­ tungen während des Datenschreibens mittels einer Viel­ zahl von Impulsen umfaßt.
17. Nichtflüchtige Speichervorrichtung, welche folgendes umfaßt:
eine Speicherzellenanordnung (21) aus Speicherzellen, welche in der Lage sind, Daten elektrisch rückzu­ schreiben und in Form einer Matrix angeordnet sind, wobei jede der Speicherzellen durch Übereinandersta­ peln einer Ladungsspeicherschicht und eines Steuergate auf einer Halbleiterschicht gebildet ist;
eine Löscheinrichtung zur Durchführung einer Lösch­ operation auf die in jeder Speicherzelle der Speicher­ zellenmatrix auf "0" gesetzten Daten;
eine Einrichtung (22, 23) zum Anlegen von Spannungs­ impulsen zur Änderung des Schwellwerts (VPP1, VPP2, . . ., VPPn) entsprechend den Schreibdaten ("1", "2", . . ., "n") zwischen dem Steuergate und der Halbleiterschicht zur Änderung des Schwellwerts einer jeden einer belie­ bigen Anzahl von Speicherzellen in der Speicherzellen­ matrix;
eine Schwellwert-Prüfeinrichtung (25, 26) zur Erken­ nung der Zustände der beliebigen Anzahl von Speicher­ zellen nach dem Anlegen der Spannungsimpulse zur Ände­ rung des Schwellwerts;
eine Einrichtung zum Anlegen eines Rückschreibimpulses (32, 22) für das Anlegen von Spannungsimpulsen zur Än­ derung des Schwellwerts entsprechend den Schreibdaten für die Speicherzellen, die ihre gewünschten Schwell­ werte (Vth1, Vth2, . . . , Vthn) in Übereinstimmung mit den Schreibdaten ("1", "2", . . . , "n") noch nicht erreicht haben, wodurch die Schwellwerte entsprechend den Schreibdaten erneut geändert werden; und
eine Wiederholungseinrichtung (30, 31), welche nach der Abwicklung einer Änderungs- bzw. Prüfoperation des Schwellwerts durch die Einrichtung zum Anlegen eines Schreibimpulses bzw. die Schwellwertprüfeinrichtung eine erneute Schwellwert-Änderungsoperation durch die Einrichtung zum Anlegen eines Rückschreibimpulses bzw. die Schwellwertprüfoperation so oft wiederholt, bis die Schwellwerte der Speicherzellen die gewünschten Werte erreichen,
wobei die Einrichtung zum Anlegen des Schreibimpulses eine Einrichtung zum Einstellen der Spannungsimpulse zur Änderung des Schwellwerts entsprechend VPP1 = VPP2 - ΔVPPd2 = VPP3 - ΔVPPd3 = . . . = VPPn - ΔVPPdn und die Einrichtung zum Anlegen des Rückschreibimpulses eine Einrichtung zur Einstellung der gewünschten Schwellwerte entsprechend Vthi - Vthi-1 = ΔVPPdi (i = 2, 3, . . ., n) enthält.
18. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß
die Einrichtung zum Anlegen des Schreibimpulses eine Einrichtung zum Anlegen eines Spannungsimpulses für eine Zeitspanne Δt₀ zur Änderung des Schwellwerts,
die Einrichtung zum Anlegen eines Rückschreibimpulses zur Änderung des Schwellwerts für eine Zeitspanne Δt und eine Einrichtung zur Erhöhung des Spitzenwerts eines Spannungsimpulses zur Änderung des Schwellwerts um eine Spitzenwerterhöhung ΔVPP mit jeder Operation einer erneuten Schwellwertänderung und
die Wiederholungseinrichtung eine Einrichtung zum elek­ trischen Schreiben von Daten in der Weise, daß die Breite einer Schwellwertverteilung derjenigen Speicher­ zellen, die den gewünschten Schwellwert erreicht haben, |ΔVPP| wird, enthält.
19. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß die Einrichtung zum Anlegen des Rückschreibimpulses eine Einrichtung zur Konstanthaltung des Spitzenwertes eines Spannungsimpulses zur Änderung des Schwellwerts enthält.
20. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß die Einrichtung zum Anlegen eines Rückschreibimpul­ ses eine Einrichtung zur Erhöhung des Spitzenwertes eines Spannungsimpulses zur Änderung des Schwellwerts um ΔVPP für eine der Impulsbreite Δt entsprechende Zeit und eine Einrichtung zur Erhöhung des Spitzenwertes eines Spannungsimpulses um ΔVPP × Δt₀/Δt für eine der Impulsbreite Δt₀ entsprechende Zeit enthält.
21. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß die Einrichtung zum Anlegen eines Rückschreibimpul­ ses eine Einrichtung zur Erhöhung des Spitzenwertes eines Spannungsimpulses zur Änderung des Schwellwerts um eine Impulsspitzenwerterhöhung ΔVPP mit einer vorge­ gebenden Anstiegsgeschwindigkeit für eine der Impuls­ breite Δt entsprechende Zeit und eine Einrichtung zur Erhöhung des Spitzenwertes eines Spannungsimpulses um ΔVPP × Δt₀/Δt mit einer vorgegebenen Anstiegsgeschwin­ digkeit für eine der Impulsbreite Δt₀ entsprechende Zeit enthält.
22. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß die in der Operation zur Änderung des Schwellwerts verwendete Impulsbreite zur Änderung des Schwellwerts Δt₀ gleich ist einer in einer Operation zur erneuten Änderung des Schwellwerts verwendeten Impulsbreite Δt.
23. Vorrichtung gemäß Anspruch 9, dadurch gekennzeichnet, daß die in der Operation zur Änderung des Schwellwerts verwendete Impulsbreite zur Änderung des Schwellwerts Δt₀ größer ist als eine in einer Operation zur erneuten Änderung des Schwellwerts verwendete Impulsbreite Δt.
24. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Speicher­ zellen durch Schalten der Vielzahl von Speicherzellen in Reihe eine NAND-Zellstruktur aufbauen.
25. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß sie des weiteren folgendes umfaßt:
ein erstes mit einem Ende der NAND-Zelle und der Bit­ leitung verbundenes Auswahlgate (SGD);
ein zweites mit dem anderen Ende der NAND-Zelle ver­ bundenes Auswahlgate (SGS); und
eine mit dem anderen Ende der NAND-Zelle über das zweite Auswahlgate verbundene Sourceleitung (SOURCE).
26. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Vielzahl der Speicherzellen durch Parallelschalten der Bitlei­ tungen eine Speicherzelleneinheit aufbauen.
27. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Speicher­ zellen, deren gemeinsamer Drain über ein erstes Aus­ wahlgate mit der Bitleitung und deren gemeinsame Source über ein zweites Auswahlgate mit der gemeinsamen Sourceleitung verbunden sind, durch Parallelschalten der Bitleitungen eine NOR-Struktur aufbauen.
28. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß sie des wei­ teren ein Einrichtung zur Einstellung eines Potentials eines ersten Schreibimpulses auf ein Potential zur Ver­ meidung der Überprogrammierung der am leichtesten zu programmierenden Speicherzelle während einer Daten­ schreiboperation mittels einer Vielzahl von Impulsen umfaßt.
29. Nichtflüchtige Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß sie des wei­ teren eine Einrichtung zur Einstellung eines oberen Grenzpotentials eines Schreibimpulses auf ein Nenn­ potential der Speicherzellen und der peripheren Schal­ tungen während des Datenschreibens mittels einer Viel­ zahl von Impulsen umfaßt.
30. Nichtflüchtige Halbleiterspeichervorrichtung, welche folgendes umfaßt:
ein Halbleitersubstrat (11);
eine Speicherzelle (M) mit in einer Oberflächenzone des Halbleitersubstrats ausgeformten Source- und Drain­ zonen, einem ersten Gate-Isolierfilm, einer Ladungs­ speicherschicht, einem zweiten Gate-Isolierfilm und einem übereinander auf dem Halbleitersubstrat gestapel­ ten Steuergate, wobei die Speicherzelle zum elektri­ schen Rückschreiben von Daten durch den Austausch von Ladungen in der Lage ist;
eine Einrichtung (23, 26) zum Anlegen eines hohen Po­ tentials an das Halbleitersubstrat und eines mittleren Potentials an das Steuergate während einer ersten Datenlöschoperation und zum Anlegen eines hohen Poten­ tials und das Halbleitersubstrat und eines niedrigeren als das unmittelbar vorhergehende Potentials an das Steuergate in der zweiten und den nachfolgenden Daten­ löschoperationen, wodurch der Ladungsspeicherschicht Elektronen entzogen werden.
31. Vorrichtung gemäß Anspruch 30, dadurch gekennzeichnet, daß das hohe Potential ein verstärktes Potential, das mittlere Potential ein Versorgungsspannungspotential und das niedrige Potential ein Massepotential ist.
32. Nichtflüchtige Halbleiterspeichervorrichtung, welche folgendes umfaßt:
ein Halbleitersubstrat (11);
eine Vielzahl von Speicherzellen (M), welche jeweils in einer Oberflächenzone des Halbleitersubstrats ausge­ formte Source- und Drainzonen enthalten, mit einem ersten Gate-Isolierfilm, einer Ladungsspeicherschicht, einem zweiten Gate-Isolierfilm und einem übereinander auf dem Halbleitersubstrat gestapelten Steuergate, wobei die Speicherzellen zum elektrischen Rückschreiben von Daten durch den Austausch von Ladungen in der Lage sind und in Form einer Matrix angeordnet sind;
eine Einrichtung (23, 26) zum Anlegen eines hohen Po­ tentials an das Halbleitersubstrat und das Steuergate jeder nicht gewählten Speicherzelle und eines mittleren Potentials an das Steuergate einer gewählten Speicher­ zelle in einer ersten Datenlöschoperation und zum Anlegen eines hohen Potentials an das Halbleitersub­ strat und das Steuergate jeder nicht gewählten Spei­ cherzelle und zum Anlegen eines niedrigeren als das unmittelbar verhergehende mittlere Potentials an das Steuergate der gewählten Speicherzelle in der zweiten und den nachfolgenden Datenlöschoperationen, wodurch der Ladungsspeicherschicht Elektronen entzogen werden.
33. Vorrichtung gemäß Anspruch 30, dadurch gekennzeichnet, daß das hohe Potential ein verstärktes Potential, das mittlere Potential ein Versorgungsspannungspotential und das niedrige Potential ein Massepotential ist.
34. Nichtflüchtige Halbleiterspeichervorrichtung, welche folgendes umfaßt:
eine Speicherzellenordnung (21) mit einer Vielzahl von Speicherzellen, welche in Form einer Matrix angeordnet und zum elektrischen Rückschreiben und Löschen von Daten in der Lage sind und sind;
eine Vielzahl von mit dem Drain der Speicherzellen ge­ koppelten Bitleitungen (BL);
eine Vielzahl von Wortleitungen, bei welchen es sich um die Steuergates (CG) der Speicherzellen handelt;
eine Schreibeinrichtung (29, 32) zur sequentiellen Er­ höhung einer Potentialdifferenz zwischen einer Wortlei­ tung und entweder dem Substrat oder dem Source/Drain während einer Seitenschreiboperation;
eine Einrichtung (25) zum Lesen einer von der Schreib­ einrichtung geschriebenen Information und zum Rück­ schreiben in eine unzureichend beschriebene Speicher­ zelle; und
eine Einrichtung (25, 26) zur Verhinderung des Program­ mierens einer Speicherzelle, deren Schreiboperation be­ endet ist, indem eine Potentialdifferenz zwischen der Wortleitung und entweder dem Substrat oder dem Source/ Drain verringert wird, wodurch eine bitweise Schreiboperation unter optimalen Bedin­ gungen ausgeführt wird.
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