DE60005156T2 - Verteilte schnittstelle zur parallelen prüfung von mehreren vorrichtungen, wobei nur ein einzelner testkanal benutzt wird - Google Patents

Verteilte schnittstelle zur parallelen prüfung von mehreren vorrichtungen, wobei nur ein einzelner testkanal benutzt wird Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Diese Erfindung betrifft das Testen von integrierten Schaltungsbauelementen unter Verwendung eines Halbleiterprüfgeräts und insbesondere das parallele Testen einer Anzahl von Bauelementen unter Verwendung eines einzelnen Kanals des Prüfgeräts für eine größere Effizienz und einen größeren Durchsatz.
  • Integrierte Schaltungs- (IC) Bauelemente sind ein wichtiger Teil von fast jedem modernen elektronischen oder Computersystem. Um die Herstellungskosten solcher Systeme zu verringern, erwartet der Hersteller, dass jedes Bestandteils-IC-Bauelement von Defekten frei ist und gemäß seinen Spezifikationen arbeitet. Somit ist es nicht unüblich zu erwarten, dass jedes IC-Bauelement einem strengen Testen unterzogen wird, bevor es zum Systemhersteller versandt wird.
  • Es wurde jedoch festgestellt, dass ein signifikanter Teil der Gesamtkosten zum Erzeugen eines IC-Bauelements seinem Testen zugeschrieben werden kann. Dies liegt daran, dass viele modernen IC-Bauelemente komplexe Funktionen durchführen, eine große Anzahl von Eingängen und Ausgängen aufweisen und mit hohen Geschwindigkeiten arbeiten. Ein Speicherbauelement mit 256 Mb kann beispielsweise 16 Datenleitungen und 22 Adressenleitungen aufweisen. Eine simplistische Methode zum Testen eines solchen Bauelements bestünde darin, einen bekannten Datenwert in jede Speicherstelle zu schreiben und dann von jeder Stelle zu lesen und dann den gelesenen Wert mit dem erwarteten oder geschriebenen Wert zu vergleichen, um irgendwelche Fehler festzustellen. Aufgrund der großen Anzahl von Stellen, die jeweils mehrere Bits enthalten, ist jedoch ein solches Verfahren zum Testen jedes Bits jeder Stelle sehr zeitaufwändig. Folglich hat sich das Gebiet des Testentwurfs zum Erzeugen von effizienten Verfahren zum Erkennen von so vielen Fehlern wie möglich, während die geringste Anzahl an Testsequenzen verwendet wird, entwickelt.
  • Ein Speicherbauelement kann unter Verwendung eines automatischen Halbleiterprüfgeräts getestet werden. 1 zeigt ein solches Prüfgerät 108 mit einer Anzahl (N) von Kanälen zum parallelen Testen einer Anzahl von Bauelementen unter Test (DUTs), wie z. B. das DUT 118. Das Prüfgerät 108 führt normalerweise ein Testprogramm aus und erzeugt als Reaktion darauf Daten und Adressen in jedem Kanal, die eine komplexe Testsequenz 106 festlegen, die zum Testen der speziellen DUTs entworfen ist. Jeder Kanal des Prüfgeräts 108 speist ein jeweiliges DUT, so dass eine Anzahl von DUTs entsprechend der Anzahl von Kanälen gleichzeitig getestet werden. Eine Nadelkarte (nicht dargestellt), die alle N Kanäle empfängt, liefert Adressen- und Schreibdaten der Testsequenz 106 zu Stellen in N verschiedenen DUTs gleichzeitig, während die DUTs noch ein Teil eines Halbleiterwafers 116 sind. Das Prüfgerät 108 liest dann von diesen Stellen und führt einen Vergleich mit erwarteten Daten, die es erzeugt, durch. Die Ergebnisse des Vergleichs helfen festzustellen, ob ein spezielles Bit, das von einer Stelle in einem DUT gelesen wird, fehlerhaft ist. Das Prüfgerät 108 führt die obigen Lese- und Schreibzyklen viele Male mit denselben oder anderen Datenmustern durch, um so viele Stellen der DUTs wie möglich bei gegebenen Zeit- und Budgeteinschränkungen zu überprüfen.
  • Um den Durchsatz hinsichtlich der Anzahl von pro Einheitszeit getesteten DUTs zu erhöhen, kann ein größeres Prüfgerät mit mehr Kanälen gebaut werden. Eine solche Lösung könnte jedoch unerschwinglich teuer sein. Das Prüfgerät ist eine komplexe Maschine mit hoher Geschwindigkeit, die viel Zeit und Aufwand erfordert, um sie zu modifizieren oder zu verbessern. Überdies kann ein einzelner Kanal eines modernen Prüfgeräts zwischen 50 und 100 Signaldrähte umfassen, so dass das Erhöhen der Anzahl von Kanälen zwischen dem Prüfgerät und der Nadelkarte es physikalisch unpraktisch macht, alle Signaldrähte mit der Nadelkarte zu verbinden. Daher ist eine effizientere Lösung zum Erhöhen des Durchsatzes eines IC-Testsystems erforderlich.
  • Das US-Patent Nr. 5 070 297 offenbart eine Testvorrichtung für integrierte Schaltungen eines vollen Wafers. 3 stellt eine Teststeuereinheit dar, die mit einer Nadelkarte in Eingriff steht, die mit mehreren IC-Chips über Sondenspitzen verbunden ist. Die Teststeuereinheit liefert Testeingangssignale und erwartete Ausgangssignale. Die Nadelkarte weist Vergleicher auf, die die erwarteten Ausgangssignale empfangen und mit Fehlerzustandsregistern mit einem Speicher zum Speichern von Signalen von den Vergleichern verbinden. Die Nadelkarte weist Datenspeicher- und Datenübertragungsfähigkeiten auf, so dass eine Teststeuereinheit, die nur zum Testen eines Chips auf einmal geeignet ist, gleichzeitig mit einer Vielzahl von Chips zum Testen der Vielzahl von auf einem Wafer ausgebildeten Chips verbunden werden kann.
  • Patent Abstracts of Japan, Band 101, Nr. 278 (S. 499), 20. September 1986 (20. 09. 1986) & JP 61099876A (NEC Corp.), 17. Mai 1986 (17. 05. 1986) offenbart eine LSI-Testvorrichtung, deren Zweck darin besteht, zahlreiche LSIs mit vielen Anschlussstiften gemeinsam zu testen. Eine gemessene Baugruppe, die mit mehreren LSIs und einem Standard-IC-Modul ausgestattet ist und deren funktionale Betriebsfähigkeit bestätigt wurde, wird durch einen Impulserzeugungsteil über einen Eingangssteuerteil auf der Basis der vorbestimmten Testspezifikation mit einem Testsignal versorgt. Das Ausgangssignal aus dem Standard-IC-Modul wird über einen Ausgangssteuerteil zu einem gemessenen Ausgangssteuerteil geliefert. Jeweilige Eingangssignale vom Impulserzeugungsteil werden zu jeweiligen LSIs auf einer gemessenen Baugruppe in einer Zeitverschachtelungsweise geliefert. Diese Ausgangssignale von den LSIs werden in einer Zeitverschachtelungsweise zu dem gemessenen Ausgangssteuerteil geliefert. Der gemessene Ausgangssteuerteil vergleicht/unterscheidet das Ausgangssignal aus den LSIs auf der gemessenen Baugruppe, das in einer Zeitverschachtelungsweise geliefert wird, mit jenem vom Standard-IC-Modul und das erhaltene Ergebnis wird zu einer Prüfgeräthaupteinheit geliefert. Die Prüfgeräthaupteinheit zeigt das Ergebnis auf einer Anzeigevorrichtung oder einer Ausgabevorrichtung an.
  • IBM TDB Band 39, Nr. 07, 1. Juli 96, S. 243–244, offenbart einen N-UP-Testadapter zum gleichzeitigen Testen einer Anzahl von Speicherproduktkarten unter Verwendung eines einzelnen Speicherprüfgeräts. Der N-UP-Testadapter besteht aus zwei Hauptkomponenten; dem gemeinsamen Abschnitt, der die Testadapter-Steuerschaltungen enthält, und den Produktschnittstellenkarten, die direkt mit der getesteten Produktkarte koppeln. Der Begriff "N-UP" bezieht sich auf die Fähigkeit zum Testen einer Anzahl von Produktkarten auf einmal (N kann 1 bis 32 sein). Für jede zu testende Produktkarte ist eine entsprechende Produktschnittstellenkarte vorhanden. Wenn nur eine Produktkarte getestet wird, müssen Signale, die von der Produktkarte stammen, normalerweise geprüft werden und werden zum Prüfgerät zurückgeführt, wo sie mit dem, was erwartet wurde, verglichen werden, und eine Fehlerbedingung wird erzeugt, wenn eine Nicht-Übereinstimmung auftritt. Wenn eine Anzahl von Produktkarten gleichzeitig getestet werden, wird der Vergleich an den einzelnen Produktschnittstellenkarten durchgeführt und eine Fehlerinformation wird in Speichern gespeichert, die sich auf diesen einzelnen Produktschnittstellenkarten befinden. Wenn ein Test beendet ist, fragt das Prüfgerät ein Zustandsregister auf jeder Produktschnittstellenkarte ab. Wenn ein Zustandsregister anzeigt, dass ein Fehler aufgetreten ist, wird der Inhalt des Fehlerspeichers auf der Produktschnittstellenkarte, welches Zustandsregister den Fehler angezeigt hat, vom Prüfgerät gelesen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Folglich richtet sich ein Ausführungsbeispiel der Erfindung auf eine Schnittstellenschaltung, die im Wesentlichen als Relais zwischen dem Prüfgerät und einer Anzahl von DUTs wirkt, wobei Testvektoren in jedem Kanal zu mehreren DUTs aufgefächert sind. Im Allgemeinen umfassen die Testvektoren Testimpulse, wie z. B. Adressen, Datenwerte und Steuersignale, die zu den DUTs weitergeleitet werden, während irgendwelche Zeitsteuereinschränkungen zwischen den Testimpulsen, die vom Prüfgerät festgelegt wurden, eingehalten werden. Die Reaktionen von den DUTs auf diese Testimpulse können dann durch die Schnittstellenschaltung gesammelt werden und zum Prüfgerät zurückgeleitet werden. Falls erwünscht, kann die Schnittstellenschaltung ferner mit einer Fehlererkennungsfähigkeit auf der Basis der Reaktionen verbessert werden. Die Reaktion von jedem DUT kann beispielsweise durch Vergleiche innerhalb des DUT und über das DUT auf interne Konsistenz ausgewertet werden, oder sie kann durch Vergleich mit erwarteten Reaktionen, die vom Prüfgerät empfangen werden, ausgewertet werden. Die Ergebnisse des Vergleichs können dann zum Prüfgerät zusammengefasst oder in Detailform zurückgeliefert werden.
  • In einem weiteren Ausführungsbeispiel zeichnet sich die Schnittstellenschaltung durch einen Eingang zum Empfangen von Testdaten, Erwartungsdaten (Testvektoren) und Steuerwerten vom Prüfgerät aus. Ein Ausgang treibt die Testdaten in eine Anzahl von DUTs und liest dann anschließend die Daten aus den DUTs. Die Vergleichsschaltung liefert eine Fehlerinformation als Reaktion auf die Durchführung eines Vergleichs zwischen Datenwerten, die von jedem der DUTs gelesen werden, und erwarteten Daten, die vom Prüfgerät empfangen werden. Ein Speicherbereich für die Fehlerinformation kann als Teil der Schnittstellenschaltung vorgesehen sein. Die Schnittstellenschaltung ermöglicht folglich, dass jeder Kanal des herkömmlichen Prüfgeräts zum Testen von nicht nur einem einzelnen DUT, sondern von einer Anzahl von DUTs, vorzugsweise parallel, verwendet wird.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung wird ein System zum Testen einer Anzahl von DUTs mit einem herkömmlichen Prüfgerät mit einer Anzahl von Sätzen von Prüfgerät-Eingangs-/Ausgangs- (E/A) Leitungen, wobei das Prüfgerät Datenwerte auf jedem Satz von Prüfgerät-E/A-Leitungen zum Testen eines einzelnen DUT liefert, und mit einer Nadelkarte mit einer Anzahl von Sondenelementen zum Kontaktieren einer Anzahl von Signalstellen von zwei oder mehr DUTs offenbart. Die Schnittstellenschaltung liegt auf der Nadelkarte und weist einen Eingang, der mit einem der Sätze von Prüfgerät-E/A-Leitungen gekoppelt ist, und einen mit den Sonden gekoppelten Ausgang auf. Die Schnittstellenschaltung transportiert Datenwerte von ihrem Eingang zu ihrem Ausgang und führt unter Verwendung der von den DUTs gelesenen Datenwerte einen Vergleich durch, um Fehler, falls vorhanden, in den DUTs festzustellen. Mehrere DUTs können folglich durch jeden Kanal des Prüfgeräts getestet werden, ohne die Testsequenz zu stören, die vorher erzeugt wurde, um ein einzelnes DUT zu testen. Das Prüfgeräteprogramm innerhalb des Prüfgeräts kann modifiziert werden, um die Fehlerinformation über denselben Satz von Prüfgerät-E/A-Leitungen zu lesen, nachdem die Testsequenz beendet wurde.
  • In einem speziellen Ausführungsbeispiel werden die Ergebnisse des Vergleichs (Fehlerinformation) an das Prüfgerät über denselben Kanal als Reaktion darauf, dass das Prüfgerät ein Lesen von vorher geschriebenen Daten anfordert, zurückgegeben. Das Prüfgerätprogramm wird modifiziert, um zu erkennen, dass die als Reaktion auf seine Leseanforderung empfangene Fehlerinformation vielmehr eine Anzahl von DUTs als nur ein einzelnes DUT betrifft.
  • In einem speziellen Ausführungsbeispiel sind die DUTs Speicherbauelemente und die Fehlerinformation stellt einen Unterschied zwischen einem von jedem der Speicherbauelemente gelesenen Datenwert und einem erwarteten Datenwert, der durch die Schnittstellenschaltung vom Prüfgerät für eine vordefinierte Adresse/Stelle empfangen wird, dar.
  • Diese sowie weitere Merkmale und Vorteile von verschiedenen Ausführungsbeispielen der Erfindung können durch Bezugnahme auf die nachstehenden Ansprüche, schriftliche Beschreibung und Zeichnungen besser erkannt werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 stellt ein System des Standes der Technik zum Testen von IC-Bauelementen mit einem DUT pro Kanal des Prüfgeräts dar.
  • 2 zeigt ein Blockdiagramm eines Systems zum Testen einer Anzahl von DUTs durch jeden Kanal eines herkömmlichen Prüfgeräts gemäß einem Ausführungsbeispiel der Erfindung.
  • 3 stellt ein Blockdiagramm einer Schnittstellenschaltung gemäß einem Ausführungsbeispiel der Erfindung dar.
  • 4 zeigt ein Blockdiagramm einer Prüfgerät-DUT-Schnittstellenschaltung zum gleichzeitigen Testen von 16 DUTs unter Verwendung eines einzelnen Kanals des Prüfgeräts gemäß einem Ausführungsbeispiel der Erfindung.
  • 5 ist ein Ablaufdiagramm von Operationen, die in einem System zum Testen von IC-Bauelementen unter Verwendung von erwarteten Daten, die vom Prüfgerät empfangen werden, durchgeführt werden, gemäß einem Ausführungsbeispiel der Erfindung.
  • 6 ist ein Ablaufdiagramm zum Testen von Bauelementen ohne Empfangen von erwarteten Daten vom Prüfgerät.
  • 7 zeigt ein herkömmliches Verfahren zum Testen eines 16-Bit-Worts eines Speicherbauelements.
  • 8 zeigt ein Verfahren zum Liefern von Fehlerwerten, die vier DUTs betreffen, in einem Kanal, der 16 Bits breit ist, unter Verwendung von Vergleichen, die über DUTs durchgeführt werden, gemäß einem weiteren Ausführungsbeispiel der Erfindung.
  • 9a und 9b zeigen ein Verfahren zum Testen von vier DUTs unter Verwendung einer Kombination von Vergleichen innerhalb eines Worts und Vergleichen über ein DUT gemäß einem weiteren Ausführungsbeispiel der Erfindung.
  • 10 stellt eine Nadelkarte gemäß einem weiteren Ausführungsbeispiel der Erfindung dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 2 stellt ein Ausführungsbeispiel der Erfindung als System zum Testen von mehreren DUTs unter Verwendung eines einzelnen Kanals eines herkömmlichen Halbleiterprüfgeräts dar. Das DUT kann ein gesamter IC-Chip wie z. B. ein Speicherchip sein oder es kann ein willkürliches Halbleiterbauelement mit einem Speicherteil sein. Die DUTs sind normalerweise ähnliche und vorzugsweise identische Bauelemente. Das Testsystem zeichnet sich durch ein N-Kanal-Prüfgerät 108 aus, das gemäß einem Testprogramm 206 arbeitet. Das Prüfgerät 108 kann ein Teil einer IC-Fertigungs- und -Testlinie sein, die sich durch eine Systemsteuereinheit 104 auszeichnet. Die Systemsteuereinheit 104 ist für das Aufbauen eines Prozessablaufs von Fertigungs- und Testoperationen für die DUTs verantwortlich. Während das Testprogramm 206 ausgeführt wird, wird einer Testsequenz 106 gefolgt und Testvektoren, einschließlich Datenwerten und zugehörigen Adressen und vielleicht anderen Steuersignalen, werden in jedem Kanal gemäß herkömmlichen Verfahren geliefert. In dem in 2 dargestellten Ausführungsbeispiel sind beispielsweise 22 Adressenleitungen im Adressenbus 244 und 16 Datenleitungen im Datenbus 240 vorhanden (Steuersignale nicht dargestellt). Ein üblicher Fachmann wird natürlich erkennen, dass andere Buskonfigurationen und -breiten in Abhängigkeit von der gewünschten Gesamtleistung und der speziellen Art von getestetem DUT alternativ verwendet werden können. Die Datenleitungen werden zum Transportieren der Testsequenzdaten zur Schnittstellenschaltung 226 verwendet. In bestimmten Versionen der Erfindung können dieselben Datenleitungen verwendet werden, um eine Fehlerinformation zum Prüfgerät 108 zurückzuführen. Dies entspricht der herkömmlichen bidirektionalen Verwendung der Datenleitungen eines Prüfgerätkanals.
  • Die Schnittstellenschaltung 226 für jeden Kanal ist in Unterschaltungen 216a, 216b, ... unterteilt. Jede Unterschaltung 216 kann eine Kombination von Eingängen ansteuern und eine Kombination von Ausgängen von einem oder mehreren DUTs überwachen. Jede Unterschaltung 216 für dieses spezielle Ausführungsbeispiel ist dazu ausgelegt, mit vier DUTs gleichzeitig in Informationsaustausch zu stehen. Ein üblicher Fachmann wird erkennen, dass jede Unterschaltung dazu ausgelegt sein kann, mit weniger als oder mehr als vier DUTs zu koppeln. Jede Unterschaltung 216 leitet einen von dem einzelnen Kanal empfangenen Testvektor zu jedem von vier DUTs weiter. Der Datenwert und seine zugehörige Adresse werden vielleicht gemäß einer Adressenabbildung in entsprechende Adressen in jedem der DUTs an jedes der DUTs angelegt.
  • Wenn das Prüfgerät 108 in einen Lesezyklus eintritt, liefert das Prüfgerät 108 erwartete Daten und zugehörige Adressen zu jeder Unterschaltung 216. Jede Unterschaltung 216 liest Daten von entsprechenden Adressen in den DUTs. Dann werden von der Unterschaltung Vergleiche zwischen den erwarteten Daten und den gelesenen Daten durchgeführt, um festzustellen, ob die von den DUTs gelesenen Daten irgendwelche Fehler enthalten. In bestimmten Fällen kann die Unterschaltung dazu ausgelegt sein, die Fehlerinformation zum Prüfgerät 108 in Echtzeit zurückzuliefern, so dass das Prüfgerät 108 ein weiteres Testen abbrechen kann. Das Prüfgerät kann auch die Fehler für die anschliegende Analyse oder für die Reparatur eines DUT beispielsweise durch Auswählen unter redundanten Schaltungselementen im DUT sammeln.
  • In einem speziellen Ausführungsbeispiel wird die von der Schnittstellenschaltung 226 erzeugte Fehlerinformation über denselben Kanal, der zum Empfangen der erwarteten Daten verwendet wurde, zum Prüfgerät 108 zurückgeliefert. Die durch die Schnittstellenschaltung 226 vorgesehene zusätzliche Auffächerung schränkt jedoch die Anzahl an Bits ein, die verwendet werden können, um die Fehlerinformation gleichzeitig für alle DUTs zurückzuführen. wenn beispielsweise sechzehn DUTs durch einen 16-Bit- (Datenbus) Kanal getestet werden, wie in 1 gezeigt, kann nur 1 Bit einer Fehlerinformation pro DUT geliefert werden, wenn jedes DUT einem Kanal zugewiesen ist. Die Menge an Fehlerinformation, die zum Prüfgerät 108 zurückgeführt werden muss, kann von der Testart, die der Prozessablauf erfordert, abhängen. In einem Endtest kann beispielsweise ein einfaches "Gut-Schlecht"-Entscheidungsbit pro DUT angemessen sein. Wenn für die redundante Reparatur getestet wird, beeinflussen die Größe und Anordnung der reparierbaren Schaltungselemente die Bandbreite der Fehlerinformation, die erforderlich ist.
  • 3 zeigt ein Blockdiagramm hoher Ebene der internen Architektur einer Prüfgerät-DUT-Schnittstellenunterschaltung 216a. Ein Kanaladressenanschluss 304 ist vorgesehen, um Adressen vom Adressenbus 244 und Steuersignale von einem Steuerbus (nicht dargestellt) eines einzelnen Kanals zu empfangen. Ein Prüfgerät-Daten-E/A-Anschluss 308 ist vorgesehen, um Datenwerte vom Datenbus 240 des einzelnen Kanals zu empfangen. Ein Register 309 für erwartete Daten wird durch ein Lesesteuersignal getaktet, das vom Steuerbus des Kanals (nicht dargestellt) empfangen wird, um die erwarteten Daten zwischenzuspeichern. In diesem Ausführungsbeispiel werden vier der 16 Leitungen des Datenbusses von der Unterschaltung 216a verwendet, um eine Fehlerinformation bezüglich vier DUTs 310a, 310b, 310c und 310d zum Prüfgerät 108 zurückzuführen. Die restlichen 12 Leitungen werden in einer ähnlichen Weise von den anderen Unterschaltungen 216b, 216c und 216d verwendet.
  • Auf der DUT-Seite sind DUT-E/A-Anschlüsse 314a, 314b, 314c und 314d als Datenschnittstelle mit ihren entsprechenden DUTs vorgesehen. Man beachte, dass die über den Prüfgerät-E/A-Anschluss 308 empfangenen 16 Datenbits in alle vier DUT-E/A-Anschlüsse kopiert werden, die wiederum die Daten zu ihren jeweiligen DUTs weiterleiten. Eine Anzahl von DUT-Adressenanschlüssen 320a, 320b, 320c und 320d sind zum Liefern der empfangenen Adresse oder einer abgebildeten Adresse zu jedem betreffenden DUT vorgesehen.
  • Die Vergleichsschaltung 330 empfängt gelesene Daten von jedem betreffenden DUT und führt einen Vergleich durch, um festzustellen, ob die gelesenen Daten irgendwelche Fehler aufweisen. In dem Ausführungsbeispiel der 2–4 wird eine 16:1-Komprimierung durch die Vergleichsschaltung 330 durchgeführt. Dies bedeutet, dass für jeweils 16 Datenbits an jeder Stelle eines DUT 1 Fehlerbit durch jede Unterschaltung 216 erzeugt wird, so dass für jede Adresse insgesamt 16 Fehlerbits von der Schnittstellenschaltung 226 auf dem Datenbus 240 des Prüfgerätkanals geliefert werden. 4 zeigt ein Detail von vier Prüfgerät-DUT-Schnittstellenschaltungen 216a, 216b, 216c und 216d und wie sie mit den Adressen- und Datenbussen eines einzelnen Prüfgerätkanals gekoppelt sein können. Jede Unterschaltung 216 liefert 4 Bits einer Fehlerinformation auf dem Datenbus für insgesamt 16 Bits entsprechend vier Sätzen von jeweils vier DUTs. Andere Arten zum Konfigurieren der Schnittstellenschaltung 226 zum gleichzeitigen Testen einer größeren Anzahl von DUTs unter Verwendung eines einzelnen Kanals des Prüfgeräts 108 können von einem üblichen Fachmann entworfen werden. Diese Konfigurationen hängen von der Menge an Fehlerdaten, die für den Prozessablauf erforderlich sind, ab. In einem Endtestszenario könnte beispielsweise ein einzelnes Fehlerbit für jedes DUT ausreichend sein. In anderen Fällen kann ein Fehlerbit pro Adresse/Stelle ausreichen. Anstatt die in 4 gezeigte Methode mit parallelem Bus zu verwenden, könnte alternativ auch eine serielle Übertragungsstrecke verwendet werden, um die Schnittstellenschaltung 226 mit dem Prüfgerät 108 oder der Systemsteuereinheit 104 zu verbinden.
  • Wenn man kurz zu 2 zurückkehrt, kann die Schnittstellenschaltung 226 ein Teil einer Nadelkarte 212 sein, die mit einem separaten Kanal des Prüfgeräts 108 gekoppelt ist. Die in 2 gezeigte Nadelkarte 212 sieht eine Auffächerung von M vor, so dass ihr Kanal gleichzeitig mit M verschiedenen DUTs auf einem Wafer 116 gekoppelt ist. Daher wäre ein System, das ein herkömmliches N-Kanal-Prüfgerät 108 verwendet, das normalerweise in der Lage ist, 16 DUTs zu testen, ein DUT pro Kanal, in der Lage, M × N DUTs gleichzeitig zu testen, wenn es mit N Nadelkarten ausgestattet ist.
  • 5 stellt ein Ablaufdiagramm der Operationen, die in einem System zum Testen von IC-Bauelementen durchgeführt werden, gemäß einem Ausführungsbeispiel der Erfindung dar. Die Operation kann mit Schritt 504 beginnen, in dem das Prüfgerät 108 Adressen und Daten für eine Testsequenz erzeugt, die als Eingangssignale an ein einzelnes DUT angelegt werden sollen. Dies kann gemäß herkömmlichen Testentwurfsverfahren zum Erzeugen eines Datenwerts und einer zugehörigen Adresse in jedem Kanal des Prüfgeräts 108 durchgeführt werden. Die Operation geht in Schritt 508 weiter, in dem das Prüfgerät die Daten und zugehörige Adresse gleichzeitig in mehreren Prüfgerätkanälen wiederum gemäß herkömmlichen Verfahren sendet. Die Operation geht dann mit Schritt 512 weiter, in dem die Schnittstellenschaltung 226 die Daten und Adressen über einen einzelnen Kanal empfängt und als Reaktion die Daten gleichzeitig an eine Anzahl von DUTs anlegt. Die an jedes der DUTs übergebenen Adressen können die gleichen sein wie die vom Prüfgerät empfangenen Adressen. Alternativ kann eine vom Prüfgerät 108 empfangene Adresse in verschiedene entsprechende Adressen/Stellen in den DUTs abgebildet werden. Diese Abbildung ermöglicht, dass die Schnittstellenschaltung 226 für eine Ein-DUT-Operation ausgelegt ist, wobei das Prüfgerät 108, wenn es so programmiert ist, auf eine beliebige Stelle in irgendeinem der DUTs, vorzugsweise nachdem die Testsequenz beendet wurde, zugreifen kann. Die hinzufügte Wartezeit aufgrund der Schnittstellenschaltung 226, wenn die Daten zu den DUTs weitergeleitet werden (die nicht vorhanden sein konnten, wenn jeder Kanal nur ein einzelnes DUT behandelte), kann durch Einfügen einer systematischen Verzögerung zwischen aufeinanderfolgende Lese- oder aufeinanderfolgende Schreibbefehle im Testprogramm oder in der Schnittstellenschaltung 226 leicht gehandhabt werden.
  • Nachdem das Prüfgerät 108 die Adresse und die Daten über die Kanäle geliefert hat, kann die Operation mit Schritt 516 weitergehen, in dem das Prüfgerät 108 wahlweise Auffrischungszyklen durchführen kann, wenn die DUTs Speicherbauelemente oder willkürliche Halbleiterbauelemente mit Speicherteilen sind. Außerdem können Tests mit langem Zyklus und andere Testmuster, die dazu ausgelegt sein können, die elektrischen Parameter der DUTs zu beanspruchen, zur Schnittstellenschaltung 226 geliefert werden, wie in Schritt 512. Die Schnittstellenschaltung 226 ist normalerweise dazu ausgelegt, solche Sequenzen für alle DUTs nachzuahmen. Die Operation geht dann mit Schritt 519 weiter, in dem das Prüfgerät einen erwarteten Datenwert zur Schnittstellenschaltung 226 sendet, während es gleichzeitig ein Lesen von jedem DUT einleitet. Der erwartete Datenwert und seine zugehörige Adresse sind normalerweise dieselben wie die Daten und Adresse, die vom Prüfgerät in Schritt 508 gesandt wurden. Die Operation geht dann mit Schritt 520 weiter, in dem die Schnittstellenschaltung 226 die erwarteten Daten vom Kanal zwischenspeichert, die Daten von entsprechenden Stellen in den DUTs liest und Vergleiche zwischen den gelesenen Daten und den erwarteten Daten durchführt, um festzustellen, ob in den gelesenen Daten irgendwelche Fehler vorliegen.
  • Die Ergebnisse eines solchen Vergleichs können dann komprimiert werden, zum Prüfgerät 108 oder zur Systemsteuereinheit 104 zurückgesandt werden oder im Speicher 399 gespeichert werden (siehe 3). Die Fehlerinformation kann entweder in Echtzeit oder als Nachprozess unter Verwendung desselben Kanals, über den die erwarteten Daten angekommen sind, zum Prüfgerät zurückgeführt werden. Die Komprimierung hängt von der Anzahl von DUTs, die durch jeden Kanal getestet werden, und von der Breite des Datenbusses im Kanal ab. Wenn beispielsweise sechzehn DUTs von jedem Kanal mit einem 16-Bit-Datenbus getestet werden, kann eine 16:1-Komprimierung durchgeführt werden, so dass 1 Bit einer Fehlerinformation pro DUT zur Verfügung steht. Dies bedeutet natürlich, dass, wenn ein Fehler in 1 oder mehr der 16 Bits an einer gegebenen Stelle, die von einem DUT gelesen wird, vorliegt, die exakte Bitstelle der Fehler nicht in Echtzeit zum Prüfgerät zurückübertragen wird. Falls erwünscht, kann die Schnittstellenschaltung 226 mit einem Überbrückungsmodus ausgelegt sein, der ermöglicht, dass das Prüfgerät 108 irgendwelche ausgefallenen Stellen irgendeines speziellen DUTs abfragt, um die exakten Bitstellen des Fehlers zu ermitteln. Dies wird typischerweise nach der Beendung der Testsequenz durchgeführt. Alternativ kann der Speicher 399 verwendet werden, um die Fehlerdaten zur Nachverarbeitung durch das Prüfgerät 108 oder die Systemsteuereinheit 104 zu sammeln.
  • 6 ist ein Ablaufdiagramm eines alternativen Verfahrens zum Ermitteln einer Fehlerinformation unter Verwendung der Schnittstellenschaltung 226 ohne Liefern von erwarteten Daten über die Prüfgerätkanäle. Die Schnittstellenschaltung kann dazu ausgelegt sein, in dieser und im Allgemeinen in verschiedenen Betriebsarten als Reaktion auf Befehle, die vom Prüfgerät empfangen werden, zu arbeiten. Siehe beispielsweise US-Patentanmeldung Nr. 09/260 460, von Roy und Miller, eingereicht am 1. März 1999 und mit dem Titel EFFICIENT PARALLEL TESTING OF INTEGRATED CIRCUIT DEVICES USING A KNOWN GOOD DEVICE TO GENERATE EXPECTED RESPONSES (P078). Sobald die Schnittstellenschaltung 226 in Schritt 618 Testdaten an ihre entsprechenden DUTs angelegt hat, fährt die Operation mit Schritt 619 fort, in dem das Prüfgerät 108 einen Lesezyklus in jedem Kanal einleitet, um von den Stellen zu lesen, in die es vorher geschrieben hat. Die Schnittstellenschaltung 226 reagiert in Schritt 620 mit dem Lesen von ihren entsprechenden DUTs und führt Vergleiche von Datenwerten über DUTs und/oder innerhalb DUTs durch, um irgendwelche Fehler in den DUTs festzustellen. Die Schnittstellenschaltung 226 kann beispielsweise dazu ausgelegt sein, Vergleiche von Gruppen von Bits, die von Stellen innerhalb desselben DUT gelesen werden, durchzuführen, wobei in jede Gruppe dasselbe Bitmuster in Schritt 618 geschrieben wurde. Ein solches herkömmliches Verfahren wird nachstehend in Verbindung mit 7 erörtert. Zusätzlich zum oder anstelle des herkömmlichen Verfahrens kann die Schnittstellenschaltung 226 ferner dazu ausgelegt sein, Vergleiche von Bits durchzuführen, die von Stellen in verschiedenen DUTs gelesen werden. Dieses letztere Verfahren wird nachstehend in bezug auf 8 beschrieben. Eine Kombination dieser zwei Verfahren von Vergleichen "innerhalb eines Worts" und "über DUTs" ist in 9a und 9b dargestellt. Im Gegensatz zum Ausführungsbeispiel von 5 sendet das Prüfgerät 108 in 6 folglich keine erwarteten Daten während der Testsequenz zur Schnittstellenschaltung 226. Vielmehr führt die Schnittstellenschaltung 226 Vergleiche über das DUT und innerhalb des DUT, wie z. B. in den nachstehenden 7– 9, und eine wahlweise Statistik, um Fehler in den DUTs mit relativ hohem Vertrauen vorherzusagen, durch. Eine geeignete Speicherung der Fehlerdaten und eine Komprimierung finden auch statt. Die Beseitigung des Zyklus zum Senden von erwarteten Daten kann ferner die Zeit verringern, die zum Testen der DUTs erforderlich ist, wobei somit eine effizientere Testmethodologie gefördert wird.
  • Ungeachtet dessen, welches Verfahren verwendet wird, um die Fehlerinformation in Schritt 520/620 zu erzeugen, fährt die Operation in 5 mit den Schritten 524 und 528 (und den entsprechenden Schritten in 6) fort, in denen die Schnittstellenschaltung 226 eine Fehlerinformation, die jedes der DUTs betrifft, als Reaktion auf eine Anforderung vom Prüfgerät 108 zum Lesen von speziellen Adressen liefert. Die Operation fährt dann mit Schritt 532 fort, in dem das Prüfgerät 108 gemäß einem modifizierten Testprogramm erkennt, dass die neue Fehlerinformation vielmehr eine Anzahl von DUTs als ein einzelnes DUT betrifft, und seine gespeicherte Fehlerinformation für jedes der DUTs dementsprechend aktualisiert. Die vorstehend beschriebenen Schritte 504–532 können viele Male wiederholt werden, wie für die Testsequenz 106 erforderlich (siehe 1).
  • Wie vorstehend erwähnt, beinhaltet Schritt 520 in 5 das Durchführen eines Vergleichs durch die Vergleichsschaltung 330 (siehe 3), um festzustellen, ob irgendwelche Fehler in den gelesenen Daten vorhanden sind, die von den DUTs erhalten werden. Mehrere Verfahren zum Durchführen des Vergleichs werden in dieser Offenbarung dargestellt. Ein solches Verfahren, das vorstehend eingeführt wurde, legt die Vergleichsschaltung 330 dazu aus, eine Exklusiv-ODER- (XODER) Operation an entsprechenden Bits eines erwarteten Datenwerts, der vom Prüfgerät 108 empfangen wird, und eines gelesenen Datenwerts von einem DUT durchzuführen.
  • Im Gegensatz dazu zeigt 7 ein herkömmliches Verfahren zum Durchführen eines Vergleichs innerhalb einer Stelle oder eines Datenworts eines DUT. Das Ziel hier besteht darin, einen komprimierten 4-Bit-Fehlerwert zu erhalten, der Fehler, falls vorhanden, in einem 16-Bit-Wort eines einzelnen DUT darstellt. Unter Verwendung dieses Verfahrens können 4 DUTs parallel getestet werden, so dass 16 Bits von Fehlerdaten über einen 16-Bit-Datenbus des Kanals zum Prüfgerät 108 zurückgeführt werden können. In 7 wird ein zu vergleichendes 16-Bit-Datenwort in vier Gruppen von 4 Bits unterteilt, die mit W, X, Y und Z bezeichnet sind. In diesem Fall wird angenommen, dass sich das Muster von Daten, das in dieses Datenwort geschrieben wurde, alle 4 Bits wiederholt, so dass jede Gruppe das identische Bitmuster aufweisen sollte. In dem speziellen Beispiel von 7 geben CIOW, CIOX, CIOZ alle ein positives Ergebnis an. Dies bedeutet, dass alle der W-, X- und Z-Bits im Datenwort korrekt sind. Im Gegensatz dazu zeigt CIOY ein negatives Ergebnis für die Bitstelle Y an, ohne festzulegen, welche Gruppe den Fehler im Bit Y enthält. Obwohl diese Art von komprimierter Fehlerinformation ein unvollständiges Bild der in einem Datenwort angetroffenen Fehler bereitstellt, kann sie trotzdem in bestimmten Situationen nützlich sein, in denen das DUT beispielsweise eine redundante Schaltung enthält, die die Schaltung, die die Y-Fehlerbits lieferte, ersetzen kann.
  • Ein Nachteil der herkömmlichen Methode in 7 besteht darin, dass ein falsches positives Ergebnis eines Vergleichs CIO erzeugt werden könnte, wenn alle entsprechenden Bits einer gegebenen Stelle fehlerhaft sind. Wenn CIOY beispielsweise ein negatives Ergebnis anzeigt, können höchstens 1, 2 oder 3 der vier entsprechenden Y-Bits fehlerhaft sein. wenn alle vier der Y-Bits fehlerhaft wären, dann würde CIOY jedoch ein positives Ergebnis anzeigen, da alle vier Eingangssignale in sein XODER-Gatter denselben Wert hätten. Obwohl es ein seltener Fall ist, dass alle vier entsprechenden Bits fehlerhaft sind, ist es erwünscht, das Auftreten eines solchen falschen positiven Ergebnisses zu beseitigen oder zumindest zu verringern. Dies könnte durch Konfigurieren der Schnittstellenschaltung 226 in einen Überbrückungsmodus und Durchführen eines herkömmlichen Tests unter Verwendung des Prüfgeräts 108 zum Testen eines einzelnes Bauelements der mehreren Bauelemente für die absolute Genauigkeit bewerkstelligt werden.
  • 8 stellt ein weiteres Verfahren zum Durchführen eines Vergleichs dar. Ein solches Verfahren beinhaltet das Vergleichen von Bits von verschiedenen DUTs. Obwohl 8 das Vergleichen über 4 DUTs zeigt, kann das Konzept mit einer beliebigen Anzahl von DUTs natürlich innerhalb praktischer Grenzen implementiert werden. Wiederum nimmt dieses Schema an, dass die Vergleiche, die durch jedes XODER-Gatter durchgeführt werden, Bitwerte aufweisen, die gleich sein sollten, so dass ein positives Ergebnis nur dann erzeugt wird, wenn alle Bits denselben Wert 0 oder 1 aufweisen. Für dieses Beispiel umfasst jedes Datenwort 16 Bits. Das erste XODER-Gatter 880 liefert einen Vergleich über DUTs von Bit 0 in jedem der DUTs (CAD0). Ebenso gibt CAD1 vom XODER-Gatter 881 das Ergebnis des Vergleichs des Bits 1 in jedem der DUTs an, und so weiter bis zu CAD15. Im Gegensatz zum Wiederholungsmuster, das für das herkömmliche Verfahren in 7 erforderlich ist, ermöglicht diese Methode, dass ein willkürliches Datenmuster in jedes Wort geschrieben wird. Das CAD-Ergebnis gibt jedoch nicht an, welches DUT den Fehler enthält, sondern nur, dass ein oder mehr Bits fehlerhaft sind. Das CAD-Ergebnis ergibt ein falsches positives Ergebnis, wenn 4 entsprechende Bits in 4 verschiedenen DUTs alle fehlerhaft sind. wie vorher erwähnt, kann diese Situation durch Testen mindestens eines der DUTs auf absolute Genauigkeit unter Verwendung des Überbrückungsmodus vermieden werden.
  • 9a und 9b stellen eine Kombination von Vergleichen innerhalb eines Worts und über DUTs dar, die das Vertrauen in ein positives Ergebnis um mehrere Größenordnungen gegenüber entweder dem herkömmlichen Verfahren von 7 oder dem Vergleich über DUTs in 8 erhöht. Das Diagramm in den 9a und 9b zeigt die Vergleichsschaltung für das Bit W, das das erste von 4 Bits in einer Gruppe ist, wobei jedes Datenwort 4 derartige Gruppen umfasst. Somit wird die in 9a und 9b dargestellte Schaltung 3-mal wiederholt, um die Ergebnisse von Vergleichen für die Bits X, Y und Z bereitzustellen.
  • Die erste Reihe von XODER-Gattern 910, 912, 914 und 916 liefert die Ergebnisse CIOW0, CIOW1, CIOW2 bzw. CIOW3. CIOW0 ist das Ergebnis eines Vergleichs der Bits W innerhalb eines Worts in einem einzelnen Wort des DUT0. Ebenso ist CIOW1 das Ergebnis eines Vergleichs des Bits W in einem einzelnen Wort des DUT1, und so weiter.
  • Die zweite Reihe von Exklusiv-ODER-Gattern in den 9a und 9b sind 920, 922, 924 und 926, die CADW0, CADW1, CADW2 bzw. CADW3 liefern. CADW0 ist ein Vergleich der Bits W im Satz 0 von jedem DUT, CADW1 vergleicht die Bits W im Satz 1 von jedem DUT, und so weiter. Somit ist das CADW-Ergebnis ähnlich dem CAD-Ergebnis von 8, außer dass nur 4 Bits (die W-Bits) verglichen werden.
  • Schließlich ist die dritte Reihe von Gattern in den 9a und 9b 930–945, insgesamt 16 NICHT-ODER-Gatter, die jeweils ein OKW_Ergebnis liefern. Die ersten 4 Ergebnisse OKW00_ bis OKW03_ geben Fehler, falls vorhanden, in den Bits 1 von einem oder mehreren der 4 Sätze, die ein Wort im DUT0 festlegen, an. Ebenso geben OKW10 bis OKW13 Fehler in den Bits W der 4 Sätze, die ein entsprechendes Wort des DUT1 festlegen, an, und so weiter. Man beachte, dass die exakte Stelle des Fehlers gegeben wird, d. h. keine Komprimierung durchgeführt wird, da ein Bit verwendet wird, um einen Fehler im Bit W eines spezielles Satzes in einem Datenwort in einem gegebenen DUT anzugeben. Wenn die Schaltung von 9a und 9b für die Bits X, Y und Z wiederholt wird, stehen insgesamt 16 × 4 = 64 Fehlerbits zur Verfügung, um Fehler in einem beliebigen Bit eines Datenworts in einem beliebigen gegebenen DUT exakt anzugeben.
  • Falls es erwünscht ist, eine Fehlerinformation bezüglich zwei oder mehreren DUTs zum Prüfgerät 108 über einen einzelnen Kanal zurückzuführen, kann eine Komprimierung durchgeführt werden, um die 16 Bits der Fehlerinformation auf 4 Bits zu verringern, um einen 16-Bit-Adressenbus des Kanals effizient zu nutzen. Mit beispielsweise nur 4 Bits von komprimierten Fehlerdaten für jedes DUT gibt jedes Bit einen Fehler, falls vorhanden, in einem entsprechenden 4-Bit-Satz eines 16-Bit-Datenworts an. Wie vorher erwähnt, kann das Prüfgerät 108 trotzdem von einer solchen Information wertvollen Gebrauch machen, beispielsweise durch Reparieren des DUT, wenn eine redundante Schaltung in dem DUT zur Verfügung steht, um eine ausgefallene Schaltung zu ersetzen.
  • 10 stellt eine Nadelkarte 1000 mit Unterschaltungen 216a und 216b der Schnittstellenschaltung 226 gemäß einem weiteren Ausführungsbeispiel der Erfindung dar. Die Nadelkarte 1000 zeichnet sich durch eine Anzahl von Sondenelementen 1004 zum elektrischen Verbinden von Signalpunkten eines DUT mit seiner jeweiligen Unterschaltung aus. Die Sondenelemente 1004 sind an einem Raumtransformator 1008 angebracht, auf dessen entgegengesetzter Seite der IC-Chip der Unterschaltungen befestigt ist. Signale werden zu und von einer Prüfgerät-Schnittstellenbaugruppe 1012 mit gesteuerter Impedanz unter Verwendung einer elastischen Zwischenschalteinrichtung 1016 transportiert. Der Prüfgerätkanal erscheint als Leiterbahnen in der Schnittstellenbaugruppe 1012. Der Raumtransformator 1008 und die Schnittstellenbaugruppe 1012 werden normalerweise in einer festen Beziehung zueinander gehalten, wie z. B. unter Verwendung von Befestigungsvorrichtungen 1024. Ein Planarisierer 1020 kann vorgesehen sein, um alle Sondenelemente in eine planare Ausrichtung auf den getesteten Wafer 116 zu bringen. Im Betrieb wird die Nadelkarte auf die Oberfläche des Wafers 116 abgesenkt, damit die Sondenelemente die Signalpunkte der DUTs, die den Wafer bilden, berühren. Weitere Einzelheiten hinsichtlich dieses Ausführungsbeispiels sind in der US-Patentanmeldung Seriennr. 08/554 902, eingereicht am 19.11.95 mit dem Titel Probe Card Assembly With Space Transformer and Interposer, oder in der entsprechenden PCT-Anmeldung, veröffentlicht am 23.5.96 als WO96/15458 (P006), zu finden.
  • Zusammengefasst wurden verschiedene Ausführungsbeispiele der Erfindung zum parallelen Testen einer Anzahl von DUTs unter Verwendung eines einzelnen Kanals eines herkömmlichen Prüfgeräts offenbart. Ein üblicher Fachmann wird erkennen, dass die Erfindung in der Lage ist, verschiedene andere Kombinationen und Umgebungen zu verwenden, und in der Lage ist zu Änderungen und Modifikationen innerhalb des Schutzbereichs des hier ausgedrückten Erfindungskonzepts. Die in verschiedenen vorstehenden Ausführungsbeispielen beschriebene Schnittstellenschaltung würde beispielsweise normalerweise als eine oder mehrere integrierte Schaltungschips implementiert werden, die jeweils einer Unterschaltung entsprechen und die sich auf einer Nadelkarte befinden. In dieser Weise liegt die Ansteuer- und Leseelektronik in den DUT-Anschlüssen physikalisch näher bei den eigentlichen DUTs, wodurch eine weniger problematische und kosteneffizientere elektrische Verbindung zwischen den DUTs und der Vergleichsschaltung vorgesehen wird. Eine Alternative zum Wafernadelkarten-Ausführungsbeispiel bestünde darin, die Schnittstellenschaltung an einer Testbefestigungsvorrichtung zwischen dem Prüfgerätkanal und einer Ablageplatte für gekapselte IC-Bauelemente anzuordnen, wobei jedes DUT vielmehr ein Teil eines gekapselten Bauelements als ein Teil eines Wafers ist. Folglich ist vorgesehen, dass alle derartigen Modifikationen und/oder Änderungen innerhalb des Schutzbereichs der Ansprüche liegen.

Claims (22)

  1. Nadelkarte (1000) mit: einem Eingang (226) zum Empfangen von Testdaten und einer Identifikation von Stellen innerhalb eines Halbleiterbauelements von einem Halbleiterprüfgerät (108) über einen Datenübertragungskanal (240, 244); einer Schreibschaltung (314, 320) zum Schreiben einer Vielzahl von Kopien der Testdaten in die Stellen in jedem einer Vielzahl von Halbleiterbauelementen (310); einer Leseschaltung (314, 320) zum Lesen von Antwortdaten, die von jedem der Vielzahl von Halbleiterbauelementen als Reaktion auf die Testdaten erzeugt werden; einer Vergleichsschaltung (330) zum Vergleichen von Antwortdaten, die von einem der Vielzahl von Halbleiterbauelementen gelesen werden, mit Antwortdaten, die von einem anderen der Vielzahl von Halbleiterbauelementen gelesen werden; und einem Ausgang (216) zum Übertragen von Fehlerdaten, die durch die Vergleichsschaltung erzeugt werden, zum Prüfgerät.
  2. Nadelkarte nach Anspruch 1, wobei die Vergleichsschaltung ferner feststellt, ob die von einem Halbleiterbauelement gelesenen Antwortdaten einem erwarteten Muster entsprechen.
  3. Nadelkarte nach Anspruch 2, wobei die Vergleichsschaltung umfasst: eine Vielzahl von ersten Logikschaltungen (920, 922) zum Erfassen von Unterschieden in einem Datenbit in den Antwortdaten, die von dem einen Halbleiterbauelement gelesen werden, und den Antwortdaten, die von dem anderen Halbleiterbauelement gelesen werden; und mindestens eine zweite Logikschaltung (910) zum Erfassen von Abweichungen von dem erwarteten Muster.
  4. Nadelkarte nach Anspruch 3, wobei die Vergleichsschaltung ferner eine Vielzahl von dritten Logikschaltungen (930, 931) umfasst, die auf die ersten Logikschaltungen und die mindestens eine zweite Logikschaltung reagieren.
  5. Nadelkarte nach Anspruch 4, wobei die Vielzahl von dritten Logikschaltungen eine Exklusiv-ODER-Logikfunktion durchführen.
  6. Nadelkarte nach Anspruch 3, wobei die Vielzahl von ersten Logikschaltungen eine Exklusiv-ODER-Logikfunktion durchführen.
  7. Nadelkarte nach Anspruch 3, wobei die mindestens eine zweite Logikschaltung eine Exklusiv-ODER-Logikfunktion durchführt.
  8. Nadelkarte nach Anspruch 1, welche ferner einen Speicher (399) zum Speichern der von der Vergleichsschaltung erzeugten Fehlerdaten umfasst.
  9. Nadelkarte nach Anspruch 1, wobei die Vergleichsschaltung eine Vielzahl von Logikschaltungen (880) zum Erfassen von Unterschieden in einem Datenbit in den Antwortdaten, die von dem einen Halbleiterbauelement gelesen werden, und den Antwortdaten, die von dem anderen Halbleiterbauelement gelesen werden, umfasst.
  10. Nadelkarte nach Anspruch 9, wobei die Vielzahl von Logikschaltungen (880) zum Erfassen von Unterschieden in einem Datenbit in den Antwortdaten, die von dem einen Halbleiterbauelement gelesen werden, und den Antwortdaten, die von dem anderen Halbleiterbauelement gelesen werden, eine Exklusiv-ODER-Logikfunktion durchführen.
  11. Nadelkarte nach Anspruch 1, welche ferner eine Schnittstellenbaugruppe (1012) in elektrischer Verbindung mit dem Datenübertragungskanal umfasst.
  12. Nadelkarte nach Anspruch 1, welche ferner Sondenelemente (1004) zum Herstellen von elektrischen Verbindungen mit der Vielzahl von Halbleiterbauelementen umfasst.
  13. Nadelkarte nach Anspruch 1, welche ferner umfasst: eine Schnittstellenbaugruppe (1012) in elektrischer Verbindung mit dem Datenübertragungskanal; und einen Raumtransformator (1008) in elektrischer Verbindung mit der Schnittstellenbaugruppe, wobei der Raumtransformator eine Vielzahl von Sondenelementen (1004) zum Herstellen von elektrischen Verbindungen mit der Vielzahl von Bauelementen umfasst.
  14. Nadelkarte nach Anspruch 13, wobei mindestens einer des Eingangs, der Schreibschaltung, der Leseschaltung, der Vergleichsschaltung und der Ausgabeschaltung an dem Raumtransformator angeordnet ist.
  15. Nadelkarte nach Anspruch 13, wobei mindestens zwei des Eingangs, der Schreibschaltung, der Leseschaltung, der Vergleichsschaltung und der Ausgabeschaltung an dem Raumtransformator angeordnet sind.
  16. Nadelkarte nach Anspruch 13, welche ferner eine Zwischenschalteinrichtung (1016) umfasst, die die Schnittstellenbaugruppe und den Raumtransformator elektrisch miteinander verbindet.
  17. Verfahren zum Testen, umfassend: Empfangen von Testdaten und einer Identifikation von Stellen innerhalb eines Halbleiterbauelements von einem Halbleiterprüfgerät (108) über einen Datenübertragungskanal (240, 244); Schreiben einer Vielzahl von Kopien der Testdaten in die Stellen in jedem einer Vielzahl der Halbleiterbauelemente (310); Lesen von Antwortdaten, die von jedem der Vielzahl von Halbleiterbauelementen als Reaktion auf die Testdaten erzeugt werden; Vergleichen von Antwortdaten, die von einem der Vielzahl von Halbleiterbauelementen gelesen werden, mit Antwortdaten, die von einem anderen der Vielzahl von Halbleiterbauelementen gelesen werden; und Übertragen von Fehlerdaten, die durch die Vergleichsschaltung erzeugt werden, zum Prüfgerät.
  18. Verfahren nach Anspruch 17, welches ferner das Feststellen, ob die von einem Halbleiterbauelement gelesenen Antwortdaten einem erwarteten Muster entsprechen, umfasst.
  19. Verfahren nach Anspruch 18, wobei das Feststellen, ob die von einem Halbleiterbauelement gelesenen Antwortdaten einem erwarteten Muster entsprechen, das Durchführen einer Exklusiv-ODER-Logikfunktion an Bits der vom Halbleiterbauelement gelesenen Antwortdaten umfasst.
  20. Verfahren nach Anspruch 17, wobei das Vergleichen von Antwortdaten, die von einem Halbleiterbauelement gelesen werden, mit Antwortdaten, die von einem anderen Halbleiterbauelement gelesen werden, das Erfassen von Unterschieden in einem Datenbit in den Antwortdaten, die von dem einen Halbleiterbauelement gelesen werden, und den Antwortdaten, die von dem anderen Halbleiterbauelement gelesen werden, umfasst.
  21. Verfahren nach Anspruch 17, wobei das Vergleichen von Antwortdaten, die von einem Halbleiterbauelement gelesen werden, mit Antwortdaten, die von einem anderen Halbleiterbauelement gelesen werden, das Durchführen einer Exklusiv-ODER-Logikfunktion an einem Datenbit in den Antwortdaten, die von dem einen Halbleiterbauelement gelesen werden, und den Antwortdaten, die von dem anderen Halbleiterbauelement gelesen werden, umfasst.
  22. Verfahren nach Anspruch 17, welches ferner vor dem Übertragen der Fehlerdaten das Speichern der Fehlerdaten umfasst.
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Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232789B1 (en) * 1997-05-28 2001-05-15 Cascade Microtech, Inc. Probe holder for low current measurements
US5729150A (en) * 1995-12-01 1998-03-17 Cascade Microtech, Inc. Low-current probe card with reduced triboelectric current generating cables
US5914613A (en) * 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US6034533A (en) * 1997-06-10 2000-03-07 Tervo; Paul A. Low-current pogo probe card
US6256882B1 (en) * 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6578264B1 (en) * 1999-06-04 2003-06-17 Cascade Microtech, Inc. Method for constructing a membrane probe using a depression
US7350108B1 (en) * 1999-09-10 2008-03-25 International Business Machines Corporation Test system for integrated circuits
JP4444419B2 (ja) * 1999-11-10 2010-03-31 東京エレクトロン株式会社 データ通信方法及びデータ通信システム
JP2001176294A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd メモリチップのテスト方法、製造方法およびテスト装置、メモリモジュールのテスト方法、製造方法およびテスト装置、ならびにコンピュータの製造方法
US6838890B2 (en) * 2000-02-25 2005-01-04 Cascade Microtech, Inc. Membrane probing system
US6601196B1 (en) * 2000-06-29 2003-07-29 Intel Corporation Method and apparatus for debugging ternary and high speed busses
US6603323B1 (en) 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6868513B1 (en) * 2000-10-26 2005-03-15 International Business Machines Corporation Automated multi-device test process and system
US7036064B1 (en) * 2000-11-13 2006-04-25 Omar Kebichi Synchronization point across different memory BIST controllers
KR100358919B1 (ko) * 2000-11-18 2002-10-31 주식회사 메모리앤테스팅 마스터-슬레이브방식을 이용한 반도체칩 검사장치
DE10143173A1 (de) * 2000-12-04 2002-06-06 Cascade Microtech Inc Wafersonde
TW494516B (en) * 2001-03-14 2002-07-11 Winbond Electronics Corp Semiconductor multi-die testing system with automatic identification functions
US7032020B2 (en) * 2001-03-30 2006-04-18 Intel Corporation System and method for determining segment and link bandwidth capacities
WO2003052435A1 (en) 2001-08-21 2003-06-26 Cascade Microtech, Inc. Membrane probing system
US6918057B1 (en) * 2001-08-24 2005-07-12 Cypress Semiconductor Corp. Architecture, circuitry and method for controlling a subsystem through a JTAG access port
US7162672B2 (en) * 2001-09-14 2007-01-09 Rambus Inc Multilevel signal interface testing with binary test apparatus by emulation of multilevel signals
US6880118B2 (en) * 2001-10-25 2005-04-12 Sun Microsystems, Inc. System and method for testing operational transmissions of an integrated circuit
US6961885B2 (en) * 2001-11-26 2005-11-01 Ati Technologies, Inc. System and method for testing video devices using a test fixture
US6880116B2 (en) * 2001-11-27 2005-04-12 Ati Technologies, Inc. System for testing multiple devices on a single system and method thereof
DE10201431C1 (de) * 2002-01-16 2003-08-21 Infineon Technologies Ag Integrierte Schaltung und Verfahren zum Betrieb einer Testanordnung mit einer integrierten Schaltung
US7085980B2 (en) * 2002-05-02 2006-08-01 International Business Machines Corporation Method and apparatus for determining the failing operation of a device-under-test
US6815963B2 (en) * 2002-05-23 2004-11-09 Cascade Microtech, Inc. Probe for testing a device under test
US7412639B2 (en) * 2002-05-24 2008-08-12 Verigy (Singapore) Pte. Ltd. System and method for testing circuitry on a wafer
US20040015762A1 (en) * 2002-07-22 2004-01-22 Finisar Corporation Scalable system testing tools
US20040015761A1 (en) * 2002-07-22 2004-01-22 Finisar Corporation Scalable asynchronous I/O testing tool
US7114106B2 (en) 2002-07-22 2006-09-26 Finisar Corporation Scalable network attached storage (NAS) testing tool
KR100487946B1 (ko) * 2002-08-29 2005-05-06 삼성전자주식회사 반도체 테스트 시스템 및 이 시스템의 테스트 방법
KR100496862B1 (ko) 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
US6724205B1 (en) * 2002-11-13 2004-04-20 Cascade Microtech, Inc. Probe for combined signals
JP4173726B2 (ja) * 2002-12-17 2008-10-29 株式会社ルネサステクノロジ インターフェイス回路
US7340364B1 (en) * 2003-02-26 2008-03-04 Advantest Corporation Test apparatus, and control method
KR100543449B1 (ko) * 2003-04-11 2006-01-23 삼성전자주식회사 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
JP4334285B2 (ja) * 2003-06-19 2009-09-30 株式会社アドバンテスト 半導体試験装置及びその制御方法
KR100498509B1 (ko) * 2003-11-12 2005-07-01 삼성전자주식회사 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법
GB2425844B (en) 2003-12-24 2007-07-11 Cascade Microtech Inc Active wafer probe
US20050185769A1 (en) * 2004-02-25 2005-08-25 Pickerd John J. Calibration method and apparatus
JP4130811B2 (ja) * 2004-03-24 2008-08-06 株式会社アドバンテスト 試験装置及び試験方法
US8581610B2 (en) * 2004-04-21 2013-11-12 Charles A Miller Method of designing an application specific probe card test system
US7368927B2 (en) * 2004-07-07 2008-05-06 Cascade Microtech, Inc. Probe head having a membrane suspended probe
US7913002B2 (en) * 2004-08-20 2011-03-22 Advantest Corporation Test apparatus, configuration method, and device interface
US7420381B2 (en) 2004-09-13 2008-09-02 Cascade Microtech, Inc. Double sided probing structures
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
US20060092505A1 (en) * 2004-11-02 2006-05-04 Umech Technologies, Co. Optically enhanced digital imaging system
KR100688517B1 (ko) * 2005-01-11 2007-03-02 삼성전자주식회사 전압공급유닛 분할을 통한 반도체 소자의 병렬검사 방법
US7535247B2 (en) * 2005-01-31 2009-05-19 Cascade Microtech, Inc. Interface for testing semiconductors
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US7543200B2 (en) * 2005-02-17 2009-06-02 Advantest Corporation Method and system for scheduling tests in a parallel test system
US7449899B2 (en) * 2005-06-08 2008-11-11 Cascade Microtech, Inc. Probe for high frequency signals
KR101124282B1 (ko) 2005-06-21 2012-03-27 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 장치
CN1991731B (zh) * 2005-12-26 2011-11-09 鸿富锦精密工业（深圳）有限公司 芯片烧录系统
JP4571076B2 (ja) * 2006-01-23 2010-10-27 富士通セミコンダクター株式会社 半導体装置の検査装置
US7921344B2 (en) * 2006-02-07 2011-04-05 Verigy (Singapore Pte. Ltd. Multi-stage data processor with signal repeater
US7460983B2 (en) * 2006-08-23 2008-12-02 Tektronix, Inc. Signal analysis system and calibration method
CN101030160B (zh) * 2006-03-02 2013-03-20 鸿富锦精密工业（深圳）有限公司 统一串行接口测试命令的测试装置及其测试方法
US7859277B2 (en) * 2006-04-24 2010-12-28 Verigy (Singapore) Pte. Ltd. Apparatus, systems and methods for processing signals between a tester and a plurality of devices under test at high temperatures and with single touchdown of a probe array
US7557592B2 (en) 2006-06-06 2009-07-07 Formfactor, Inc. Method of expanding tester drive and measurement capability
US7403028B2 (en) * 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7443186B2 (en) * 2006-06-12 2008-10-28 Cascade Microtech, Inc. On-wafer test structures for differential signals
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7405575B2 (en) * 2006-08-23 2008-07-29 Tektronix, Inc. Signal analysis system and calibration method for measuring the impedance of a device under test
US7408363B2 (en) * 2006-08-23 2008-08-05 Tektronix, Inc. Signal analysis system and calibration method for processing acquires signal samples with an arbitrary load
US7414411B2 (en) * 2006-08-23 2008-08-19 Tektronix, Inc. Signal analysis system and calibration method for multiple signal probes
US7649366B2 (en) * 2006-09-01 2010-01-19 Formfactor, Inc. Method and apparatus for switching tester resources
US7890822B2 (en) * 2006-09-29 2011-02-15 Teradyne, Inc. Tester input/output sharing
US7852094B2 (en) * 2006-12-06 2010-12-14 Formfactor, Inc. Sharing resources in a system for testing semiconductor devices
KR100891328B1 (ko) 2007-01-04 2009-03-31 삼성전자주식회사 병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법
US7768278B2 (en) * 2007-02-14 2010-08-03 Verigy (Singapore) Pte. Ltd. High impedance, high parallelism, high temperature memory test system architecture
US7348791B1 (en) 2007-03-14 2008-03-25 Silicon Test System, Inc. High voltage, high frequency, high reliability, high density, high temperature automated test equipment (ATE) switch design
KR100897349B1 (ko) * 2007-06-12 2009-05-15 주식회사 유니테스트 반도체 소자 테스트 장치
KR100882425B1 (ko) * 2007-06-21 2009-02-05 주식회사 동부하이텍 멀티 사이트 테스트용 프로브카드
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
US7827452B2 (en) * 2007-08-24 2010-11-02 Verigy (Singapore) Pte. Ltd. Error catch RAM support using fan-out/fan-in matrix
US8384410B1 (en) * 2007-08-24 2013-02-26 Advantest (Singapore) Pte Ltd Parallel test circuit with active devices
JP5080580B2 (ja) * 2007-08-27 2012-11-21 株式会社アドバンテスト システム、中継装置、および試験装置
US8242796B2 (en) * 2008-02-21 2012-08-14 Advantest (Singapore) Pte Ltd Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units
US7928755B2 (en) * 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test
JP5274550B2 (ja) 2008-05-09 2013-08-28 株式会社アドバンテスト デジタル変調信号の試験装置、ならびにデジタル変調器、変調方法およびそれを用いた半導体装置
JP4674273B2 (ja) * 2008-05-30 2011-04-20 株式会社アドバンテスト 試験装置および情報処理システム
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
US8410806B2 (en) 2008-11-21 2013-04-02 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
US8185339B2 (en) * 2008-11-26 2012-05-22 Advantest Corporation Test method and program product used therefor
KR20100103212A (ko) 2009-03-13 2010-09-27 삼성전자주식회사 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템
US8400176B2 (en) * 2009-08-18 2013-03-19 Formfactor, Inc. Wafer level contactor
TWI416117B (zh) * 2009-10-28 2013-11-21 Mpi Corp 探針卡
US8694845B2 (en) * 2010-04-25 2014-04-08 Ssu-Pin Ma Methods and systems for testing electronic circuits
US8713383B2 (en) * 2010-12-30 2014-04-29 Hynix Semiconductor Inc. Semiconductor memory device, test circuit, and test operation method thereof
CN103093829A (zh) * 2011-10-27 2013-05-08 迈实电子(上海)有限公司 存储器测试系统及存储器测试方法
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
KR101306283B1 (ko) * 2013-05-08 2013-09-09 (주) 에이블리 반도체 테스트 시스템의 전원공급장치
GB2514402A (en) 2013-05-23 2014-11-26 Ibm Method and test environment for testing an integrated circuit
CN104702347A (zh) * 2015-02-11 2015-06-10 为准（北京）电子科技有限公司 一种无线通信终端测试设备
US20160328306A1 (en) * 2015-05-08 2016-11-10 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. Interface test device
KR102401093B1 (ko) * 2015-09-17 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 및 이를 이용한 메모리 시스템
TWI728161B (zh) * 2016-08-03 2021-05-21 美商塞雷特有限責任公司 在多階段溫度測試期間用於連續測試器操作之方法
BR112019001313A2 (pt) * 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US10139445B2 (en) * 2016-09-30 2018-11-27 Intel Corporation High speed I/O pinless structural testing
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
KR20200016680A (ko) 2018-08-07 2020-02-17 삼성전자주식회사 피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치
JP7293389B2 (ja) 2019-11-15 2023-06-19 キオクシア株式会社 ストレージデバイスおよび制御方法
US11555828B2 (en) * 2020-07-07 2023-01-17 Micron Technology, Inc. Testing probe system for testing semiconductor die, multi-channel die having shared pads, and related systems and methods
CN112256512A (zh) * 2020-10-27 2021-01-22 重庆航天工业有限公司 一种基于glink总线的验证及测试通用系统
TWI755342B (zh) * 2021-07-16 2022-02-11 陽榮科技股份有限公司 用於檢測記憶體控制器的檢測裝置

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1003048B (it) 1972-03-17 1976-06-10 Honeywell Inf Systems Dispositivo per verificare il cor retto comportamento di unita circui tali integrate sequenziali
US4500836A (en) 1980-10-31 1985-02-19 Pacific Western Systems, Inc. Automatic wafer prober with programmable tester interface
US4370746A (en) 1980-12-24 1983-01-25 International Business Machines Corporation Memory address selector
US4455654B1 (en) 1981-06-05 1991-04-30 Test apparatus for electronic assemblies employing a microprocessor
US4517512A (en) 1982-05-24 1985-05-14 Micro Component Technology, Inc. Integrated circuit test apparatus test head
US4773028A (en) 1984-10-01 1988-09-20 Tektronix, Inc. Method and apparatus for improved monitoring and detection of improper device operation
JPS6199876A (ja) * 1984-10-22 1986-05-17 Nec Corp Ｉｃテスタ−
US6330164B1 (en) 1985-10-18 2001-12-11 Formfactor, Inc. Interconnect assemblies and methods including ancillary electronic component connected in immediate proximity of semiconductor device
JPS6325899A (ja) * 1986-07-17 1988-02-03 Mitsubishi Electric Corp 半導体メモリ装置
US4942576A (en) 1988-10-24 1990-07-17 Micron Technology, Inc. Badbit counter for memory testing
DE4012839B4 (de) 1989-04-26 2004-02-26 Atg Test Systems Gmbh & Co.Kg Verfahren und Prüfvorrichtung zum Prüfen von elektrischen oder elektronischen Prüflingen
US5070297A (en) 1990-06-04 1991-12-03 Texas Instruments Incorporated Full wafer integrated circuit testing device
US5225772A (en) * 1990-09-05 1993-07-06 Schlumberger Technologies, Inc. Automatic test equipment system using pin slice architecture
US5357523A (en) * 1991-12-18 1994-10-18 International Business Machines Corporation Memory testing system with algorithmic test data generation
JP2793427B2 (ja) 1992-04-08 1998-09-03 株式会社東芝 半導体装置
US5648661A (en) 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
US5442282A (en) 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
US5557559A (en) * 1992-07-06 1996-09-17 Motay Electronics, Inc. Universal burn-in driver system and method therefor
JPH0627195A (ja) 1992-07-08 1994-02-04 Mitsubishi Electric Corp Ｌｓｉ試験装置
US5243274A (en) * 1992-08-07 1993-09-07 Westinghouse Electric Corp. Asic tester
US5477160A (en) * 1992-08-12 1995-12-19 Fujitsu Limited Module test card
KR970010656B1 (ko) * 1992-09-01 1997-06-30 마쯔시다 덴기 산교 가부시끼가이샤 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
US6184053B1 (en) 1993-11-16 2001-02-06 Formfactor, Inc. Method of making microelectronic spring contact elements
US6064213A (en) 1993-11-16 2000-05-16 Formfactor, Inc. Wafer-level burn-in and test
JP2725615B2 (ja) * 1994-10-31 1998-03-11 日本電気株式会社 集積回路試験装置
JP2710574B2 (ja) * 1994-12-28 1998-02-10 山形日本電気株式会社 プリスケーラｉｃテスト方法及びテストプローブカード
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
US5546405A (en) 1995-07-17 1996-08-13 Advanced Micro Devices, Inc. Debug apparatus for an automated semiconductor testing system
US5642054A (en) 1995-08-08 1997-06-24 Hughes Aircraft Company Active circuit multi-port membrane probe for full wafer testing
US5736850A (en) 1995-09-11 1998-04-07 Teradyne, Inc. Configurable probe card for automatic test equipment
JP2737774B2 (ja) * 1996-03-15 1998-04-08 日本電気株式会社 ウェハテスタ
US5839100A (en) * 1996-04-22 1998-11-17 Wegener; Albert William Lossless and loss-limited compression of sampled data signals
US5689515A (en) * 1996-04-26 1997-11-18 Teradyne, Inc. High speed serial data pin for automatic test equipment
US5995915A (en) 1997-01-29 1999-11-30 Advanced Micro Devices, Inc. Method and apparatus for the functional verification of digital electronic systems
US5923178A (en) * 1997-04-17 1999-07-13 Cerprobe Corporation Probe assembly and method for switchable multi-DUT testing of integrated circuit wafers
US5910895A (en) * 1997-06-13 1999-06-08 Teradyne, Inc. Low cost, easy to use automatic test system software
US6087843A (en) * 1997-07-14 2000-07-11 Credence Systems Corporation Integrated circuit tester with test head including regulating capacitor
US5995424A (en) * 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
US5794175A (en) * 1997-09-09 1998-08-11 Teradyne, Inc. Low cost, highly parallel memory tester
US6181145B1 (en) * 1997-10-13 2001-01-30 Matsushita Electric Industrial Co., Ltd. Probe card
US6064948A (en) * 1998-03-02 2000-05-16 Tanisys Technology, Inc. Tester systems
US6246250B1 (en) 1998-05-11 2001-06-12 Micron Technology, Inc. Probe card having on-board multiplex circuitry for expanding tester resources
US6275962B1 (en) * 1998-10-23 2001-08-14 Teradyne, Inc. Remote test module for automatic test equipment
US6256760B1 (en) * 1998-11-13 2001-07-03 Nortel Networks Limited Automatic test equipment scan test enhancement
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6184048B1 (en) * 1999-11-03 2001-02-06 Texas Instruments Incorporated Testing method and apparatus assuring semiconductor device quality and reliability

Also Published As

Publication number Publication date
EP1369700A2 (de) 2003-12-10
EP1159630B1 (de) 2003-09-10
KR20010104719A (ko) 2001-11-26
TW548420B (en) 2003-08-21
KR100599348B1 (ko) 2006-07-12
US20030126534A1 (en) 2003-07-03
EP1159630A1 (de) 2001-12-05
US6499121B1 (en) 2002-12-24
US6678850B2 (en) 2004-01-13
JP2002538465A (ja) 2002-11-12
JP2002174669A (ja) 2002-06-21
WO2000052488A1 (en) 2000-09-08
AU3245900A (en) 2000-09-21
EP1369700A3 (de) 2004-03-10
DE60005156D1 (de) 2003-10-16

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