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GEBIET DER
ERFINDUNG
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Die
Erfindung betrifft die Verarbeitung integrierter Schaltungen. Insbesondere
betrifft die Erfindung die optische Korrektur für Prozesse in integrierten
Schaltungen im tiefen Submikron-Bereich (< 0,25 μm).
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HINTERGRUND
DER ERFINDUNG
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Mit
der zunehmenden Dichte integrierter Schaltungen (ICs) werden die
Breiten von Linien und Komponenten sowie die Abstände zwischen
Linien immer kleiner. Gegenwärtig
werden Prozesse im tiefen Submikronbereich (< 0,25 μ) angewandt. Bei Prozessen im
tiefen Submikronbereich wird jedoch die Siliziumausbeute durch mehrere
Faktoren beeinträchtigt,
einschließlich
der Genauigkeit des Musters von Reticle/Maske, optischen Näherungseffekten
sowie Diffusions- und Beladungseffekten während der Fotolack- und Ätzungsverarbeitung.
Typische Probleme sind z.B. Linienbreitenschwankungen, die von der örtlichen
Musterdichte und -topologie abhängen sowie
Pullback von Linienenden.
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1a ist
ein beispielhaftes Layout eines Entwurfs im tiefen Submikron-Bereich. 1a zeigt das
beabsichtigte Layout, aufgrund der Physik der Verarbeitung im tiefen
Submikronbereich ist die resultierende Schaltung jedoch vom Entwurfs-Layout verschieden. 1b ist
eine unkorrigierte Struktur basierend auf dem Entwurf von 1a.
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In
der Struktur von 1b sind die Linienbreiten basierend
auf Topologie und Dichte unterschiedlich, was sich nachteilig auf
Geschwindigkeit und Genauigkeit der Funktion auswirken kann. Die Linienenden
sind außerdem
verkürzt
und abgerundet, was Verbindungen unterbrechen und zum Ausfall der
Schaltung führen
kann. U.S. Patent Nr. 5,858,580 an Wang, et al. ("das Patent '580") offenbart ein Verfahren
und eine Vorrichtung zum Verringern der Gate-Breite von einer ursprünglichen
Größe zu einer
verringerten Größe, bei
der es sich um eine Submikron-Dimension handeln kann.
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Das
Patent '580 verringert
Gate-Größen von einem
ersten Herstellungsprozess mit einer ersten kleinsten realisierbaren
Dimension zu einem zweiten Herstellungsprozess mit einer zweiten
kleinsten realisierbaren Dimension. Die zweite kleinste realisierbare
Dimension ist kleiner als die erste kleinste realisierbare Dimension.
Das Patent '580
erfordert jedoch, dass das Layout einer integrierten Schaltung für einen
ersten Prozess ausgelegt und dann für die Verwendung mit einem
zweiten Prozess geschrumpft wird. Es wird eine verbesserte Verarbeitung
im Submikronbereich benötigt,
die an einem ursprünglichen Schaltungs-Layout
arbeiten kann.
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Aus
EP-A-0 698916 ist ein Verfahren zum Bilden der Ebenen einer integrierten
Schaltung auf einem Halbleiter-Wafer bekannt, wobei das Lithographie-Verfahren
die Verwendung verschiedener Masken (einer Phasenverschiebungsmaske
und einer Abdeckmaske) umfasst, um das Layout verschiedener Ebenen
zu bemustern, wobei es sich bei einer solchen Ebene um die Gate-Ebene
und bei einer zweiten solchen Ebene um die aktiven Regionen handelt.
Das Verfahren umfasst Folgendes:
- – Durchführen einer
Vergleichsanalyse, um räumlich
den Ort von Schnittregionen zu bestimmen, die den Regionen auf der
IC entsprechen, wo das Layout-Muster mit aktiven Regionen und der Gate-Ebenen-Layout-Abschnitt übereinander
liegen;
- – Aufbauen
einer Phasenverschiebungsmaske (PSM) mit verschiedenen phasenverschobenen Regionen
und opaken Regionen zum Bemustern der Gate-Ebene; und
- – Aufbauen
einer zweiten Maske, um weiter von der ersten Maske erzeugte Artefakte
zu entfernen. Zum Bewirken der Schrumpfung der Gate-Größe, besteht
die zugrunde liegende Prämisse
darin, die abwechselnden Phasenverschiebungen nur auf die Regionen
einer Gate-Ebenen-PSM-Maske
anzuwenden, wo die von einem Standardentwurf für ein Muster der Gate-Ebene bereitgestellten
Gate-Linien die Regionen überlagern
würden,
in denen aktive Halbleiterregionen (N und P) gebildet werden sollen.
In den in EP-A-0 698916 beschriebenen Beispielen haben die Phasenverschiebungsregionen
in der Praxis Ränder, die
mit den Grenzen einer darunter liegenden Diffusionsregion zusammenfallen.
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Aus
GB 2 333613A ist
ein Verfahren zur Maskenmustererzeugung bekannt, um Phasenschieber
automatisch anzuordnen und um Linienbreitendifferenzen zu korrigieren,
die durch unterschiedliche Dichten feiner Muster verursacht werden,
wobei Formen und Phasen einer Vielzahl von Phasenverschiebungsmustern
basierend auf dem positionellen Verhältnis einer Vielzahl feiner
Muster bestimmt werden und die Phasen so bestimmt werden, dass eine
Phasendifferenz zwischen den beiden Seiten der feinen Muster von
180 Grad erhalten wird.
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Aus
EP-A-0 698821 ist ein Verfahren der Phasenrandlithographie für die Verwendung
bei der Herstellung sehr großer
integrierter (VLSI) Chips bekannt, wobei Chrombilder auf einem Phasenrand
einer Phasenverschiebungsmaske (PSM) vorgespannt werden und die
Maske überbelichtet
wird, um die positive Vorspannung auszugleichen. Diese Überbelichtung
beseitigt bei minimalem Einfluss auf die gewünschten Bilder alle Restbilder
von der Phasenrandmaske. Gemäß diesem
Verfahren wird zuerst eine Phasenrand-PSM mit Chrombildern auf der Maske
bereitgestellt, die durch zwei Entwurfsgitter vorgespannt sind.
Der Fotolack wird unter Verwendung dieser Maske überbelichtet, um die positive Vorspannung
der Maske auszugleichen. Die resultierende Überbelichtung beseitigt bei
minimalem Einfluss auf die gewünschten
Bilder alle von der Phasenrandmaske erzeugten Restbilder. Der Fotolack
wird dann auf herkömmliche
Weise verarbeitet.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein Verfahren zum Erzeugen
eines Satzes von Masken für
die Herstellung einer integrierten Schaltung bereitgestellt, wobei
das Verfahren Folgendes umfasst:
Erzeugen einer ersten Maske,
die direkt nebeneinander liegende Maskenregionen definiert, einschließlich einer
180°-Phasenverschiebungsregion,
die Licht gegenüber
einer sie direkt umgebenden Region der Maske um 180° verschiebt,
für die
Nutzung bei der Erzeugung, in einer ersten Schicht der integrierten
Schaltung, einer erwünschten
Metall- oder Polysiliziumstruktur, wie einem Transistor-Gate, die über einer
in einer zweiten Schicht der integrierten Schaltung angeordneten
Diffusionsregion liegt,
wobei die 180°-Phasenverschiebungsregion einen Rand
hat, der dazu angeordnet ist, so positioniert zu sein, dass er einer
verlangten Position in der integrierten Schaltung der Metall- oder Polysiliziumstruktur
entspricht, die über
der Diffusionsregion zu bilden ist, wobei alle übrigen Ränder der 180°-Phasenverschiebungsregion
dazu angeordnet sind, um einen vorbestimmten Betrag nach außen von
den Rändern der
in der zweiten Schicht der integrierten Schaltung angeordneten verdeckten
Diffusionsregion entfernt zu liegen; und
Erzeugen einer zweiten,
Abdeckmaske, die Beschneidungsregionen bildet, die teilweise durch
Liniensegmente definiert sind, die um einen vorbestimmten Betrag
von entsprechenden Rändern
der von der ersten Maske gebildeten 180°-Phasenverschiebungsregion nach
außen
versetzt sind, für
die Verwendung während
eines zweiten Belichtungsschritts beim Eliminieren von ungewollten
Artefakten, die in einem, die erste Maske verwendenden, ersten Belichtungsschritt
in der integrierten Schaltung erzeugt werden, die aber nicht Teil
der gewünschten
Metall- oder Polysiliziumstruktur sind.
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Gemäß einem
zweiten Aspekt der vorliegenden Erfindung wird ein Artikel bereitgestellt,
der ein maschinenlesbares Medium umfasst, auf dem Folgen von Befehlen
gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren
ausgeführt
werden, bewirken können,
dass eine elektronische Vorrichtung:
eine erste Maske erzeugt,
die direkt nebeneinander liegende Maskenregionen definiert, einschließlich einer
180°-Phasenverschiebungsregion,
die Licht gegenüber
einer sie direkt umgebenden Region der Maske um 180° verschiebt,
für die
Nutzung bei der Erzeugung, in einer ersten Schicht der integrierten Schaltung,
einer erwünschten
Metall- oder Polysiliziumstruktur, wie einem Transistor-Gate, die über einer in
einer zweiten Schicht der integrierten Schaltung angeordneten Diffusionsregion
liegt,
wobei die 180°-Phasenverschiebungsregion
einen Rand hat, der dazu angeordnet ist, so positioniert zu sein,
dass er einer verlangten Position in der integrierten Schaltung
der Metall- oder
Polysiliziumstruktur entspricht, die über der Diffusionsregion zu
bilden ist, wobei alle übrigen
Ränder
der 180°-Phasenverschiebungsregion
dazu angeordnet sind, um einen vorbestimmten Betrag nach außen von
den Rändern der
in der zweiten Schicht der integrierten Schaltung angeordneten verdeckten
Diffusionsregion entfernt zu liegen; und
eine zweite Abdeckmaske
erzeugt, die Beschneidungsregionen bildet, die teilweise durch Liniensegmente
definiert sind, die um einen vorbestimmten Betrag von entsprechenden
Rändern
der von der ersten Maske gebildeten 180°-Phasenverschiebungsregion nach
außen
versetzt sind, für
die Verwendung während
eines zweiten Belichtungsschritts beim Eliminieren von ungewollten
Artefakten, die in einem, die erste Maske verwendenden, ersten Belichtungsschritt
in der integrierten Schaltung erzeugt werden, die aber nicht Teil
der gewünschten
Metall- oder Polysiliziumstruktur sind.
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Die
Erfindung wird nur beispielhaft unter Verweis auf die Figuren der
beiliegenden Zeichnungen weiter beschrieben, wobei gleiche Bezugszeichen auf ähnliche
Elemente verweisen und wobei:
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1a ein
beispielhaftes Layout eines Entwurfs im tiefen Submikron-Bereich
ist;
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1b eine
unkorrigierte Struktur basierend auf dem Entwurf von 2a zeigt;
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2 eine
Ausführungsform
einer Anordnung zum Verarbeiten integrierter Schaltungen zeigt;
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3 ein
Entwurfs-Layout mit zwei Gates über
einer Diffusionsregion ist;
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4 das
Entwurfs-Layout von 3 ist, in dem Liniensegmentkennzeichnungen
verwendet werden, um gemäß einer
Ausführungsform
der Erfindung Phasenverschiebungs- und Abdeckmasken zu erzeugen;
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5 eine
Phasenverschiebungsmaske für das
Layout von 3 gemäß einer Ausführungsform der
Erfindung zeigt;
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6 eine
Abdeckmaske für
das Layout von 3 gemäß einer Ausführungsform
der Erfindung zeigt;
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7 eine
resultierende Schaltung basierend auf dem Layout von 3 ist;
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8 ein
Flussdiagramm zum Erzeugen von Phasenverschiebungs- und Abdeckmasken
gemäß einer
Ausführungsform
der Erfindung ist;
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9 ein
Flussdiagramm zum Erzeugen von Phasenverschiebungs- und Abdeckmasken
gemäß einer
Ausführungsform
der Erfindung ist;
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10 ein
im Simulations-Tool der vorliegenden Erfindung gemäß einer
Ausführungsform
integriertes EDA-Tool zeigt; und
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11 eine
Ausführungsform
eines Computersystems zeigt, das zum Ausführen der vorliegenden Erfindung
geeignet ist.
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AUSFÜHRLICHE
BESCHREIBUNG
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Es
werden ein Verfahren und eine Vorrichtung zum Erzeugen einer Phasenverschiebungsmaske
und einer Abdeckmaske für
die Herstellung integrierter Schaltungen beschrieben. In der nachfolgenden
Beschreibung werden zum Zweck der Erläuterung zahlreiche spezifische
Einzelheiten beschrieben, um für
ein umfassendes Verständnis
der Erfindung zu sorgen. Der Fachmann wird jedoch einsehen, dass
die Erfindung ohne diese spezifischen Einzelheiten ausgeführt werden
kann. In anderen Fällen sind
Strukturen und Vorrichtungen in Blockdiagrammform dargestellt, um
ein Verschleiern der Erfindung zu vermeiden.
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Der
Verweis in der Spezifikation auf "eine Ausführungsform" bedeutet, dass ein bestimmtes Merkmal
oder eine bestimmte Struktur oder Charakteristik, die im Zusammenhang
mit der Ausführungsform
beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten
ist. Die Vorkommen der Phrase "in
einer Ausführungsform" an verschiedenen
Stellen in der Spezifikation verweisen nicht unbedingt alle auf
die selbe Ausführungsform.
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Es
werden Verfahren und Vorrichtungen für die Layout-Optimierung im
tiefen Submikronbereich beschrieben. Die Komponenten eines integrierten Schaltungsentwurfs
(IC) (z.B. Gates) können
unter Anwendung eines Phasenverschiebungsprozesses identifiziert
und hergestellt werden, um die Schaltungsdichte und/oder -Leistungsfähigkeit
verglichen mit einer ohne Phasenverschiebungsprozesse hergestellten
Schaltung zu verbessern. In einer Ausführungsform wird eine erste
Maske (z.B. eine Phasenverschiebungsmaske) erzeugt, die die unter
Verwendung des Phasenverschiebungsprozesses herzustellende Komponente
enthält.
Eine zweite Maske (z.B. eine Abdeckmaske) wird außerdem erzeugt,
um die unter Verwendung der ersten Maske erzeugte Struktur weiter
zu verarbeiten. Beide Masken sind basierend auf einer Region (z.B.
einer Diffusionsregion) definiert, die in einer anderen Schicht
des integrierten Schaltungsentwurfs liegt als die Struktur (z.B.
das Gate), die mit dem Phasenverschiebungsprozess erzeugt wird.
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2 ist
eine Ausführungsform
einer Verarbeitungsanordnung für
eine integrierte Schaltung. Die Anordnung von 2 eignet
sich für
die Verwendung mit der Erfindung und kann wie nachfolgend beschrieben
genutzt werden, um Komponentengrößen zu verringern.
Die allgemeinen Anwendungen der Komponenten aus 2 sind
auf dem Gebiet bekannt. Abwandlungen werden nachfolgend ausführlicher
beschrieben. Beispielsweise können
spezielle Maskenkonfigurationen und -abwandlungen zusammen mit den
Komponenten aus 2 genutzt werden.
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Die
Lichtquelle 200 liefert Licht zum Wafer 230. Die
Maske 210 blockiert Licht für gewisse vorherbestimmte Abschnitte
des Wafers 230. Der Stepper-Scanner 220 richtet
die Muster der Maske 210 auf eine der mehreren integrierten
Schaltungen, die auf dem Wafer 230 entwickelt werden.
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3 ist
ein Entwurfs-Layout mit zwei Gates über einer Diffusionsregion.
Das Layout von 3 wird hierin zum Beschreiben
der Erfindung herangezogen. Die Nützlichkeit der Erfindung ist
jedoch nicht auf den Entwurf von 3 beschränkt.
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Die
Diffusionsregion 310 kann beispielsweise verwendet werden,
um einen Kollektor und einen Emitter für einen Transistor bereitzustellen.
Die Diffusionsregion 310 kann auf beliebige, auf dem Gebiet bekannte
Weise bereitgestellt werden. Beispielsweise kann die Diffusionsregion 310 durch
Ionenimplantation bereitgestellt werden.
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Die
Metall-(oder Polysilizium-)-region 300 sorgt für elektrische
Anschlussfähigkeit
zwischen Komponenten. Beispielsweise stellt die Metallregion 300 zwei
Gates über
der Diffusionsregion 310 und eine Verbindung für die zwei
Gates zu einer anderen Vorrichtung (in 3 nicht
abgebildet) bereit. Die Metallregion 300 kann beispielsweise
aus Aluminium, Kupfer usw. bestehen.
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4 ist
das Entwurfs-Layout von 3, in dem Liniensegmentkennzeichnungen
verwendet werden, um gemäß einer
Ausführungsform
der Erfindung Phasenverschiebungs- und Abdeckmasken zu erzeugen. In einer
Ausführungsform
werden die Liniensegmente verwendet, um eine Region einer Phasenverschiebungsmaske
zu definieren. In anderen Ausführungsformen
werden Versetzungen von den Liniensegmenten verwendet, um die Phasenverschiebungsmaske
zu definieren.
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Die
Liniensegmente 405 und 445 liegen außerhalb
der Ränder 301, 306 der
Diffusionsregion 310. Die Liniensegmente 410, 415, 435, 440 liegen außerhalb
der Ränder 302, 303, 307 bzw. 308 der Diffusionsregion 310.
Die Lagen der Liniensegmente 400 und 430 entsprechen
jeweils den vorgesehenen Mitten der beiden zu erzeugenden Gates
der Metallregion 300. Die Liniensegmente 415, 410, 435 und 440 verbinden
die jeweiligen Endliniensegmente (d.h. 405 bzw. 445)
und die Gate-Liniensegmente (d.h. 400 bzw. 430).
Die Liniensegmente 420 und 425 verbinden die Gate-Liniensegmente 400, 430.
In anderen Ausführungsformen
sind die Gate-Liniensegmente nicht in den Gates der Metallregion 300 zentriert.
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Die
Liniensegmente von
4 liegen um einen vorherbestimmten
Betrag außerhalb
der Grenzen der Diffusionsregion
310. In einer Ausführungsform
ist der Versatz größer als
wobei λ die Wellenlänge des verwendeten Lichts
und NA die verwendete numerische Blende ist. Daher ist der Versatz
größer als
die Breite der Gates. Die Liniensegmente von
4 kennzeichnen
die Dimensionen einer phasenverschobenen Region, die über der Diffusionsregion
310 angefertigt
ist, wie nachfolgend ausführlicher
beschrieben wird. Indem die phasenverschobene Region basierend auf
der Diffusionsregion
310 definiert wird, lässt sich
die Phasenverschiebungsmaske leichter definieren, als wenn die Phasenverschiebungsmaske
basierend auf einem Gate oder einer anderen unter Verwendung von
Phasenverschiebungstechniken zu erzeugenden Region definiert wird.
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5 ist
eine Phasenverschiebungsmaske 401 für das Layout von 3 gemäß einer
Ausführungsform
der Erfindung. In der anhand von 5 beschriebenen
Ausführungsform
werden die anhand von 4 beschriebenen Liniensegmente
verwendet, um die Phasenverschiebungsmaske zum Erzeugen von Gates
gemäß der Erfindung
zu definieren.
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Die
Liniensegmente 400, 405, 410 und 415 definieren
eine erste Belichtungsregion 402 für die Phasenverschiebungsmaske 401.
Die Liniensegmente 430, 435, 440 und 445 definieren
eine zweite Belichtungsregion 403 für die Phasenverschiebungsmaske 401.
In einer alternativen Ausführungsform werden
Versetzungen von den Liniensegmenten von 5 verwendet,
um die erste und die zweite Belichtungsregion zu definieren. Die
Liniensegmente 400, 405, 410 und 415 sowie
die Liniensegmente 430, 435, 440 und 445 definieren
die Phasenverschiebungsregionen 402, 403 innerhalb
der Phasenverschiebungsmaske, die Licht um 180 Grad phasenverschieben,
während
die umgebenden benachbarten Regionen 404 der Maske 401 das
Licht nicht verschieben.
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Weitere
phasenverschobene und nicht phasenverschobene Regionen können ebenfalls
in der Phasenverschiebungsmaske enthalten sein. Die Phasenverschiebungsmaske
kann außerdem
verwendet werden, um der Metallschicht, abgesehen von den Gates
oder anderen unter Verwendung von Phasenverschiebungstechniken erzeugten
Regionen, zusätzliche
Struktur zu verleihen.
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6 ist
eine Abdeckmaske 501 für
das Layout von 3 gemäß einer Ausführungsform
der Erfindung. Die Abdeckregionen eliminieren die von der Phasenverschiebungsmaske erzeugten
unerwünschten
Artefakte, die nicht Teil des herzustellenden Transistor-Gates sind.
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Die
den Phasenverschiebungsregionen der Phasenverschiebungsmaske entsprechenden
Abdeckregionen sind durch die Liniensegmente 500, 505, 510 und 515 sowie
die Liniensegmente 530, 535, 540 und 454 definiert.
In einer Ausführungsform sind
die die Abdeckregionen definierenden Liniensegmente um einen vorherbestimmten
Betrag von den entsprechenden Liniensegmenten versetzt, die die
Phasenverschiebungsregionen definieren. Weitere strukturelle Regionen
(in 6 nicht abgebildet) können ebenfalls in der Abdeckmaske
enthalten sein.
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7 ist
ein resultierender Schaltkreis basierend auf dem Layout von 3.
Die Diffusionsregion 310 hat die selbe Größe wie das
Layout von 3. In einer Ausführungsform
haben die beiden Transistor-Gates über der Diffusionsregion 310 eine verringerte
Dimension verglichen mit dem ursprünglichen Schaltungs-Layout
von 3. In einer Ausführungsform hat die Verbindung
zwischen den Gates eine verringerte Dimension. So hat ein Teil oder
die gesamte Metall- oder Polysiliziumregion 700 eine verringerte
Dimension verglichen mit dem Schaltungs-Layout von 3.
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8 ist
ein Flussdiagramm zum Erzeugen von Phasenverschiebungs- und Abdeckmasken
gemäß einer
Ausführungsform
der Erfindung. Ein Entwurfs-Layout wird unter 810 erzeugt
oder es wird darauf zugegriffen. Bei dem Entwurfs-Layout kann es sich
beispielsweise um eine GDS-II-Beschreibung der herzustellenden Schaltung
handeln. Andere Layout-Formate können
ebenfalls unterstützt
werden.
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Auf
das Entwurfs-Layout wird unter 810 zugegriffen. In einer
Ausführungsform
ist das Entwurfs-Layout eine Schaltungsbeschreibung im GDS-II-Format;
es können
jedoch auch andere Formate verwendet werden. Das Entwurfs-Layout
beschreibt den Schaltungsentwurf ab dem die Masken und/oder Reticles
ausgelegt werden, um die durch das Entwurfs-Layout beschriebene
Schaltung zu realisieren.
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Phasenzuweisungen
erfolgen basierend auf dem Entwurfs-Layout unter 820. In
einer Ausführungsform
erfolgen die Phasenzuweisungen, um Gate-Strukturen mit Dimensionen
zu erzeugen, die kleiner sind als die kleinste realisierbare Dimension des
zu verwendenden Herstellungsprozesses für die integrierte Schaltung.
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Die
Phasenzuweisungen erfolgen, wie oben beschrieben, basierend auf
einer Schaltungsstruktur in einer anderen Schaltungsschicht als
der, für
die die phasenverschobene Verarbeitung angewandt werden soll. Wenn
beispielsweise Phasenverschiebung zum Erzeugen von Gate-Strukturen
verwendet werden soll, erfolgen die Phasenzuweisungen für die Gate-Strukturen
basierend auf der Diffusionsregion, über der die Gate-Struktur hergestellt
werden soll. Eine Phasenverschiebungsmaske wird basierend auf den
Phasenzuweisungen erzeugt.
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Eine
Abdeckmaske wird unter 830 erzeugt. Die Abdeckmaske dient
zum Eliminieren von Artefakten, die von der Phasenverschiebungsmaske
erzeugt wurden. In einer Ausführungsform
basiert die Abdeckmaske auf der selben Schaltungsstruktur wie die Phasenverschiebungsmaske.
Die Abdeckmaske kann auch andere Strukturen definieren, als die
mit dem hierin beschriebenen Zweimasken-Phasenverschiebungsprozess
erzeugten. Beispielsweise kann die Abdeckmaske Metall- oder andere
Verbindungsstrukturen zwischen den Gate-Regionen definieren, die
unter Verwendung der Phasenverschiebungsmaske und der Abdeckmaske
erzeugt wurden.
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Die
Entwurfsverifizierung erfolgt unter 840. In einer Ausführungsform
erfolgt die Entwurfsverifizierung, nachdem die Phasenzuweisungen
erfolgt sind. Typischerweise umfasst die Entwurfsverifizierung die
Prüfung
von Entwurfsregeln und/oder des elektrischen Durchgangs, was als
Layout-Versus-Schematic-(LVS-) Prüfung bezeichnet wird. In einer
Ausführungsform
werden zum Zweck der Entwurfsverifizierung künstliche Gate-Breiten verwendet,
da die vom Layout der Phasenverschiebungsmaske erzeugte physikalische
Gate-Breite bewirken kann,
dass herkömmliche
Entwurfsprüfungen
misslingen. Gegebenenfalls werden basierend auf der Entwurfsprüfung Änderungen
am Entwurf vorgenommen, um der ursprünglichen Layout-Topologie zu entsprechen,
so dass herkömmliche
LVS-Prüfungen durchgeführt werden
können.
Die zum Fertigen der integrierten Schaltung verwendeten mehreren
Masken sind unter 850 gefertigt.
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9 ist
ein Flussdiagramm zum Erzeugen von Phasenverschiebungs- und Abdeckmasken
gemäß einer
Ausführungsform
der Erfindung. Bei der Ausführungsform
von 9 erfolgt die Entwurfsprüfung vor den Phasenzuweisungen.
In dieser Ausführungsform
bewirken die verringerten Gate-Breiten kein Misslingen der Entwurfsprüfung.
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Auf
das Entwurfs-Layout wird unter 910 zugegriffen. Wie zuvor
beschrieben, kann das Layout im GDS-II-Format oder einem beliebigen
anderen geeigneten Format sein. Das Entwurfs-Layout wird zur Entwurfsprüfung unter 920 verwendet.
Da die Entwurfsprüfung
am ursprünglichen
Entwurfs-Layout erfolgt, bewirken die von der zuvor beschriebenen Fertigung
mit Zweimasken-Phasenverschiebung bereitgestellten verringerten
Dimensionen kein Misslingen der Entwurfs-Verifizierung.
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Die
Phasenzuweisung erfolgt unter 930. In einer Ausführungsform
erfolgt die Phasenzuweisung basierend auf der Schaltungsstruktur
in einer anderen Schaltungsschicht als der Schicht, für die die Phasenmaske
verwendet werden soll. Eine Abdeckmaske wird unter 940 für die der
oben beschriebenen Phasenzuweisung entsprechenden Schaltungsschicht
erzeugt. Die entsprechenden Masken werden unter 950 gefertigt.
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10 zeigt
ein im Simulations-Tool der vorliegenden Erfindung gemäß einer
Ausführungsform integriertes
EDA-Tool. Wie abgebildet, umfasst das EDA-Tool-Paket 1000 das
mit den Lehren der vorliegenden Erfindung, wie zuvor beschrieben,
integrierte Simulations-Tool 1002. Außerdem umfasst das EDA-Tool-Paket 1000 weitere
Tool-Module 1004. Beispiele dieser weiteren Tool-Module 1002 umfassen,
sind aber nicht beschränkt
auf, ein Synthesemodul, ein Layout-Verifizierungsmodul und so weiter.
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11 zeigt
eine Ausführungsform
eines Computersystems, das zum Ausführen der vorliegenden Erfindung
geeignet ist. Wie gezeigt, umfasst das Computersystem 1100 den
Prozessor 1102 und den Speicher 1104, die über den
Systembus 1106 miteinander gekoppelt sind. Nichtflüchtige Massenspeicher 1108 wie
Festplatten, Diskette usw., Ein/Ausgabevorrichtungen 1110 wie
Tastaturen, Anzeigen usw. und Kommunikationsschnittstellen 1112 wie
Modem, LAN-Schnittstellen usw. sind an den Systembus 1106 gekoppelt.
Diese Elemente führen jeweils
ihre herkömmlichen,
auf dem Gebiet bekannten Funktionen aus.
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Insbesondere
werden der Systemspeicher 1104 und der nichtflüchtige Massenspeicher 1108 dazu
eingesetzt, eine Arbeitskopie und eine Permanentkopie der Programmieranweisungen
zu speichern, die die zuvor beschriebenen Lehren der vorliegenden
Erfindung realisieren. Der Systemspeicher 1104 und der
nichtflüchtige
Massenspeicher 1106 können
außerdem
dazu verwendet werden, die IC-Entwürfe zu speichern. Die Permanentkopie
der Programmieranweisungen zum Ausführen der vorliegenden Erfindung
kann in der Fabrik oder im Feld unter Verwendung von Verteilungsquelle/-medium 1114 und
optional den Kommunikationsschnittstellen 1112 in den nichtflüchtigen
Massenspeicher 1108 geladen werden. Beispiele für das Verteilungsmedium 1114 sind
bespielbare Medien wie Bänder,
CD-ROM, DVD usw. In einer Ausführungsform
sind die Programmieranweisungen Teil einer Sammlung von Programmieranweisungen,
die das EDA-Tool 1000 von 10 realisieren.
Die Zusammensetzung der Elemente 1102–1114 ist weitläufig bekannt
und wird dementsprechend nicht weiter beschrieben.
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In
der vorangehenden Spezifikation wurde die Erfindung anhand von spezifischen
Ausführungsformen
derselben beschrieben. Es ist jedoch zu beachten, dass verschiedene
Abwandlungen und Änderungen
daran vorgenommen werden können, ohne
vom weiteren Umfang der Erfindung gemäß der Definition in den angehängten Patentansprüchen abzuweichen.
