DE60122787T2

DE60122787T2 - Digitaler frequenzvervielfacher

Info

Publication number: DE60122787T2
Application number: DE60122787T
Authority: DE
Inventors: Lawrence David Indianapolis ALBEAN
Original assignee: Thomson Licensing SAS
Priority date: 2001-01-05
Filing date: 2001-12-19
Publication date: 2007-01-11
Anticipated expiration: 2021-12-20
Also published as: US6480045B2; AU2002241663A1; WO2002054593A2; MXPA03006095A; CN1543709A; KR20030081374A; EP1391038A2; US20020089358A1; WO2002054593A3; DE60122787D1; MY126186A; EP1391038B1; JP2004517542A; CN1258873C; KR100862317B1

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf Frequenzvervielfacher und insbesondere auf einen digitalen Frequenzvervielfacher zum Erzeugen nicht ganzzahliger Vielfacher einer Referenzfrequenz.
Hintergrund der Erfindung
Verschiedene Typen elektronischer Schaltungen wie etwa integrierte Schaltungen (ICs) nutzen/erfordern für den Betrieb der verschiedenen Abschnitte der Schaltungsanordnung oder Logik Taktsignale oder Signale mit verschiedenen Frequenzen. Im Fall von ICs erfordern viele Konstruktionen mehrere Vielfache (oder Teilvielfache) eines Referenzsignals, um Blöcke oder Abschnitte einer On-Chip-Schaltungsanordnung oder -Logik zu takten. Vorzugsweise werden eher die Signale mit verschiedenen Frequenzen unter Nutzung eines einzigen Eingangs- oder Referenzsignals in der IC erzeugt, als jedes Referenzsignal mit einer anderen Frequenz von einer externen Quelle an die IC zu liefern. Dies beseitigt die Notwendigkeit, für jedes Eingangssignal einen Eingangs/Ausgangs-Anschlussstift (E/A-Anschlussstift) zu nutzen.
Falls die Frequenzen der geforderten On-Chip-Signale höher als die Frequenz des Eingangs/Referenz-Signals sind, wird häufig und typisch ein Phasenregelkreis (PLL) genutzt, der als ein Frequenzsynthetisierer konfiguriert ist, um die On-Chip-Signale mit den geforderten Frequenzen zu erzeugen. Allerdings ist ein solcher PLL ein verhältnismäßig komplizierter analoger Schaltungsanordnungsblock.
In 1 ist eine Blockschaltplandarstellung einer allgemein mit 10 bezeichneten analogen Phasenregelkreis schaltung (PLL-Schaltung) gezeigt, die als ein analoger Frequenzsynthetisierer konfiguriert ist. Insbesondere ist der PLL 10 so betreibbar, dass er ein Ausgangssignal mit einer Frequenz erzeugt, die ein Vielfaches einer Frequenz eines Eingangssignals ist. Im Folgenden wird der Betrieb des analogen PLL 10 des Standes der Technik beschrieben.
In einen Teile-durch-M-Block 12 mit einer geeigneten analogen Schaltungsanordnung, wobei M irgendeine ganze Zahl ist, wird ein Eingangssignal f_in mit einer besonderen Frequenz eingeben. Dies führt zu einem Signal mit der Frequenz f_in/M an einem Ausgang des Teile-durch-M-Blocks 12. Das Signal mit der Frequenz f_in/M wird in einen analogen Phasendetektor 14 eingegeben. Ein Ausgangssignal des Phasendetektors 14 wird in ein analoges Tiefpassfilter 16 eingegeben. Das Ausgangssignal des Tiefpassfilters 16 wird in einen analogen spannungsgesteuerten Oszillator (VCO) 18 eingegeben. Ein Ausgangssignal des VCO 18 wird als eine Eingabe zum Ansteuern eines Teile-durch-N-Blocks 20 verwendet, der ebenfalls dadurch gekennzeichnet ist, dass er geeignet analog ist, wobei N irgendeine ganze Zahl ist. Ein Ausgangssignal des Teile-durch-N-Blocks 20 wird als eine Eingabe in den Phasendetektor 14 verwendet, um einen Signalkreis abzuschließen. Außerdem wird ein Ausgangssignal des VCO 18 in einen analogen Puffer 22 eingegeben. Ein Ausgangssignal f_out des Puffers 22 ist das Signal f_in, multipliziert mit N/M (d. h. f_out = f_in(N/M)).
Obgleich der wie in 1 gezeigte analoge PLL 10 des Standes der Technik zum Erzeugen eines Ausgangssignals mit einer Frequenz betreibbar ist, die ein gebrochenes Vielfaches einer Frequenz eines Eingangssignals ist, ist er durch eine analoge Schaltungsanordnung realisiert. Eine analoge Schaltungsanordnung ist mit einer digitalen Schaltungsanordnung wie etwa in ICs nicht besonders kompatibel. Außerdem nimmt eine analoge Schaltungsanordnung viel benötigten Platz in einer IC ein, wenn sie so realisiert ist. Wenn ein analoger PLL in einer IC vorgesehen ist, erfordert diese analoge Schaltungsanordnung mehrere hierfür vorgesehene E/A-Anschlussstifte auf der IC für ein diskretes Schleifenfilter und für die Programmierbarkeit der Parameter M und N. Ebenso erfordern typische digitale Gate-Array-ICs einen getrennten diskreten PLL-Chip oder -Abschnitt zum Erzeugen von Taktsignalen mit höherer Frequenz aus einem Eingangstaktsignal. Außerdem zieht ein analoger PLL einen Ruhestrom.
US 4 658 406 an A. Pappas, veröffentlicht am 14.04.1987, offenbart eine digitale Frequenzteilerschaltung des Standes der Technik, in der ein Ausgangssignal durch abwechselndes Auswählen eines ersten und eines zweiten frequenzgeteilten Signals erzeugt wird, so dass ein Signal mit einer Durchschnittsfrequenz zwischen den zwei frequenzgeteilten Signalen erzeugt wird. Die Frequenzvervielfachung ist nicht behandelt.
Zusammenfassung der Erfindung
Die vorliegende Erfindung ist ein digitaler Frequenzvervielfacher, der zum Erzeugen eines Ausgangssignals mit einer Frequenz betreibbar ist, die ein nicht ganzzahliges Vielfaches einer Frequenz eines Eingangs/Referenz-Signals ist. Der digitale Frequenzvervielfacher ist zum Synthetisieren eines Ausgangssignals mit einer Frequenz betreibbar, die ein nicht ganzzahliges Vielfaches größer eins einer Frequenz eines Eingangssignals ist.
In einer Form ist die vorliegende Erfindung ein digitaler Frequenzvervielfacher, wie er in Anspruch 1 definiert ist, der ein Frequenzvervielfachungsmittel, ein Signalauswahlmittel und ein Steuermittel aufweist. Das Frequenzvervielfachungsmittel ist zum Empfangen eines Eingangssignals mit einer gegebenen Frequenz und zum Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches der gegebenen Frequenz des Eingangssignals ist, betreibbar. Das Signalauswahlmittel steht in Verbindung mit dem Frequenzvervielfachungsmittel und ist zum Empfangen des Eingangssignals und des Zwischensignals und zum wahlweisen Ausgeben des Eingangssignals für eine erste vorgegebene Zeitperiode und des Zwischensignals für eine zweite vorgegebene Zeitperiode in Reaktion auf ein Steuersignal betreibbar, um ein Ausgangssignal mit einer Frequenz zu erzeugen, die ein nicht ganzzahliges Vielfaches der gegebenen Frequenz des Eingangssignals ist. Das Steuermittel steht in Verbindung mit dem Signalauswahlmittel und ist zum Erzeugen des Steuersignals und zum Liefern des Steuersignals an das Signalauswahlmittel betreibbar.
In einer weiteren Form ist die vorliegende Erfindung ein digitaler Frequenzvervielfacher, wie er in Anspruch 8 definiert ist, der eine Frequenzvervielfachereinheit, einen Multiplexer und einen Steuersignalgenerator aufweist. Die Frequenzvervielfachereinheit ist zum Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches einer Frequenz eines Eingangssignals ist, betreibbar. Der Multiplexer weist einen ersten Eingang in Verbindung mit der Frequenzvervielfachereinheit zum Empfangen des Zwischensignals und einen zweiten Eingang zum Empfangen des Eingangssignals auf. Der Multiplexer ist so konfiguriert, dass er in Reaktion auf ein Steuersignal mit einem ersten Zustand für eine vorgegebene Zeitperiode das Zwischensignal ausgibt und in Reaktion auf ein Steuersignal mit einem zweiten Zustand für eine vorgegebene Zeitperiode das Eingangssignal ausgibt, wobei das wahlweise Ausgeben des Zwischensignals und des Eingangssignals zu einem Ausgangssignal mit einer Frequenz führt, die ein nicht ganzzahliges Vielfaches des Eingangssignals ist. Der Steuersignalgenerator steht in Verbindung mit dem Multiplexer und ist zum Erzeugen des Steuersignals mit dem ersten Zustand und des Steuersignals mit dem zweiten Zustand betreibbar.
In einer nochmals weiteren Form ist die vorliegende Erfindung ein Verfahren zum Erzeugen eines Ausgangssignals mit einer Frequenz, die ein nicht ganzzahliges Vielfaches einer Frequenz eines Eingangssignals ist, wie es in Anspruch 14 definiert ist. Das Verfahren enthält die folgenden Schritte: digitales Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches der Frequenz des Eingangssignals ist; Bestimmen einer ersten Anzahl von Taktzyklen des Eingangssignals und einer zweiten Anzahl von Taktzyklen des Zwischensignals, die kombiniert ein Ausgangssignal mit einer Frequenz erzeugen, die ein nicht ganzzahliges Vielfaches der Frequenz des Eingangssignals ist; digitales Erzeugen eines Steuersignals, das die erste Anzahl von Taktzyklen und die zweite Anzahl von Taktzyklen angibt; und digitales wahlweises Ausgeben des Eingangssignals für die erste Anzahl von Taktzyklen und des Zwischensignals für die zweite Anzahl von Taktzyklen in Reaktion auf das Steuersignal, wobei das wahlweise Ausgeben des Eingangssignals und des Zwischensignals zu einem Ausgangssignal mit einer Frequenz führt, die ein nicht ganzzahliges Vielfaches der Frequenz des Eingangssignals ist.
Kurzbeschreibung der Zeichnungen
Es sollte Bezug genommen werden auf die folgende Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen, in denen:
1 ein Blockschaltplan einer analogen Phasenregelkreisschaltung des Standes der Technik ist;
2 ein Blockschaltplan eines digitalen Frequenzvervielfachers in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung ist;
3 ein Zeitablaufplan ist, der der Erzeugung eines beispielhaften, beliebig gewählten Ausgangssignals, das ein nicht ganzzahliges Vielfaches größer eins einer Frequenz eines Eingangssignals ist, unter Nutzung der Prinzipien der vorliegenden Erfindung, wie sie in dem digitalen Frequenzvervielfacher aus 2 verkörpert sind, zugeordnet ist; und
4 ein Blockschaltplan einer weiteren Ausführungsform eines digitalen Frequenzvervielfachers in Übereinstimmung mit den Prinzipien der vorliegenden Erfindung ist.
Entsprechende Bezugszeichen geben in den mehreren Ansichten entsprechende Teile an.
Ausführliche Beschreibung der Erfindung
Anhand von 2 ist ein Blockschaltplan einer Ausführungsform eines allgemein mit 30 bezeichneten digitalen Frequenzvervielfachers in Übereinstimmung mit den hier dargestellten Prinzipien gezeigt. Der digitale Frequenzvervielfacher 30 ist zum Erzeugen eines Ausgangssignals f_out betreibbar, das eine Frequenz aufweist, die mit einer Frequenz eines Eingangssignals f_in verwandt ist. Gemäß einem Aspekt ist der digitale Frequenzvervielfacher 30 zum Erzeugen eines Ausgangssignals f_out betreibbar, das ein Vielfaches der Frequenz des Eingangssignals f_in ist. Gemäß einem weiteren Aspekt ist der digitale Frequenzvervielfachersynthetisierer 30 zum Erzeugen eines Ausgangssignals f_out betreibbar, das ein nicht ganzzahliges Vielfaches der Frequenz des Eingangssignals f_in ist. Gemäß einem nochmals weiteren Aspekt ist der digitale Frequenzvervielfacher 30 zum Erzeugen eines Ausgangssignals f_out betreibbar, das ein nicht ganzzahliges Vielfaches größer eins der Frequenz des Eingangssignals f_in ist.
Mit anderen Worten, der digitale Frequenzvervielfacher 30 ist zum Multiplizieren einer Eingangsfrequenz f_in mit einer nicht ganzzahligen Zahl größer eins betreibbar. In einer Form weist das Ausgangssignal f_out eine Frequenz auf, die auch unter einem ganzzahligen Vielfachen größer eins der Frequenz des Eingangssignals f_in liegt. In einer Form ist der digitale Frequenzvervielfacher 30 zum Erzeugen eines Ausgangssignals f_out mit einer Frequenz betreibbar, die zwischen der Frequenz des Eingangssignals f_in und dem Doppelten der Frequenz des Eingangssignals f_in liegt.
Der digitale Frequenzvervielfacher 30 empfängt an einer Eingangsleitung oder an einem Eingangsanschluss 42 ein Eingangssignal f_in. Das Eingangssignal f_in kann irgendeine besondere Frequenz haben, die aber kleiner als eine gewünschte Frequenz eines Ausgangssignals f_out ist. Das Eingangssignal f_in wird in einen Verzögerungsabschnitt 32 eingegeben. Der Verzögerungsabschnitt 32 ist zum Einführen eines Verzögerungsfaktors oder einer Verzögerungszeit in das Eingangssignal f_in über eine geeignete Schaltungsanordnung und/oder Logik betreibbar. Die durch den Verzögerungsabschnitt 32 in das Eingangssignal f_in eingeführte Verzögerungszeit erzeugt auf der Leitung 44 ein verzögertes Ausgangssignal. Das verzögerte Ausgangssignal auf der Leitung 44 wird in einen Eingang eines Zwei-Eingangs-Exklusiv-ODER-Gatters (Zwei-Eingangs-X-OR-Gatters) oder eines Bauelements 36 mit der gleichen Funktion eingegeben. Das Eingangssignal f_in wird in den anderen Eingang des Zwei-Eingangs-X-OR-Gatters 36 eingegeben. Das X-OR-Gatter 36 erzeugt ein Signal mit einer neuen Frequenz, das ein Zwischenprodukt oder Verarbeitungssignal ist, das in Verbindung mit dem Eingangssignal f_in zum Erzeugen des neuen Signals oder Ausgangssignals f_out verwendet wird.
Der Verzögerungsabschnitt 32 und das X-OR-Gatter 36 bilden zusammen eine Frequenzvervielfachereinheit. Genauer ist die Frequenzvervielfachereinheit zum Multiplizieren der Frequenz des Eingangssignals f_in mit einer ganzzahligen oder ganzen Zahl betreibbar. Im vorliegenden Fall ist die Frequenzvervielfachereinheit zum Liefern eines Signals betreibbar, das das Doppelte oder Zweifache (2×) des Eingangssignals f_in (2f_in oder 2 × f_in) ist. Der Verzögerungsfaktor oder Tau (τ) des Verzögerungsabschnitts 32 bestimmt den Tastgrad des Signals 2f_in und wird typisch als T/2 gewählt, wobei T die doppelte Periode des Eingangssignals f_in ist. Dies erzeugt ein Signal mit einem Tastgrad von 50 % des Eingangssignals f_in.
Das Signal 2f_in vom Ausgang des Zwei-Eingangs-X-OR-Gatters 36 wird in einen Eingang eines Multiplexers (Mux) oder eines Bauelements 34 mit der gleichen Funktion eingegeben. Zusätzlich wird das Eingangssignal f_in in einen weiteren Eingang des Multiplexers 34 eingegeben. Der Multiplexer 34 ist so betreibbar, dass er je nach dem Zustand eines Multiplexersteuersignals oder -auswahlsignals eines der zwei Signale an seinen Eingängen ausgibt. Ein Multiplexerauswahlsignal mit einem Zustand liefert das Signal f_in (das an einem Eingang des Multiplexers 34 vorhandene Signal) als das Ausgangssignal des Multiplexers 34, während ein Multiplexerauswahlsignal mit dem anderen Zustand das Signal 2f_in (das am anderen Eingang des Multiplexers 34 vorhandene Signal) als das Ausgangssignal des Multiplexers 34 liefert. Die Dauer oder Zeitperiode (z. B. die Taktzyklen des besonderen Signals), die das Multiplexersteuersignal an den Multiplexer angelegt wird, bestimmt unabhängig vom Zustand des Steuersignals die Dauer oder Zeitperiode, die das ausgewählte Signal am Ausgang des Multiplexers 34 geliefert wird. Das Ausgangssignal des Multiplexers 34 kann bei Bedarf, wie es durch den Zustand des Multiplexerauswahlsignals bestimmt wird, zwischen den zwei Eingangssignalen umgeschaltet werden, um irgendeine Kombination der Signale an dem Ausgang davon zu liefern.
Das Ausgangssignal von dem Multiplexer 34, das entweder das Eingangssignal f_in oder das Zwischenprozesssignal 2f_in von der Frequenzvervielfachereinheit ist, wird durch das Multiplexersteuersignal gesteuert, wie es durch einen Zähler oder durch ein Bauelement 38 mit der gleichen Funktion geliefert wird. Insbesondere liefert der Zähler 38 zu den geeigneten Zeitpunkten und für eine geeignete Dauer an den Multiplexer 34 ein Signal, um die Ausgabe des Multiplexers 34 zwischen dem Signal f_in und dem Signal 2f_in umzuschalten oder zu schalten. Die geeignete Zeit und Dauer, die der Zähler 38 ein Steuersignal an den Multiplexer 34 liefert, werden wie im Folgenden dargestellt berechnet und hängen von der gewünschten Frequenz des Ausgangssignals f_out ab. Die gewünschte Frequenz des Ausgangssignals f_out liegt zwischen der Frequenz des Eingangssignals f_in und der Frequenz des Signals 2f_in. Das resultierende Ausgangssignal f_out des Multiplexers 34 wird für den besonderen IC, in dem der vorliegende Frequenzvervielfacher realisiert ist, durch einen Taktverteilungspuffer 40 geführt. Im Allgemeinen haben ICs Taktpuffer an ihren internen Taktgebern, da diese Signale typisch hohe Ausgangsauffächerungen haben. Die Ausgabe des Puffers 40 ist das Ausgangssignal f_out.
Der Zähler 38 wird durch das Signal 2f_in getaktet, wie es durch das Zwei-Eingangs-X-OR-Gatter 36 ausgegeben wird. Dies ermöglicht, dass der Zähler für eine geeignete Anzahl von Taktzyklen sowohl für das Signal 2f_in als auch für das Signal f_in ein Steuersignal an den Multiplexer 34 liefert. Wenn der Zähler 38 einen vorgegebenen Zählwert oder eine Anzahl von 2f_in Impulsen oder Taktzählwerten erreicht, liefert der Zähler 38 das Steuersignal an den Multiplexer 34. Das Steuersignal ist eine Änderung des Zustands von hoch auf tief oder von tief auf hoch. Daraufhin liefert der Multiplexer 34 je nachdem, ob das Steuersignal hoch oder tief ist, an den Puffer 40 entweder das Signal f_in oder das Signal 2f_in. Wenn der Zähler 38 erneut einen vorgegebenen Taktzählwert erreicht, liefert der Zähler 38 an den Multiplexer 34 ein Steuersignal mit dem entgegengesetzten Zustand. Daraufhin liefert der Multiplexer 34 das andere des Signals f_in oder des Signals 2f_in an den Puffer 40. Dieses Umschalten des Multiplexers 34 findet nach Bedarf statt, um durch das geeignete Kombinieren des Eingangssignals f_in und des Signals 2f_in ein Ausgangssignal mit der geforderten Frequenz zu liefern.
Zusätzlich anhand von 3 wird ein Beispiel des Betriebs des digitalen Frequenzvervielfachers 30 aus 2 beschrieben. In dem vorliegenden Beispiel wird beliebig angenommen, dass durch den digitalen Frequenzvervielfacher 30 ein neues Taktsignal oder Ausgangstaktsignal (f_out) von 3/2f_in (3/2 der Frequenz des Eingangssignals) erzeugt werden soll. Es ist klar, dass die Frequenz des Eingangssignals f_in allgemein beliebig, aber kleiner als das gewünschte neue Taktsignal f_out ist. Die Frequenz des Eingangssignals f_in kann von dem Frequenzbetriebsbereich der besonderen digitalen Bauelemente des digitalen Frequenzvervielfachers 30 abhängen.
Das Eingangssignal f_in wird ebenso wie ein Signal 2f_in von dem X-OR-Gatter 36 in den Multiplexer 34 eingegeben. Das Signal 2f_in wird außerdem in den Zähler 38 eingegeben. Das Signal 2f_in taktet den Zähler 38, wobei das Steuersignal von dem Zähler 38 zu dem Multiplexer 34 gesendet wird, wenn der Zähler 38 einen vorgegebenen Zählwert erreicht. Wenn der Zähler 38 daraufhin den vorgegebenen Zählwert erneut erreicht, wird das Steuersignal von dem Zähler 38 zu dem Multiplexer 34 gesendet. Auf diese Weise werden die zwei in den Multiplexer eingegebenen Signale (d. h. f_in und 2f_in) abwechselnd gewählt und somit kombiniert, um das resultierende Ausgangssignal f_out zu bilden. Da das resultierende Ausgangssignal f_out gleich 3/2f_in sein muss, muss eine minimale Anzahl von Taktzyklen (T) bestimmt werden, über die die geeignete Anzahl von Taktimpulsen für die gewünschte Frequenz auftritt. Daraufhin muss die Anzahl der Taktzyklen für jedes Signal (f_in und 2f_in) bestimmt werden, um das resultierende Ausgangssignal von 3/2f_in zu liefern. Für jedes Signal (f_in und 2f_in) ist eine ganze Zahl (Ganzzahl) von Taktzyklen erforderlich.
Insbesondere ist die minimale Anzahl von Taktzyklen (T) vier (4). Somit sind T = 4 Taktzyklen des Signals 2f_in erforderlich. In dieser Zeitperiode gibt es zwei (2) Taktzyklen des Signals f_in und drei (3) Taktzyklen des Signals 3/2f_in. Um das Multiplexersteuersignal zu erzeugen, das die geeignete Anzahl von Zyklen von f_in und 2f_in auswählt, um das gewünschte neue Signal f_out zu erhalten (wobei f_out = 3/2f_in ist), werden zwei (2) gleichzeitige Gleichungen für k1 (beliebig die Gesamtzeit, die das Multiplexersteuersignal hoch ist) und k2 (die Gesamtzeit, die das Multiplexersteuersignal tief ist) gelöst, wobei: fout = k1·(fin) + k2·(2fin) und k1 + k2 = 1ist.
Die obigen Gleichungen werden zu: 3/2fin = k1·(fin) + k2·(2fin) und k1 + k2 = 1.
Gleichzeitiges Lösen der Gleichungen liefert k1 = ½, k2 = ½. Somit ist das Auswahlsignal für ½·4 = 2 Zyklen von 2f_in hoch und für ½·4 = 2 Zyklen von f_in tief. Wenn in 3 das (für das Multiplexersteuersignal mit MUX bezeichnete) Steuer- oder Auswahlsignal hoch ist, wählt der Multiplexer 34 beliebig das Signal 2f_in aus. Wenn das Steuersignal (MUX) tief ist, wählt der Multiplexer 34 das Signal f_in aus. Der Zähler 38 hat einen Zählwert von zwei (2) und schaltet somit den Multiplexer 34 alle zwei (2) Zählwerte des Signals 2f_in um.
Der Zählwert des Zählers 38 kann programmierbar sein, damit der Zähler 38 das Umschaltsignal für den Multiplexer 34 je nach der gewünschten Frequenz des Ausgangssignals zu den geeigneten Zeitpunkten (zu dem Zählwert) erzeugt. Die Programmierbarkeit des Zählers 38 ist notwendig, falls der digitale Frequenzsynthetisierer 30 zum Liefern verschiedener Ausgangssignale (dynamisch) in Übereinstimmung mit den hier dargestellten Prinzipien betreibbar ist. Falls der vorliegende digitale Frequenzvervielfacher nur für eine besondere Frequenz (statisch) ist, ist es nicht notwendig, dass sich der Zählwert ändert. Der Zählwert kann dann unveränderbar (fest verdrahtet) sein.
Das Verzögerungsmodul und das X-OR-Gatter (Frequenzvervielfachereinheit) können wiederholt und hintereinander geschaltet sein, um ein Ausgangssignal mit einer höheren Frequenz als der Doppelten des Eingangssignals zu liefern, wie es für die digitale Frequenzvervielfacherschaltung 30 aus 2 der Fall ist. Insbesondere kann irgendeine Anzahl von Frequenzvervielfachereinheiten hintereinander geschaltet sein, um ein Ausgangssignal mit einer höheren Frequenz zu liefern, ohne dass ein höheres Eingangssignal geliefert werden muss.
Die allgemein mit 60 bezeichnete digitale Frequenzvervielfacherschaltung mit hintereinander geschalteten Frequenzvervielfachereinheiten, auf die jetzt verwiesen wird, ist in 4 gezeigt. Die digitale Frequenzvervielfacherschaltung 60 empfängt an einer Eingangsleitung 76 ein Eingangssignal f_in. Das Eingangssignal f_in kann irgendeine Frequenz sein, die aber niedriger als ein gewünschtes Ausgangssignal f_out ist, und wird in einen Verzögerungsabschnitt 62 sowie in einen Eingang eines Zwei-Eingangs-Exklusiv-ODER-Gatters (Zwei-Eingangs-X-OR-Gatters) 64 eingegeben. Der Verzögerungsabschnitt 62 ist dafür betreibbar, über eine geeignete Schaltungsanordnung und/oder Logik einen Verzögerungsfaktor oder eine Verzögerungszeit in das Eingangssignal f_in einzuführen. Die durch den Verzögerungsabschnitt 62 in das Eingangssignal f_in eingeführte Verzögerungszeit erzeugt auf der Leitung 78 ein verzögertes Signal, das in einen Eingang des X-OR-Gatters 64 eingegeben wird.
Der Verzögerungsabschnitt 62 und das X-OR-Gatter 64 bilden gemeinsam eine erste Frequenzvervielfachereinheit für das Eingangssignal f_in. Genauer ist die Frequenzvervielfachereinheit zum Multiplizieren der Frequenz des Eingangssignals f_in mit einer Ganzzahl oder ganzen Zahl betreibbar. Im vorliegenden Fall ist die Frequenzvervielfacherschaltung zum Liefern eines Signals betreibbar, das das Doppelte oder Zweifache (2×) des Eingangssignals f_in (2f_in oder 2 × f_in) ist. Der Verzögerungsfaktor oder Tau (τ) des Verzögerungsabschnitts 62 ist typisch als T/2 gewählt, wo T die doppelte Periode des Eingangssignals f_in ist. Dies erzeugt ein Signal mit einem Tastgrad von 50 %.
Das Signal 2f_in von dem X-OR-Gatter 64 wird in einen Verzögerungsabschnitt 66 und an einen Eingang eines Zwei-Eingangs-X-OR-Gatters 68 geliefert. Der Verzögerungsabschnitt 66 ist zum Einführen eines Verzögerungsfaktors oder einer Verzögerungszeit in das Eingangssignal 2f_in über eine geeignete Schaltungsanordnung und/oder Logik betreibbar. Die durch den Verzögerungsabschnitt 66 in das Signal 2f_in eingeführte Verzögerungszeit erzeugt auf der Leitung 80 ein verzögertes Signal, das in einen Eingang des X-OR-Gatters 68 eingegeben wird.
Der Verzögerungsabschnitt 66 und das X-OR-Gatter 68 bilden gemeinsam eine zweite Frequenzvervielfachereinheit für das Signal 2f_in. Die Frequenzvervielfachereinheit ist zum Multiplizieren der Frequenz des Signals 2f_in mit einer Ganzzahl oder ganzen Zahl betreibbar. Im vorliegenden Fall ist die Frequenzvervielfachereinheit zum Liefern eines Signals betreibbar, das das Doppelte oder Zweifache (2×) des Eingangssignals 2f_in (4f_in oder 4 × f_in) ist. Der Verzögerungsfaktor oder Tau (τ) des Verzögerungsabschnitts 66 ist typisch als T/2 gewählt, wobei T die Periode des Doppelten des Eingangssignals 2f_in ist. Dies erzeugt ein Signal mit einem Tastgrad von 50 %.
Das Signal 2f_in von dem X-OR-Gatter 64 wird in einen Eingang eines Multiplexers 72 eingegeben, während das Signal 4f_in von dem X-OR-Gatter 68 in einen weiteren Eingang des Multiplexers 72 eingegeben wird. Der Multiplexer 72 ist so betreibbar, dass er an seinem Ausgang je nach einem Multiplexersteuersignal oder Multiplexerauswahlsignal eines der zwei Signale an den Eingängen an den Multiplexer 72 liefert. Ein Multiplexerauswahlsignal mit einem Zustand liefert an den Ausgang des Multiplexers 72 das Signal 2f_in, während ein Multiplexerauswahlsignal mit dem anderen Zustand an den Ausgang des Multiplexers 72 das Signal 4f_in liefert. Der Ausgang des Multiplexers 72 kann durch den Zustand des Multiplexerauswahlsignals nach Bedarf zwischen den zwei Eingängen umgeschaltet werden. Das Ausgangssignal von dem Multiplexer 72, das entweder 2f_in oder 4f_in ist, wird durch einen Zähler 70 gesteuert. Insbesondere liefert der Zähler 70 zu einem geeigneten Zeitpunkt ein Signal an den Multiplexer 72, um den Ausgang des Multiplexers 72 zwischen dem Signal 2f_in und dem Signal 4f_in umzuschalten oder zu schalten. Der geeignete Zeitpunkt, zu dem der Zähler 70 ein Umschaltsignal an den Multiplexer 72 liefert, wird wie oben dargestellt berechnet und hängt von der gewünschten Frequenz des Ausgangssignals ab. Die gewünschte Frequenz des Ausgangssignals liegt zwischen der Frequenz des Eingangssignals 2f_in und der Frequenz des Signals 4f_in. Das resultierende Ausgangssignal des Multiplexers 72 wird in einen Taktverteilungspuffer 74 eingegeben. Die Ausgabe des Puffers 74 ist das Ausgangssignal f_out.
Der Zähler 70 wird durch das Signal 4f_in getaktet, wie es durch das Zwei-Eingangs-X-OR-Gatter 68 ausgegeben wird. Wenn der Zähler 70 einen vorgegebenen Taktzählwert erreicht, liefert der Zähler 70 ein Umschaltsignal an den Multiplexer 72. Der Multiplexer 72 liefert daraufhin entweder das Signal 2f_in oder das Signal 4f_in an den Puffer 74. Wenn der Zähler 70 einen vorgegebenen Taktzählwert erneut erreicht, liefert der Zähler 70 ein Umschaltsignal an den Multiplexer 72. Daraufhin liefert der Multiplexer 72 das andere des Signals 2f_in oder des Signals 4f_in an den Puffer 74. Das Umschalten des Multiplexers 72 findet nach Bedarf statt, um durch geeignetes Kombinieren des Eingangssignals 2f_in und des Signals 4f_in ein Ausgangssignal mit der geforderten Frequenz zu liefern.
Das Hinzufügen einer weiteren Frequenzvervielfachereinheit würde es ermöglichen, dass das Ausgangssignal f_out zwischen 4f_in und 8f_in liegt. Das Hinzufügen einer weiteren Frequenzvervielfachereinheit würde es ermöglichen, dass das Ausgangssignal f_out zwischen 8f_in und 16f_in liegt. Auf diese Weise kann ein Hochfrequenz-Ausgangssignal synthetisiert werden, ohne dass ein Hochfrequenz-Eingangssignal geliefert zu werden braucht.
Obgleich diese Erfindung in der Weise beschrieben worden ist, dass sie eine bevorzugte Konstruktion und/oder Konfiguration aufweist, kann die vorliegende Erfindung im Umfang der Ansprüche dieser Offenbarung weiter geändert werden.

Claims

Digitaler Frequenzvervielfacher (30; 60), der umfasst: ein Frequenzvervielfachungsmittel (32, 36; 66, 68) zum Empfangen eines Eingangssignals mit einer gegebenen Frequenz und zum Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches der gegebenen Frequenz des Eingangssignals ist; ein Signalauswahlmittel (34; 72) in Verbindung mit dem Frequenzvervielfachungsmittel zum Empfangen des Eingangssignals und des Zwischensignals und zum wahlweisen Ausgeben des Eingangssignals für eine erste vorgegebene Zeitperiode und des Zwischensignals für eine zweite vorgegebene Zeitperiode in Reaktion auf ein Steuersignal (Umschalten), um ein Ausgangssignal mit einer Frequenz zu erzeugen, die ein nicht ganzzahliges Vielfaches der gegebenen Frequenz des Eingangssignals ist; und ein Steuermittel (38; 70) in Verbindung mit dem Signalauswahlmittel zum Erzeugen des Steuersignals, das betreibbar ist, um das Steuersignal an das Signalauswahlmittel zu liefern.
Digitaler Frequenzvervielfacher nach Anspruch 1, bei dem das Steuermittel (38; 70) das Steuersignal anhand eines vorgegebenen nicht ganzzahligen Multiplikationsfaktors erzeugt, der gleich dem nicht ganzzahligen Vielfachen des Ausgangssignals ist.
Digitaler Frequenzvervielfacher nach Anspruch 2, bei dem das Steuersignal (Umschalten) ein Signal mit einem ersten Zustand und ein Signal mit einem zweiten Zustand umfasst, wobei das Signal mit dem ersten Zustand veranlasst, dass das Signalauswahlmittel das Zwischensignal oder das Eingangssignal ausgibt, und wobei das Signal mit dem zweiten Zustand veranlasst, dass das Sig nalauswahlmittel das andere des Zwischensignals und des Eingangssignals ausgibt.
Digitaler Frequenzvervielfacher nach Anspruch 3, bei dem das Signal mit einem ersten Zustand für eine erste vorgegebene Zeitperiode an das Signalauswahlmittel (34; 72) geliefert wird und das Signal mit dem zweiten Zustand für eine zweite vorgegebene Zeitperiode an das Signalauswahlmittel geliefert wird.
Digitaler Frequenzvervielfacher nach Anspruch 2, bei dem das Auswahlmittel (34; 72) ein Multiplexer ist.
Digitaler Frequenzvervielfacher nach Anspruch 2, bei dem das Steuermittel (38; 70) ein Zähler ist.
Digitaler Frequenzvervielfacher nach Anspruch 6, bei dem der Zähler durch das Zwischensignal getaktet wird.
Digitaler Frequenzvervielfacher (30; 60) der umfasst: eine Frequenzvervielfachereinheit (32, 36; 66, 68), die so betreibbar ist, dass sie ein Zwischensignal mit einer Frequenz erzeugt, die ein ganzzahliges Vielfaches einer Frequenz eines Eingangssignals ist; einen Multiplexer (34; 72) mit einem ersten Eingang in Verbindung mit der Frequenzvervielfachereinheit, der so betreibbar ist, dass er das Zwischensignal empfängt, und mit einem zweiten Eingang, der so betreibbar ist, dass er das Eingangssignal empfängt, wobei der Multiplexer so konfiguriert ist, dass er in Reaktion auf ein Steuersignal (Umschalten) mit einem ersten Zustand für eine vorgegebene Zeitperiode das Zwischensignal ausgibt und in Reaktion auf ein Steuersignal mit einem zweiten Zustand für eine vorgegebene Zeitperiode das Eingangssignal ausgibt, wobei das wahlweise Ausgeben des Zwischensignals und des Eingangssignals zu einem Ausgangssignal mit einer Frequenz führt, die ein nicht ganzzahliges Vielfaches des Eingangssignals ist; und einen Steuersignalgenerator (38; 70) in Verbindung mit dem Multiplexer, der so betreibbar ist, dass er das Steuersignal mit dem ersten Zustand und das Steuersignal mit dem zweiten Zustand erzeugt.
Digitaler Frequenzvervielfacher nach Anspruch 8, bei dem das ganzzahlige Vielfache zwei ist und bei dem die nicht ganzzahlige Frequenz des Ausgangssignals größer als die gegebene Frequenz des Eingangssignals und kleiner als die Frequenz des Zwischensignals ist.
Digitaler Frequenzvervielfacher nach Anspruch 8, bei dem die Frequenzvervielfachereinheit einen Verzögerungsabschnitt (32, 66) und ein Exklusiv-ODER-Gatter (36, 68) umfasst.
Digitaler Frequenzvervielfacher nach Anspruch 8, bei dem der Steuersignalgenerator (38; 70) ein Zähler ist, der durch das Zwischensignal getaktet wird.
Digitaler Frequenzvervielfacher nach Anspruch 11, bei dem der Zähler anhand der Taktung des Zwischensignals jedes Mal, wenn der Zähler einen vorgegebenen Zählwert erreicht, abwechselnd das Steuersignal mit einem ersten Zustand und das Steuersignal mit einem zweiten Zustand erzeugt und an den Multiplexer liefert.
Digitaler Frequenzvervielfacher nach Anspruch 12, bei dem das nicht ganzzahlige Vielfache des Ausgangssignals den vorgegebenen Zählwert bestimmt.
Verfahren zum Erzeugen eines Ausgangssignals mit einer Frequenz, die ein nicht ganzzahliges Vielfaches einer Frequenz eines Eingangssignals ist, wobei das Verfahren umfasst: digitales Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches der Frequenz des Eingangssignals ist; Bestimmen einer ersten Anzahl von Taktzyklen des Eingangssignals und einer zweiten Anzahl von Taktzyklen des Zwischensignals, die, wenn sie kombiniert werden, ein Ausgangssignal mit einer Frequenz erzeugen, die das nicht ganzzahlige Vielfache der Frequenz des Eingangssignals ist; digitales Erzeugen eines Steuersignals, das die erste Anzahl von Taktzyklen und die zweite Anzahl von Taktzyklen angibt; und digitales wahlweises Ausgeben des Eingangssignals für die erste Anzahl von Taktzyklen und des Zwischensignals für die zweite Anzahl von Taktzyklen in Reaktion auf das Steuersignal, wobei das wahlweise Ausgeben des Eingangssignals und des Zwischensignals zu einem Ausgangssignal mit einer Frequenz führt, die ein nicht ganzzahliges Vielfaches der Frequenz des Eingangssignals ist.
Verfahren nach Anspruch 14, bei dem das digitale Erzeugen eines Zwischensignals mit einer Frequenz, die ein ganzzahliges Vielfaches der Frequenz des Eingangssignals ist, folgendes umfasst: Einführen eines Verzögerungsfaktors in das Eingangssignal, um ein verzögertes Signal zu erzeugen; und Exklusiv-ODER-Verknüpfen des verzögerten Signals mit dem Eingangssignal.
Verfahren nach Anspruch 15, bei dem das ganzzahlige Vielfache zwei ist.
Verfahren nach Anspruch 14, bei dem das digitale Erzeugen eines Steuersignals, das die erste Anzahl von Taktzyklen und die zweite Anzahl von Taktzyklen angibt, folgendes umfasst: Takten eines digitalen Zählers mit dem Zwischensignal; und Einstellen des Zählers zum Liefern des Steuersignals bei Erreichen eines vorgegebenen Zählwerts.
Verfahren nach Anspruch 17, bei dem das Steuersignal umfasst: ein Signal mit einem ersten Zustand zum Auswählen des Zwischensignals und ein Signal mit einem zweiten Zustand zum Auswählen des Eingangssignals.
Verfahren nach Anspruch 14, bei dem das digitale wahlweise Ausgeben des Eingangssignals für die erste Anzahl von Taktzyklen und des Zwischensignals für die zweite Anzahl von Taktzyklen in Reaktion auf das Steuersignal folgendes umfasst: Eingeben des Eingangssignals in einen Multiplexer; Eingeben des Zwischensignals in den Multiplexer; und Liefern des Steuersignals an den Multiplexer.
Verfahren nach Anspruch 14, bei dem das Bestimmen einer ersten Anzahl von Taktzyklen des Eingangssignals und einer zweiten Anzahl von Taktzyklen des Zwischensignals folgendes umfasst: gleichzeitiges Lösen von: fout = k1·(fin) + k2·(2fin) und k1 + k2 = 1;wobei f_out das Ausgangssignal ist, f_in das Eingangssignal ist, k1 die Anzahl der Taktzyklen des Eingangssignals oder des Zwischensignals (2f_in) ist und k2 die Anzahl der Taktzyklen des anderen des Eingangssignals und des Zwischensignals ist.