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Gebiet der
Erfindung
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Analog-Digital-Wandler
(ADUs) wandeln ein eingegebenes Analogsignal als Probe oder Abtastwert
eines Analogsignals in eine entsprechende digitale Darstellung um.
Die vorliegende Erfindung bezieht auf mehrstufige Wandler, insbesondere
auf mehrstufige Analog-Digital-Wandler, die Dither zum Reduzieren
von Nicht-Linearität
einsetzen.
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Hintergrund
der Erfindung
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Analog-Digital-Wandler
(ADUs) wandeln ein analoges Eingangssignal als Abtastwert eines
Analogsignals in eine entsprechende digitale Darstellung um. Mehrstufige
ADUs enthalten eine Mehrzahl von Stufen, von denen jede einen Teil
des Analogsignals umwandelt, und die jeweils einen Beitrag zu der
digitalen Darstellung leisten. Mehrstufige Wandler empfangen ein
analoges Eingangssignal in einer ersten Stufe für die Verarbeitung. Die erste
Stufe bestimmt ein oder mehrere Bits. Ein den Teil des analogen
Eingangssignals repräsentierender
Rest, der nicht von der betreffenden oder von vorausgehenden Stufen umgewandelt
wurde, wird erzeugt und an eine nachfolgende Stufe zur Verarbeitung
weitergeleitet, um ein oder mehrere zusätzliche Bits zu bestimmen.
Dieser Vorgang läuft
in jeder der Stufen des Wandlers ab. Wenn jede Stufe die Verarbeitung
des analogen Eingangssignals oder des Rests abgeschlossen hat, ist
jede Stufe bereit zum Empfang eines neuen analogen Eingangssignals
oder eines Rests für
die Verarbeitung. Ein Typ eines mehrstufigen Wandlers ist ein so
genannter Pipeline-Wandler. Auf Grund der zum Füllen der Pipeline erforderlichen
Zeit bewirkt das Pipelining eine Anfangs-Wartezeit für die Berechnung
der digitalen Darstellung, die einer analogen Eingangsprobe entspricht.
Allerdings steigert das Pipelining die Rate, mit der digitale Darstellungen entsprechend
den sequenziellen analogen Eingangsproben von dem Wandler erzeugt
werden, bedingt durch die parallele Verarbeitung der Abtastwerte.
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Jede
Stufe eines mehrstufigen ADUs kann mehr Bits erzeugen, als das Ausgangssignal
dieser Stufe in einer digitalen Darstellung eines Abtastwerts des
Analogsignals für
die erste Stufe des Wandlers repräsentiert, sodass eine gewisse
Redundanz der Information für
Fehlerkorrektur erhalten wird. Fehlerkorrektur kann dazu dienen,
Anforderungen an den Schaltungsentwurf für die interne Schaltung des Wandlers
abzumildern. Eine Fehlerkorrekturschaltung empfängt das Bit oder die Bits,
die von jeder Stufe des mehrstufigen Wandlers in zeitlich versetzter
Weise erzeugt werden, um ein entsprechendes digitales Ausgangssignal,
eine digitale Darstellung oder ein digitales Wort zu erzeugen, repräsentativ
für den
Abtastwert des analogen Eingangssignals. Das Ausgangssignal der
Fehlerkorrekturschaltung kann auch das digitale Ausgangssignal des
mehrstufigen Wandlers sein.
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Mehrstufige
Wandler sind in verschiedenen Veröffentlichungen offenbart, darunter "A10-b 20-Msample/s
Analog-to-Digital Converter" von
Lewis et al., IEEE Journal of Solid State Circuits, März 1992,
Vol. 27, Seiten 351–358,
Analog Integrated Circuits Design von D. A. Johns und K. Martin
sowie der EP-A-0 938 189, die einen von Dither Gebrauch machenden
mehrstufigen Analog-Digital-Wandler offenbart. Ein Wandler wandelt
ein Eingangssignal von einer Form in eine andere Form um. Der Wandler
enthält
eine Auftrennschaltung, um ein Signal in Pegel oder Stufen aufzutrennen.
Die Auftrennschaltung enthält
mindestens einen Schwellenwert zum Einrichten von Auftrennpegeln.
Dither, erzeugt von einem Dither-Generator, dient zum Variieren
mindestens eines Auftrennpegels in der Auftrennschaltung.
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Ein
bekanntes Verfahren zum Reduzieren von Nicht-Linearität wie in
einem Analog-Digital-Wandler besteht darin, dem Eingangssignal Zufalls-Rauschen
hinzuzufügen.
Das Hinzufügen
von Zufalls-Rauschen zu dem Eingangssignal verringert die Rauschabstand
des Wandlers. Zum Reduzieren der Nicht-Linearität ohne Reduzierung des Rauschabstands
kann Zufallsrauschen-Energie dem Signal in ei nem Teil des verfügbaren Frequenzspektrums,
welches nicht von Interesse ist, hinzugefügt werden. Damit allerdings
diese Methode in einem speziellen Anwendungsfall Nutzen bringt,
muss es einen Teil des verfügbaren
Frequenzspektrums geben, welches dort, wo das Rauschen hinzugefügt werden
kann, ohne Interesse ist. Bei Anwendungen, die den vollen Bereich
der verfügbaren
Bandbreite für das
Signal benötigen,
lässt sich
diese Methode nicht anwenden. Außerdem verringert diese Methode
den dynamischen Bereich eines Wandlers, in welchem sie eingesetzt
wird.
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Viele
nicht-ideale Zustände,
die möglicherweise
in einem ADU vorliegen, führen
zu Nicht-Linearitäten
in der ADU-Übertragungsfunktion
und zu einer entsprechenden Verringerung der Leistungsfähigkeit.
Um den Genauigkeitsanforderungen zu genügen, die durch die Bits der
ADU-Auflösung
definiert sind, dürfen
Nicht-Linearitäten
im Betrag ein niedrigstwertiges Bit (LSB) nicht übersteigen. Obschon die Nicht-Linearitäten in einem
Pipeline-ADU möglicherweise
kleiner sind als ein LSB, können
sie eine sich wiederholende oder periodische Beschaffenheit aufweisen,
was zu der Entstehung von fehlerhaften Tönen in den Frequenzspektren
der digitalen Darstellung eines analogen Eingangssignals führt. Als
wichtiges Maß für die Leistungsfähigkeit
eines ADUs gibt es den störungsfreien
dynamischen Bereich (SFDR; Spurious Free Dynamic Range), der im Frequenzbereich
definiert ist durch die Amplitudendifferenz zwischen einem spektral
reinen Eingangssignal und der höchsten
nicht-eingegebenen Signalkomponente in den Frequenzspektren der
digitalen Ausgangssignal-Darstellung des ADUs für das analoge Eingangssignal.
Einige der nicht-idealen Zustände,
die abträglichen
Einfluss auf die SFDR-Leistung von Pipeline-Wandlern haben, sind
die endliche Operationsverstärker-Verstärkung, die
Kondensatoranpassung sowie Schwankungen der Referenzspanne.
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Was
benötigt
wird, ist eine Methode zur Verbesserung der ADU-SFDR. Ausgehend
von der Präsenz
dieser nicht-idealen Zustände
besteht eine Möglichkeit
zum Ändern
der SFDR-Leistung eines Pipeline-Wandlers darin, die Lage von Vergleicherschwellenwerten
zu ändern.
In einem Pipeline-Wandler verbessert das auf Zufallsbasis erfolgende
Variieren der Vergleicher-Schwellenwerte innerhalb eines korrigierbaren
Bereichs, wobei es sich um eine Form von Dithering handelt, die
ADU-SFDR durch Aufspreizen der Energie, die zuvor in störenden Tönen über einem
breiteren Frequenzbereich vorhanden war, allerdings mit geringerer
Amplitude. Eine derartige Methode würde die erwünschten Aspekte des Einführens von
Dither ohne Verbrauch eines Teils des verfügbaren Frequenzspektrums oder
einer Reduzierung des dynamischen Bereichs des Wandlers beibehalten
und somit zu dem gesamten verfügbaren Frequenzspektrum
für die
Signalbandbreite führen.
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Offenbarung
der Erfindung
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Gemäß einem
Aspekt der Erfindung wird ein mehrstufiger Wandler gemäß Anspruch
1 geschaffen. Gemäß einem
weiteren Aspekt der Erfindung wird ein Verfahren gemäß Anspruch
19 geschaffen.
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Erfindungsgemäß werden
ein mehrstufiger Wandler und ein Verfahren zum Umwandeln eines abgetasteten
Analogsignals in eine entsprechende digitale Darstellung geschaffen.
Jede Stufe des Wandlers empfängt
ein analoges Eingangssignal und erzeugt ein digitales Teil-Ausgangssignal.
Es wird ein eine untere und eine obere Grenze aufweisender Spannungsbereich
definiert, in welchem die Abtastwerte des eingegebenen Analogsignals
schwanken können.
Eine erste Stufe empfängt
das abgetastete Analogsignal als analoges Eingangssignal. Jede Stufe
mit Ausnahme der letzten Stufe liefert ein Rest-Ausgangssignal,
bei dem es sich um das analoge Eingangssignal einer nachfolgenden
Stufe handelt. Der Rest ist das analoge Eingangssignal für die Stufe
abzüglich
des digitalen Teil-Ausgangssignals dieser Stufe, gegebenenfalls
mit einer Verstärkungsänderung.
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Ein
unterer Vergleicher-Schwellenwert wird zwischen der oberen und der
unteren Grenze des Spannungsbereichs eingerichtet. Ein oberer Vergleicher-Schwellenwert
wird in dem Spannungsbereich eingerichtet, wobei der obere Vergleicher-Schwellenwert zwischen
dem unteren Vergleicher-Schwellenwert und dem oberen Grenzwert liegt.
Die interne Fehlerkorrekturschaltung ermöglicht, dass jeder dieser zwei
Schwellenwerte in einem vorbestimmten Bereich schwankt, ohne dass
Fehler in der Transferfunktion des ADU hervorgerufen werden, die
größer sind
als ein LSB. Schwellenwerte werden gezielt an den extremen Enden
der beiden korrigierbaren Vergleicherbereiche platziert, die einen
korrigierbaren Fehlerbereich definieren. Ein dritter Schwellenwert wird
in der Mitte des korrigierbaren Fehlerbereichs eingerichtet, wo
sich die zwei korrigierbaren Vergleicherbereiche treffen, am unteren
Ende des oberen korrigierbaren Vergleicherbereichs und am oberen
Ende des unteren korrigierbaren Vergleicherbereichs. Dieser dritte
Schwellenwert definiert den mittleren Vergleicher-Schwellenwert.
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Das
analoge Eingangssignal für
die Stufe wird basierend auf dem unteren Vergleicher-Schwellenwert,
dem mittleren Vergleicher-Schwellenwert und dem oberen Vergleicher-Schwellenwert
quantisiert, um ein digitales Wort zu erzeugen, welches repräsentativ
ist für
die Zone innerhalb des Wandler-Spannungsbereichs, in welchem das
analoge Eingangssignal liegt. Fällt
das quantisierte analoge Eingangssignal zwischen den oberen und
den mittleren Vergleicher-Schwellenwert, liegt das digitale Wort für die Zone,
in der das analoge Eingangssignal liegt, möglicherweise am Ende jedes
Quantisierungszyklus' auf
einem zufallsabhängig
geänderten
Wert (einem geditherten Wert), ohne dass es zu Fehlern in der Übertragungsfunktion
des ADU von mehr als einem LSB kommt, sodass berücksichtigt wird, dass das analoge
Eingangssignal zwischen dem oberen Ende des Wandlerbereichs und
dem oberen Vergleicher-Schwellenwert liegt. Ähnlich gilt: Wenn das quantisierte
analoge Eingangssignal zwischen dem mittleren Vergleicherschwellenwert
und dem unteren Vergleicherschwellenwert liegt, kann die digitale Wortdarstellung
der Zone, in welchem das analoge Eingangssignal liegt, an dem Ende
jedes Quantisierungszyklus' zufallsabhängig geändert (gedithert) werden,
ohne dass dies zu Fehlern größer als
ein LSB in der Übertragungsfunktion
des ADU führt,
um widerzuspiegeln, dass das analoge Eingangssignal zwischen dem
unteren Vergleicherschwellenwert und dem unteren Ende des Spannungsbereichs
lag. Der Effekt dieses Dithern besteht darin, dass auf Zufallsbasis
Schwellenwertfehler erzeugt werden, die durch die ADU-Architektur
korrigierbar sind.
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Die
digitalen Teil-Ausgangssignale jeder Stufe werden an eine Fehlerkorrekturschaltung
gegeben, die Redundanz und die Auswirkungen des Dithers beseitigt,
wenn die dem abgetasteten analogen Eingangssignal entsprechende
digitale Darstellung erzeugt wird.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein vereinfachtes schematisches Diagramm eines Teils eines mehrstufigen
Analog-Digital-Wandlers gemäß der Erfindung;
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2 ist
ein vereinfachtes schematisches Diagramm einer typischen Stufe des
in 1 gezeigten mehrstufigen Analog-Digital-Wandlers;
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3 ist
ein vereinfachtes schematisches Diagramm eines Teils eines mehrstufigen
Analog-Digital-Teilumwandlers, der sich in für den in 1 gezeigten
mehrstufigen Analog-Digital-Wandler
eignet;
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4 ein
Diagramm einer möglichen
Platzierung von Vergleicher-Schwellenwerten,
eines Umwandlungsbereichs und eines korrigierbaren Fehlerbereichs
für den
Wandler gemäß der Erfindung;
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5 ein
vereinfachtes schematisches Diagramm eines Teils eines Analog-Digital-Wandlers, welches
eine Schaltung zum Einbringen von Dither veranschaulicht;
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6 eine
Wahrheitstabelle von Ausgangssignalen, basierend auf sämtlichen
möglichen
Kombinationen von Eingangsgrößen für die Schaltung nach 5;
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7 ein
vereinfachtes schematisches Diagramm einer alternativen Ausführungsform
eines Analog-Digital-Teilumwandlers, der sich für den 1 gezeigten
mehrstufigen Analog-Digital-Wandler eignet; und
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8 ein
Diagramm, welches eine alternative Ausführungsform für die Platzierung
von Vergleicher-Schwellenwerten, eines Umwandlungsbereichs und eines
korrigierbaren Fehlerbereichs darstellt.
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Detaillierte
Beschreibung
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1 zeigt
ein vereinfachtes schematisches Diagramm eines mehrstufigen ADU 10 gemäß einer beispielhaften
Ausführungsform
der Erfindung. Zum Zweck der Darstellung wird ein (N + 1)-Bit-Wandler 10 diskutiert,
bei dem jede Stufe zwei Ausgangs-Bits erzeugt. Obschon ein vollständig differenzieller Wandler
dargestellt ist, versteht sich, dass der Fachmann den Wandler auch
als unsymmetrische Schaltung ausbilden kann. Bei der dargestellten
Ausführungsform
erzeugt jede Stufe, auch als "Pipe" bezeichnet, zwei
Bits des Ausgangssignals. Um ein (N + 1)-Bits umfassendes Ausgangssignal
des Wandlers zu erhalten, sind N Stufen vorhanden. Allerdings ist
die Erfindung nicht hierauf begrenzt. Der Fachmann kann einen Wandler
implementieren, der eine andere Anzahl von Ausgangssignal-Bits erzeugt, kann
einen Wandler implementieren, der eine andere Anzahl von Stufen
enthält
oder kann einen Wandler implementieren, dessen Stufen eine andere
Anzahl von Bits als bei dem dargestellten Ausführungsbeispiel erzeugen. Bei
dem Wandler kann es sich um einen selbstständigen Wandler handeln, er
kann aber auch Bestandteil einer integrierten Schaltung sein, beispielsweise
in einem Mikroprozessor, einem Mikro-Controller, einem digitalen
Signalprozessor, einem Codec, einem Radio oder in einer anderen
gemischte Signale verarbeitenden integrierten Schaltung.
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Ein
skaliertes analoges Eingangssignal 12 wird an den Eingang 14 einer
Abtast- und Haltschaltung 16 gelegt.
Diese Abtast- und Haltschaltung 16 liefert als Ausgangssignal 18 ein
abgetastetes Analogsignal 20. Eine erste Stufe 22 empfängt das
abgetastete Analogsignal 20 als Eingangsgröße und generiert
ein digitales Ausgangssignal erster Stufe, 24, welches
aus einem oder mehreren Bits besteht, die repräsentativ sind für das abgetastete
Analogsignal 20. In der dargestellten Ausführungsform
umfasst das digitale Ausgangssignal 24 der ersten Stufe
zwei Bits. Das abgetastete Analogsignal 20 wird dargestellt
durch das von der ersten Stufe kommende digitale Ausgangssignal 24 und
den Rest 26 der ersten Stufe, wie es aus dem Stand der
Technik bekannt ist. Der aus der ersten Stufe kommende Rest 26 dient
als Eingangsgröße für die zweite
Stufe. Das digitale Aus gangssignal 24 der ersten Stufe
wird als Eingangsgröße an eine
Fehlerkorrekturschaltung 28 gegeben.
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Die
zweite Stufe 30 empfängt
als Eingangssignal den Rest der ersten Stufe, 26. Die zweite
Stufe 30 erzeugt ein digitales Ausgangssignal 32 der
zweiten Stufe, repräsentativ
für den
Rest 26 aus der erste Stufe. In der dargestellten Ausführungsform
umfasst das digitale Ausgangssignal 32 der zweiten Stufe zwei
Bits. Das digitale Ausgangssignal 32 der zweiten Stufe
wird als Eingangsgröße an die
Fehlerkorrekturschaltung 28 gegeben. Der Rest 26 der
ersten Stufe kann in seinem Pegel verschoben und um einen Verstärkungsfaktor
erhöht
werden, was zu einem Rest 34 der zweiten Stufe führt. Der
Rest 34 der zweiten Stufe wird als Eingangsgröße an die
dritte Stufe 36 geführt.
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Dither
von einem Dither-Generator 38 wird mindestens einer Stufe
des mehrstufigen Wandlers 10 zugeführt. Dither kann ausgewählten Stufen
zugeleitet werden oder man kann Dither bei sämtlichen Stufen des mehrstufigen
Wandlers 10 anwenden. Vorzugsweise unabhängige Dither-Signale
werden an jede Stufe des mehrstufigen Wandlers 10 gegeben,
an die Dither gelangt. Obschon in 1 durch eine
einzelne Leitung dargestellt, können
jeder Stufe von dem Dither-Generator 38 mehrere Dither-Signale
zugeleitet werden.
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Die
Fehlerkorrekturschaltung 28 ist eine Logikschaltung, die
als Eingangssignale die von jeder Stufe des mehrstufigen Wandlers 10 erzeugten
digitalen Ausgangssignale empfängt.
Die digitalen Ausgangssignale von jeder Stufe sind Signalabtastwerte, die
nach Kombination und beseitigter Redundanz die entsprechende digitale
Darstellung einer Abtastung des analogen Eingangssignals bilden.
Die digitalen Ausgangssignale der Stufen des Wandlers 10 fallen zeitlich
versetzt an, bedingt durch die Struktur des Wandlers, der die Stufen-Reste
seriell verarbeitet. Die digitalen Ausgangssignale der Stufen des
Wandlers 10 können
bei Erhalt durch die Fehlerkorrekturschaltung 28 solange
gespeichert werden, bis die digitalen Ausgangssignale sämtlicher
Stufen, die einen Beitrag zur digitalen Darstellung eines einzelnen analogen
Eingangs-Abtastwerts leisten, zur weiteren Verarbeitung durch die
Fehlerkorrekturschaltung 28 empfangen sind. Wie im Stand
der Technik bekannt, empfängt
die Fehlerkorrekturschaltung 28 die Ausgangssignale (so
zum Beispiel 24 und 32) von jeder Stufe, korrigiert
Fehler basierend auf der in den digitalen Ausgangssignalen enthaltenen
redundanten Information, beseitigt die Redundanz und liefert ein mehrere
Bits umfassendes, digitales Ausgangssignal 120 mit einer
vorbestimmten Anzahl von Bits. Das digitale Ausgangssignal 120 ist
sowohl eine digitale Darstellung entsprechend einer Probe oder einem Abtastwert
eines analogen Eingangssignals für
den mehrstufigen Wandler 10 als auch ein Ausgangssignal
des mehrstufige Wandlers 10. Die Fehlerkorrekturschaltung 28 korrigiert
den beabsichtigten Dither in Bezug auf Änderungen des digitalen Teil-Ausgangssignals
jeder Stufe, da abhängig
vom Eingangssignal an einer Stufe der Dither die digitalen Ausgangssignale
der Stufe nicht bei jedem Umwandlungszyklus ändern darf, da dies zu einem
nicht mehr korrigierbaren Fehler führen würde.
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2 ist
ein vereinfachtes Blockdiagramm einer typischen Stufe 44 des
mehrstufigen Wandlers 10, so zum Beispiel der ersten Stufe 22,
der zweiten Stufe 30, der dritten Stufe 36, der
(N – 1)-ten
Stufe 40 oder der N-ten Stufe 42. Als Eingangsgröße für den Analog-Digital-Teilwandler 62 steht
ein analoges Eingangssignal 54 an. Der Teilwandler 62 wandelt
das analoge Eingangssignal in ein digitales Signal um, hier das
digitale Ausgangssignal 64, welches sowohl an eine Fehlerkorrekturschaltung 28 als
auch an einen zwei Bits umfassenden Digital-Analog-Wandler 46 gegeben
wird. Der Digital-Analog-Wandler 46 ist ein Digital-Analog-Wandler,
der die digitale Ausgangsgröße 64 von
dem Teilwandler 62 empfängt und
die digitale Darstellung in ein ihr entsprechendes Analogsignal 50 umwandelt.
Das Analogsignal 50 wird als Eingangsgröße einem Summierknoten 52 zugeleitet.
Das analoge Eingangssignal 54 dient als weitere Eingangsgröße für den Summierknoten 52, der
das Analogsignal 50 von dem analogen Eingangssignal 54 subtrahiert
und dadurch von dem analogen Eingangssignal 54 den Anteil
des durch die digitale Ausgangsgröße 64 repräsentierten
Signals entfernt, um ein analoges Differenzsignal 64 als
interne Restgröße der Stufe
zu bilden.
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Das
analoge Differenzsignal 56 stellt den Teil des analogen
Eingangssignals 54 dar, der von dem Teilwandler 62 nicht
umgewandelt wurde. Das analoge Diffe renzsignal 56 gelangt
als Eingangsgröße an den
Verstärker 58,
falls vorhanden, der eine sehr exakte Verstärkung liefert. In einer bevorzugten
Ausführungsform
beträgt
die Verstärkung
des Verstärkers 58 "zwei". Das analoge Differenzsignal 56 wird
hochverstärkt,
damit der Rest in dem linearen Bereich der Analogschaltung in der
nachfolgenden Stufe verbleibt, was außerdem ermöglicht, dass die Stufen im Wesentlichen
identisch ausgebildet sind. Der Verstärker 58 liefert als
Ausgangssignal ein verstärktes Differenzsignal 60 als
analoge Ausgangsgröße, bei der
es sich um eine verstärkte
(hochverstärkte)
Version des internen Rests der Stufe 44 handelt. Schwankungen
der Verstärkung
der Stufen außer denen,
die gezielt vorgesehen sind, führen
zu Diskontinuitäten
in der Beziehung zwischen Ausgangssignal und Eingangssignal der
Stufe mit der Folge, dass die digitale Ausgangsgröße einer
Stufe nicht exakt die analoge Eingangsgröße wiedergibt. Das digitale
Ausgangssignal einer Stufe, welches das analoge Eingangssignal nicht
exakt widerspiegelt, führt
im Stufenbereich zu einer fehlerhaften digitalen Ausgangsgröße für ein analoges
gegebenes Eingangssignal, was sich möglicherweise in Form von fehlerhaften
Tönen im
Frequenzbereich bemerkbar macht. Die Erhöhung des Differenzsignals um
einen Verstärkungsfaktor
in dem Verstärker 58 jeder
Stufe, verbunden mit dem Subtrahieren des durch das digitale Ausgangssignal 54 repräsentierten
Anteils im Analogbereich von der analogen Eingangsgröße, wie
es im Stand der Technik bekannt ist, hält den Rauschabstand aufrecht
und das verstärkte
Differenzsignal 60 innerhalb des dynamischen Bereichs der
Analogschaltung in nachfolgenden Stufen eines mehrstufigen Wandlers 10.
Das verstärkte
Differenzsignal 60 ist ein Restsignal der Stufe 44,
welches an eine nachfolgende Stufe, falls vorhanden, zur weiteren
Verarbeitung weitergereicht wird.
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Das
analoge Eingangssignal 54 an der erste Stufe 22 ist
das abgetastete Analogsignal 20. Das an die nachfolgenden
Stufen weitergegebene analoge Eingangssignal 54 ist das
restliche, verstärkte
Differenzsignal 60 von einer vorhergehenden Verarbeitungsstufe.
Die N-te Stufe des mehrstufigen Wandlers 10 braucht keinen
internen Stufenrest zu liefern, da es keine weitere Stufe gibt.
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Wenn
Dither 100 eingefügt
wird, um das digitale Teil-Ausgangssignal einer Stufe abhängig von dem
analogen Eingangssignal dieser Stufe zu variieren, so unterscheidet
sich das digitale Ausgangssignal 64, das an die Fehlerkorrekturschaltung 28 gegeben
wird, bei einigen analogen Eingangsbereichen gegenüber der
Situation, in der kein Dither vorhanden ist. Das Dither-Signal 100 zwingt
einige Stufen abhängig
von dem analogen Eingangssignalpegel dieser Stufe, auf Zufallsbasis
einen konigierbaren Fehler anzunehmen. Wenn Dither oder andere Effekte
des Analog-Digital-Teilwandlers wie zum Beispiel unangemessene Beruhigungszeit,
Offset oder Ladungsinjektion, den Teilwandler 62 dazu bringen, eine
Entscheidung zu treffen, die anders ist gegenüber der Situation ohne Dither,
so ist das Differenzsignal 56 im Hinblick auf den absoluten
Betrag anders als ohne Dither. Obschon eine spezielle Stufe auf Grund
des Dithers ein abweichendes digitales Ausgangssignal liefern kann,
wird die nächste
Stufe den Fehler kompensieren. Der Verstärker 58 muss in der Lage
sein, ein möglicherweise
starkes Differenzsignal auszugleichen, und die nachfolgende Stufe,
falls vorhanden, muss in der Lage sein, den Empfang eines größeren analogen
Eingangssignals auszugleichen. Eine Methode zum Anpassen des Potenzials eines
größeren Restwerts
besteht in der Verwendung eines Teilwandlers, der mehr Bits als
notwendig erzeugt. Im dargestellten Ausführungsbeispiel wird ein Zweit-Bit-Teilwandler 62 verwendet,
obschon ansonsten ein Einzel-Bit-Teilwandler ausreichen würde. Das
zusätzliche
Bit oder die zusätzlichen
Bits liefern redundante Information, die von der Fehlerkorrekturschaltung 28 genutzt
wird.
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Der
Teilwandler 62 wandelt ein Eingangssignal aus der analogen
Form in ein Ausgangssignal digitaler Form um, einhergehend mit einem
analogen Restwert. Das digitale Ausgangssignal des Teilwandlers 62 repräsentiert
einen Abschnitt des analogen Eingangssignals, der Restwert repräsentiert
den verbleibenden Teil des analogen Eingangssignals.
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Der
Teilwandler 62 kann implementiert werden als Auftrennschaltung
unter Verwendung von Vergleichern, um das analoge Eingangssignal
in eine vorbestimmte Anzahl von Pegeln aufzuschneiden. Jede der
Stufen des mehrstufigen Wandlers 10 produziert mindestens
ein Bit der digitalen Darstellung der Abtastung des ana logen Eingangswerts,
wobei die letzte Stufe mindestens zwei Bits der digitalen Darstellung
beisteuert. Der analoge Bereich jeder Stufe ist in mindestens drei
einander nicht überlappende
Zonen aufgeteilt. Die Implementierung mit geschalteten Kondensatoren
des Teilwandlers 62 ist in 3 dargestellt,
in der drei Vergleicher 70, 72 und 74,
ein Dither-Generator 38 und eine Schaltung 102 auf
Zufallsbasis die Vergleicher-Ausgangssignale 76, 78 und 80 abändern, um
Dither-Ausgangssignale 104, 106 und 108 zu
erzeugen, abhängig
von dem analogen Eingangssignal 54 (Hinzufügung von Dither).
Zwei der digitalen Ausgangssignale 104, 106 und 108 werden
als digitale Ausgangsgrößen 64 an die
Fehlerkorrekturschaltung 120 gegeben, obschon die Erfindung
nicht hierauf beschränkt
ist. Die Trennpunkte, bei denen die Signale aufgetrennt werden, werden
festgelegt durch Einstellen von Vergleicherschwellenwerten. Trennpunkte
demarkieren einen Pegel von einem oder mehreren benachbarten Pegeln.
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Wenn
der Schwellenwert der Vergleicher unverändert bleibt, bleibt die Stelle
der Diskontinuitäten in
der Übertragungsfunktion
des mehrstufigen Wandlers 10 fixiert. Das erhaltene Ausgangssignal
enthält im
Frequenzbereich neue Spektralkomponenten, die in harmonischer Beziehung
stehen zu den Frequenzen, die sich in der Signaleingangsgröße des mehrstufigen
Wandlers befinden. Wenn der Schwellenwert innerhalb eines von der
Fehlerkorrekturschaltung 28 korrigierbaren Bereichs variiert,
variieren auch die resultierenden unerwünschten Spektralkomponenten
im Frequenzbereich. Damit einhergehend würde ein Variieren des Schwellenwerts
in statistisch zufälliger
Weise auch dazu führen,
dass die unerwünschten
Fehltöne
sehr stark zufallsabhängig sind.
Damit würde
die in den Fehltönen
enthaltene Energie sich über
viele Frequenzen mit entsprechend geringeren Amplituden ausbreiten.
Die gezielte zufallsabhängige
Variierung eines Parameters wird in einigen fällen als Dither bezeichnet.
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Das
Auftrennen des Signals in mehrere Pegel kann mehrere Vergleicher
erforderlich machen und möglicherweise
eine andere höhere
Anzahl von Bits, um eine binäre
Zahl darzustellen, in deren Pegel das aufgetrennte Signal fällt. Im
Allgemeinen führen M
Vergleicher in jeder Stufe mit einem Schwellenwert, der zu einer
Diskontinuität
in der Übertragungsfunktion
der Stufe eines mehrstufigen Wand lers 10 führt, zu
M + 1 Zonen in der Übertragungsfunktion. Man
kann auch weniger als sämtliche
Kombinationen der Bits verwenden.
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Das
zwei Bits umfassende digitale Ausgangssignal 64 repräsentiert
einen von drei Pegeln, in die das Signal aufgespalten wird. Das
digitale Ausgangssignal 64 wird von der Fehlerkorrekturschaltung 28 dazu
verwendet, das digitale Ausgangssignal 120 zu ermitteln.
Es dient außerdem
zur Pegelverschiebung des internen Rests der Stufe (das Subtrahieren
des dem digitalen Ausgangssignal dieser Stufe entsprechenden Analogsignal-Äquivalenz
von dem analogen Eingangssignal der Stufe). Jeder Vergleicher empfängt als
erstes Eingangssignal das verstärkte
Differenzsignal 60 von einer vorhergehenden Stufe oder
im Fall der ersten Stufe 22 das abgetastete Analogsignal 20,
und als zweites Eingangssignal einen oder mehrere Schwellenwerteinstellungen
von den Vergleichern 70, 72 und 74.
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In
der in 3 gezeigten Implementierung mit geschalteten Kondensatoren
werden Taktphasen A und B als zwei Phasen eines sich nicht überlappenden
Taktsignals erzeugt. Geschaltete Phasen A und B betätigen die
Schalter S1, S2, S3, S4, S5, S6, S7, S8, S9, S10 und S11, wie es
im Stand der Technik bekannt ist. Wenn die Taktphase B hoch ist,
werden die Schalter S1, S2, S3, S4, S5 und S6 geöffnet, um die Differenzeingänge der
Vergleicher 70, 72 und 74 gegenüber dem
Restwert von der vorhergehenden Stufe abzutrennen. Die Schalter 57, 58,
S9, S10 und S11 werden geschlossen, um Referenzbedingungen an den
Kondensatoren C1, C2, C3, C4, C5 und C6 einzurichten. Zusätzliche
(nicht gezeigte) Schalter koppeln die Differenzeingänge der
Vergleicher 70, 72 und 74 zu einer (nicht
gezeigten) Referenz, beispielsweise einer Referenzspannung. Die
Referenz lädt die
Kondensatoren C1, C2, C3, C4, C5 und C6 auf, sodass die Vergleicher
in einem linearen Betriebsbereich bleiben. Wenn die Taktphase B
auf niedrig geht, wird der Referenzwert, bei dem es sich um die
trennende Schwellenspannung handeln kann, in den Kondensatoren C1,
C2, C3, C4, C5 und C6 an den Vergleicher-Eingängen gespeichert.
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Wenn
die Taktphase A auf hoch geht, wird die Eingangsgröße an der
Stufe auf die Differenzeingänge
der Vergleicher und den Restwert gegeben, der über die gleichen Kondensatoren
C1, C2, C3, C4, C5 und C6 gelangt, die aufgeladen wurden, während die
Taktphase B hohen Pegel hat. Am Ende der Phase A werden die Ausgangsgrößen der
Vergleicher 70, 72 und 74 zwischengespeichert
als Vergleicher-Ausgangssignale 76, 78 bzw. 80 und
an die Schaltung 102 gegeben. Die Dither- und Decodierschaltung 102 verarbeitet
die Vergleicher-Ausgangssignale 76, 78 und 80 zu
geditherten Ausgangssignalen 108, 106 und 104 für die nächste Pipelinestufe.
Nur eines der Signale 104, 106 oder 108 wird
für jeden
Vergleichszyklus aktiviert, wobei die Wahl von dem Rest 54 der vorausgehenden
Stufe und dem Dither-Wort 100 abhängt.
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4 ist
eine grafische Darstellung des analogen Restwerts und der Vergleicher-Ausgangssignale in
Abhängigkeit
des analogen Eingangssignals oder der Transferfunktion für jede Stufe
des mehrstufigen Wandlers 10. Es existieren zwei korrigierbare Fehlerbereiche
(Bereiche für
korrigierbare Fehler) 92 und 94, in denen die
Vergleicher-Schwellenwerte liegen müssen, damit der Wandler den
Restwert der nächsten
Stufe innerhalb des linearen Umwandlungsbereichs der Analogschaltung
halten kann. Der Bereich 92 ist definiert durch den unteren
Endpunkt 84 und einen oberen Endpunkt 88. Der
Bereich 94 ist definiert durch den unteren Endpunkt 88 und
den oberen Endpunkt 86. Solange der untere Vergleicher-Schwellenwert in
den korrigierbaren Fehlerbereich 92 fällt und der obere Vergleicher-Schwellenwert
in den korrigierbaren Fehlerbereich 94 fällt, kann die
nächste
Stufe den Restwert akzeptieren und korrekt umwandeln, ohne dass
der lineare Bereich seiner Analogschaltung überschritten wird. Der Schwellenwert
der Vergleicher 70, 72 und 74 definiert
die Endpunkte 84, 88 und 86. Das analoge
Eingangssignal 54 eines Teilwandlers 62 oder einer
Stufe des mehrstufigen Wandlers 10 wird gleichzeitig an
jeden Vergleicher 70, 72 und 74 der Stufe
gegeben.
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Wie
in 4 dargestellt ist, wird der Schwellenwert des
Vergleichers 70 auf den unteren Endpunkt 84 des
korrigierbaren Bereichs 92 eingestellt, ebenfalls der untere
Endpunkt 84 des korrigierbaren Fehlerbereichs 82.
Im dargestellten Ausführungsbeispiel
liegt der untere Endpunkt 84 bei Minus der halben Referenzspannung
Vref. Wenn somit das analoge Eingangssignal 54 an den Vergleicher 70 gegeben wird,
ist das Ausgangssignal 76 des Vergleichers niedrig, wenn
der Be trag des analogen Eingangssignals 54 kleiner als
der negative halbe Betrag von Vref ist, andernfalls ist das Signal
hoch.
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Der
Schwellenwert des Vergleichers 72 wird auf den oberen Endpunkt 88 des
korrigierbaren Fehlerbereichs 92 und entsprechend dem unteren
Endpunkt des korrigierbaren Fehlerbereichs 94 eingestellt.
Im dargestellten Ausführungsbeispiel
liegt der Endpunkt 88 bei Null Volt. Wenn das analoge Eingangssignal 54 an
den Vergleicher 72 gelegt wird, ist dessen Ausgangssignal 78 also
niedrig, wenn der Betrag des analogen Eingangssignals unterhalb
des Mittelpunkts 88 liegt, ansonsten ist das Signal hoch.
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Der
Schwellenwert des Vergleichers 74 wird auf einen oberen
Endpunkt 86 des korrigierbaren Bereichs 94 und
außerdem
den oberen Endpunkt 86 des korrigierbaren Fehlerbereichs 82 gelegt.
Im dargestellten Ausführungsbeispiel
beträgt
der obere Endpunkt 84 die positive halbe Referenzspannung Vref.
Wenn also das analoge Eingangssignal 54 an den Vergleicher 74 gelegt
wird, ist dessen Ausgangssignal 80 niedrig, wenn der Betrag
des analogen Eingangssignals kleiner ist als der positive halbe
Wert der Referenzspannung Vref, andernfalls ist das Signal hoch.
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Die
Vergleicher 70, 72 und 74 definieren
Zonen 90, 92, 94 und 96 in der Übertragungsfunktion der
Stufe, wie in 4 zu sehen ist. Die Zone 90 erstreckt
sich von der unteren Grenze des Umwandlungsbereichs minus Vref bis
zu dem Schwellenwert (oder dem Trennpegel) des Vergleichers 70.
Die Zone 92 verläuft
von der Schwellenspannung (oder dem Trennpegel) des Vergleichers 70 bis
zu dem oberen Endpunkt des korrigierbaren Fehlerbereichs 92,
wobei es sich um den Schwellenwert (oder Trennpegel) des Vergleichers 72 handelt.
Die Zone 94 verläuft
von dem unteren Endpunkt des korrigierbaren Fehlerbereichs 74 ???
zu dem Schwellenwert (oder Trennpegel) des Vergleichers 74.
Die Zone 96 verläuft
von dem Schwellenwert (oder dem Trennpegel) des Vergleichers 74 zu
dem oberen Umwandlungsbereichs-Grenzwert zuzüglich Vref.
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In
einer bevorzugten Ausführungsform
haben die Zonen 90, 92, 94 und 96 gleiche
Beträge
für den
Bereich des analogen Eingangssignals. Im Idealfall definiert der
Schwellenwert des Vergleichers 70 die Untergrenze für den korrigierbaren
Fehlerbereichs 92, der Schwellenwert des Vergleichers 74 definiert
die Obergrenze für
den korrigierbaren Fehlerbereich 94. Allerdings ist die
Erfindung nicht hierauf beschränkt.
Der Schwellenwert des unteren Vergleichers 70 kann sich
mehr zur positiven Seite hin bewegen, der Schwellenwert des oberen
Vergleichers 74 kann sich mehr zur negativen Seite bewegen,
und der Wandler ist in der Lage, Fehler auf Grund des Einführens von
Dither zu korrigieren.
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Nachdem
eine Entscheidung über
die Auftrennung des analogen Eingangssignals in einer Stufe mithilfe
von Vergleichern 70, 72 und 74 getroffen wurde,
werden die Vergleicher-Ausgangssignale 76, 78 und 80 an
die Schaltung 102 gegeben. Wie in 3 zu sehen
ist, sind die Vergleicher-Ausgangssignale 76, 78 und 80 sowie
ein Dither-Signal 100 vom Dither-Generator 38 als
Eingangssignale an die Schaltung 102 gelegt. Diese Schaltung 102 fügt den Vergleicher-Ausgangssignalen 76, 78 und 80 einmal pro
Umwandlungszyklus Dither hinzu, und dies nur dann, wenn die dadurch
entstehenden Fehler durch die nachfolgende Fehlerkorrekturschaltung 28 korrigierbar
sind. Eine Schaltung zum Erreichen einer Kombination von Dither
mit den Vergleicher-Ausgangssignalen 76, 78 und 80 ist
in 5 dargestellt.
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6 zeigt
eine Wahrheitstabelle für
die Arbeitsweise der Schaltung 102. Einige der möglichen Kombinationen
der Vergleicher-Ausgangssignale 76, 78 und 80 kommen
nicht vor. Diese Kombinationen sind in der Wahrheitstabelle der 6 mit "X" bezeichnet, was einem Zustand "unbeachtlich" entspricht und zwar
hier in den Spalten der geditherten Ausgangssignale 104, 106 und 108.
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Die
Schaltung 102 empfängt
die Vergleicher-Ausgangssignale 76, 78 und 80 und
das Dither-Signal von dem Dither-Generator 38, kombiniert
diese Eingangsgrößen, um
geditherte Ausgangssignale 104, 106 und 108 zu
erzeugen. Vorzugsweise handelt es sich bei dem Dither-Signal 100 um
ein unabhängiges
Zufallssignal für
jede Stufe des mehrstufigen Vergleichers 10. Wenn das Vergleicher-Aus gangssignal 76 einem
logisch niedrigen Wert entspricht und folglich im Bereich 90 liegt,
sind die übrigen
Vergleicher-Ausgangssignale 78 und 80 ebenfalls
logisch niedrige Signale. Das Ausgangssignal 108 wird auf
einem hohen Wert gehalten, während
die Ausgangssignale 106 und 104 auf einem logisch
niedrigen Wert gehalten werden, all dies ohne Berücksichtigung
des logischen Zustands des Dither-Signals 100.
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Wenn
das Vergleicher-Ausgangssignal 80 einen logisch hohen Wert
hat und deshalb im Bereich 96 liegt, sind die übrigen Vergleicher-Ausgangssignale 76 und 78 ebenfalls
logisch hohe Signale. Das Ausgangssignal 104 wird als logisch
hoher Wert aufrechterhalten, während
die Ausgangssignale 106 und 108 logisch niedrigen
Wert haben, all dies ohne Berücksichtigung
des logischen Zustands des Dither-Signals 100.
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Wenn
das Vergleicher-Ausgangssignal 76 logisch hoch ist und
das Vergleicher-Ausgangssignal 78 logisch
niedrig ist, ist das Vergleicher-Ausgangssignal 80 ebenfalls
logisch niedrig. Mit einem solchen Muster der Vergleicher-Ausgangsgrößen 76, 78 und 80 liegt
das analoge Eingangssignal 54 der Stufe innerhalb des korrigierbaren
Fehlerbereichs 92 und kann abhängig von dem Dither-Eingangswort
als entweder im Bereich 90 oder im Bereich 92 liegend
angegeben werden. Wenn also das Dither-Signal 100 logisch
niedrig ist, werden die Ausgangssignale 108, 106 und 104 als
logisch niedrig, logisch hoch bzw. logisch niedrig ausgegeben. Wenn
alternativ das Dither-Signal 100 logisch hoch ist, sind
die Dither-Ausgangssignale 108, 106 und 104 bei
der Ausgabe logisch hoch, logisch niedrig bzw. logisch niedrig.
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Wenn
das Vergleicher-Ausgangssignal 80 logisch niedrig ist,
sind beide Vergleicher-Ausgangssignale 76 und 78 logisch
hoch. Wenn der Vergleicher dieses Muster ausgibt, liegt das analoge
Eingangssignal 74 der Stufe im korrigierbaren Bereich 94 und
kann abhängig
von dem Dither-Eingangswort als entweder im Bereich 94 oder
im Bereich 96 liegend angegeben werden. Wenn also das Dither-Signal 100 logisch
niedrig ist, werden die Ausgangssignale 108, 106 und 104 als
logisch niedrig, hoch bzw. niedrig ausgegeben. Wenn alternativ das
Dither-Signal 100 logisch hoch ist, werden die Dither-Ausgangssignale 108, 106 und 104 als
logisch niedrig, niedrig bzw. hoch ausgegeben.
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Da
drei logische geditherte Ausgangssignale erzeugt werden, sind lediglich
zwei Bits erforderlich für
die Fehlerkorrekturschaltung 28, um die Information der
drei Signale zu erhalten. Drei Bits können sämtliche möglichen Kombinationen von Zuständen der
drei logischen geditherten Ausgangssignale 104, 106 und 108 darstellen.
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Geditherte
Ausgangssignale von der Schaltung 102 werden an die digitle
Fehlerkorrekturschaltung 28 und den Zwei-Bit-DAU 46 gegeben.
Der Zylkus wiederholt sind, wenn die Taktphase A auf niedrig und
die Taktphase B auf hoch übergeht.
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7 zeigt
eine Stufe einer alternativen Ausführungsform eines mehrstufigen
Wandlers 10',
in welchem vier Vergleicher verwendet werden, um ein ankommendes
Analogsignal in fünf
Pegel aufzutrennen. Die Ausführungsform
nach 7 ermöglicht eine
gewisse Fehlergrenze in der Schwellenwertplatzierung der Vergleicher. 8 ist
ein Diagramm einer alternativen Ausführungsform für die Platzierung
von Vergleicher-Schwellenwerten, des Umwandlungsbereichs und des
Bereichs für
korrigierbare Fehler. Im Hinblick auf die obige Erläuterung
der Erfindung erkennt der Fachmann, dass die Einstellung der Schwellenwerte
der Vergleicher 71, 73, 75 und 77 ebenso
wie die Entwicklung der digitalen Logik für die digitale Schaltung zur
Hinzufügung
des korrigierbaren Fehlers 102' zu gestalten ist.
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Die
Auswirkung von Dither besteht darin, den Betrag von fehlerhaften
Tönen in
dem digitalen Ausgangssignal 120 dadurch zu verringern,
dass die Fehlertonenergie in einen größeren Frequenzbereich hin verstreut
wird, als ihn die Fehltöne
ohne Dither belegen würden.
Unter Verwendung der hier offenbarten Methode wird der Dither eingeführt ohne
die Verwendung eines Teils des Frequenzspektrums, wie dies bei anderen
Dither-Methoden der Fall ist. Das Einbringen von Dither ohne die
Nutzung eines Teils des Frequenzspektrums belässt den vollen Frequenzspektrumbereich
als Signalbandbreite. Darüber
hinaus macht diese Me thode des Einführens von Dither keinerlei
Gebrauch von dem dynamischen Signalbereich, wie dies bei anderen
Dither-Methoden der Fall ist. Die digitale Fehlerkorrektur, die
durch die digitale Fehlerkorrekturschaltung 28 erreicht
wird, beseitigt die Auswirkungen des Dithers sogar für Signale,
die dem vollen Skalenumfang nahe kommen. Darüber hinaus muss im Gegensatz
zu anderen Dither-Verfahren das analoge Eingangssignal nicht verarbeitet
werden für
die Einbeziehung von Dither, bevor es als Eingangssignal an den
mehrstufigen Wandler 10 gegeben wird, was die Komplexität des Wandlers
oder der unterstützenden
externen Schaltung vereinfacht.
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Die
Erfindung ist besonders nützlich
in Kommunikationssystemen, Signalverarbeitungsanwendungen, Signalumwandlungsanwendungen
sowie Audioeinrichtungen. Diese Anwendungen haben den Vorteil, dass
Dither in einen Wandler eingegeben wird, ohne dass ein Teil des
Signal-Frequenzspektrums zur Einbringung des Dithers benötigt wird,
sodass der gesamte verfügbare
Frequenzbereich für die
Signalbandbreite verfügbar
bleibt. Fehltöne
werden in ihrem Betrag verringert und in der Frequenz aufgespreizt.
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Während eine
anschauliche Ausführungsform
der Erfindung beschrieben wurde, bei der jede Stufe die gleiche
Anzahl von Bits für
das digitale Ausgangssignal beisteuert, ist die Erfindung hierauf
nicht beschränkt.
Die Stufen des Wandlers können
unterschiedliche Anzahlen von Bits erzeugen, die digitale Ausgangssignale
bilden. Während
eine anschauliche Ausführungsform
der Erfindung in Verbindung mit Vergleicher-Ausgangsgrößen erläutert wurde,
die dann einen logisch hohen Wert haben, wenn das Eingangssignal
größer als
der Schwellenwert ist, ist die Erfindung nicht hierauf beschränkt. Das
Ausgangssignal kann auch dann einen hohen Wert haben, wenn der Vergleicher-Eingang
genauso groß ist
wie der Schwellenwert. Andere Verfahren zum Erzeugen der Schwellenwerte
und eine andere Anzahl von Vergleichern zum Generieren von Schwellenwerten
liegen im Schutzumfang der Erfindung. Außerdem ist die Anzahl von Vergleichern
nicht auf drei wie beim dargestellten Ausführungsbeispiel beschränkt. Die
Erfindung kann auch mehr oder weniger Vergleicher verwenden. Darüber hinaus
erkennt der Fachmann, dass man einen Wandler mit einer Architektur
ausgestalte ten Kondensatoren oder einer äquivalenten Widerstandsarchitektur
implementieren kann.