DE60130028T2

DE60130028T2 - Schutzvorrichtung gegen elektrostatische Entladung mit gesteuertem Siliziumgleichrichter mit externem On-Chip-Triggern und kompakten inneren Abmessungen für schnelles Triggern

Info

Publication number: DE60130028T2
Application number: DE60130028T
Authority: DE
Inventors: Leslie R. Flemington AVERY; Christian C. Russ; Koen G.M. Verhaege; John Middlesex ARMER; Markus P.J. Plainsboro MERGENS
Original assignee: Sofics Bvba; Sarnoff Corp
Current assignee: Sofics Bvba Gistel Be
Priority date: 2000-11-06
Filing date: 2001-10-24
Publication date: 2008-06-26
Anticipated expiration: 2021-10-25
Also published as: WO2002037566A3; US20020053704A1; DE60130028D1; TW538520B; EP1348236B1; JP2004531047A; US6791122B2; WO2002037566A2; EP1348236A2

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft allgemein das Gebiet der Schaltkreise zum Schutz gegen elektrostatischen Entladung (Electrostatic Discharge, ESD) und spezieller Verbesserungen für Strukturen gesteuerter Siliziumgleichrichter (Silicon Controlled Rectifier, SCR) in der Schutzbeschaltung eines integrierten Schaltkreises (Integrated Circuit, IC).
ALLGEMEINER STAND DER TECHNIK
Integrierte Schaltkreise (ICs) und andere Halbleiterbauelemente sind extrem empfindlich gegenüber Hochspannungen, welche durch Kontakt mit einem ESD-Ereignis erzeugt werden können. Eine Schutzbeschaltung gegen elektrostatischen Entladung (Electrostatic Discharge, ESD) als solche ist wesentlich für integrierte Schaltkreise. Ein ESD-Ereignis resultiert gewöhnlich aus der Entladung eines Hochspannungspotentials (normalerweise von mehreren Kilovolt) und führt zu Impulsen von hoher Stromstärke (mehrere Ampere) mit einer kurzen Dauer (normalerweise 100 Nanosekunden). Ein ESD-Ereignis wird innerhalb eines IC beispielsweise durch den Kontakt einer Person mit den Anschlussdrahten des IC oder dadurch, dass elektrisch geladene Maschinen in anderen Anschlussdrähten eines IC entladen werden, erzeugt. Während des Einbaus integrierter Schaltkreise in Produkte können diese elektrostatischen Entladungen die ICs zerstören und daher teure Reparaturen an den Produkten erforderlich machen, welche vermieden werden könnten, indem ein Mechanismus zur Ableitung der elektrostatischen Entladung, deren Einwirkung der IC ausgesetzt sein könnte, vorgesehen wird.
Das Problem der ESD war bei komplementären Metalloxidhalbleiter-(Complementary Metal Oxide Semiconductor, CMOS)Feldeffekttransistoren besonders ausgeprägt. Zum Schutz gegen diese Überspannungsbedingungen wurden gesteu erte Siliziumgleichrichter (Silicon Controlled Rectifiers, SCR) und andere Schutzvorrichtungen wie etwa der NMOS mit geerdetem Gate (Grounded-Gate NMOS) in die Schaltungen des CMOS IC integriert, um einen Entladepfad für den hohen Strom zur Verfügung zu stellen, der durch die Entladung des hohen elektrostatischen Potentials erzeugt wird. Vor einem ESD-Ereignis befindet sich der SCR in einem nichtleitenden Zustand. Nachdem die Hochspannung eines ESD-Ereignisses aufgetreten ist, wechselt der SCR dann zu einem leitenden Zustand, um den Strom zu Erde fließen zu lassen. Der SCR behält diesen leitenden Zustand bei, bis die Spannung sich auf einen sicheren Pegel entladen hat.
1A zeigt einen Stromlaufplan eines SCR nach dem Stand der Technik, der in einem integrierten Schaltkreis enthalten ist, um einen Schutz vor ESD zu gewährleisten, wie beispielsweise in WO 98/04001 , in der US-Patentschrift 5,465,189 und der US-Patentschrift 5,502,317 dargelegt ist. Insbesondere weist ein beispielhafter integrierter Schaltkreis 100 nach dem Stand der Technik eine SCR-Schutzschaltung 101 auf, die von einer Anschlussfläche (Pad) 148 aus mit Erde verbunden ist. Die Anschlussfläche 148 ist außerdem mit den geschützten Schaltungen des IC verbunden, optional über einen Strombegrenzungswiderstand R_L. Die SCR-Schutzschaltung 101 umfasst eine Triggervorrichtung 105 und einen SCR 102. Der SCR 102 umfasst ferner einen NPN-Transistor T1 131 und einen PNP-Transistor T2 132. Insbesondere enthält die SCR-Schutzvorrichtung 101 eine Anode 122, welche mit der Anschlussfläche 148 und mit einer Seite eines Widerstands R_B2 142 verbunden ist. Der Widerstand R_B2 142 repräsentiert den Widerstand der N-Wanne (N-Well), welche an der Basis eines PNP-Transistors des SCR 102 zu sehen ist, wie weiter unten ausführlicher erläutert wird. Außerdem ist die Anode 122 mit einem Emitter 108 eines PNP-Transistors T2 132 verbunden, welcher parallel zu dem N-Source-Widerstand R_B2 142 ist. Ein erster Knotenpunkt 134 enthält die Basis des PNP-Transistors T2 132, die andere Seite des Widerstands R_B2 142 und den Kollektor des NPN-Transistors T1 131. Außerdem ist der Kollektor 106 des PNP-Transistors T2 132 mit einem zweiten Knotenpunkt 136 verbunden, welcher auch mit der Basis 106 des NPN-Transistors T1 131 und mit einer Seite eines Widerstands R_B1 141 verbunden ist. Die andere Seite des Widerstands R_B1 141 ist mit einem dritten Knotenpunkt 124 verbunden, welcher geerdet ist und welcher als die Kathode dient. Ferner ist der Emitter 112 des NPN-Transistors T1 131 auch mit dem geerdeten dritten Knotenpunkt 124 verbunden.
Die Triggervorrichtung 105 ist beispielsweise ein NMOS mit geerdetem Gate (Grounded-Gate NMOS, GGNMOS) Transistor, dessen Source 127 und Gate 126 mit Erde verbunden sind. Außerdem sind Drain 125 und Source 127 des GGNMOS-Transistors 105 mit dem Kollektor 110 bzw. dem Emitter 112 des NPN-Transistors T1 131 verbunden. Ferner sind Gate 126 und Source 127 des GGNMOS-Transistors auch mit dem geerdeten dritten Knotenpunkt 124 (d. h. der Kathode des SCR) verbunden.
1B zeigt eine Schnittansicht einer Niederspannungstrigger-SCR-(Low Voltage Triggering SCR, LVTSCR)Vorrichtung nach dem Stand der Technik, wie in 1A dargestellt. Ferner enthält 1B den Stromlaufplan der SCR-Schaltung in Bezug auf die P- und N-dotierten Bereiche des IC 100. Insbesondere weist der integrierte Schaltkreis 100 ein P-Typ-Substrat 103 auf, in welchem eine N-Wanne 104 und eine P-Wanne 106 ausgebildet sind, die einander benachbart sind. Ein Übergang 107 ist an der Grenze zwischen der N-Wanne 104 und der P-Wanne 106 ausgebildet.
Innerhalb der N-Wanne 104 ist ein erster P+ Bereich 108 ausgebildet. Ferner sind innerhalb der P-Wanne 106 ein erster N+ Bereich 112 und ein zweiter P+ Bereich 114 auf ihr ausgebildet. Zusätzlich ist ein zweiter N+ Bereich 110 sowohl über dem Bereich der P-Wanne 106 als auch über dem der N-Wanne 104 ausgebildet, derart, dass der zweite N+ Bereich 110 den Übergang 107 des P-Wannen- und des N-Wannen-Bereiches 106 und 104 überlappt. Die mit P+ und N+ bezeichneten Bereiche sind Bereiche, die einen höheren Dotierungsgrad aufweisen als der N-Wannen- und der P-Wannen-Bereich 104 bzw. 106.
Bei den meisten CMOS-Verarbeitungstechnologien nach dem Stand der Technik wird Shallow Trench Isolation (STI, flache Grabenisolation) angewendet, um hochdotierte Bereiche seitlich zu trennen. Shallow Trench Isolation wird ausgeführt, bevor die hochdotierten P+ und N+ Bereiche ausgebildet werden. Insbesondere werden Graben in speziellen Bereichen in eine Siliziumoberfläche geätzt, und ein Isoliermaterial (z. B. Siliziumdioxid (SiO₂)) wird aufgebracht, um die Gräben zu füllen. Eine Gate-Dielektrikumschicht wie etwa Siliziumdioxid (SiO₂) 130 wird über den Teilen der Oberfläche gezogen, wo blankes Silizium freiliegt. Ein Gateelektrodenmaterial (z. B. Polysilizium) wird über der gesamten Oberfläche aufgebracht. Das Gateelektrodenmaterial und das Gate-Dielektrikum werden durch eine photolithographische Maskierung strukturiert, der ein Ätzschritt folgt. Nach dem Maskierungs- und dem Ätzschritt verbleiben nur die photostrukturierten Bereiche des Gate-Dielektrikums 130 und der Gateelektrode 128, wie dargestellt. Danach empfängt das Silizium zwischen der STI Innenimplantate, um die hochdotierten P- und N-Bereiche auszubilden, wie oben erläutert.
Insbesondere wird nach dem Ausführen der STI und dem Erzeugen der hochdotierten Bereiche ein erster STI-Bereich 116₁ beispielsweise links von dem ersten P+ dotierten Bereich 108 angeordnet. Außerdem wird ein zweiter STI-Bereich 116₂ zwischen dem ersten. P+ Bereich 108 und dem zweiten N+ Bereich 110 angeordnet. Ferner wird ein dritter STI-Bereich 116₃ zwischen dem ersten N+ Bereich 112 und dem zweiten P+ Bereich 114 angeordnet, und ein vierter STI- Bereich 116₄ wird links von dem zweiten P+ Bereich 114 angeordnet.
Das Gate 126 des GGNMOS-Transistors 105 trennt den ersten und den zweiten N+ Bereich 112 und 110. Ferner wird der GGNMOS-Transistor 105 verwendet, um den SCR zu "triggern" d. h. einzuschalten. Insbesondere ist der GGNMOS-Transistor 105 ein N-Kanal-MOS-Transistor, welcher einen Drain und eine Source aufweist, welche von dem zweiten N+ Bereich 110 bzw. dem ersten N+ Bereich 112 gebildet werden. Der NMOS-Kanal ist an der Oberfläche des P-Wannen-Bereiches 120 zwischen dem ersten und dem zweiten N+ Bereich 112 und 110 ausgebildet. Außerdem wird, da das Gate 126 geerdet ist, verhindert, dass der P-Wannen-Bereich 120 den NMOS-Kanal zwischen dem ersten und dem zweiten N+ Bereich 112 und 110 bildet, wodurch die Funktionalität des bipolaren Transistors T1 131 des SCR erhalten bleibt.
Bei dem NPN-Transistor T1 131 wird der Emitter von dem ersten N+ Bereich 112 gebildet, die Basis von der P-Wanne 106 gebildet und der Kollektor von der N-Wanne 104 gebildet, welche elektrisch dem zweiten N+ Bereich 110 (NMOS Drain) parallelgeschaltet ist. Bei dem PNP-Transistor T2 132 wird der Emitter von dem ersten P+ Bereich 108 gebildet, die Basis von der N-Wanne 104 und dem zweiten N+ Bereich 110 gebildet und der Kollektor von der P-Wanne 106 gebildet. Es ist anzumerken, dass die N-Wanne 104 und der Drainbereich 110 beide den Kollektor des NPN-Transistors T1 131 und die Basis des PNP-Transistors T2 132 definieren.
Der erste P+ Bereich 108 ist in einem Abstand von dem zweiten N+ Bereich 110 angeordnet. Falls die N-Wanne 104 optional durch einen zusätzlichen N+ Bereich (nicht dargestellt) mit der Anode 122 verbunden ist, dann ist der N-Wannen-Widerstand R_B2 142 dazwischen definiert (zum Beispiel ein zusätzlicher N+ Bereich in der N-Wanne 104). Andernfalls, wenn die N-Wanne "schwimmend" (floating) ist, ist der Widerstand R_B2 142 nicht definiert (wie in 1B gestrichelt dargestellt). Der Wannen-Widerstand R_B2 142 an sich ist der Basiswiderstand des PNP-Transistors T2 132 und hat einen Widerstandswert, welcher von dem Wert des spezifischen Widerstands des N-Typ-Materials abhängt. Das N-Typ-Material bestimmt den Dotierungsgrad sowie die Länge und Querschnittsfläche der N-Wanne 104 (d. h. Basis). Normalerweise hat der Widerstand R_B2 142 einen Wert im Bereich von 500 Ohm bis 5000 Ohm, oder er ist offen, wenn die N-Wanne "schwimmend" ist (wie in 1B dargestellt). Da der zweite N+ Bereich 110 mit der N-Wanne 104 verbunden ist, fungiert der N+ Bereich 110 ferner auch als Teil der Basis des PNP-Transistors T2 132. Ebenso bildet der P-Wannen-Bereich 106 die Basis des NPN-Transistors T1 131 und hat außerdem einen Substratwiderstand R_B1 141. Normalerweise hat der Widerstand R_B1 141 einen Wert im Bereich von 500 Ohm bis 5000 Ohm.
Die Anode 122, die Kathode 124 und ein Substrat-Tie (Substratsäule) 125 sind mit dem ersten P+ Bereich 108 bzw. dem ersten N+ Bereich 112 bzw. dem zweiten P+ Bereich 114 über Silicidschichten 118_A , 118_C und 118_S (zusammen als Silicidschichten 118 bezeichnet) verbunden. Einem Fachmann ist ferner bekannt, dass ältere Prozesstechnologien existieren, bei denen die Silicidschicht nicht vorhanden ist. Die Anode 122, die Kathode 124 und die Substratsäule 125 an sich sind direkt mit den N+ und P+ Bereichen verbunden. Die Silicidschichten 118 werden hergestellt, indem ein leitendes Metall (normalerweise Wolfram oder Cobalt) als ein sehr dünner Film über dem gesamten IC-Wafer aufgebracht wird. Es folgt ein Erwärmungsschritt, und das Metall reagiert nur mit der Siliziumoberfläche, wobei eine Legierung aus Silizium und Metall ("Silicid") gebildet wird. Die anderen Oberflächen wie etwa Oxide oder Nitride reagieren nicht mit dem Metall. Das nicht reagiert habende Metall wird selektiv weggeätzt, so dass nur die Silicidschichten auf dem Silizium verbleiben. Die Silicidschichten 118 dienen als ein leitendes Bonding-Material zwischen dem jeweiligen Metallkontakt 121_A , 121_C und 121_S (zusammen Metallkontakte 121) der Anode 122, der Kathode 124 bzw. der Substratsäule 125. 1B zeigt eine typische Implementierung, bei der die Silicid-Bildung in einem Teil des NMOS 105 blockiert ist.
In Betrieb leitet die dem Schutz dienende SCR-Schaltung 102, welche den NPN- und den PNP-Transistor T1 131 und T2 132 umfasst, keinen Strom zwischen der Anode 122 und der geerdeten Kathode 124. Das heißt, der SCR 102 ist ausgeschaltet, da keine Hochspannung (z. B. ESD-Spannung) an den SCR 102 angelegt ist, sondern nur die reguläre Signalspannung des IC. Sobald ein ESD-Ereignis an der Anschlussfläche 148 eintritt, tritt an der Anode 122 ein Spannungspotential auf. Ferner wird das von dem ESD-Ereignis erzeugte Spannungspotential teilweise über die N-Wanne 104 auf den N+ Bereich 110 übertragen. Das heißt, die Anode 122, der P+ Bereich 108, der N-Wannen-Bereich 104 und der N+ Bereich 110 sind in Reihe geschaltet, so dass eine Spannung an dem N+ Bereich 110 entsteht.
Der N+ Bereich 110 und die P-Wanne 106 bilden eine Diode, welche als ein Trigger-Mechanismus für den SCR 102 fungiert. Insbesondere wirken der N+ Bereich 110 und der P-Wannen-Bereich 120 als eine Diode DR. Die Diode DR (gestrichelt dargestellt) wird leitend, wenn die an der Diode abfallende Spannung die Durchbruchspannung in Sperrrichtung der Diode übersteigt, normalerweise 6-10 Volt. Das heißt, sobald die Spannung, die teilweise von dem ESD-Ereignis auf den N+ Bereich 110 übertragen wird, die Durchbruchspannung in Sperrrichtung der Diode DR übersteigt, tritt ein Lawineneffekt auf, derart, dass Löcher und Elektronen in dem PN-Übergang der Diode DR gebildet werden. Die Löcher fließen in die P-Wannen-Bereiche 120 und 119 der P-Wanne 106 und zu dem geerdeten P+ Bereich 114. Das Potential in den P-Wannen-Bereichen 120 und 119 erhöht sich, und Elektronen fließen von dem N+ Bereich 112 (Emitter) hauptsächlich in den P-Wannen-Bereich 120 und auch in den mit 119 bezeichneten Teil des P-Wannen-Bereiches. Der Strom von Minoritätsträgern (Elektronen) in den P-Wannen-Bereich 120 bewirkt, dass der SCR 102 getriggert wird. Ebenso fließen die Elektronen, die in dem PN-Übergang der Diode DR erzeugt werden, in die N-Wanne 104 und bewirken, dass der P+ Emitter 108 Minoritätsträger (Löcher) in die N-Wanne 104 injiziert.
Insbesondere rekombinieren die Majoritätsträger (d. h. Löcher), die an dem PN-Übergang des N+ Bereiches 110 und des P-Wannen-Bereiches 120 erzeugt werden, in den P-Wannen-Bereichen 120 und 119 mit den Minoritätsträgern (Elektronen), die aus dem N+ Bereich 112 (Emitter) injiziert werden. Die Basis des NPN-Transistors T1 131 an sich zieht Strom, beispielsweise an dem Gate G1 in dem P-Wannen-Bereich 120, welcher anschließend den NPN-Transistor T1 131 einschaltet. Ferner ist der Kollektor des NPN-Transistors T1 131 mit der Basis des PNP-Transistors T2 132 verbunden, welche den PNP-Transistor T2 132 einschaltet. Der Kollektorstrom des NPN-Transistors T1 131 ist gleich der Stromverstärkung von T1 131 (β₁), multipliziert mit dem Basisstrom des Transistors T1 131. Die Stromverstärkung β₁ ist von den geometrischen Abmessungen und den Dotierungsgraden in der Basis und dem Emitter des NPN-Transistors T1 131 abhängig. Ebenso ist eine Stromverstärkung β₂ von den geometrischen Abmessungen und dem Dotierungsgrad des PNP-Transistors T2 132 abhängig.
Sobald der NPN-Transistor T1 131 eingeschaltet ist, liefert der Kollektor von T1 131 als solcher den Basisstrom für den PNP-Transistor T2 132. Daher ist der Basisstrom des PNP-Transistors T2 132 größer als der Basisstrom des NPN-Transistors T1 131. Außerdem wird die Stromverstärkung β₂ des PNP-Transistors T2 132 als der Kollektorstrom von T2 132 realisiert, welcher dann zurück zu der Basis des NPN-Transistors T1 131 injiziert wird, wodurch der Basisstrom des NPN-Transistors T1 131 verstärkt wird. Diese Verstär kung der Basisströme in dem SCR 104 setzt sich in einer Schleife zwischen den beiden Transistoren T1 131 und T2 132 immer weiter fort. Daher wird das Leiten in einem eingeschalteten SCR auch als ein "regenerativer Prozess" bezeichnet.
Der SCR 102 wird stark leitend und hält den Stromfluss mit einem sehr kleinen Spannungsabfall zwischen der Anode und der Kathode (normalerweise 1-2 V) aufrecht. Dementsprechend fließt, sobald der SCR 102 eingeschaltet ist, der Strom von dem ESD-Ereignis von der Anode 122 zu der geerdeten Kathode 124. Der SCR 102 als solcher schützt den verbleibenden Teil der IC-Schaltungen 100. Sobald das ESD-Ereignis von der Anode 122 zu der Kathode 124 entladen worden ist, schaltet sich der SCR 102 aus, da er seine Betriebsart des regenerativen Leitens nicht aufrechterhalten kann.
Es ist entscheidend, das ESD-Ereignis so schnell wie möglich zu entladen, um eine Beschädigung der Schaltungen des IC sowie des dem Schutz dienenden SCR selbst zu verhindern. Bei dem obigen LVTSCR nach dem Stand der Technik ist der NMOS-Transistor 105 in den SCR 102 integriert. Der N+ Diffusionsbereich 110, der als ein integriertes Triggermittel eingefügt ist, ist nachteilig aufgrund der übermäßigen Basisbreiten des NPN-Transistors T1 131 und des PNP-Transistors T2 132. Daher haben die großen seitlichen Abmessungen der Transistoren T1 und T2 infolge der Einfügung des N+ Diffusionsbereiches und die hohe Rekombination von Ladungsträgern eine langsame SCR-Triggerung zur Folge. Insbesondere verschlechtert der N+ Bereich 110 ("Trigger-Diffusionsbereich"), welcher auch Teil der Basis des PNP-Transistors T2 132 ist, die Stromverstärkung dieses Teils des T2 132. Das heißt, da in dem N-Wannen-Bereich 104 der höher dotierte N+ Bereich 110 angeordnet ist, wird die Gesamt-Stromverstärkung β₂ des Transistors T2 132 verringert, was das Triggern des SCR 102 während eines ESD-Ereignisses erschweren (z. B. verzögern oder verhindern) kann. Daher besteht in der Technik Bedarf an einer schnell triggernden SCR-Schutzvorrichtung, die einen zuverlässigen und steuerbaren Trigger-Mechanismus aufweist.
KURZDARSTELLUNG DER ERFINDUNG
Die Nachteile, die bis jetzt mit dem Stand der Technik verbunden sind, werden durch die vorliegende Erfindung eines Schaltkreises zum Schutz gegen elektrostatischen Entladung mit gesteuertem Siliziumgleichrichter mit externer On-Chip-Triggerung und kompakten Innenabmessungen für schnelle Triggerung überwunden. Insbesondere umfasst gemäß dem beigefügten Anspruch 1 eine ESD-Schutzschaltung einen gesteuerten Siliziumgleichrichter (Silicon Controlled Rectifier, SCR) mit einer Anode, die mit den geschützten Schaltungen verbunden ist, und eine Kathode, die geerdet ist, wobei die Kathode mindestens einen hochdotierten Bereich aufweist; mindestens ein Triggerabgriff des SCR ist nahe dem mindestens einen hochdotierten Bereich angeordnet; und eine externe On-Chip-Triggervorrichtung ist mit dem Triggerabgriff und den geschützten Schaltungen verbunden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A zeigt einen Stromlaufplan eines SCR nach dem Stand der Technik, der in einem integrierten Schaltkreis enthalten ist, um einen Schutz vor ESD zu gewährleisten;
1B zeigt eine Schnittansicht einer Niederspannungstrigger-SCR- (Low Voltage Triggering SCR, LVTSCR) Vorrichtung nach dem Stand der Technik von 1A;
2A zeigt vier beispielhafte Stromlaufpläne von Ausführungsformen einer NMOS-getriggerten SCR SSD-Schutzvorrichtung der vorliegenden Erfindung;
2B zeigt einen beispielhaften Stromlaufplan einer PMOS-getriggerten SCR ESD-Schutzvorrichtung der vorliegenden Erfindung;
3 zeigt eine Schnittansicht einer ersten Ausführungsform eines SCR der NMOS- oder PMOS-getriggerten SCR ESD-Schutzvorrichtung von 2A und 2B;
4 zeigt eine Draufsicht der ersten Ausführungsform der NMOS-getriggerten SCR ESD-Schutzvorrichtung von 2A;
5 zeigt eine Draufsicht einer zweiten Ausführungsform der PMOS-getriggerten SCR ESD-Schutzvorrichtung von 2B;
6 zeigt eine Schnittansicht einer zweiten Ausführungsform eines SCR der NMOS- oder PMOS-getriggerten SCR ESD-Schutzvorrichtung von 2A und 2B;
7 zeigt eine Schnittansicht einer NMOS-Triggervorrichtung mit Ballastwiderständen am hinteren Ende; und
8 zeigt eine Draufsicht einer SCR ESD-Schutzvorrichtung, die eine NMOS-Triggervorrichtung mit Ballastwiderständen am hinteren Ende aufweist.
Zur Erleichterung des Verständnisses wurden nach Möglichkeit zur Bezeichnung identischer Elemente, welche den Figuren gemeinsam sind, identische Bezugszeichen verwendet.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die Prozessschritte und Konstruktionen, die im Folgenden beschrieben werden, bilden keinen vollständigen Prozessablauf zur Herstellung von integrierten Schaltkrei sen (ICs). Die vorliegende Erfindung kann in Verbindung mit Verfahren zur Herstellung integrierter Schaltkreise angewendet werden, die gegenwärtig in der Technik benutzt werden, und es wurden nur so viele von den gewöhnlich ausgeführten Prozessschritten in die Beschreibung aufgenommen, wie es für ein Verständnis der vorliegenden Erfindung notwendig ist. Die Figuren, welche Querschnitte und Entwürfe von Abschnitten eines IC während der Fertigung darstellen, sind nicht maßstabgetreu gezeichnet, sondern sind vielmehr so gezeichnet, dass sie die wichtigen Merkmale der Erfindung verdeutlichen. Ferner enthalten die Figuren, soweit es möglich ist, einen Stromlaufplan der Schaltungen (z. B. eine SCR-Schaltung) im Zusammenhang mit den dotierten Bereichen vom P-Typ und N-Typ des integrierten Schaltkreises.
Die vorliegende Erfindung wird unter Bezugnahme auf CMOS-Vorrichtungen beschrieben. Für Durchschnittsfachleute ist jedoch klar, dass das Auswählen unterschiedlicher Typen von Dotierungsmitteln und das Einstellen von Konzentrationen es ermöglicht, die Erfindung auf NMOS, PMOS und andere Prozesse anzuwenden, bei denen die Möglichkeit besteht, dass sie durch ESD Schaden nehmen.
2A zeigt vier beispielhafte Stromlaufpläne von Ausführungsformen (A-D) einer NMOS-getriggerten SCR ESD-Schutzvorrichtung 201 der vorliegenden Erfindung. Jede der Ausführungsformen in den Stromlaufplänen A-D zeigt beispielhaft eine IC-Anschlussfläche 148, die mit einer Triggervorrichtung 205 und einem SCR 202 verbunden ist. Ein optionaler Strombegrenzungswiderstand R_L kann zwischen den zu schützenden Schaltungen und der SCR ESD-Schutzvorrichtung 201 angeordnet sein. Die Triggervorrichtung 205 und der SCR 202 dienen zusammen als eine Schutzvorrichtung für die Schaltungen auf einem integrierten Schaltkreis (IC) 200. Insbesondere schützen die Triggervorrichtung 205 und der SCR 202 die Schaltungen des IC vor elektrostatischen Entladungen (Electrostatic Discharges, ESD), welche an der Anschlussfläche 148, die mit den Schaltungen des IC verbunden ist, auftreten können. Wenn er eingeschaltet ist, fungiert der SCR 202 als ein Nebenwiderstand (Shunt), der beliebige ESD-Ströme von der Anschlussfläche 148 zu Erde umleitet. Die Triggervorrichtung 205 schaltet den SCR 202 ein, das heißt "triggert" ihn, um eine solche Überspannungs-ESD-Bedingung schnell abzuleiten.
Es wird auf den Stromlaufplan A von 2A Bezug genommen; die SCR Schutzvorrichtung 201 weist eine Anode 122 auf, welche mit der Anschlussfläche 148 und optional mit einer Seite eines Widerstands R_B2 242 verbunden ist. Der Widerstand R_B2 242 stellt einen N-Wannen-Widerstand in einer Basis eines Transistors T2 232 des SCR 202 dar, welcher unten ausführlicher erläutert wird. Außerdem ist die Anode 122 mit einem Emitter 108 eines PNP-Transistors T2 232 verbunden, welcher parallel zu dem N-Wannen-Widerstand R_B2 242 ist. Optional kann eine Anzahl von Dioden D_S (gestrichelt dargestellt) zwischen der Anode 122 und dem Emitter 108 des PNP-Transistors T2 232 geschaltet sein. Die in Reihe geschalteten Dioden D_S (normalerweise 1-4 Dioden) sind optional vorgesehen, um die Haltespannung des SCR zu erhöhen, was erforderlich sein kann, um Latch-Up-Spezifikationen zu erfüllen.
Ein anderer Knotenpunkt 134 vereinigt die Basis des PNP-Transistors T2 232, die andere Seite des Widerstands R_B2 242 und den Kollektor eines NPN-Transistors T1 231. Außerdem ist der Kollektor des PNP-Transistors T2 232 mit einem zweiten Knotenpunkt 136 verbunden, welcher auch mit der Basis des NPN-Transistors T1 231 verbunden ist, sowie mit einer Seite eines Widerstands R_B1 241 und in den Trigger 205 (weiter unten erläutert). Die andere Seite des Widerstands R_B1 241 ist mit einem dritten Knotenpunkt 124 verbunden, welcher geerdet ist und als die Kathode dient. Der Widerstand R_B1 241 stellt einen Substratwiderstand in einer Basis eines Transistors T1 231 des SCR 202 dar, was weiter unten ausführlicher erläutert wird. Ferner ist der Emitter des PNP-Transistors T1 231 auch mit dem geerdeten dritten Knotenpunkt 124 verbunden, welcher als eine Kathode fungiert.
Die Triggervorrichtung 205 in dem Stromlaufplan A enthält einen NMOS-Transistor 206, wobei das Gate mit der Source und einem externen Widerstand 210 verbunden ist. Insbesondere ist der Drain des NMOS-Transistors 206 mit der Anschlussfläche 148 verbunden, das Gate ist mit der Source verbunden, um einen eventuellen MOS-Strom auszuschalten, und die Source und das Gate des NMOS-Transistors 206 sind mit dem zweiten Knotenpunkt 136 in dem SCR 202 verbunden. Ferner ist der Widerstand 210 an einem Ende mit dem zweiten Knotenpunkt 136 und an dem anderen Ende mit dem dritten Knotenpunkt 124 verbunden. Das heißt, der Widerstand 210 ist extern bezüglich der SCR Transistoren T1 231 und T2 232 und ist parallel zu dem Eigenwiderstand R_B1 241 des P-Substrates 103, wenn keine P-Wanne vorhanden ist, oder zu der P-Wanne 104. Der Widerstand 210 wird mit einem Widerstandswert gewählt, welcher kleiner als der Eigen-Basiswiderstand R_B1 241 ist, und dient als ein Shuntwiderstand, um kleine Strommengen zu Erde zu leiten. Daher stellt der Widerstand 210 einen Pfad für unerwünschte Leckströme zwischen der Source der Triggervorrichtung 205 und Erde zur Verfügung, welche andernfalls unbeabsichtigt den SCR 202 triggern könnten. Ferner steuert, wie für Fachleute klar ist, der Widerstand 210 dann den so genannten Haltestrom des SCR.
Die übrigen drei Stromlaufpläne, die in den Schemata B-D von 2A dargestellt sind, sind dieselben, mit dem Unterschied, dass die Triggervorrichtung 205 in verschieden Ausführungsformen dargestellt ist. Zum Beispiel ist im Stromlaufplan B ein NMOS-Transistor mit Drain-Bulk-Gate-Kopplung vorgesehen, d. h. das lokale Bulk (P-Wanne) und das Gate sind verbunden, und eine Drain-Bulk-Kopplung wird durch eine Drain-zu-Bulk-Kapazität erreicht (in der Figur nicht dargestellt). Im Stromlaufplan C befindet sich der NMOS in einer isolierten P-Wanne, und im Stromlaufplan D werden zwei kaskadierte NMOS-Transistoren 206₁ und 206₂ als Teil der Triggervorrichtung 205 verwendet. Für einen Fachmann ist ferner klar, dass auch andere Triggervorrichtungen und Konfigurationen implementiert werden können, welche bezüglich des SCR 202 extern sind.
Der gekoppelte Trigger-NMOS-Transistor 206 (wie in den Stromlaufplänen von 2A dargestellt) ermöglicht, dass der SCR 202 schneller eingeschaltet wird, als die LVTSCR-Vorrichtung nach dem Stand der Technik (siehe 1A). Insbesondere ist der Drain des NMOS-Transistors 206 nicht mehr mit dem Kollektor des NPN-Transistors T1 231 (auch Basis des PNP-Transistors T2 232) gekoppelt, welcher verwendet wurde, um eine Durchbruchspannung in Sperrrichtung zwischen dem N⁺ Bereich 110 (Basis) des PNP-Transistors T2 232 und dem P-Wannen-Bereich 120 (Basis) des NPN-Transistors T1 231 bereitzustellen. Stattdessen sind die Source und das Gate des NMOS-Transistors 206 direkt mit der Basis des NPN-Transistors T1 231 verbunden, was weiter unten unter Bezugnahme auf 3 und 4 ausführlich erläutert wird.
Ferner ist für einen Fachmann auf dem Gebiet, zu welchem diese Erfindung gehört, klar, dass auch eine PMOS-getriggerte SCR ESD-Schutzvorrichtung verwendet werden kann. Zum Beispiel zeigt 2B einen beispielhaften Stromlaufplan E, der eine PMOS-getriggerte SCR ESD-Schutzvorrichtung 202 der vorliegenden Erfindung darstellt. Ferner ist für einen Fachmann klar, dass ein PMOS-Transistor mit Drain-Bulk-Gate-Kopplung oder zwei kaskadierte PMOS-Transistoren oder andere externe Triggervorrichtungen 205 als Teil einer ESD-Schutzvorrichtung 201 verwendet werden können, wie oben erläutert.
Für Zwecke der Klarheit wird die Erfindung als ein NMOS-getriggerter SCR erläutert, wie in dem Stromlaufplan A von 2A beispielhaft dargestellt ist. 3 zeigt eine Schnittansicht einer SCR 202 der NMOS-getriggerten SCR ESD-Schutzvorrichtung 201 von 2A und 2B.
Insbesondere enthält die Schutzvorrichtung 201 teilweise eine Substrat vom P-Typ 303, in welchem eine N-Wanne 304 und eine P-Wanne 306 ausgebildet sind. Die N-Wanne 304 und die P-Wanne 306 sind einander benachbart und bilden einen Übergang 307 an der Grenze zwischen ihnen. Innerhalb der N-Wanne 304 ist ein erster P+ Bereich 308 ausgebildet. Ferner sind innerhalb der P-Wanne 306 ein einzelner N+ Bereich 312 und ein zweiter P+ Bereich 314 darauf ausgebildet. Die mit P+ und N+ bezeichneten Bereiche sind Bereiche, die höhere Dotierungsgrade aufweisen als der N-Wannen- und der P-Wannen-Bereich 304 bzw. 306. Ferner ist anzumerken, dass kein "zweiter N+ Bereich 110" über dem Übergang 307 zwischen dem P-Wannen-Bereich 304 und dem N-Wannen-Bereich 306 ausgebildet ist und diesen überlappt, wie bei der in 1B dargestellten Vorrichtung nach dem Stand der Technik.
Der beispielhafte Stromlaufplan in 3 stellt die Komponenten des SCR 202 dar, welche den Stromlaufplänen in 2A entsprechen. Das heißt, 3 ist als ein SCR für eine NMOS-Triggervorrichtung, bei der die Source und das Gate miteinander verbunden sind, dargestellt und erläutert. Für einen Fachmann ist jedoch klar, dass, wenn ein PMOS-Triggervorrichtung verwendet wird, die in 3 beispielhaft dargestellten Bereiche vom N-Typ und vom P-Typ sowie die Potentiale und Anschlussklemmen miteinander vertauscht sind. Es wird auf 3 Bezug genommen; der NPN-Transistor T1 231 wird von dem N+ Bereich 312 (Emitter), der P-Wanne 306 (Basis) und der N-Wanne 304 (Kollektor) gebildet. Der PNP Transistor T2 232 wird von dem P+ Bereich 308 (Emitter), dem N-Wannen-Bereich 304 (Basis) und dem P-Wannen- Bereich 306 (Kollektor) gebildet. Es ist anzumerken, dass die N-Wanne 304 einer zweifachen Funktion dient, als der Kollektor des NPN-Transistors T1 231 sowie als die Basis des PNP-Transistors T2 232. Ebenso dient die P-Wanne 306 einer zweifachen Funktion, als der Kollektor des PNP-Transistors T2 232 sowie als die Basis für den NPN-Transistor T1 231. Der zweite P+ Bereich 314 bildet den Substrat-Tie (Substratsäule) 125, welcher gewöhnlich mit der Kathode 124 verbunden und geerdet ist.
Die P-Wanne 306 weist einen Eigenwiderstand auf, welcher als der Wannen-/Substrat- oder als der Basiswiderstand R_B1 241 des NPN-Transistors T1 231 beobachtet wird. Der Wannen-/Substrat-Widerstand R_B1 241 erscheint zwischen dem Substrat-Tie 125 (welcher den P+ Bereich 314 enthält) und dem Intrinsic-Basis-Knotenpunkt (Eigen-Basis-Knotenpunkt) des Transistors T1 231. Ebenso weist die N-Wanne 304 einen Eigenwiderstand auf, welcher als der Basiswiderstand R_B2 242 des PNP-Transistors T2 232 beobachtet wird. Der N-Wannen- oder Basiswiderstand R_B2 242 erscheint zwischen dem Intrinsic-Basis-Knotenpunkt des Transistors T2 232 und einem optionalen N-Wannen-Tie (N-Well Tie) (in 3 nicht dargestellt), welcher von einem N+ dotierten Bereich in der N-Wanne 304 gebildet würde. Dieser N-Wannen-Tie ist optional, wird jedoch weggelassen (in 3 "schwimmend" dargestellt), da er nicht zu der Funktion des Gerätes beiträgt. An sich wird der N-Wannen-Tie nur für den PMOS-getriggerten SCR benötigt, der einen N-Wannen-Trigger-Gap G2 aufweist (siehe Stromlaufplan E von 2B). Sowohl für N-Wannen als auch für P-Typ-Substrate ist der zugehörige Widerstand ein Eigenwiderstand. Der Widerstandswert der Wanne oder des Substrats hängt von den Dotierungsgraden ab, sowie von der Länge und der Querschnittsfläche der N-Wanne 304 und der P-Wanne 306/des P-Substrates 303. Normalerweise haben der Wannen-/Substratwiderstand R_B1 241 und R_B2 242 (falls ein N-Wannen-Tie vorgesehen ist) Widerstandswerte in einem Bereich von 500 bis 5000 Ohm für ein Siliziummaterial.
Shallow Trench Isolation (STI, flache Grabenisolation) wird angewendet, um Bereiche zu trennen, welche eine hohe Dotierung erhalten sollen (z. B. Bereiche 308, 312 und 314), wie in 6 dargestellt. Insbesondere werden Gräben in speziellen Bereichen geätzt, und ein Isoliermaterial (z. B. Siliziumdioxid (SiO₂)) wird aufgebracht. Die Bereiche 308 und 312 können auch durch andere in der Technik bekannte Verfahren getrennt werden, welche für den Betrieb des SCR günstig sind.
Nach der Bildung der STI-Bereiche werden Schritte der N+ und P+ Implantierung und des Glühens durchgeführt, um die hochdotierten N+ bzw. P+ Bereiche zu bilden. Die Implantierungen erfolgen durch separate Fotomasken für das N+ und P+, um zu ermöglichen, dass die Dotierstoffe nur in die dafür vorgesehenen Bereiche des IC 200 eindringen.
Ferner wird eine Silicidschicht 318 über dem N+ Bereich 312 und den P+ Bereichen 308 und 314 ausgebildet. Insbesondere wird eine leitende Schicht (z. B. unter Verwendung von Cobalt, Titan und Ähnlichem) auf der Oberfläche des IC 200 ausgebildet. Es ist eine Silicid blockierende Maske vorgesehen, um über bestimmten Bereichen des IC unerwünschte Silicidschichten zu blockieren. Die Silicidschichten 318 dienen als ein leitendes Material an dem jeweiligen Metallkontakt 121_A , 121_C und 121_S (zusammen Metallkontakte 121) an der Anode 122, der Kathode 124 bzw. dem Substrat-Tie 125. Dadurch, dass die Silicidschichten 318 nur in gewissen Teilen des Bereiches 308 (für die Anode 122) und des Bereiches 312 (für die Kathode 124) verwendet werden, wird die Gefahr eines Kurzschlusses zwischen der Anode 122 und der Oberfläche des Bereiches 320_N sowie zwischen der Kathode 124 und der Oberfläche des Bereiches 320_P , (z. B. infolge thermischer und mechanischer Spannungen) erheblich verringert.
Insbesondere ist, wenn man 3 von links nach rechts betrachtet, ein erster STI-Bereich 316₁ links von dem ersten P+ dotierten Bereich 308 ausgebildet. Ferner ist ein zweiter STI-Bereich 316₃ zwischen dem ersten N+ Bereich 312 und dem zweiten P+ Bereich 314 ausgebildet, und ein dritter STI-Bereich 316₄ ist rechts von dem zweiten P+ Bereich 314 ausgebildet. An sich weist ein Oberflächenbereich 309, welcher sich zwischen der Anode 122 und der Kathode 124 befindet, keinerlei geätzten Graben, hochdotierte Bereiche oder dazwischen aufgebachtes Isoliermaterial auf. Daher unterscheidet sich die Ausführungsform von 3 vom Stand der Technik (siehe STI-Bereich 116₂ , N+ Bereich 110 und die Oxidschicht 130 von 1A). Dementsprechend kann der gesamte Vorrichtungsquerschnitt, der den Oberflächenbereich 309 aufweist, welcher sich über einen N-Wannen-Bereich 320_N und einen P-Wannen-Bereich 320_P , (zusammen nicht hochdotierter Bereich 320 genannt) erstreckt, für SCR-Leitung verwendet werden.
Jeder der hochdotierten Bereiche (d. h. der N+ Bereich 312 und die P+ Bereiche 308 und 314) hat eine Tiefe mit einem Wert "X_j", welcher durch die zugrunde liegende Halbleitertechnik definiert ist. Bei einer Ausführungsform hat die Tiefe X_j einen Wert im Bereich von 0,1 bis 0,3 Mikrometern. Außerdem hat der Abstand von der mit Silicid versehenen Anode bis zum Anodenrand 311 eine Länge "A_j". Ebenso hat der Abstand von der mit Silicid beschichteten Kathode 124 bis zum Kathodenrand 313 eine Länge "C_j". Die Längen A_j und C_j werden innerhalb eines bestimmten Bereichs gehalten, um die möglichen nachteiligen Auswirkungen mechanischer Spannungen während der Bildung des Silicids 318 zu reduzieren, welche später zu erhöhten Leckströmen führen könnten. Insbesondere sind die physikalischen Längen A_j und C_j proportional mit der Höhe X_j der P+ bzw. N+ dotierten Bereiche 308 und 312 verknüpft. Die Längen A und C haben Werte im Bereich des Zwei- bis Fünffachen der Tiefe der dotierten Bereiche, wobei A und C annähernd gleich sind. Das heißt, A_j und C_j haben Werte ungefähr im Bereich von 2X_j bis 5X_j. Vorzugsweise sind der Abstand von der mit Silicid beschichteten Anode zum Anodenrand A_j und der Abstand von der mit Silicid beschichteten Kathode zum Kathodenrand C_j ungefähr gleich dem Dreifachen der Höhe X_j der dotierten Bereiche 308 und 312. Durch das Einhalten solcher Abstände zwischen der Anode 122 und dem Übergang 307 sowie der Kathode 124 und dem Übergang 307 wird die Wahrscheinlichkeit von mit Spannungen zusammenhängenden Leckströmen und von Kurzschlüssen der Silicidschichten 318 erheblich verringert.
Eine Aufgabe der vorliegenden Erfindung ist es, die Geschwindigkeit zu erhöhen, mit welcher der SCR 202 eingeschaltet wird. Es wird daran erinnert, dass beim Stand der Technik der N+ dotierte Bereich 110 die Verstärkung des PNP-Transistors des SCR infolge der hohen Rekombination der Loch-Elektronen-Paare reduzierte. Die Verkürzung der Einschaltzeit des SCR 202 wird durch zwei spezielle Unterschiede gegenüber dem Stand der Technik bewirkt. Der erste Unterschied ist eine Verringerung der Größe der jeweiligen Basisbereiche der Transistoren T1 231 und T2 232 in dem SCR 202. Die Maße W_P und W_N in 3 stellen die jeweiligen Basisbreiten des NPN-Transistors T1 231 und des PNP-Transistors T2 232 dar. Die Basisbreiten W_N und W_P werden vom Rand 311 des P+ Bereiches 308 zum Übergang 307 bzw. vom Rand 313 des N+ Bereiches 312 zum Übergang 307 gemessen. Eine Verringerung der Größe (d. h. Basisbreite) der Basis jedes Transistors T1 231 und T2 232 des SCR 202 bewirkt eine Verkürzung der Zeit, welche die Minoritätsträger benötigen, um durch diese Bereiche hindurch zu diffundieren und die entsprechenden Kollektorbereiche zu erreichen. Die Transistoren T2 232 und T1 231 haben vorzugsweise Basis breiten W_N und W_P, die so klein wie möglich sind (soweit es die Halbleiter-Prozessspezifikationen erlauben).
Die Einschaltzeit des SCR (SRC_Ton) ist proportional mit den kombinierten Basisbreiten jedes SCR-Transistors T1 231 und T2 232 verknüpft. Insbesondere ist die Einschaltzeit T_on1 für den NPN-Transistor T1 231 proportional zum Quadrat der Basisbreite W_P des NPN-Transistors T1 231. Ebenso ist die Einschaltzeit T_on2 für den PNP-Transistor T2 232 proportional zum Quadrat der Basisbreite W_N des PNP-Transistors T2 232. Die Einschaltzeit des SCR als solche beträgt SCR_Ton = ((T_on1)² + (T_on2)²)^1/2. Dementsprechend wurde, da die Basisbreiten gegenüber dem Stand der Technik verkleinert wurden, die Einschaltzeit SCR_Ton ebenfalls verkürzt.
Der zweite Unterschied gegenüber dem Stand der Technik ist der entfallene zweite N+ Bereich 110. Dadurch verringert sich der Gesamt-Dotierungsgrad der Basis des Transistors T2 232 (N-Wanne 304). Die N-Wanne 304 als solche ist bei der Ausführungsform von 3 in der Lage, eine Erhöhung der Stromverstärkung für den PNP-Transistor T2 232 des SCR 202 bewirken, da während der Diffusion im Basisbereich weniger Elektronen-Loch-Paare rekombinieren. Die beispielhafte Ausführungsform von 3 sollte mit dem Stand der Technik von 1B verglichen werden. Es wird auf 1B Bezug genommen; der hochdotierte N+ Bereich 110 bildet einen Teil der Basis des PNP-Transistors T2 232 und verringert dadurch die Gesamtverstärkung des PNP-Transistors T2 232. Dieser N+ Bereich 110 sorgt für eine hohe Rekombination der Minoritätsträger (Löcher) mit den Majoritätsträgern (Elektronen), wodurch die niedrigen Verstärkungscharakteristiken des Transistors T1 231 verursacht werden. Ein weiterer problematischer Aspekt beim Stand der Technik von 1B ist die Tatsache, dass der N+ Bereich 110, der P-Bereich 120 und der N+ Bereich 112 einen relativ guten seitlichen parasitären bipolaren Transistor in der Nähe der Oberfläche bilden (nicht dargestellt), im Vergleich zu den NPN-Transistor T1 231, welcher sich tiefer im Substrat/P-Wanne 106 befindet. Dieser Oberflächen-NPN-Transistor ist durch den gemeinsamen hochdotierten N+ Bereich 110 sehr gut mit dem zerstörten (Oberfläche) Teil des PNP-Transistors T2 232 gekoppelt. Die SCR-Vorrichtung nach dem Stand der Technik von 1B neigt dazu, in einem Zustand zu verbleiben, in dem nur dieser parasitäre Oberflächen-NPN-Transistor im Snapback-Modus leitet. Ferner wirkt der PNP-Transistor T2 232 nur als eine in Durchlassrichtung betriebene Basis-Emitter-Diode, während der tiefere NPN-Transistor in dem Substrat (mit geringerer Stromverstärkung) nicht triggert. Insgesamt arbeitet die SCR-Vorrichtung nach dem Stand der Technik aufgrund ihrer geometrischen Unzulänglichkeiten nicht vollständig in dem gewünschten SCR-Modus. Die Vorrichtung nach dem Stand der Technik weist normalerweise eine um 10% niedrigere Stromschaltfähigkeit auf. Außerdem triggert die Vorrichtung nach dem Stand der Technik aufgrund der größeren geometrischen Abmessungen nicht sicher und schnell genug, um sehr empfindliche Bauelemente zu schützen.
Es wird auf 3 Bezug genommen; die Verkürzung der Breiten W_N und W_P der Transistorbasen und der Wegfall des N+ Bereiches 110 verringern die Triggergeschwindigkeit. Ferner erhöhen die verkürzten Breiten W_N und W_P die Gesamtverstärkung der Transistoren T1 231 und T2 232 in dem SCR 202 durch Verringerung des Rekombinationseffektes Loch-Elektron, der durch das Vorhandensein des N⁺-Bereiches 110 hervorgerufen wird. Die erhöhten Transistor-Stromverstärkungen β helfen sicherzustellen, das ausreichend Strom geliefert wird, um die Basen jedes Transistors T1 231 und T2 232 in Durchlassrichtung vorzuspannen und dadurch schnell und zuverlässig den SCR 202 zu aktivieren.
Die Schnittansicht in 3 zeigt beispielhaft nur den Abschnitt SCR 202 der SCR ESD-Schutzvorrichtung 201 und zeigt nicht die Triggervorrichtung 205 der vorliegenden Erfindung, die in 2 dargestellt ist. 4 zeigt dagegen beispielhaft die Triggervorrichtung 205 in Verbindung mit dem SCR 202 von 3. Insbesondere zeigt 4 eine Draufsicht der NMOS-getriggerten SCR ESD-Schutzvorrichtung 201 von 2A, und sie sollte zusammen mit 3 betrachtet werden.
Insbesondere stellt 4 eine Draufsicht eines Abschnitts eines integrierten Schaltkreises 200 dar, bei welchem die Triggervorrichtung 205 extern bezüglich des SCR 202 ist, im Gegensatz zu der früheren Triggervorrichtung 105 (siehe 1A und 1B), die intern bezüglich des SCR 102 ist. Ferner sind die Triggervorrichtung 205 und der SCR 202, obwohl sie separate und verschiedene Geräte zu sein scheinen, beide auf demselben IC 200 implementiert und können eine von mehreren ESD-Schutzvorrichtungen 201 sein. Tatsächlich weist ein typischer IC zahlreiche Anschlussflächen 148 auf, welche jeweils mit den internen Schaltungen des IC gekoppelt sind. Jede der Anschlussflächen 148 in dem IC weist wiederum eine ESD-Schutzvorrichtung 201 wie etwa einen NMOS-getriggerten SCR auf, der mit ihr verbunden ist.
Es wird auf 4 Bezug genommen; die Draufsicht des SCR 202 zeigt den N-Wannen-Bereich 304 und den P-Wannen-Bereich 306. Insbesondere bildet ein einziger P+ Bereich 308 in der N-Wanne 304 die Anode 122. Mehrere Metallkontakte 121_A verbinden die Anode 122 mit der Anschlussfläche 148. Die Anschlussfläche 148 ist außerdem mit den geschützten Schaltungen des IC 200 verbunden, optional über den Strombegrenzungswiderstand R_L. Ein Abschnitt des P+ Bereiches 308 unter den Metallkontakten 121_A ist von dem Silicid 318_A bedeckt, wie oben unter Bezugnahme auf 3 erläutert wurde. Ferner ist auch der Abstand A_j, der oben erläutert wurde, in 4 dargestellt.
Die Kathode 124 wird von N+ Bereichen 312₁ bis 312_m (zusammen N+ Bereich 312) gebildet. Mehrere Metallkontakte 121 verbinden die Kathode 124 mit Erde. Ein Abschnitt jedes (eingesprengten) N+ Bereiches 312_m unterhalb der Metallkontakte 121 ist mit einer entsprechenden Silicidschicht bedeckt (z. B. Silicidschichten 318_C-1 und 318_C-m ), wie oben unter Bezugnahme auf 3 erläutert. Ferner ist der Abstand C_j in 4 ebenfalls dargestellt.
In der Nähe der N+ Bereiche 312 ist ein Triggerabgriff 401 angeordnet. Der Triggerabgriff 401 wird von einem P+ Bereich 402 gebildet, der eine Silicidschicht 418_T aufweist, die über einem Abschnitt des P+ Bereiches 402 angeordnet ist, und einen oder mehrere Metallkontakte 121_T , die über der Silicidschicht 418_T angeordnet sind. Ferner kann der beispielhafte Triggerabgriff 401 einer von mehreren Triggerabgriffen mit einem zwischen ihnen definierten P-Wannen-Zwischenraum 404 sein.
Insbesondere ist der P+ Bereich 402 des Triggerabgriffes 401 in unmittelbarer Nähe der N+ Bereiche 312 angeordnet. Vorzugsweise ist der Triggerabgriff 401 außerdem zu den N+ Bereichen 312 ausgerichtet. Durch Anordnen des Triggerabgriffes 401 in unmittelbarer Nähe der N+ Bereiche 312 wird der Basiswiderstand von dem Triggerabgriff zu dem Intrinsic-Basis-Knotenpunkt (Eigen-Basis-Knotenpunkt) des NPN-Transistors T1 231 verringert. Der P-Wannen-Zwischenraum 404 ist durch das P-Wannen-Material 306 definiert und hat vorzugsweise minimale Abmessungen. Der P+ Bereich 402 des Triggerabgriffes 401, kombiniert mit dem benachbarten P-Wannen-Abstand 404, und die N+ Bereiche 312 bilden zusammen eine Diode, welche in Durchlassrichtung vorgespannt wird, wenn eine positive Spannung an dem P+ Bereich 402 erscheint. Insbesondere wirkt die Triggervorrichtung 105 wie eine Stromquelle an der Basis des NPN-Transistors T1 231, indem sie Majoritätsträger (Löcher) in das Basismaterial vom P-Typ injiziert, welche den Basis- Emitter (P-Wannen-Abstand/Bereich 404/306 und N+ 312) des NPN-Transistors T1 231 in Durchlassrichtung vorspannen. Ferner ist für den normalen Schaltungsbetrieb (d. h. kein ESD-Ereignis) die unmittelbare Nähe des Triggerabgriffs 401 zu dem SCR 202 und den N+ Emitterbereichen 312 des SCR 202 vorteilhaft, wie im Weiteren beschrieben wird. Ein unbeabsichtigtes Triggern eines SCR durch gewisse Schaltungs-Überspannungsbedingungen unterbricht bekanntlich den Stromkreis (z. B. verursacht eine Latch-Up-Bedingung). Da der Triggerabgriff über den Shuntwiderstand 210 geerdet ist, erhält die P-Wanne 306 des SCR eine zusätzliche Verbindung zu Erde, welche dann ein Latch-Up verhindert.
Die STI-Bereiche 316 umschreiben den SCR 202 und die Triggervorrichtung 205, derart, dass die Anode 122, die Kathode 124 und dazwischen befindliche Abschnitte des SCR 202 nicht mit dem STI-Material bedeckt sind, wie oben im Hinblick auf 3 erläutert wurde. Insbesondere ist bei dieser bevorzugten Ausführungsform auf dem dotierten P+ Bereich 308, den diskontinuierlichen N+ Bereichen 312, dem Oberflächenbereich 309 zwischen dem P+ und den N+ dotierten Bereichen 308 und 312, den Triggerabgriffen 401 und dem P-Wannen-Zwischenraum 404 keinerlei STI 316 angeordnet. Der P-Wannen-Bereich 404 kann jedoch auch mit STI bedeckt sein, da nur ein vernachlässigbarer Einfluss auf die Dioden (402-404-312) vorhanden ist. Insgesamt bewirkt die Kombination des durch das Weglassen des N+ Bereiches 110 und des Gates 126 flächenreduzierten Layouts und der Triggerabgriffe 401, die in Reihe mit den N+ Bereichen 312 (Emitter des NPN-Transistors T1 231) eingeführt wurden, ein schnelleres Triggern des SCR 202 der vorliegenden Erfindung.
Bei der in 4 dargestellten Ausführungsform sind die geerdeten lokalen Substrat-Ties 125 vorzugsweise in maximalem Abstand von den N+ Bereichen 312 angeordnet und sind durch den STI-Bereich 316₃ getrennt. Stattdessen kann der SCR 202 auch einen den SCR 202 umschließenden P-Sub strat-Tie in Form eines geschlossenen Rings (nicht dargestellt) aufweisen, welcher geerdet ist. Der Abstand des P-Substrat-Ringes von dem SCR 202 und der Triggervorrichtung 205 kann einen Wert im Bereich von 2 bis 20 μm haben, vorzugsweise von mehr als 5 μm. Die Triggerabgriffe 401 selbst sind sowohl von dem P-Substrat-Tie in Form eines geschlossenen Rings als auch von den lokalen Substrat-Ties 125 entfernt angeordnet, um ein Fließen von Leckströmen zu Erde zu vermeiden. Insbesondere sind die Triggerabgriffe 401 in einer Reihe mit und in unmittelbarer Nähe zu den N+ Bereichen 312 angeordnet, da ein abwechselndes Anordnen der Triggerabgriffe 401 in der Nähe eines geerdeten P-Substrat-Ties auf nachteilige Weise ein Fließen von Leckströmen von dem P+ Bereich 402 zu Erde zur Folge hätte. Ein solches Fließen von Leckströmen zu Erde bewirkt eine Verringerung des Stroms, der benötigt wird, um die Transistoren in dem SCR 202 in Durchlassrichtung vorzuspannen, was die Aktivierung des SCR 202 verzögern oder vereiteln kann.
Bei einer Ausführungsform ist die Triggervorrichtung 205 beispielhaft der NMOS-Transistor 206. Es wird auf den Stromlaufplan A von 2A zusammen mit 4 Bezug genommen; der NMOS-Transistor 206 ist ein Transistor auf einem Chip (On-Chip-Transistor), der sich außerhalb des SCR 202 befindet. Der Drain des NMOS-Transistors 206 ist mit der Anschlussfläche 148 verbunden. Die Source des NMOS-Transistors 206 ist mit einem Ende des Widerstands 210 verbunden, sowie mit dem Triggerabgriff 401, der N+ Bereichen 312 der Kathode 124 benachbart ist. Außerdem ist das andere Ende des Widerstands 210 ebenfalls mit erde verbunden. Ferner ist das Gate 126 der NMOS-Vorrichtung 205 mit der Source der NMOS-Vorrichtung 205 verbunden und ist über den Widerstand 210 wirksam mit Erde verbunden.
Der Widerstand 210 hat einen im Bereich von 100 Ohm bis 2000 Ohm gewählten Widerstandswert, welcher wesentlich niedriger ist als der Eigenwiderstand des P-Substrats 302 und der P-Wanne 306. Der Letztere kann in einem Bereich von einigen Kiloohm liegen, in Abhängigkeit von der Position der P+ Substrat-Ties 125. Insgesamt ist für Fachleute klar, dass der Widerstand 210 leicht den Gesamtwiderstand zu Erde steuern kann und daher den Trigger- und Haltestrom des SCR steuern kann. Ferner werden eventuelle Leckströme von der Triggervorrichtung 205 über den Pfad durch diesen Widerstand zu Erde abgeleitet. Bei einer Ausführungsform ist der Widerstand 210 aus einem Silicid-blockierten Polysilizium hergestellt, da der Widerstandswert der Polysiliziumfolie eine leichte Dimensionierung des gewünschten Widerstandswertes ermöglicht und da der Polysilizium-Widerstand 210 durch die STI vollständig von dem Substrat 30 isoliert ist. Außerdem ist für Fachleute klar, dass ebenso gut jeder beliebige andere Widerstandswerkstoff, welcher bei dem IC-Fertigungsprozess zur Verfügung steht, verwendet werden kann.
Bei der in 4 dargestellten beispielhaften Ausführungsform ist die Triggervorrichtung 205 (z. B. NMOS-Trigger) aus dem N+ Material hergestellt und weist außerdem eine Silicid-Blockierung auf, um sicherzustellen, dass die Triggervorrichtung selbst ESD-robust ist, während sie nach wie vor dem SCR 202 den Triggerstrom liefert. Insbesondere sind Silicidschichten 418_S und 418_D über der Source bzw. dem Drain der NMOS-Triggervorrichtung in den Bereichen angeordnet, wo die Kontakte 421_S und 421_D positioniert sind.
In Betrieb wird der Triggerstrom von der externen NMOS-Triggervorrichtung 205 geliefert und wird in die Triggerabgriffe 401 des SCR 202 injiziert. Insbesondere wird der externe Triggerstrom von der Source der NMOS-Triggervorrichtung 205 geliefert, welche in den Durchbruch(Breakdown-) und anschließend in den Snapback-Modus geht. Die NMOS-Triggervorrichtung 205 gewährleistet eine niedrige Triggerspannung des ESD-Schutzelements, da die Triggerspan nung durch die Drain-Substrat-Durchbruchspannung (z. B. 8 Volt) des NMOS-Transistors 206 bestimmt wird, und nicht durch die an sich hohe Durchbruchspannung des SCR 202 (im Bereich von 15 bis 25 V). Der Triggerstrom wird als ein Basisstrom in die Basis des NPN-Transistors T1 231 injiziert. Insofern unterscheidet sich die erfindungsgemäße Ausführungsform, die in 2-4 dargestellt ist, von dem LVTSCR von 1A und 1B nach dem Stand der Technik, wo der Triggerstrom von einer internen Quelle in die Basis eines langsam funktionierenden PNP-Transistors T2 232 injiziert wird.
Wie oben erläutert, sind die erfindungsgemäße Triggervorrichtung 205 und der SCR 202 jeweils als eine NMOS-Triggervorrichtung dargestellt. Für einen Fachmann ist jedoch klar, dass auch eine PMOS-getriggerte SCR-Struktur für ESD-Schutz benutzt werden kann. Zum Zwecke der Vollständigkeit der Darlegung der vorliegenden Erfindung zeigt 2B einen beispielhaften Stromlaufplan einer von einem PMOS mit geerdetem Gate (Grounded-Gate PMOS) getriggerten SCR ESD-Schutzvorrichtung der vorliegenden Erfindung, und 5 zeigt eine Draufsicht der PMOS-getriggerten SCR ESD-Schutzvorrichtung von 2B. Es wird auf 5 Bezug genommen; der Aufbau der Triggervorrichtung 205 und SCR 202 ist derselbe, wie in 4 dargestellt. Die Materialien vom N-Typ und P-Typ sind jedoch vertauscht. Das heißt, überall dort, wo in 4 ein Material vom N+ oder N-Typ dargestellt ist, ist in 5 ein Material vom P+ bzw. P– Typ dargestellt. Ebenso ist überall dort, wo in 4 ein Material vom P+ oder P-Typ dargestellt ist, in 5 ein Material vom N+ bzw. N-Typ dargestellt. Das P-Substrat 302, wie in 3 dargestellt, bleibt jedoch für beide Ausführungsformen von 4 und 5 dasselbe. Insofern sind zusätzliche P+ Substrat-Ties (z. B. Substrat-Ties 314_C1 , und 314_CS ) in der Nähe des N+ Bereiches 318_C angebracht, oder ein geschlossener P+ Substrat-Ring (nicht dargestellt) ist um die gesamte Konstruktion herum angebracht. Die PMOS- Triggervorrichtung 205 ist aus Material vom P+ Typ hergestellt und in einer N-Wanne angebracht, und der Triggerabgriff 401 ist aus einem Material vom N+ Typ hergestellt, im Unterschied zu der in 4 dargestellten umgekehrten Ausführungsform.
Im normalen Betrieb des IC ist das PMOS-Gate zusammen mit der PMOS-Source durch den externen Widerstand 210 auf HIGH festgelegt, so dass dann kein MOS-Strom durch den Kanal von Source zu Drain fließt. Wenn ein positives ESD-Ereignis mit einer übermäßigen Spannung an der Anschlussfläche auftritt, tritt oberhalb einer vorgegebenen Schwellwertspannung (z. B. 8 bis 10 Volt) ein Lawinendurchbruch zwischen dem Drain und dem N-Wannen-Übergang auf, und der PMOS-Transistor arbeitet dann als ein parasitärer, lateraler PNP-Transistor. Demzufolge fließt dann Strom durch die PMOS-Vorrichtung, und die Spannung zwischen Source- und Drain-Anschlussklemme fällt auf einen niedrigeren Wert. Das Gate G2 (Stromlaufplan E in 2B) wird dann auf LOW gezogen, und der SCR 202 wird eingeschaltet. Das Gate G2 ist mit den Triggerabgriffen 401 in 5 identisch. Ein Spannungsabfall entsteht an dem N-Wannen-Eigenwiderstand R_B2 242 und an dem externen Widerstand 210. Da der externe Widerstand 210 einen Widerstandswert von 100 Ohm bis 2000 Ohm hat, das heißt, der wesentlich kleiner ist als der Wert des N-Wannen-Eigenwiderstand R_B2 (500 Ohm bis 5000 Ohm), wirkt der externe Widerstand 210 als ein Strom-Shunt zum Steuern und Abstimmen der Trigger- und Halteströme des SCR 202. Das Triggern der ESD-Schutzvorrichtung 201 als solches bewirkt das Ableiten des Entladestroms während eines positiven ESD-Ereignisses an der Anschlussfläche zu Erde und begrenzt daher den transienten Spannungsabfall auf einen Wert, welcher von den Schaltungen des IC 200 toleriert werden kann.
6 zeigt eine Schnittansicht einer zweiten Ausführungsform eines SCR 602 der NMOS-getriggerten SCR ESD-Schutzvorrichtung 201. Insbesondere zeigt 6 einen SCR 202, welcher über dem P+ und dem N+ Bereich 308 und 312 vollständig mit einer Silicidschicht bedeckt ist. Es sind die Basisbreiten W_N und W_P der Transistoren T2 232 bzw. T1 231 dargestellt. Ferner ist Shallow Trench Isolation (STI, flache Grabenisolation) über dem gesamten SCR 202 angeordnet, wie durch die STI Bereiche 316₁ , 616, 316₃ und 316₄ dargestellt ist. Insbesondere ist der STI-Bereich 616 auf dem Oberflächenbereich 309 zwischen den Silicidschichten 618_A und 618_C angeordnet. Dementsprechend dient der STI-Bereich 616 als ein Isolator zwischen der Anode 122 und der Kathode 124, um einen Kurzschluss zwischen den entsprechenden Silicidschichten 618_A und 618_C zu verhindern.
Außerdem werden die jeweiligen Basisbreiten W_N und W_P der Transistoren T2 232 und T1 231 durch die Länge des STI-Bereiches 616 bestimmt. Insbesondere wird während der Herstellung des IC 200 das STI-Material selektiv über dem SCR 202 aufgebracht. Anschließend werden die P+ und N+ dotierten Bereiche 308, 312 und 314 und die entsprechenden Silicidschichten 618A, 618C und 618S ausgebildet. Wie im Zusammenhang mit der Ausführungsform von 3 erläutert wurde, bedeutet ein Verringern der Längen (d. h. Breiten) der Basisbereiche, dass der Gesamtabstand, in welchem die Minoritätsträger durch diese Basisbereiche hindurch diffundieren müssen, verringert wird. Bei der zweiten Ausführungsform, die in 6 dargestellt ist, sind die Basisbreiten W_N und W_P für die jeweiligen Transistoren T2 232 und T1 231 normalerweise ein wenig kleiner als bei der in 3 abgebildeten Ausführungsform. Diese in 6 dargestellte zweite Ausführungsform unterscheidet sich als solche von dem Stand der Technik von 1B dadurch, dass der hochdotierte N+ Bereich 110 aus der Triggervorrichtung 205 entfernt worden ist und sehr kompakte Abmessungen des SCR für ein schnelles Einschalten realisiert werden können. Außerdem ist die in 6 dargestellte Ausführungsform eine Alternative und eine weitere Verbesserung gegenüber der in 3 dargestellten Ausführungsform, da sie weniger Siliziumfläche verbraucht. Das heißt, alle hochdotierten Bereiche 308, 312, 314 und der Triggerabgriff 402 (siehe 4) sind vollständig mit Silicid beschichtet.
Ferner können durch Verwendung einer Triggervorrichtung 205, welche ebenfalls vollständig mit Silicid beschichtet und mit dem STI bedeckt ist, die Kosten der Waferbearbeitung gesenkt werden, da der zusätzliche und teure Vorgang des Silicid-Blockierens nicht erforderlich ist. Insbesondere kann eine NMOS-Vorrichtung mit Ballastwiderständen am hinteren Ende (Back-End-Ballasted NMOS, BEBNMOS) als Triggervorrichtung verwendet werden. Eine solche BEBNMOS-Vorrichtung wird in der US-Patentanmeldung S/N 09/583/141 mit dem Titel "Apparatus For Current Ballasting ESD Sensitive Devices", Attorney Docket SAR13663, eingereicht am 30. Mai 2000, beschrieben, die nun als US-Patentschrift 6,587,320 veröffentlicht wurde.
7 zeigt eine Schnittansicht einer externen NMOS-Triggervorrichtung mit Ballastwiderständen am hinteren Ende (Back-End-Ballasted NMOS, BEBNMOS) 705. Mehrere Ballastwiderstände 730 und 731 (von denen in 7 jeweils nur einer dargestellt ist) erstrecken sich von dem Drain 714 und der Source 716 der Triggervorrichtung 705 und werden verwendet, um elektrisch isolierte, mit Ballastwiderstand versehene Strompfade zwischen dem externen Kontakt und den Kontaktelektroden der ESD-Vorrichtung oder der zu schützenden stromführenden Vorrichtung zu trennen. Diese isolierten, mit Ballastwiderstand versehenen Strompfade weisen vorteilhafterweise folgende Merkmale auf: gleichmäßigere Verteilung des Stroms als bei anderen Vorrichtungen nach dem Stand der Technik, wodurch das "Current Crowding" (Stromverdichtung) verringert wird, was wiederum die lokale Erwärmung der ESD-Vorrichtung verringert; Linearität des Ballastwiderstandes, niedrigere zulässige Werte des Ballastwiderstandes, keine zusätzliche Übergangs-Kapazität, kompakterer Aufbau, keine zusätzlichen Prozessschritte wie bei Silicid-blockierten Vorrichtungen und Ähnliches.
Es wird auf 7 Bezug genommen; die Bereiche der Source 716, des Drains 714 und des Gates 718 der BEBNMOS-Triggervorrichtung 705 werden durch in der Technik bekannte, herkömmliche Fertigungsprozesse gebildet. Insbesondere umfasst die BEBNMOS-Triggervorrichtung 705 eine P-Wanne 710 mit einem STI-Bereich, der über der Oberfläche der P-Wanne 710 angeordnet ist. Das Gate 718 ist über einem P-Kanal 723 angeordnet und kann beispielhaft von einer Polysiliziumschicht gebildet werden, die über einer Siliziumdioxidschicht angeordnet ist, wie oben im Zusammenhang mit 1B erläutert wurde. Das Silizium und Polysilizium sind hochdotierte N-Halbleiterbereiche, um den N+ Source-Bereich 720_S unter der Source-Elektrode 716 und den N+ Source-Bereich 720_D unter der Drain-Elektrode 714 zu bilden, derart, dass ein P-Kanal 723 zwischen der Source 716 und dem Drain 714 gebildet wird.
Ein einziger, sich vertikal "schlängelnder" Streifen 730 ist beispielhaft an eine gemeinsame Anschlussklemme 732_D des Drain-Bereiches der Vorrichtung 705 angeschlossen. Der Streifen 730 weist einen Metallkontakt 734₁ auf, der dem Weg des Streifens 730 folgt und an der externen gemeinsamen Anschlussklemme 732_D beginnt und dann nach unten zu einem Segment aus Polysilizium 736, nach oben zu einem zweiten Metallkontakt 734₂ , zu einer ersten Metallschicht 738, zu einer ersten Durchkontaktierung (Via) 740, zu einem Segment einer zweiten Metallschicht 742, zu einer zweiten Durchkontaktierung 744 und zu einem Segment einer dritten Metallschicht 746 führt. Das Segment der dritten Metallschicht 746 ist mit einem zweiten Segment der Polysiliziumschicht 736 über eine Reihenschaltung einer Durchkontaktierung, eines Segments der zweiten Metallschicht 742, einer weiteren Durchkontaktierung, eines Segments der ersten Metallschicht 738 und eines weiteren Metallkontaktes ver bunden. Dieses zweite Segment aus Polysilizium ist mit einem zweiten Segment der dritten Metallschicht 746 über einen Metallkontakt, ein Segment der ersten Metallschicht 738, eine Durchkontaktierung, ein Segment der zweiten Metallschicht 742, und eine weitere Durchkontaktierung verbunden. Schließlich ist bei dieser beispielhaften Ausführungsform das zweite Segment der dritten Metallschicht 746 mit dem Drain-Bereich 714 der ESD-Vorrichtung 705 über eine Reihenschaltung einer Durchkontaktierung, eines Segments der zweiten Metallschicht 742, einer weiteren Durchkontaktierung, eines Segments der ersten Metallschicht 738 und eines verbindenden Metallkontaktes 748 verbunden.
Bei der beispielhaften Ausführungsform der BEBNMOS-Triggervorrichtung 705 können die erste, zweite und dritte Metallschicht 738, 742 und 746 aus Aluminium- oder Kupferfolien hergestellt sein, und die Durchkontaktierungen und der verbindende Metallkontakt können Wolfram-Stopfen oder Kupfer sein. Diese Reihenschaltungen bilden den Ballastwiderstand 730. Bei dieser Ausführungsform fügen jede der Durchkontaktierungen und der Metallkontakt einen erheblichen Widerstand (z. B. 5 bis 10 Ohm bei modernen Deep-Submicron-Technologien) zu dem Ballastwiderstand 730 hinzu, und jedes der Segmente der Polysiliziumschichten 736 fügt einen erheblichen Widerstand (z. B. 40 bis 80 Ohm bei modernen Deep-Submicron-Technologien) zu ihm hinzu. Jede der anderen Schichten erhöht ebenfalls den Widerstand des Ballastwiderstandes 730. Der Widerstand der Metallschichten 738, 742 und 746 ist jedoch vernachlässigbar, verglichen mit dem kombinierten Widerstand der Polysiliziumschichten 736, der verbindenden Metallkontakte 734 und der Durchkontaktierungen 740.
Ferner ist ein ähnlicher Ballastwiderstand 731 über der Source 716 der BEBNMOS-Triggervorrichtung 705 ausgebildet. Der Widerstand ist jedoch normalerweise kleiner als der Widerstand am Drain 714. Insbesondere werden weniger Metallschichtsegmente 738, 742 und 746, Durchkontaktierungen 740, Polysiliziumschicht-Segmente 736 und Metallkontakte 734 verwendet. Außerdem ist für einen Fachmann klar, dass ein zufrieden stellender Ballastwiderstand auch unter Verwendung von mehr oder weniger Schichten und/oder mehr oder weniger Windungen der Schlangenlinie hergestellt werden kann.
8 zeigt eine Draufsicht einer mit Ballastwiderständen am hinteren Ende versehenen, NMOS-(BEBNMOS-)getriggerten SCR ESD-Schutzvorrichtung 800. Die BEBNMOS-getriggerte SCR ESD-Schutzvorrichtung 800 umfasst den SCR 202 von 3 oder den SCR 602 von 6, gekoppelt mit dem BEBNMOS-Trigger 705 von 7 und dem externen Shuntwiderstand 210. Insbesondere weist der BEBNMOS-Trigger 705 mehrere der Ballastwiderstände 730_j auf, die zwischen dem Drain 714 und dem externen Verbinder 732_D geschaltet sind. Der externe Verbinder 732_D wird dann mit der Anschlussfläche 148 verbunden. In ähnlicher Weise weist der BEBNMOS-Trigger 705 mehrere der Ballastwiderstände 731_K auf, die zwischen der Source 716 und dem externen Verbinder 732_S geschaltet sind. Der externe Verbinder 732_S wird dann mit einem Ende des Shuntwiderstands 210 verbunden. Jeder Ballastwiderstand 730 und 731 ist beispielhaft mit den sich schlängelnden, sich nicht überschneidenden Streifen auf die oben bei 7 beschrieben Art und Weise hergestellt, und sie sind voneinander durch Zwischenräume 740₁ bis 740_K-1 im Drain-Bereich 714 und durch Zwischenräume 741₁ bis 741_K-1 im Source-Bereich 716 verbunden.
Die restlichen Schaltungen der BEBNMOS-getriggerten SCR ESD-Schutzvorrichtung 800 sind dieselben wie die, die unter Bezugnahme auf die Ausführungsform von 6 beschrieben wurden. Als solche sind der BEBNMOS-Trigger 705 und der SCR 602 der ESD-Schutzvorrichtung 800 über der gesamte Oberfläche des SCR mit der STI 316 versehen, mit Ausnahme der hochdotierten Bereiche 308, 312, 314 und 402 von Anode 122, Kathode 124, Substrat-Ties 125 und Triggerabgriff 401, welche vollständig mit Silicid bedeckt sind.
Die in 2-8 dargestellten Ausführungsformen zeigen beispielhaft, dass durch Verwendung der sorgfältig gewählten Triggerabgriffe in Verbindung mit einer externen Triggervorrichtung 205 (z. B. NMOS-Trigger) die Basisbreiten der Transistoren T1 231 und T2 232 in dem CR 202 verringert werden können. Die Triggergeschwindigkeit des SCR 202 ist als solche schneller, und die Triggerung ist zuverlässiger als bei den ESD-Schutzvorrichtungen nach dem Stand der Technik, während die Stromverstärkung höher ist. Eine schnelle Triggerung ist ein Schlüssel, um Überschwingungen der Triggerspannung zu verhindern, wie sie bei langsamen SCR auftreten. Daher können die schnellen SCR der vorliegenden Erfindung erfolgreich die transiente Spannung während eines ESD auf eine solche Höhe begrenzen, dass die ultradünnen Gate-Oxide (weniger als 7 nm) von Deep-Submicron-Prozessen geschützt sind, während Vorrichtungen nach dem Stand der Technik diesbezüglich deutlich Mangel aufweisen.
Obwohl verschiedene Ausführungsformen, welche die Lehren der vorliegenden Erfindung verkörpern, hier dargestellt und ausführlich beschrieben wurden, können Fachleute innerhalb des Schutzbereiches der beigefügten Ansprüche leicht viele weitere, verschiedenartige Ausführungsformen entwickeln, welche nach wie vor diese Lehren verkörpern.

Claims

Schaltkreis (201) zum Schutz gegen elektrostatische Entladung (ESD) in einem integrierten Halbleiterschaltkreis (200) mit geschützten Schaltkreisen, wobei der ESD-Schutzkreislauf (201) umfasst: einen gesteuerten Siliziumgleichrichter (SCR) (202) mit einer Anode (122), die mit den geschützten Schaltkreisen verbunden ist und eine Kathode (124), die geerdet ist, wobei die Kathode mindestens einen hochdotierten Bereich (312_m ) aufweist; mindestens einen Triggerabgriff (401) des SCR, der nahe dem mindestens einen hochdotierten Bereich angeordnet ist; eine Triggervorrichtung (205) mit einem einzelnen Chip außerhalb vom SCR, der mit dem Triggerabgriff und den geschützten Schlatkreisen verbunden ist.
ESD-Schutzschaltkreis nach Anspruch 1, der weiterhin einen seitlichen Nebenwiderstand (210) umfasst, der zwischen der Kathode und der externen Triggervorrichtung verbunden ist.
ESD-Schutzschaltkreis nach Anspruch 1, worin der SCR (202) einen ersten bipolaren Transistor T1 (231) und einen zweiten bipolaren Transistor T2 (232) umfasst; wobei der erste bipolare Transistor mindestens einen hochdotierten Bereich (312_m ) aufweist, der als ein Emitter dient und die Kathode (124) bildet, einen ersten niedrig dotierten Bereich (306), der flächengleich eine Basis des ersten bipolaren Transistors T1 und einen Kollektor des zweiten bipolaren Transistors T2 bildet, einen zweiten niedrig dotierten Bereich (304), der flächengleich eine Basis des zweiten bipolaren Transistors T2 und einen Kollektor des ersten bipolaren Transistors T1 bildet, und einen zweiten hochdotierten Bereich (308), der als ein Emitter des zweiten bipolaren Transistors T2 (232) dient und eine Anode (122) bildet.
ESD-Schutzschaltkreis nach Anspruch 3, wobei ein Flächenbereich (309) zwischen den entsprechenden ersten und zweiten hochdotierten Bereichen der ersten und zweiten bipolaren Transistoren von einer flachen Schlitzisolierung (316) blockiert wird.
ESD-Schutzschaltkreis nach Anspruch 3, wobei die Basis der ersten und zweiten Transistoren eine Basisbreite aufweist, die geringer ist als 4,0 Mikrometer.
ESD-Schutzschaltkreis nach Anspruch 5, wobei die Basis der ersten und zweiten Transistoren Basisbreiten im Bereich von 0,6 bis 0,8 Mikrometern aufweist.
ESD-Schutzschaltkreis nach Anspruch 4, wobei der mindestens eine erste hochdotierte Bereich (312_m ) aus einem Material vom Typ N+ ist, der erste niedrigdotierte Bereich (306) aus einem Material vom Typ P ist, der zweite niedrigdotierte Bereich (304) aus einem Material vom Typ N ist, und der zweite hochdotierte Bereich (308) aus einem Material vom Typ P+ ist.
ESD-Schutzschaltkreis nach Anspruch 7, wobei die Triggervorrichtung (205) ein MOSFET-Transistor (206) ist, der aus der Transistorgruppe, die aus einem NMOS, einem NMOS, der mit einer drain-bulk-gate-Kopplung versehen ist, einem NMOS in einem isolierten P-well, mindestens zwei kaskadierten NMOS-Transistoren und einem NMOS mit einem Vorschaltgerät besteht, ausgewählt wird.
ESD-SCHutzschaltkreis nach Anspruch 4, wobei der erste hochdotierte Bereich (312_m ) aus einem Material vom Typ P+ ist, der erste niedrigdotierte Bereich (306) aus einem Material vom Typ N ist, der zweite niedrigdotierte Bereich (304) aus einem Material vom Typ P ist und der zweite hochdotierte Bereich (308) aus einem Material vom Typ N+ ist.
ESD-Schutzschaltkreis nach Anspruch 9, wobei die Triggervorrichtung (205) ein MOSFET-Transistor (206) ist, der aus der Transistorgruppe, die aus einem PMOS, einem PMOS, der mit einer drain-bulk-gate-Kopplung versehen ist, einem PMOS in einem isolierten N-well, mindestens zwei kaskadierten PMOS-Transistoren und einem PMOS mit einem Vorschaltgerät besteht, ausgewählt wird.