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Gebiet der Erfindung
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Die
Erfindung betrifft das Gebiet der Telekommunikation und konkret
einen Empfänger
für ein binäres Signal
mit hoher Bitrate.
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Hintergrund der Erfindung
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Bei
der Datenübertragung,
insbesondere bei hoher Bitrate, ist die Datenentscheidung ein kritischer
Aspekt, um für
jedes Bit eines empfangenen Übertragungssignals
zu entscheiden, ob der Bitinhalt logisch 1 oder logisch 0 ist. Das
liegt daran, dass das Signal durch lineare und nichtlineare Effekte
im Übertragungspfad
verzerrt wird und zu einem idealen binären Signal mit steilen steigenden
Flanken wiederhergestellt werden muss. Das gilt insbesondere für optische
binäre
Signale, die der Dispersion im Übertragungspfad
unterliegen und die von optischen in elektrische Signale umgewandelt
und anschließend elektrisch
wiederhergestellt werden müssen.
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Normalerweise
wird die Datenentscheidung mit einem Entscheider durchgeführt, der
den Signalpegel der aufeinander folgenden Bits mit einem Schwellenwert
vergleicht. Das Bit enthält
logisch 1, wenn der Signalpegel den Schwellenwert überschreitet;
andernfalls enthält
es logisch 0. Ein Problem dabei ist, dass eine Datenentscheidung
in unmittelbarer Nähe
des Schwellenwerts fehlerhaft sein kann.
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Aus
der Patentschrift
EP 0 923 204 ist
ein verbesserter Entscheider bekannt, der zusätzlich einen Pseudo-Fehlermonitor
umfasst, der den Schwellenwert des Entscheiders steuert.
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Eine
weitere, aus der Patentschrift
EP
0 912 020 bekannte Entscheiderschaltung umfasst drei parallele
Entscheider, die mit einem Multiplexer gekoppelt sind. Der Ausgang
des Multiplexers wird in verschiedene Verzögerungselemente eingespeist,
die mit dem Multiplexer rückgekoppelt
sind. Diese Entscheidungsschaltung dient zur Kompensation von Unterschieden
bei der Weitergabe-Zeitverzögerung verschiedener
Signalbestandteile bei verschiedenen Polarisierungsmodi eines empfangenen
optischen Signals aufgrund der Dispersion des Polarisierungsmodus.
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Ein
spezieller Empfänger
für vierstufige
optische Signale ist aus der Patentschrift
EP 0 656 700 bekannt. Ein vierstufiges
optisches Signal umfasst Datensymbole bei verschiedenen Amplitudenpegeln, wobei
jedes Symbol zwei Daten-Bits darstellt. Das optisch/elektrisch umgewandelte
Signal wird parallel in drei Entscheider mit jeweils unterschiedlichen Schwellenwerten
eingespeist. Der Ausgang der drei Entscheider wird in einen Multiplexer
eingespeist, der die vier möglichen
Statusangaben in die beiden darin enthaltenen Bits umsetzt. Der
Entscheider und der Multiplexer dienen somit der Umwandlung des
mehrstufigen Signals zurück
in ein binäres
Signal. Die Bitrate des umgewandelten binären Signals entspricht dem
Doppelten der Symbolrate des empfangenen optischen Signals. Dieser
Empfänger
und das entsprechende Verfahren wurden auch auf der ECOC 1996 beschrieben
(siehe B. Wedding et al, "Multi-Level
Dispersion Supported Transmission at 20 Gbit/s over 46 km Installed
Standard Single Mode Fiber", Protokoll
der ECOC 1996, Oslo, MoB.4.4, S. 1.91–1.94).
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Bei Übertragungssystemen
mit einer hohen Bitrate von 10 Gbit/s oder sogar 40 Gbit/s ist es
von entscheidender Bedeutung, die Empfindlichkeit optischer Empfänger zu
erhöhen.
Dies gilt insbesondere für
unterseeische Übertragungssysteme
oder für Übertragungssysteme
mit einer reduzierten Anzahl von Regeneratoren entlang des Signalpfads.
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Zusammenfassung der Erfindung
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Es
ist daher Aufgabe der vorliegenden Erfindung, einen Empfänger und
eine Entscheidungsschaltung mit einer höheren Empfindlichkeit bereitzustellen.
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Diese
Aufgabe wird erfüllt
durch einen Empfänger
und eine Soft-Entscheidungsschaltung mit drei parallelen Entscheidern,
die mit einem 2:1-Multiplexer gekoppelt sind. Diese drei Entscheider
haben unterschiedliche Schwellenwerte und erzeugen vier potenzielle
Statusangaben. Der 2:1-Multiplexer setzt die vier verschiedenen
Statusangaben zu einem wiederhergestellten Datensignal und einem
Zuverlässigkeitssignal
um, das die Zuverlässigkeit
der Entscheidung angibt.
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In
einer vorteilhaften Ausführungsform
der Erfindung wird eine vierte Entscheidungsschaltung bereitgestellt,
deren Ausgangssignal mit dem wiederhergestellten Datensignal verglichen
wird mithilfe einer EXOR-Funktion zum Erzeugen eines Pseudo-Fehlersignals, das
zum Anpassen des Schwellenwerts und/oder der Taktphase der Entscheider
verwendet wird.
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Weitere
vorteilhafte Entwicklungen sind in den abhängigen Ansprüchen definiert.
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Ein
Vorteil der vorliegenden Erfindung liegt darin, dass die Entscheidungsschaltung
vollständig integriert
werden kann, z. B. als SiGe-Chip für die 10-Gbit/s-Anwendung.
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Kurzbeschreibung der Zeichnungen
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Bevorzugte
Ausführungsformen
der vorliegenden Erfindung sind nachfolgend beschrieben mit Bezug
auf die beigefügten
Zeichnungen, wobei gilt:
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1 zeigt
ein Blockdiagramm einer ersten Entscheidungsschaltung gemäß der vorliegenden Erfindung;
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2 zeigt
ein Schaltbild einer zweiten Entscheidungsschaltung gemäß der vorliegenden
Erfindung; und
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3 zeigt
einen bekannten 2:1-Multiplexer, der in der Entscheidungsschaltung
von 2 verwendet werden kann.
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Ausführliche Beschreibung der Erfindung
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Das
Prinzip einer Soft-Entscheidungsschaltung gemäß der vorliegenden Erfindung
ist in 1 dargestellt. Ein Dateneingang D1 ist mit drei
parallelen Entscheidern D1, D2, D3 verbunden. Die Ausgänge der
Entscheider sind mit einem 2:1-Multiplexer
M verbunden. Ein Ausgang des Multiplexers M ist der Datenausgang
DO für
das wiederhergestellte Datensignal, der andere Ausgang ist der Ausgang
DR für das
Zuverlässigkeitssignal.
Der Dateneingang DI ist ebenfalls mit einer Taktwiederherstellungsschaltung CLK
gekoppelt, die ein wiederhergestelltes Taktsignal aus dem empfangenen
Signal ableitet und den Entscheidern D1–D3 den wiederhergestellten
Takt bereitstellt. Die Entscheider können einfache D-Flip-Flops
oder eine andere beliebige andere Art von Taktsignalamplituden-Vergleichseinheit
sein.
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Jeder
der drei Entscheider hat einen anderen Schwellenwert für den Vergleich
mit dem Signalpegel des empfangenen Signals an jedem Taktzyklus.
Der Schwellenwert des zweiten Entscheiders D2 ist niedriger als
der Schwellenwert des ersten Entscheiders D1, jedoch höher als
der Schwellenwert des dritten Entschei ders D3. Damit können vier
potenzielle Statusangaben auftreten:
- (1) unterhalb
des Schwellenwerts von D3 (000),
- (2) unterhalb des Schwellenwerts von D2, aber oberhalb des Schwellenwerts
von D3 (001)
- (3) unterhalb des Schwellenwerts von D1, aber oberhalb des Schwellenwerts
von D2 (011); oder
- (4) oberhalb des Schwellenwerts von D1 (111).
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Der
2:1-Multiplexer dekodiert diese vier potenziellen Statusangaben
in die folgenden entsprechenden Zwei-Bit-Darstellungen:
- (1) 000 = 01,
- (2) 001 = 00,
- (3) 011 = 10, oder
- (4) 111 = 11.
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Das
Bit mit der höchsten
Signifikanz wird als wiederhergestelltes Datensignal DO verwendet, während das
Bit mit der niedrigsten Signifikanz das Zuverlässigkeitssignal DR darstellt.
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Eine
zweite Ausführungsform
der vorliegenden Erfindung ist in 2 als Schaltbild
dargestellt. Gleiche Elemente sind mit den gleichen Bezugszeichen
dargestellt wie in 1.
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Der
2:1-Multiplexer M hat zwei Dateneingänge D1in und D2in, einen Takteingang
Clin und einen Datenausgang Dout. Der Ausgang von Entscheider D1
ist mit D1in gekoppelt, der Ausgang von Entscheider D3 ist mit D2in
gekoppelt, und der Ausgang von Entscheider D2 ist mit Clin gekoppelt.
Dout stellt das Zuverlässigkeitssignal
DR dar, und der Ausgang von D2 ist der Datenausgang DO.
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Ein
für die
Verwendung in der Entscheidungsschaltung in 2 gut geeigneter
Multiplexer ist in 3 dargestellt. Diese Multiplexerschaltung als
solche ist bekannt aus dem Artikel "Demonstration of Retiming Capability
of Silicon Bipolar Time-Division
Multiplexer Operating to 24 Gbit/s" ("Demonstration
der Neuterminierungskapazität
von bipolarem Silizium-Zeitmultiplexing
mit bis zu 24 Gbit/s")
von J. Nauenschild et al., Electronics Letters Band. 27, Nr. 11,
S.978–979,
23. Mai 1991. Dieser Multiplexer hat den Vorteil, dass er vollständig in
bipolaren SiGe-Chips implementiert werden kann zur Verwendung mit
einer sehr hohen Bitrate von 20 Gbit und darüber hinaus. Die Erfindung ist
jedoch nicht auf diesen bestimmten Multiplexer begrenzt, sondern
kann jeden gemäß dem Stand
der Technik bekannten 2:1 Multiplexer verwenden.
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Der
Multiplexer M ist jedoch durch die logische Verarbeitung an den
Ausgangssignalen der drei Entscheider D1–D3 definiert und kann somit
auch logische Schaltungen umfassen wie beispielsweise EXORs, die
die Ausgangssignale der drei Entscheider in einer Weise logisch
kombinieren, dass sich dadurch die gleiche logische Verarbeitung
ergibt wie oben beschrieben.
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Das
Zuverlässigkeitssignal
DR dient als Mittel zur Entscheidung, wie zuverlässig die Entscheidungsschaltung
ist. Es kann von einer Logikschaltung wie beispielsweise einem Zähler oder
einem programmierbaren Prozessor (nicht dargestellt) ausgewertet
werden, um Leitungs- oder Vorrichtungsfehler im Übertragungspfad zu ermitteln.
Wenn das Zuverlässigkeitssignal
DR den Wert 1 hat, ist die Zuverlässigkeit der Entscheidung hoch,
hat das Signal dagegen den Wert 0, so ist die Zuverlässigkeit
niedrig. Die Anzahl der Nullen in einem definierten Zeitintervall
kann gezählt
werden; wenn die Anzahl einen vordefinierten Schwellenwert überschreitet,
kann ein Alarm wie "Signalverlust" oder AIS erzeugt
werden. Der Zähler
wird mit jedem Ab lauf des Zeitintervalls zurückgesetzt und beginnt die Zählung von
neuem. Gelegentliche Nullen im Zuverlässigkeitssignal können ignoriert
werden.
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Bevorzugt
wird der Zählerwert
der Nullen in DR mit Leistungsüberwachungsdaten
verglichen, die von einer bei der Signalverarbeitung in den aufeinander
folgenden Komponenten eines Empfängers durchgeführten Fehlerprüfung berechnet
werden. Solche Leistungsüberwachungsdaten
kennzeichnen Prüfsummenfehler,
die im Signal erkannt wurden, und wenn diese Fehler mit einer niedrigen
Zuverlässigkeit
des Entscheidungsprozesses zusammenfallen, so weist dies auf einen
Fehler in den vorangegangenen Einrichtungen im Entscheidungspfad
hin.
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Eine
weitere vorteilhafte Entwicklung der Erfindung ist ebenfalls in
2 dargestellt.
Die Verbesserung umfasst einen Pseudo-Fehlermonitor, der zum Abstimmen
der Schwellenwerte der Entscheider D1–D3 oder der Taktphasen des
den Entscheidern bereitgestellten Taktsignals oder beiden Aktionen verwendet
wird. Ein Pseudo-Fehlermonitor als solcher ist aus der Patentschrift
EP 0 923 204 bekannt.
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Für das Erzeugen
von Pseudo-Fehlern wird ein vierter Entscheider PED mit dem Dateneingang DI
gekoppelt. Er hat einen Schwellenwert, der bevorzugt zwischen den
Schwellenwerten der Entscheider D2 und D1 oder der Entscheider D2
und D3 liegt. Dem Entscheider PED wird außerdem ein wiederhergestelltes
Taktsignal bereitgestellt. Der Ausgang des Entscheiders PED wird
in einen ersten Eingang eines logischen EXOR-Gatters C eingespeist.
Ein zweiter Eingang des EXOR-Gatters C ist mit dem Datenausgang
DO gekoppelt. Der Ausgang des EXOR-Gatters C stellt ein Pseudo-Fehlersignal
dar, das gemäß vordefinierter
Regeln von einer Logikschaltung wie beispielsweise einem programmierbaren
Prozessor (nicht dargestellt) ausgewertet wird.
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Solche
Regeln werden auf der Basis von Signal- und Übertragungseigenschaften bestimmt
oder empirisch ermittelt. Die Auswertung der Pseudofehler wird jedoch
zum Abstimmen der Schwellenwerte von einigen oder allen vier Entscheidern
D1–D3,
PED oder den Phasen von einigen oder allen den vier Entscheidern
D1–D3,
PED bereitgestellten Taktsignalen verwendet oder für beides.
Die Phasenabstimmung wird über
konventionelle Phasenverschieber PS1-4 erzielt.
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Die
Anpassung der Schwellenwerte und Phasen ergibt hinsichtlich der
Rate und der Zuverlässigkeit
eine verbesserten Erkennung. Die Regeln können daher in einer Lernphase
in einer Weise bestimmt werden, die die Optimierung der Erkennungsqualität ermöglicht.
Eine speziell für
eine solche Lernphase geeignete Logikschaltung ist die Prozessorlogik
eines neuralen Netzwerks.
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Die
Entscheidungsschaltung ist Teil eines Empfängers für Signale mit hoher Bitrate.
Der Empfänger
kann zusätzlich
zur Entscheidungsschaltung weitere Elemente enthalten wie beispielsweise O/E-Wandler,
Leitungsabschluss- und Signalauswertungseinrichtungen, die gemäß dem Stand
der Technik bekannt sind. Figur
2
| Data | DI-Daten |
| Threshold | Schwellenwert |
| Data out | Ausgangsdaten |
| Decision Reliability | Entscheidungs-Zuverlässigkeit |
| Pseudo Errors | Pseudo-Fehler |
| Clock | Takt |
| in | Eingang |
| out | Ausgang |
Figur
3
| data in | Eingangsdaten |
| clock | Takt |
| data out | Ausgangsdaten |
| input stages | Eingangsphasen |
| MUX core | MUX-Kern |
| PRIOR ART | STAND DER TECHNIK |