DE602004006841T2 - Elektronischer schaltkreis mit einem feld programmierbarer logischer zellen - Google Patents

Elektronischer schaltkreis mit einem feld programmierbarer logischer zellen Download PDF

Info

Publication number
DE602004006841T2
DE602004006841T2 DE602004006841T DE602004006841T DE602004006841T2 DE 602004006841 T2 DE602004006841 T2 DE 602004006841T2 DE 602004006841 T DE602004006841 T DE 602004006841T DE 602004006841 T DE602004006841 T DE 602004006841T DE 602004006841 T2 DE602004006841 T2 DE 602004006841T2
Authority
DE
Germany
Prior art keywords
programmable logic
carry
output
input
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE602004006841T
Other languages
English (en)
Other versions
DE602004006841D1 (de
Inventor
Katarzyna Leijten-Nowak
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of DE602004006841D1 publication Critical patent/DE602004006841D1/de
Application granted granted Critical
Publication of DE602004006841T2 publication Critical patent/DE602004006841T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
    • G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products

Description

  • Die Erfindung bezieht sich auf eine elektronische Schaltung mit einem Array programmierbarer Logikzellen.
  • Programmierbarer Logikzellen ermöglichen es Schaltungsdesignern, die Logikfunktion individueller Instanzen elektronischer Schaltungen, die in Massen produziert wurden, wie integrierte Schaltungen, anzupassen. Dies reduziert die Zeitspanne vom Design bis zur Produktion einer arbeitenden Schaltung und es reduziert Herstellungskosten für die Produktion kleiner Chargen von Produkten und für den Prototypbau.
  • In einem Beispiel einer Implementierung enthält eine programmierbare Zelle einen Speicher, der durch das Eingangssignal der Zelle adressiert wird, wobei der Speicher vorprogrammierte Ausgangssignale für jede Kombination von Eingangssignalwerten an den jeweiligen Adressen, die durch diese Werte adressiert werden, speichert. Man sagt, der Speicher habe eine LUT-Funktion (LUT = Luck-Up Table = Verweistabelle), um die Ausgangssignale nachzusehen, die als Antwort auf verschiedene Eingangssignale produziert werden.
  • Jede Logikfunktion kann mit einer LUT implementiert werden, vorausgesetzt, dass sie ausreichend Speicherplatz enthält. In der Praxis aber werden nur Logikfunktionen, die eine begrenzte Anzahl von Eingängen benötigen, typisch nicht mehr als vier, mit LUTs in Schaltungen mit programmierbaren Logikzellen implementiert. Eine solche LUT erfordert 16 Speicherplätze. Dies erlaubt die Programmierung von zufälligen Logikfunktionen von vier Eingangsbits. In vielen Fällen reichen Schaltungen mit solchen Zellen mit vier Eingangsbitfunktionen aus. Eine Schaltung mit einem Array solcher Zellen, in der die Ausgänge der Zellen an die Eingänge anderer Zellen gekoppelt sind, erlaubt dem Designer kompliziertere Logikfunktionen zu implementieren.
  • Zunehmend implementieren Designer Logikfunktionen, für die ein Teil des Arrays programmierbarer Logikzellen verwendet wird, um Signalverarbeitungsoperationen wie Additionen zu implementieren. Viele Signalverarbeitungsoperationen haben die Eigenschaft, dass von vielen Bits eines breiteren Eingangsoperanden durch Übertragseffekte jedes viele Bits in einem Ausgangsergebnis beeinflussen kann. Aber sehr ineffiziente Imple mentierungen werden erzielt, wenn eine solche breite Abhängigkeit unter Verwendung von LUTs mit 4-Bit-Eingängen implementiert wird.
  • XilinxTM hat dieses Problem in ihrer VirtexTM-Familie programmierbarer Logikanordnungen durch Hinzufügen einer Übertragskette zu einem Array von 4-Bit-Eingangs-LUT-Zellen angesprochen. 1 zeigt eine programmierbare Logikzelle einer solchen Anordnung. Die Zelle enthält eine Verweistabelle 10 mit vier Eingängen, welche die LUT-Funktion durchführt, und eine Übertragsschaltung 12 mit einem Übertragseingang und einem Übertragsausgang. Der Ausgang des Speichers 10 ist an die Übertragsschaltung 12 gekoppelt, welche das Übertragseingangssignal mit dem Ausgangssignal der LUT kombiniert, um das Übertragsaungangssignal zu bilden. Ein Exklusiv-ODER-Gatter 14 wird verwendet, um das Ausgangssignal der Zelle aus dem Übertragseingangssignal und dem Ausgangssignal der LUT zu bilden. Der Übertragseingang und Übertragsausgang der Zelle sind an den Übertragsausgang und den Übertragseingang angrenzender Zellen in dem Array (nicht gezeigt) gekoppelt, um eine Übertragskette zu bilden. Die Übertragskette führt die Übertragsfunktion von dem Ausgang einer LUT mit einem 4-Bit-Eingang zu einer anderen durch. Als Ergebnis müssen keine LUTs bereitgestellt werden, um Übertragsfunktionen zu implementieren. Dies spart eine beträchtliche Anzahl von LUTs, wenn die Schaltung verwendet wird, um Logikfunktionen zu implementieren, die einige Signalverarbeitungsoperationen enthalten.
  • Ein anderes Beispiel einer solchen Anordnung ist in US-Patent 5.920.202 gegeben, das die Basis für den Oberbegriff von Anspruch 1 bildet. Diese Anordnung hat ein Paar Slices, wobei jedes ein Paar Logikfunktionsgeneratoren und eine Übertragsstruktur umfasst. Die Kombination der Slices implementiert die gewünschte Funktionalität. In einer Ausführungsform nutzen die Übertragsmultiplexer in jedem Slice dieselben Konfigurationsbits gemeinsam und implementieren so dieselbe Übertragsfunktion.
  • Trotzdem, verglichen zu dedizierten Signalverarbeitungsschaltkreisen ist die Implementierung von Signalverarbeitungsfunktionen in eine solche mehr Allzweckschaltung, die auch zur Implementierung von Zufallslogikfunktionen geeignet ist, weit weniger effizient. Es wäre wünschenswert, wenn diese Effizienz verbessert werden könnte.
  • Unter anderem ist es eine Aufgabe der Erfindung, eine elektronische Schaltung mit einem Array programmierbarer Logikzellen zu schaffen, welche die Implementierung von Signalverarbeitungsoperationen erlaubt, in der die Anzahl von Konfigurationsbits reduziert ist.
  • Die elektronische Schaltung gemäß der Erfindung ist in Anspruch 1 dargelegt. Die elektronische Schaltung enthält eine programmierbare Logikzelle mit einer Vielzahl programmierbarer Logikeinheiten, die parallel gekoppelt sind. Die programmierbaren Logikeinheiten umfassen eine konfigurierbare Verweistabellenschaltung mit Eingängen, die gekoppelt sind, um die logischen Eingangssignale von der Eingangsschaltung zu empfangen, und mit einem Ausgang, wobei die konfigurierbare Verweistabelle eine Ein-Ausgabefunktion entsprechend einer vorher festgelegten Anzahl von Konfigurationsbits liefert. Die programmierbaren Logikeinheiten umfassen auch eine steuerbare Inverter/Nicht-Inverter-Schaltung mit einem an den Ausgang der Verweistabellenschaltung gekoppelten Eingang und mit einem Ausgang, wobei der Inverter/Nicht-Inverter durch ein Eingangsübertragssignal steuerbar ist. Die vorher festgelegte Anzahl von Konfigurationsbits steuert die Verweistabellen von zwei oder mehr programmierbaren Logikeinheiten in der programmierbaren Logikzelle. Dies hat den Vorteil, die Anzahl der von der Logikzelle geforderten Konfigurationsbits und so die Größe des erforderlichen Speichers zu reduzieren. Dies ermöglicht effiziente Implementierung eines Mehrbitoperanden-Verarbeitungsmodus, in dem jede programmierbare Logikeinheit einem unterschiedlichen Signifikanzniveau zugeordnet ist.
  • In einer Ausführungsform umfassen die programmierbaren Logikeinheiten weiter einen Hilfsmultiplexer, der Eingänge hat, die gekoppelt sind, das Ausgangssignal der Verweistabellenschaltung und das Ausgangssignal der Inverter/Nicht-Inverter-Schaltung zu empfangen, und der ein Ausgangssignal von den programmierbaren Logikeinheiten liefert.
  • In einer weiteren Ausführungsform umfassen die programmierbaren Logikeinheiten weiter einen Multiplexer, Eingänge hat, die gekoppelt sind, die logischen Eingangssignale von der Eingangsschaltung zu empfangen, und der unter der Kontrolle eines ersten Steuersignals ein Multiplexerausgangssignal liefert, wenn er konfiguriert ist, in einem Multiplexermodus zu operieren. Die in dieser Ausführungsform beschriebene Zusammenstellung hat den Vorteil, Multiplexerfunktionen zusätzlich zu Datenpfadfunktionen zu liefern.
  • Diese und andere Ziele und vorteilhafte Aspekte der Erfindung werden unter Verwendung der Zeichnung beschrieben. In dieser zeigen:
  • 1 eine programmierbare Logikzelle nach dem Stand der Technik;
  • 2 ein Array programmierbarer Logikeinheiten gemäß der vorliegenden Erfindung;
  • 3 weitere Details einer programmierbaren Logikeinheit von 2, angepasst, um Multiplexerfunktionen bereitzustellen;
  • 4 eine alternative Ausführungsform der programmierbaren Logikeinheit von 2, angepasst, um Multiplexerfunktionen bereitzustellen;
  • 5 eine Logikzelle, die ein Array programmierbarer Logikeinheiten gemäß 3 implementiert;
  • 6 eine Logikzelle, die ein Array programmierbarer Logikeinheiten gemäß 4 implementiert; und
  • 7 eine Logikzelle der vorliegenden Erfindung, wenn sie mit einer programmierbaren Logikeinheit gemäß 3 konfiguriert ist.
  • 2 zeigt eine programmierbare Logikzelle mit einer parallelen Zusammenstellung programmierbarer Logikeinheiten 24a-d und einer Übertragskette 28. Die Logikzelle empfängt Eingangssignale A0-3 und B0-3. Übertragskette 28 hat einen Übertragseingang Cin und einen Übertragsausgang Cout und ist bei einer Reihe von Positionen entlang der Kette an die programmierbaren Logikeinheiten gekoppelt.
  • Jede programmierbare Logikeinheit 24a-d umfasst Selektionslogik 403, beispielsweise einen 4:1-Multiplexer, der einen Teil einer Verweistabelle 400 bildet, die konfiguriert ist, als Antwort auf einen gegebenen Satz von Eingangssignalen AnBn ein Ausgangssignal O zu liefern. Die Ausgangsdaten jeder programmierbaren Logikeinheit werden durch in einem Konfigurationsspeicher 404 gespeicherte Konfigurationsbits bestimmt. Gemäß der Erfindung wird der Konfigurationsspeicher 404 von einer Vielzahl programmierbarer Logikeinheiten 24a-d gemeinsam genutzt, was dabei erlaubt, dass die Logikzelle für das Mapping von Datenpfadfunktion optimiert wird. Durch Programmieren der Konfigurationsbits kann die Funktion der Logikzelle konfiguriert werden. Die Konfigurationsbits bestimmen, welche Ausgangssignalwerte die programmierbaren Logikeinheiten 24a-d als Antwort auf verschiedene Eingangssignalwerte produzieren.
  • In dem Mehrbitoperanden-Verarbeitungsmodus ist jede programmierbare Logikeinheit 24a-d einem unterschiedlichen Signifikanzniveau zugeordnet. Die Eingangsschaltung 22 ist konfiguriert, Eingangssignale an jede programmierbare Logikeinheit 24a-d zu übergeben, welche die Bits von verschiedenen Operanden repräsentiert, wobei jedes Bit dem Signifikanzniveau entspricht, dem die programmierbare Logikeinheit 24a-d zugeordnet ist. Jede programmierbare Logikeinheit 24a-d antwortet auf diese Signale durch Berechnen des Bits des Ergebnisses auf dem Signifikanzniveau, das der programmierbaren Logikeinheit 24a-d zugeordnet ist, wobei dabei ein Übertragseingangssignal Cin berücksichtigt wird, das von der Übertragskette 28 von einem niedrigeren Signifikanzniveau empfangen wird, und wobei ein Übertragsausgangssignal Cout zur Verwendung auf einem höheren Signifikanzniveau an die Übertragskette geliefert wird. In dem Mehrbitoperanden-Verarbeitungsmodus sind aufgrund der gemeinsamen Nutzung der Konfigurationsbits im Konfigurationsspeicher 404 alle programmierbaren Logikeinheiten 24a-d konfiguriert, dieselbe Beziehung zwischen ihren Eingangssignalen und Ausgangssignalen zu liefern. Die berechneten Bits „0" von jeder der programmierbaren Logikeinheiten 24a-d werden parallel als Ausgangssignale an eine Ausgangsschaltung (nicht gezeigt) übergeben.
  • Übertragskette 28 berechnet Übertragssignale und übergibt diese Übertragssignale von einer programmierbaren Logikeinheit 24a-d zu einer anderen. Die Konfiguration der Übertragskette 28 steuert, ob die Übertragskette 28 ein Übertragseingangssignal Cin vom Übertragseingang verwendet, um die Übertragssignale zu bestimmen. Wenn die Logikzelle Eingangssignale verarbeitet, die signifikantere Bits eines größeren Operanden sind, ist die Zelle so konfiguriert, dass ein solches Übertragseingangssignal verwendet wird, um ein Übertragsausgangssignal einer anderen Zelle, die weniger signifikante Operanden verarbeitet, zu empfangen.
  • Durch Verwenden der programmierbaren Logikeinheiten zur Implementierung der Berechnung verschiedener Signifikanzniveaus einer Zwei-Mehrbitoperanden-Signalverarbeitungsoperation, jede basiert auf den gemeinsam genutzten Konfigurationsbits, wird die Anzahl der Konfigurationsbits, die benötigt wird, um die Implementierung von Mehrbitoperanden-Signalverarbeitung zu unterstützen, minimiert. In dem Beispiel von 2, mit vier programmierbaren Logikeinheiten 24a-d mit zwei Eingängen, werden nur vier Konfigurationsbits benötigt, um alle vier Signifikanzniveaus jeder Zwei-Operanden-Signalverarbeitungsoperation zu definieren. Wenn man im Gegensatz die Situation betrachtet, wo 4 Konfigurationsbits pro programmierbarer Logikeinheit eingesetzt werden, dann würden 16 Konfigurationsbits für eine Logikzelle mit vier programmierbaren Logikeinheiten mit zwei Eingängen benötigt, oder 64 Konfigurationsbits für die Logikeinheit gemäß dem in 1 gezeigten Stand der Technik.
  • 2 zeigt auch zusätzliche Gatter 50 und 52, die ermöglichen, dass die programmierbare Logikeinheit 24 arithmetische Substraktion ohne externe Komplementbildung und 1-Bit-Multiplikation-plus-Akkumulation (z.B. als ein Schritt in Mehrbit-Multiplikation) durchführt. Implementierung von Subtraktion wird durch Hinzufügen eines Exlusiv-ODER-Gatters 50 zwischen der LUT-Einheit 400 und einem der Signaleingänge An, Bn, der ein Bit des zu subtrahierenden Operanden empfängt, unterstützt. Ein Subtraktionssteuersignal SUB wird an einen der Eingänge des Exklusiv-ODER-Gatters 50 geliefert, sodass das Eingangssignal logisch invertiert wird. Das Subtraktionssteuersignal wird auf null gesetzt, wenn Addition gefordert wird. Für diesen Zweck kann ein gemeinsames Subtraktionssteuersignal für alle programmierbaren Logikeinheiten verwendet werden. Das Subtraktionssteuersignal kann durch ein Konfigurationsbit der Logikzelle oder durch ein Signal von außerhalb der Zelle gesteuert werden. Im Fall der Subtraktion wird ein logisch hohes Übertragseingangssignal an die programmierbare Logikeinheit angelegt, die dem niedrigsten Signifikanzniveau zugeordnet ist.
  • Implementierung von Multiplikation plus Akkumulation wird durch Hinzufügen eines UND-Gatters 52 zwischen LUT-Einheit 400 und einem der Signaleingänge A, B, der ein Bit des zu multiplizierenden Operanden empfängt, und Liefern eines Faktorsignals MUL an einen der Eingänge dieses UND-Gatters unterstützt. Für diesen Zweck kann ein gemeinsames Faktorsignal MUL für alle programmierbaren Logikeinheiten verwendet werden. Das Faktorsignal wird auf eins gesetzt, wenn Addition gefordert wird.
  • Obwohl 2 UND-Gatter 52 und das Exklusiv-ODER-Gatter 50 in Kombination bereitgestellt zeigt, wird es Fachleuten leicht deutlich sein, dass beide weggelassen werden können, wenn keine Subtraktion oder Multiplikation gefordert wird. Es sei auch zu verstehen, dass Multiplikation und Subtraktion auf alternative Weisen implementiert werden können, mit Äquivalenten von Exklusiv-ODER-Gatter 50 an unterschiedlichen Positionen in der Schaltung und/oder unterschiedlicher Konfiguration von LUT-Einheit 400.
  • 3 zeigt weitere Details der programmierbaren Logikeinheit 24 und einen Teil 42 der Übertragskette 28. Die programmierbare Logikeinheit 24 umfasst eine LUT-Einheit 400, die funktioniert wie vorher in 2 beschrieben. Die programmierbare Logikeinheit 24 umfasst auch ein Exklusiv-ODER-Gatter 402. Die Signaleingänge A, B der programmierbaren Logikeinheit 24 sind an die Eingänge der LUT-Einheit 400 gekoppelt. Ein Ausgang der LUT-Einheit 400 ist an einen Eingang des Exklusiv-ODER-Gatters 402 gekoppelt. Ein zweiter Eingang des Exklusiv-ODER-Gatters 402 ist gekoppelt, um ein Über tragssignal Cin von der Übertragskette 28 zu empfangen, und ein Ausgang des Exklusiv-ODER-Gatters 402 bildet ein Ausgangssignal O1. Bin Multiplexer 405 empfängt das Ausgangssignal O1 von dem XOR-Gatter 402 und das Ausgangssignal O2 von der LUT 400. Der Multiplexer 405 produziert unter der Kontrolle eines Konfigurationsbits 407 aus dem Konfigurationsspeicher (nicht gezeigt) ein Ausgangssignal O.
  • Im Betrieb im Mehrbitoperanden-Verarbeitungsmodus realisiert LUT-Einheit 400 unter Verwendung der gemeinsam genutzten Konfigurationsbits eine konfigurierbare Ein-Ausgabe-Funktion, wie vorher in 2 beschrieben. In diesem Mehrbitoperanden-Verarbeitungsmodus wird am Ausgang O der programmierbaren Logikeinheit 24 ein Datenpfadsignal O1 verfügbar gemacht. Alternativ, wenn breite Boolesche Funktionen implementiert werden, selektiert der Multiplexer 405 den direkten Ausgang O2 der LUT 400.
  • Es sei bemerkt, dass das XOR-Gatter 402 auf andere Weisen implementiert werden kann. Beispielsweise kann das XOR-Gatter 402 durch einen 2:1-Multiplexer ersetzt werden, der das Ausgangssignal der Verweistabelle an einem ersten Eingang und eine invertierte Version des Ausgangssignals der Verweistabelle an einem zweiten Eingang empfängt, wobei der Multiplexer durch das Übertragseingangssignal Cin gesteuert wird.
  • 4 zeigt eine alternative Ausführungsform, die in der Lage ist, Multiplexerfunktionen zusätzlich zu Mehrbitoperanden-Verarbeitungsfunktionen zu hantieren. Die programmierbare Logikeinheit umfasst eine LUT 400, ein XOR-Gatter 402 und einen Multiplexer 405, der durch ein Konfigurationsbit 407 gesteuert wird und dieselben Merkmale hat wie die Merkmale der Erfindung, wie sie in 3 gezeigt ist. Zusätzlich umfasst die programmierbare Logikeinheit einen weiteren Multiplexer 406 zur Verwendung in einem multiplexenden Betriebsmodus. Die Signaleingänge A, B der programmierbaren Logikeinheit 24 sind an die Eingänge des Multiplexers 406 gekoppelt (beispielsweise ein 2:1-Multiplexer für eine 2-Bit-LUT), der parallel zu der LUT-Einheit 400 angeordnet ist. Der Multiplexer 406 wird durch ein Steuersignal X, das ein Hilfssignal der Logikzelle ist, gesteuert. Vorzugsweise empfängt jede programmierbare Logikeinheit 24 dasselbe Steuersignal X. Also produziert die programmierbare Logikeinheit 24 ein ersten Ausgangssignal OD, wenn sie konfiguriert ist, in einem Mehrbitoperanden-Verarbeitungsmodus zu arbeiten (d.h. der Multiplexer 405 gibt entweder das Signal O1 von der LUT-Einheit 400 aus oder das Signal O2, wenn er konfiguriert ist, breite Boolesche Funktionen zu verarbeiten), und ein zweites Ausgangssignal OR, wenn sie konfiguriert ist, als Multiplexer zu arbeiten. Wenn sie also konfiguriert ist, als Multiplexer zu arbeiten, umgeht das Ausgangssignal OR die LUT-Einheit 400 und das XOR-Gatter 402. Die Bereitstellung des Multiplexers 406 in der programmierbaren Logikeinheit 24 ermöglicht es, die Logikzelle für multiplexende Operationen zusätzlich zu Datenpfad- oder arithmetischen Funktionen zu konfigurieren.
  • 5 zeigt eine Implementierung einer Logikzelle 20 mit programmierbaren Logikeinheiten 24a-d wie in 3 gezeigt. Jede programmierbare Logikeinheit 24a-d empfängt Eingangssignale 21 und produziert ein Ausgangssignal O entsprechend den Konfigurationsbits (nicht gezeigt), die von allen programmierbaren Logikeinheiten 24a-d gemeinsam genutzt werden. Die Ausgangssignale O werden an eine Schalterschaltung 268 der Ausgangsschaltung 26 übergeben, die Ausgangssignale 27 produziert.
  • 6 zeigt eine Implementierung einer Logikzelle 20 mit programmierbaren Logikeinheiten 24a-d wie in 4 gezeigt. Wenn in dem Mehrbitoperanden-Verarbeitungsmodus konfiguriert, empfängt jede programmierbare Logikeinheit 24a-d empfangt Eingangssignale 21 und produziert ein Ausgangssignal OD entsprechend den Konfigurationsbits (nicht gezeigt), die von allen programmierbaren Logikeinheiten 24a-d gemeinsam genutzt werden. Die Ausgangssignale OD werden an eine Schalterschaltung 268 der Ausgangsschaltung 26 übergeben, die Ausgangssignale 27 produziert. Wenn konfiguriert, in einem Multiplexermodus zu arbeiten, produziert die Vielfalt der programmierbaren Logikeinheiten 24a-d Signal OR und gibt es aus. Das Ausgangssignal OR ist eines der Eingangssignale 21, selektiert durch das Steuersignal X. In dem Multiplexermodus werden die Ausgangssignale OR an die Eingänge einer ersten Stufe von Multiplexer 264a, b in der Ausgangsschaltung 26 übergeben. Die erste Stufe von Multiplexer wird durch ein Steuersignal Y gesteuert. Der weitere Multiplexer 266 ist angeschlossen, um die Ausgangssignale von den Multiplexern 264a, 264b zu empfangen und liefert unter der Kontrolle von Steuersignal Z ein Multiplexerausgangssignal an die Schalterschaltung 268.
  • In der Praxis kann man in Applikationen auf zwei Arten von Multiplexer treffen:
    Zufallslogikmultiplexer, die eine Vielzahl von Einzelbiteingangssignalen akzeptieren und ein Einzelbitausgangssignal produzieren (beispielsweise ein 8:1-Multiplexer), und Datenpfadmultiplexer, die ein Mehrbiteingangssignal akzeptieren und ein Mehrbitausgangssignal produzieren (beispielsweise ein 4-Bit-2:1-Multiplexer).
  • Die Logikzelle ist konfigurierbar, beide Multiplexertypen bereitzustellen, wenn sie bis zu drei Hilfssignale X, Y, Z zusätzlich zu den acht primären Eingangssignalen verwendet. Die drei Hilfssignale X, Y, Z werden als Selektionssignale für die Logikmultiplexer, die auf die Logikzelle gemappt sind, verwendet. Die drei Signale sind erforderlich, um den Maximalfall eines 1-Bit-8:1-Multiplexers zu behandeln. Mit anderen Multiplexerzusammenstellungen sind weniger Hilfssignale erforderlich.
  • Es sein bemerkt, dass das Steuersignal X von dem Datenpfad- und dem Multiplexermodus gemeinsam genutzt werden kann. In dem Datenpfadmodus liefert das Steuersignal X das Übertragseingangssignal Cin an die Übertragskette 28, während in dem Multiplexermodus das Steuersignal X verwendet wird, die Multiplexer 406 von 4 zu steuern. Auf eine ähnliche Weise können die Steuersignale Y und Z des Multiplexermodus gemeinsam mit den Steuersignalen MUL und SUB des Mehrbitoperanden-Verarbeitungsmodus genutzt werden. Es sei auch bemerkt, dass die Steuersignale von dedizierten Hilfssteuersignalen abgeleitet werden können, oder von der Vielzahl der primären Eingangssignale genommen werden können.
  • Die in 5 und 6 gezeigten Logikzellen enthalten vier Verarbeitungselemente und erlauben dabei eine Implementierung von 4-Bit-Datenpfadfunktionen. Trotzdem sei bemerkt, dass die Anzahl von Verarbeitungselementen (Bit-Slices) in der Logikzelle beliebig sein kann. Beispielsweise kann jede Zelle so gemacht werden, dass sie beispielsweise ein komplettes Wort von 32 Bits verarbeitet.
  • 7 zeigt eine Beispielimplementierung einer Logikzelle, die mit den programmierbaren Logikeinheiten von 3 konfigurierten ist, und XOR-Gatter 50a-d an ihren Eingängen hat, um Subtraktion zu erlauben. Die programmierbaren Logikeinheiten 24a-d werden durch die Konfigurationsbits 404 gesteuert, die von den programmierbaren Logikeinheiten 24a-d gemeinsam genutzt werden. Die Multiplexer 405a-d werden durch ein weiteres Konfigurationsbit 407 gesteuert. Das Subtraktionssignal SUB ist entweder mit einem Konfigurationsbit oder mit einem externen dynamischen Signal verbunden. So kann man sehen, dass im schlimmsten Fall nur sechs Konfigurationsbits erforderlich sind, um die Logikzelle 20 zu steuern, was weniger ist als die Anzahl an Konfigurationsbits, die erforderlich sind, um eine typische arithmetische Logikeinheit zu steuern. Die Funktionalität von 7 kann weiter verbessert werden, wenn die programmierbaren Logikeinheiten von 4 eingefügt werden, um zusätzlich Multiplexer-Mappingfähigkeiten zu geben, oder wenn die UND-Gatter 52a-d von 2 verwendet werden, um Multiplizierer-Mappingfähigkeiten bereitzustellen.
  • Die oben beschriebene Erfindung schafft eine Logikzelle, die für Mapping von Datenpfadfunktionen optimiert ist, dabei die Größe des Konfigurationsspeichers reduziert, wobei sie es passend für eine Verwendung in einem rekonfigurierbaren Systemchip (SoC) macht. Die Logikzelle kann deshalb als Basislogikblock eines datenpfadoptimierten eingebetteten FPGA verwendet werden oder als rekonfigurierbare Funktionseinheit innerhalb eines Prozessorkerns verwendet werden. Sie kann auch auf die Implementierung traditioneller selbstständiger FPGAs angewendet werden. Außerdem kann sie auch für die Implementierung parametrierbarer ALUs verwendet werden und hat den Vorteil, weniger Konfigurationsspeicher zu erfordern, und konfigurierbar zu sein, mehr Flexibilität bereitzustellen, d.h. die zusätzliche Möglichkeit des Mapping von Multiplexer und Subtraktions- und/oder Multipliziererfunktionen.
  • Text in der Zeichnung:
  • 7:
    • Carry – Übertrag

Claims (16)

  1. Elektronische Schaltung mit einem Array programmierbarer Logikzellen, wobei jede der Zellen Folgendes umfasst: – eine Vielzahl parallel gekoppelter programmierbarer Logikeinheiten (24a-d), angeschlossen, um Eingangssignale (A0-3, B0-3) von einer Eingangsschaltung zu empfangen, wobei die Vielzahl der programmierbaren Logikeinheiten (24a-d) konfigurierbar ist, in einem Mehrbitoperanden-Verarbeitungsmodus zu arbeiten, wobei jede programmierbare Logikeinheit (24a-d) Folgendes umfasst: – eine konfigurierbare Verweistabellenschaltung (400) mit Eingängen (A, B), die gekoppelt sind, um die logischen Eingangssignale von der Eingangsschaltung zu empfangen, und mit einem Ausgang (O2), wobei die konfigurierbare Verweistabellenschaltung (400) eine Ein-Ausgabe-Funktion entsprechend einer vorher festgelegten Anzahl von Konfigurationsbits (M) liefert, und – eine steuerbare Inverter/Nicht-Inverter-Schaltung (402) mit einem an den Ausgang der Verweistabellenschaltung (400) gekoppelten Eingang und einem Ausgang (O1), wobei der Inverter/Nicht-Inverter durch ein Eingangsübertragssignal (Cin) steuerbar ist; – dadurch gekennzeichnet, dass die vorher festgelegte Anzahl von Konfigurationsbits (M) die Verweistabellenschaltung (400) von zwei oder mehr programmierbaren Logikeinheiten (24a-d) in der programmierbaren Logikzelle steuert.
  2. Elektronische Schaltung nach Anspruch 1, wobei die programmierbaren Logikeinheiten weiter einen Hilfsmultiplexer (405) mit Eingängen, die gekoppelt sind, den Ausgang (O2) der Verweistabellenschaltung (400) und den Ausgang (O1) der Inverter/Nicht-Inverter-Schaltung (402) zu empfangen, und der ein Ausgangssignal (O) von den programmierbaren Logikeinheiten liefert, umfassen.
  3. Elektronische Schaltung nach Anspruch 2, in welcher der Hilfsmultiplexer (405) durch die Konfigurationsinformation (407) aus einem Konfigurationsspeicher gesteuert wird.
  4. Elektronische Schaltung nach Anspruch 1, wobei die programmierbaren Logikeinheiten (24a-d) weiter einen Multiplexer (406) mit Eingängen, die gekoppelt sind, die logischen Eingangssignale von der Eingangsschaltung zu empfangen, und der unter der Kontrolle eines ersten Steuersignals (X) ein Multiplexerausgangssignal (OR) liefert, wenn er konfiguriert ist, in einem Multiplexermodus zu operieren, umfassen.
  5. Elektronische Schaltung nach Anspruch 4, die weiter eine Ausgangsschaltung (26) umfasst, wobei die Ausgangsschaltung (26) eine erste Stufe von Multiplexern (264a-b) umfasst, um die Multiplexerausgangssignale (OR) von einer Vielzahl von programmierbaren Logikeinheiten (24a-d) zu empfangen, wobei die erste Stufe von Multiplexern (264a-b) durch ein zweites Steuersignal (Y) gesteuert wird.
  6. Elektronische Schaltung nach Anspruch 5, in der die Ausgangsschaltung (26) eine weitere Stufe des Multiplexens umfasst, wobei die weitere Stufe des Multiplexens einen weiteren Multiplexer (266) umfasst, der konfigurierbar ist, die Ausgänge der Multiplexer (264a-b) in der ersten Stufe von Multiplexern zu empfangen, und ein Ausgangssignal unter der Kontrolle eines dritten Steuersignals (Z) liefert.
  7. Elektronische Schaltung nach Anspruch 6, in der mindestens eines der ersten, zweiten oder dritten Steuersignale (X, Y, Z) des Multiplexermodus und ein Steuersignal (MUL, SUB), das in dem Mehrbitoperanden-Verarbeitungsmodus verwendet wird, gemeinsam genutzt werden.
  8. Elektronische Schaltung nach Anspruch 1, die zusätzlich einen Übertragseingang und einen Übertragsausgang umfasst, wobei eine Übertragskette (28) zwischen dem Übertragseingang (Cin) der Eingangskette und dem Übertragsausgang (Cout) gekoppelt ist; die programmierbaren Logikeinheiten (24a-d) mindestens in dem Mehrbitoperanden-Verarbeitungsmodus an aufeinander folgende Positionen entlang der Übertrags kette (28) gekoppelt sind, um Übertragssignale von der Übertragskette (28) zu verarbeiten und Ausgangssignale (O) von den programmierbaren Logikeinheiten (24a-d) in dem Mehrbitoperanden-Verarbeitungsmodus parallel zu übergeben.
  9. Elektronische Schaltung nach Anspruch 8, in der die Zelle eine Subtraktionssteuerschaltung (50) umfasst, die ausgebildet ist, mindestens eine Übertragsausgangsbestimmungsoperation der Übertragskette (28) zu steuern, wobei die Übertragskette (28) ein Übertragsausgangssignal (Cout) aus Eingangssignalen (21) und Übertragseingangssignalen (Cin) an jeder Position entlang der Übertragskette (28) bestimmt und gesteuert durch die Subtraktionssteuerschaltung (50) unter der Kontrolle eines Subtraktionssteuerungssignals (SUB) die Übertragsausgangsbestimmung mindestens zwischen einer Bestimmung passend für Addition und Bestimmung passend für Substraktion umschaltet.
  10. Elektronische Schaltung nach Anspruch 1, in der die Zelle eine jeweilige Multiplikationsschaltung (52) für jede programmierbare Logikeinheit (24a-d) umfasst, die gekoppelt ist, um mindestens eins der Eingangssignale (A, B) der programmierbaren Logikeinheit (24a-d) mit einem Multiplikator (MUL) zu multiplizieren, bevor das genannte mindestens eine der Eingangssignale an einen Eingang der programmierbaren Logikeinheit (24a-d) geliefert wird.
  11. Elektronische Schaltung nach Anspruch 1, in der jede der programmierbaren Logikeinheiten (24a-d) zwei Einheiteneingänge für Signale von den Logikeingängen hat, wobei jede programmierbare Logikeinheit (24a-d) konfigurierbar ist, unabhängig jede Zwei-Eingangsbits-Logikfunktion der Logikeingänge zu implementieren.
  12. Elektronische Schaltung nach Anspruch 9, in der die Übertragsschaltung (28) eine konfigurierbare Kopplung zwischen den genannten Positionen und einem Übertragseingang der Zelle hat, um, unter der Kontrolle von Konfigurationsinformation aus einen Konfigurationsspeicher, konfigurierbar entweder ein Übertragseingangssignal (Cin) oder ein Standardsignal an die Übertragskette zu liefern.
  13. Elektronische Schaltung nach Anspruch 8, in der die Übertragsschaltung (28) eine Vielzahl konfigurierbarer Kopplungen hat, jede gekoppelt zwischen einer jeweili gen der genannten Positionen und einer jeweiligen der programmierbaren Logikeinheiten (24a-d), um, unter der Kontrolle von Konfigurationsinformation aus einen Konfigurationsspeicher, konfigurierbar entweder ein Übertragseingangssignal von der genannten Position oder ein weiteres Signal, das kein Ergebnis der Ausbreitung durch die Übertragskette ist, zu der programmierbaren Logikeinheit zu liefern.
  14. Elektronische Schaltung nach Anspruch 1, in der die Inverter/Nicht-Inverter-Schaltung (402) eine Exklusiv-ODER-Schaltung umfasst.
  15. Elektronische Schaltung nach Anspruch 1, in der die Inverter/Nicht-Inverter-Schaltung (402) einen Multiplexer umfasst, wobei der genannte Multiplexer den Ausgang der Verweistabelle (400) an einem ersten Eingang und eine invertierte Version des Ausgangs der Verweistabelle (400) an einem zweiten Eingang empfängt, wobei der Multiplexer durch das Übertragssignal gesteuert wird.
  16. Elektronische Schaltung nach Anspruch 1, konfiguriert, eine Mehrbitoperanden-Signalverarbeitungsfunktion auszuführen, in der jeder der programmierbaren Logikeinheiten (24a-d) konfiguriert ist, dasselbe Ein-Ausgabe-Verhältnisobjekt zu einem Übertragssignal von der Übertragskette zu liefern und die Ausgangsschaltungen parallel Ausgangssignale (O) von den programmierbaren Logikeinheiten (24a-d) ausgeben.
DE602004006841T 2003-02-19 2004-02-12 Elektronischer schaltkreis mit einem feld programmierbarer logischer zellen Expired - Lifetime DE602004006841T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP03100383 2003-02-19
EP03100383 2003-02-19
PCT/IB2004/050108 WO2004075403A2 (en) 2003-02-19 2004-02-12 Electronic circuit with array of programmable logic cells

Publications (2)

Publication Number Publication Date
DE602004006841D1 DE602004006841D1 (de) 2007-07-19
DE602004006841T2 true DE602004006841T2 (de) 2008-02-07

Family

ID=32892951

Family Applications (1)

Application Number Title Priority Date Filing Date
DE602004006841T Expired - Lifetime DE602004006841T2 (de) 2003-02-19 2004-02-12 Elektronischer schaltkreis mit einem feld programmierbarer logischer zellen

Country Status (9)

Country Link
US (1) US7271617B2 (de)
EP (1) EP1597825B1 (de)
JP (1) JP2006518143A (de)
KR (1) KR101067727B1 (de)
CN (1) CN100576355C (de)
AT (1) ATE364260T1 (de)
DE (1) DE602004006841T2 (de)
TW (1) TW200505163A (de)
WO (1) WO2004075403A2 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7461234B2 (en) 2002-07-01 2008-12-02 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
US7471643B2 (en) 2002-07-01 2008-12-30 Panasonic Corporation Loosely-biased heterogeneous reconfigurable arrays
EP1854035A1 (de) * 2006-02-28 2007-11-14 Mentor Graphics Corporation Auf speicher basierendes trigger-erzeugungsschema in einer emulationsumgebung
US9450585B2 (en) 2011-04-20 2016-09-20 Microchip Technology Incorporated Selecting four signals from sixteen inputs
US20120268162A1 (en) * 2011-04-21 2012-10-25 Microchip Technology Incorporated Configurable logic cells
CN103257842B (zh) * 2012-02-17 2016-05-04 京微雅格（北京）科技有限公司 一种加法进位信息输出的方法和一种加法器
US9515656B2 (en) * 2013-11-01 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
CN103580678B (zh) * 2013-11-04 2016-08-17 复旦大学 一种基于fgpa的高性能查找表电路
JP2015231205A (ja) * 2014-06-06 2015-12-21 国立大学法人静岡大学 フィールドプログラマブルゲートアレイ、フィールドプログラマブルゲートアレイ開発ツール、及び、フィールドプログラマブルゲートアレイ開発方法
CN105589981B (zh) * 2014-10-22 2019-04-09 京微雅格（北京）科技有限公司 基于fpga的优化布局结构的加法器的工艺映射方法
US9954533B2 (en) * 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
CN106528920B (zh) * 2016-09-27 2019-07-26 京微齐力(北京)科技有限公司 一种级联查找表的工艺映射方法
CN107885485B (zh) * 2017-11-08 2021-07-06 无锡中微亿芯有限公司 一种基于超前进位实现快速加法的可编程逻辑单元结构
CN108182303B (zh) * 2017-12-13 2020-08-28 京微齐力(北京)科技有限公司 基于混合功能存储单元的可编程器件结构
KR101986206B1 (ko) * 2018-01-03 2019-06-05 연세대학교 산학협력단 비휘발성 메모리 소자를 이용한 가변 입출력 구조의 룩업 테이블 회로
US10482209B1 (en) 2018-08-06 2019-11-19 HLS Logix LLC Field programmable operation block array
CN109992255B (zh) * 2019-03-07 2022-06-24 中科亿海微电子科技（苏州）有限公司 具有进位链结构的双输出查找表及可编程逻辑单元
CN114489563B (zh) * 2021-12-13 2023-08-29 深圳市紫光同创电子有限公司 一种电路结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546018A (en) * 1993-09-02 1996-08-13 Xilinx, Inc. Fast carry structure with synchronous input
US6288570B1 (en) * 1993-09-02 2001-09-11 Xilinx, Inc. Logic structure and circuit for fast carry
US6427156B1 (en) * 1997-01-21 2002-07-30 Xilinx, Inc. Configurable logic block with AND gate for efficient multiplication in FPGAS
US5889411A (en) * 1997-02-26 1999-03-30 Xilinx, Inc. FPGA having logic element carry chains capable of generating wide XOR functions
US5920202A (en) * 1997-02-26 1999-07-06 Xilinx, Inc. Configurable logic element with ability to evaluate five and six input functions
US5963050A (en) * 1997-02-26 1999-10-05 Xilinx, Inc. Configurable logic element with fast feedback paths
US6157209A (en) * 1998-12-18 2000-12-05 Xilinx, Inc. Loadable up-down counter with asynchronous reset
US6278290B1 (en) * 1999-08-13 2001-08-21 Xilinx, Inc. Method and circuit for operating programmable logic devices during power-up and stand-by modes
US6466052B1 (en) * 2001-05-15 2002-10-15 Xilinx, Inc. Implementing wide multiplexers in an FPGA using a horizontal chain structure
US6617876B1 (en) * 2002-02-01 2003-09-09 Xilinx, Inc. Structures and methods for distributing high-fanout signals in FPGAs using carry multiplexers
US6937064B1 (en) * 2002-10-24 2005-08-30 Altera Corporation Versatile logic element and logic array block
JP2006519548A (ja) * 2003-02-19 2006-08-24 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ プログラム可能な論理セルのアレイをもつ電子回路
US7193433B1 (en) * 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer

Also Published As

Publication number Publication date
CN1751361A (zh) 2006-03-22
KR20050106014A (ko) 2005-11-08
KR101067727B1 (ko) 2011-09-28
EP1597825B1 (de) 2007-06-06
JP2006518143A (ja) 2006-08-03
ATE364260T1 (de) 2007-06-15
WO2004075403A3 (en) 2004-11-04
US7271617B2 (en) 2007-09-18
DE602004006841D1 (de) 2007-07-19
EP1597825A2 (de) 2005-11-23
WO2004075403A2 (en) 2004-09-02
TW200505163A (en) 2005-02-01
US20060158218A1 (en) 2006-07-20
CN100576355C (zh) 2009-12-30

Similar Documents

Publication Publication Date Title
DE602004006841T2 (de) Elektronischer schaltkreis mit einem feld programmierbarer logischer zellen
DE69637399T2 (de) Grobkörnig strukturierte integrierte Halbleiterschaltung mit Nachschlagtabellen
DE69827589T2 (de) Konfigurierbare Verarbeitungsanordnung und Verfahren zur Benutzung dieser Anordnung, um eine Zentraleinheit aufzubauen
DE69822796T2 (de) Nutzerprogrammierbarer prozessor
DE2724125C2 (de)
DE4417575C2 (de) Verbesserte Array-Architektur für programmierbare logische Zellen
US6449628B1 (en) Apparatus and method for programmable datapath arithmetic arrays
DE2755273C2 (de)
DE69632978T2 (de) Multi-Operand-Addierer, der Parallelzähler benutzt
CN1937409B (zh) 可分裂逻辑元件及其制造方法
EP0010173B1 (de) Halbleiterplättchen mit verbesserter Prüfbarkeit der monolithisch hochintegrierten Schaltungen
DE102020113922A1 (de) Multipliziererschaltungsanordnung mit reduzierter latenz für sehr grosse zahlen
EP1222739A1 (de) Rekonfigurierbares gate-array
DE3049437A1 (de) Matrixanordnung einer vielzahl von verarbeitungselementen fuer parallelprozessoren
DE102004045527B4 (de) Konfigurierbare Logikschaltungsanordnung
DE102020105536A1 (de) Maschinenlerntrainingsarchitektur für programmierbare Vorrichtungen
DE2825190C3 (de) Programmierbare logische Anordnung
DE102020131925A1 (de) Gleitkomma-zerlegungsschaltungsanordnung dynamischergenauigkeit
DE112017004291T5 (de) Integrierte Schaltungen mit spezialisierten Verarbeitungsblöcken zum Durchführen von schnellen Fourier Gleitkommatransformationen und komplexer Multiplikation
DE102007056104A1 (de) Verfahren und Vorrichtung zur Multiplikation von Binäroperanden
DE2222197A1 (de) Anordnung zur Auf- bzw. Abrundung von Zweierkomplement-Zahlen
EP1324188A2 (de) Verfahren zum Multiplizieren zweier Faktoren aus dem Galois-Feld sowie Multiplizierer zum Durchführen des Verfahrens
DE2830334A1 (de) Multipliziereinrichtung
DE102004056738B3 (de) Programmierbare Logikzelle für eine programmierbare Logikanordnung, arithmetische Einheit und digitale Schaltungsanordnung
DE3933172A1 (de) Akkumulator fuer komplexe zahlen

Legal Events

Date Code Title Description
8320 Willingness to grant licences declared (paragraph 23)
8364 No opposition during term of opposition