DE60208579T2 - Mehrchip-verbindungssystem - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein System zum Verbinden einer Mehrfachchipanordnung mit einer Leiterplatte oder einem anderen Substrat.
  • Beschreibung des Standes der Technik
  • 1 ist eine vereinfachte Längsschnittansicht eines elektrischen Mehrfachchipsystems 10 des Standes der Technik mit einer Mehrfachchipanordnung 12, die an einer Leiterplatte (PCB) oder einem anderen Substrat 14 angebracht ist. Die Mehrfachchipanordnung 12 umfasst einen Satz von sekundären Chips 16–18, die direkt an einem Basischip 20 innerhalb eines integrierten Schaltungs- (IC) Bausteins 28 angebracht sind. Lötmittel 22 verbindet Bondkontaktstellen 24 auf den Chips 16–18 leitend mit Bondkontaktstellen 26 auf dem Chip 20. Ein IC-Sockel 36, der am Substrat 14 angebracht ist, befestigt und verbindet jeden Bausteinanschlussstift 34 lösbar über einen Kontakt 37 und eine Lötkugel 38 an bzw. mit einer eines Satzes von Leiterbahnen 39 auf der PCB 14. Bonddrähte 30 verbinden verschiedene Bondkontaktstellen 32 auf dem Basischip 20 mit den Bausteinanschlussstiften 34. Für Erläuterungszwecke ist das Lötmittel 22 viel dicker gezeigt als es wäre, nachdem es geschmolzen und wieder verfestigt ist, um die Kontaktstellen 24 an die Kontaktstellen 26 zu bonden. Obwohl nur zwei Bausteinanschlussstifte 34 in 1 gezeigt sind, weist ein typischer IC-Baustein viele Bausteinanschlussstifte auf.
  • Mehrfachchipanordnungen mit einem oder mehreren sekundären Chips, die direkt an einem Basischip angebracht sind, werden häufig verwendet, wenn eine Hochfrequenzkommunikation zwischen Chips erforderlich ist, da die relativ kurzen Signalwege zwischen den sekundären Chips und den Basischips Hochfrequenzsignale übertragen können. Mehrfachchipanordnungen wurden beispielsweise verwendet, um Chips, die Direktzugriffspeicher (RAMs) implementieren, mit einem Chip zu verbinden, der einen Mikroprozessor implementiert, so dass der Mikroprozessor zum Lesen und Schreiben auf die RAMs mit ihren höchsten Raten zugreifen kann, ohne durch die Bandbreite der Verbindung begrenzt zu sein.
  • 2 ist ein vereinfachtes Blockdiagramm eines Computersystems 40 des Standes der Technik mit einem Prozessorchip 42, einem Direktzugriffspeicher- (RAM) Chip 44 und einem Festwertspeicher- (ROM) Chip 46. Der Prozessorchip 42 enthält einen Prozessor 48, eine Busschnittstellenschaltung 50 und einen internen Bus 52, der den Prozessor 48 mit der Busschnittstellenschaltung 50 verbindet. Die Busschnittstellenschaltung 50 verbindet den Prozessor 48 mit dem RAM-Chip 44 und dem ROM-Chip 46 über einen parallelen Speicherbus 54 und mit anderen IC-Bauelementen 56 über einen parallelen Eingabe/Ausgabe- (E/A) Bus 58. Die Geschwindigkeit, mit der der Prozessor 48 mit dem RAM-Chip 44, dem ROM-Chip 46 und anderen Bauelementen 56 kommuniziert, stellt eine Funktion der Frequenz von Signalen dar, die von den Bussen 54 und 58 übertragen werden; je höher die Signalfrequenz ist, desto schneller ist die Kommunikation. Nebenschlusskapazitäten und Reiheninduktivitäten der Busse 54 und 58 dämpfen und verzerren jedoch die Signale; je höher die Signalfrequenz ist, desto größer ist die Signaldämpfung und -verzerrung. Daher müssen wir die Frequenzen von Signalen auf den Bussen 54 und 58 auf Pegel begrenzen, für die die Signaldämpfung und -verzerrung innerhalb annehmbarer Grenzen bleiben.
  • Da die Nebenschlusskapazität und die Reiheninduktivität eines Busses zunehmende Funktionen der Buslänge sind, können wir die Busbetriebsfrequenzgrenzen durch Verringern der Länge des Busses erhöhen. Um die Signalwegabstände des Busses 54 zu verringern, könnten die Chips 44 und 46, die den RAM und den ROM implementieren, direkt am Prozessorchip 42 angebracht werden. Einer oder mehrere der sekundären Chips 16–18 von 1 könnten somit beispielsweise den RAM und den ROM implementieren und der Basischip 20 könnte einen Prozessorchip implementieren.
  • Es ist möglich, die Mehrfachchipanordnung 12 von 1 vor dem Verkappen derselben unter Verwendung einer Testanlage, die auf die Kontaktstellen 32 über Testsonden zugreift, zu testen. Da jedoch die Sonden nicht dieselben Impedanzeigenschaften aufweisen können wie die Bonddrähte 30 und die Bausteinanschlussstifte 34, kann die Testverbindungsumgebung die Betriebsverbindungsumgebung der Anordnung 12 nicht genau nachbilden, wenn sie später im Baustein 28 installiert und mit der PCB 14 über Bonddrähte 30 und Gehäuseanschlussstifte 34 verbunden wird. Folglich kann der Test die Effekte der Signaldämpfung und -verzerrung, die durch die Bonddrähte 30 und Gehäuseanschlussstifte 34 verursacht werden, überbewerten oder unterbewerten.
  • Obwohl die Mehrfachchipanordnungs-Architektur von 1 die RAM- und ROM-Chips 44 und 46 mit dem Prozessorchip 42 über kurze Signalwege verbinden kann, muss der Prozessorchip 42 immer noch mit anderen E/A-Bauelementen 56, die auf dem PCB-Substrat 68 von 3 angebracht sein können, über relativ lange Signalwege kommunizieren, die durch Bonddrähte 30, Bausteinanschlussstifte 34 und einen Sockel 36 gebildet sind. Eine Weise zum Verringern der Signalweglängen zwischen dem Basischip 20 und dem PCB-Substrat 14 bestand darin, den Basischip direkt am Substrat anzubringen und die Schaltungen auf der oberen Oberfläche des Basischips mit dem Substrat über Kontaktlöcher zu verbinden, die vertikal durch den Basischip verlaufen.
  • 3 ist eine vereinfachte Längsschnittansicht einer Mehrfachchipanordnung 60 des Standes der Technik mit sekundären Chips 62–64, die an einem Basischip 66, der zur Mehrfachchipanordnung 12 von 1 im Allgemeinen ähnlich ist, angebracht und mit diesem verbunden sind. Obwohl das System von 1 die Mehrfachchipanordnung 12 verkappt und Bonddrähte 30, Gehäuseanschlussstifte 34 und einen Verbindungsstecker 37 verwendet, um die Kontaktstellen 32 am Basischip 20 mit Leiterbahnen 39 auf dem PCB-Substrat 14 zu verbinden, bringt jedoch das System von 3 den Basischip 66 direkt an einem PCB-Substrat 68 an und verwendet leitende Kontaktlöcher 70, die durch den Basischip 66 verlaufen, und Lötmittel 72, um die Kontaktstellen 74 auf einer oberen Oberfläche des Basischips mit Leiterbahnen 76 auf dem Substrat 68 zu verbinden. Die Kontaktlöcher 70 sehen kürzere Signalwege als die Bonddrähte 30 und Gehäuseanschlussstifte 34 des Systems 10 (1) vor. Die Kontaktlöcher 70 sind jedoch schwierig und teuer herzustellen.
  • US 5 977 640 offenbart eine integrierte Chip-auf-Chip-Verkappung, bei der eine Lötkugel-Zwischenschalteinrichtung zwischen einem Substrat und einem IC-Chip angeordnet ist, um elektrische Verbindungen zwischen einer unteren Oberfläche des IC-Chips und einer oberen Oberfläche des Substrats bereitzustellen. Ein sekundärer IC-Chip ist mit der unteren Oberfläche des IC-Chips über Lötkugeln verbunden und belegt eine Höhe zwischen dem IC-Chip und dem Substrat. Die Zwischenschalteinrichtung weist eine Struktur eines Zwischenschaltsubstrats mit Lötkugeln auf, die auf seiner oberen und unteren Oberfläche angeordnet sind und die durch leitendes Material in Kontaktlöchern durch das Zwischenschaltsubstrat elektrisch verbunden sind.
  • Es ist eine Aufgabe der Erfindung, ein System und ein Verfahren bereitzustellen, die zu einer vereinfachten Verbindung zwischen den Ebenen führen und eine hohe Verbindungszuverlässigkeit aufweisen.
  • Die Erfindung ist im Anspruch 1 bzw. 13 definiert.
  • Spezielle Ausführungsbeispiele sind in den abhängigen Ansprüchen dargelegt.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Eine Mehrfachchipanordnung umfasst einen integrierten Schaltungs- (IC) Basischip und mindestens einen sekundären IC-Chip mit Eingabe/Ausgabe- (E/A) Kontaktstellen, die mit E/A-Kontaktstellen auf einer Oberfläche des Basis-IC-Chips elektrisch verbunden sind, so dass der Basischip mit dem sekundären Chip kommunizieren kann.
  • Das System verringert Signalweglängen zwischen einem Basischip einer Mehrfachchipanordnung und einer PCB oder einem anderen Substrat, ohne Kontaktlöcher durch den Basischip auszubilden zu müssen. Das System ermöglicht auch, dass IC-Prüfgeräte auf die Basis- und sekundären Chips über Signalwege mit ähnlichen Impedanzeigenschaften wie die später zum Verbinden derselben miteinander und mit einer PCB oder einem anderen Substrat verwendeten Wege zugreifen.
  • Gemäß einem Ausführungsbeispiel der Erfindung verbinden vorstehende Kontakte, die auf der Oberfläche des Basis-IC-Chips ausgebildet sind und sich über den sekundären Chip hinaus nach außen erstrecken, E/A-Kontaktstellen des Basis-IC-Chips direkt mit Leitern auf einer Oberfläche eines Substrats, wobei der Basis-IC-Chip und das Substrat einander zugewandt sind, wobei sich die sekundären ICs dazwischen befinden. Da die vorstehenden Kontakte relativ kurz sind, sehen sie Signalwege mit relativ niedriger Impedanz zwischen dem Basischip und dem Substrat vor.
  • Der Anspruchsteil dieser Patentbeschreibung zeigt insbesondere den Gegenstand der Erfindung auf und beansprucht diesen deutlich. Fachleute werden jedoch am besten sowohl die Organisation als auch das Betriebsverfahren dessen, was der (die) Anmelder als beste Art (en) zur Ausführung der Erfindung betrachtet (betrachten), zusammen mit weiteren Vorteilen und Aufgaben der Erfindung verstehen, indem sie die restlichen Teile der Patentbeschreibung im Hinblick auf die zugehörigen Zeichnung (en) lesen, in der (denen) sich gleiche Bezugszeichen auf gleiche Elemente beziehen.
  • KURZBESCHREIBUNG DER ZEICHNUNG(EN)
  • 1 ist eine Längsschnittansicht einer verkappten Mehrfachchipanordnung des Standes der Technik, die an einer Leiterplatte angebracht ist,
  • 2 stellt ein Computersystem des Standes der Technik in vereinfachter Blockdiagrammform dar,
  • 3 ist eine Längsschnittansicht einer unverkappten Mehrfachchipanordnung des Standes der Technik, die an einer Leiterplatte angebracht ist,
  • 4 ist eine Längsschnittansicht einer Mehrfachchipanordnung, die mit einem Substrat verbunden ist, gemäß einem Ausführungsbeispiel der Erfindung,
  • 5 ist eine Schnittdraufsicht auf das System von 4,
  • 6 ist ein Ablaufplan, der die grundlegenden Schritte in einem Verfahren zum Ausbilden und Anbringen einer Mehrfachchipanordnung an einem Substrat gemäß einem Ausführungsbeispiel der Erfindung darstellt,
  • 7A–7C stellen in Blockdiagrammform mehrere Beispiele dar, die Mehrfachchipanordnungen gemäß einem Ausführungsbeispiel der Erfindung implementieren,
  • 8A und 8B sind Längsschnittansichten von Arten von Kontakten, die zur Verbindung der Mehrfachchipanordnung von 4 geeignet sind,
  • 9A und 9B sind Längsschnittansichten der Ausbildung einer Art von lithographischem Federkontakt, der zur Verbindung der Mehrfachchipanordnung von 4 geeignet ist,
  • 10 ist eine Längsschnittansicht einer weiteren Art von lithographischem Federkontakt, der zur Verbindung der Mehrfachchipanordnung von 4 geeignet ist,
  • 11 ist eine Längsschnittansicht eines elektrischen Mehrfachchipsystems mit sekundären Chips, die auf beiden Seiten eines Basischips angebracht sind, gemäß einem weiteren Ausführungsbeispiel der Erfindung,
  • 12 ist eine Längsschnittansicht einer Mehrfachchipanordnung, die lösbar in einem Federkontakt-Sockel angebracht ist, gemäß einem weiteren Ausführungsbeispiel der Erfindung,
  • 13 ist eine Längsschnittansicht einer Mehrfachchipanordnung mit mehreren Ebenen gemäß noch einem weiteren Ausführungsbeispiel der Erfindung,
  • 14A und 14B sind Längsschnittansichten eines Wafers, der mehrere Prozessor-ICs von 4 enthält, die durch zwei verschiedene Sondensubstrate getestet werden,
  • 15 ist eine Längsschnittansicht einer Mehrfachchipanordnung von 4, die mittels eines Sondensubstrats getestet wird,
  • 16 ist eine Schnittdraufsicht auf den Halbleiterwafer von 15, und
  • 17 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung und zum Testen des Systems von 4 darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung richtet sich auf Mehrfachchipanordnungen und diese Patentbeschreibung beschreibt mehrere beispielhafte Ausführungsbeispiele und Anwendungen der Erfindung. Die Erfindung ist jedoch nicht auf diese beispielhaften Ausführungsbeispiele und Anwendungen oder auf die spezielle Art und Weise, auf die die beispielhaften Ausführungsbeispiele und Anwendungen funktionieren oder hierin beschrieben sind, begrenzt.
  • 4 ist eine Längsschnittansicht eines Verbindungssystems 80 gemäß einem beispielhaften Ausführungsbeispiel der Erfindung zum Vorsehen von Signalwegen zwischen einer Mehrfachchipanordnung 89 und einem Substrat 98. 5 ist eine Schnittdraufsicht entlang der Schnittlinie 5-5 von 4. Beim bevorzugten Ausführungsbeispiel der Erfindung ist das Substrat 98 eine Leiterplatte (PCB) zum Halten einer integrierten Schaltung oder anderen Bauelementen (nicht dargestellt), die mit Schaltungen kommunizieren sollen, die innerhalb der Mehrfachchipanordnung 89 implementiert sind. Das Substrat 98 kann jedoch eine beliebige andere Art von Substrat zum Halten von Bauelementen sein, wie beispielsweise ein Halbleitersubstrat, auf dem integrierte Schaltungen ausgebildet sind, die mit der Mehrfachchipanordnung 89 kommunizieren. Die Anordnung 89 umfasst einen integrierten Schaltungs- (IC) Basischip 82 und drei kleinere sekundäre IC-Chips 84–86, die am Basischip angebracht sind. Lötmittel 90 (in 4 mit übertriebener Dicke gezeigt) verbindet Bondkontaktstellen 81 auf den Chips 84–86 leitend mit Bondkontaktstellen 83 auf dem Basis-IC-Chip 82. Obwohl 4 und 5 die Mehrfachchipanordnung 89 als mit drei sekundären Chips 84–86 darstellen, die an einem Basischip 82 angebracht sind, können alternative Ausführungsbeispiele der Erfindung weniger als oder mehr als drei sekundäre Chips, die an einem Basischip angebracht sind, umfassen.
  • Wie in 4 dargestellt, ist ein Satz von elastischen Federkontakten 92 direkt an einem anderen Satz von Bondkontaktstellen 94 des Basis-IC-Chips 82 ausgebildet. Ein freies Ende 93 von jedem Federkontakt 92 erstreckt sich über die sekundären IC-Chips 84–86 hinaus, so dass es mit einem Satz von Leiterbahnen 96, Kontaktstellen oder anderen Leitern auf dem Substrat 98 einen Kontakt herstellt. Die Federkontakte 92 übertragen Daten, Leistungs- und Erdungssignale zwischen den Kontaktstellen 96 auf dem Substrat 98 und den Kontaktstellen 94 auf dem Basischip 82.
  • (Bei alternativen Ausführungsbeispielen der Erfindung können die Federkontakte 92 auf dem Substrat 98 ausgebildet sein und sich nach oben erstrecken, um mit Kontaktstellen auf dem Chip 82 einen Kontakt herzustellen.) Ein Satz von Klemmen 100 klemmt die Anordnung 89 gegen das Substrat 98 und die Federkontakte 92 biegen sich, um jegliche Ungleichmäßigkeit im Abstand zwischen den Kontaktstellen 94 und Leiterbahnen 96 aufzunehmen.
  • Obwohl für die Erfindung nicht erforderlich, können Ausrichtungsmechanismen verwendet werden, um sicherzustellen, dass die Anordnung 89 korrekt auf das Substrat 98 ausgerichtet wird. Ausrichtungsstifte (nicht dargestellt), die in das PCB-Substrat 98 eingebettet sind, können beispielsweise entweder mit Löchern, die im Basis-IC-Chip 82 ausgebildet sind, einen Kontakt herstellen oder können den Umfang der Basis-IC 82 führen. Alternativ kann eine geeignete Rahmenanordnung (nicht dargestellt) vorgesehen sein, um die Anordnung 89 auf das Substrat 98 auszurichten.
  • 6 ist ein Ablaufplan, der ein Verfahren zum Ausbilden und Anbringen der Mehrfachchipanordnung 89 von 4 und 5 am Substrat 98 darstellt. Der Basis-IC-Chip 82 mit auf diesem ausgebildeten Federkontakten 92 wird in Schritt 110 bereitgestellt und sekundäre IC-Chips 84–86 werden in Schritt 112 bereitgestellt. Die sekundären Chips 84–86 werden dann am Basischip angebracht (Schritt 114), um eine Mehrfachchipanordnung auszubilden. Ein Substrat wird in Schritt 116 bereitgestellt und die Mehrfachchipanordnung wird am Substrat angebracht (Schritt 118), um den Montageprozess zu vervollständigen.
  • Anwendungen
  • Ein Verbindungssystem, das Federkontakte 92 verwendet, um den Basischip 82 der Mehrfachchipanordnung 89 mit einer PCB oder einer anderen Art von Substrat 98 zu verbinden, besitzt viele Anwendungen. Schaltungen, die über Signale mit sehr hoher Frequenz mit einer Schaltung, die in einem Basischip implementiert ist, kommunizieren sollen, werden geeigneterweise als sekundärer Chip implementiert, da die Lötverbindungen zwischen dem Basis- und dem sekundären Chip kurz sind, eine sehr geringe Impedanz aufweisen und Signale mit sehr hoher Frequenz mit geringer Verzerrung übertragen können. Schaltungen, die mit der Schaltung, die auf dem Basischip implementiert ist, mit etwas niedrigeren Frequenzen kommunizieren sollen, können in ICs implementiert werden, die am Substrat 98 angebracht sind.
  • 7A stellt beispielsweise in Blockdiagrammform ein Computersystem 120 dar, bei dem der Basischip 122 einer Mehrfachchipanordnung 124 einen Prozessor implementiert und bei dem die sekundären Chips 126–128 der Anordnung Hochgeschwindigkeits-Direktzugriffs- und -Festwertspeicher implementieren. Federkontakte 129 verbinden Kontaktstellen 130 auf dem Basischip 122 mit Kontaktstellen 132 auf der PCB 134, auf der andere Betriebsmittel 136, auf die der Computer zugreift, angebracht sind. Folglich kann der Basis-Prozessor-IC-Chip 122 mit sehr hohen Frequenzen mit dem RAM- und ROM-IC-Chip 126–128 über Lötverbindungen 138 und mit wenn auch etwas niedrigeren (wenn auch immer noch relativ hohen) Frequenzen mit anderen Betriebsmitteln 136, die an der PCB 134 angebracht sind, über die kurzen Federkontakte 129 und Leiterbahnen (nicht dargestellt) auf der PCB 134, die die Betriebsmittel 136 mit der Prozessor-IC 150 verbinden, kommunizieren.
  • 7B stellt ein weiteres beispielhaftes Computersystem 140 dar, bei dem eine Mehrfachchipanordnung 142, RAM- und ROM-ICs 143 und 144 mit niedriger Geschwindigkeit und weitere E/A-Bauelemente 146 an einer PCB 148 angebracht sind. Die Mehrfachchipanordnung 142 umfasst einen Basischip 150, der eine Prozessor-IC implementiert, und sekundäre Chips 152 und 154, die Hochgeschwindigkeits-Cachespeicher implementieren. Bei diesem Beispiel kommuniziert der Basis-Prozessor-IC-Chip 150 mit hohen Frequenzen mit dem Hochgeschwindigkeits-Cachespeicherchip 152 und 154 über Lötverbindungen 156 und mit etwas niedrigeren Frequenzen mit dem RAM 143, ROM 144 und anderen Betriebsmitteln 146 über kurze Federkontakte 158 und Leiterbahnen (nicht dargestellt) auf der PCB 148.
  • 7C stellt in Blockdiagrammform ein beispielhaftes Digitalsignal-Verarbeitungssystem 160 mit einer Mehrfachchipanordnung 162, die mit einer PCB 164 über Federkontakte 166 verbunden ist, dar. Der Basischip 168 der Anordnung 162 implementiert einen Digitalsignalprozessor (DSP) 172, während die sekundären ICs 170–172 Betriebsmittel implementieren, die der Basis-DSP-Chip 168 benötigt, um mit hoher Frequenz beispielsweise auf eine A/D-Wandler-IC, eine Hochfrequenz-IC und eine Audioverstärker-IC zuzugreifen. Andere Betriebsmittel 174, auf die die DSP-IC 168 mit niedrigeren Frequenzen über die Federkontakte 166 und Leiterbahnen auf der PCB 164 zugreifen kann, sind an der PCB angebracht.
  • Obwohl 7A–7C vorteilhafte Anwendungen der Erfindung darstellen, ist die Erfindung nicht auf diese Anwendungen begrenzt.
  • Verbindungsstrukturen
  • Obwohl 4 der Einfachheit halber nur eine geringe Anzahl an dicken Federkontakten 92 zeigt, können in der Praxis viele kleine Federkontakte verwendet werden, um Daten, Steuer-, Leistungs- und/oder Erdungssignale zwischen dem Basis-IC-Chip 82 und dem Substrat 98 zu übertragen. Die Federkontakte 92 können eine beliebige einer Vielfalt von geeigneten Formen aufweisen, und obwohl Federkontakte 92 zur Verbindung des Basischips 82 mit einer PCB oder einem anderen Substrat 98 bevorzugt sind, kann eine beliebige andere Art von vorstehendem Leiter verwendet werden, der ausreichend Raum für den sekundären Chip 84–86 vorsieht, damit dieser zwischen dem Basischip 82 und dem Substrat 98 angeordnet werden kann.
  • Das US-Patent Nr. 5 917 707, herausgegeben am 29. Juni 1999, beschreibt ein Verfahren zum Ausbilden eines Säulenkontakts, der zur Verwendung für Federkontakte 92 von 4 geeignet ist. Wie in 8A dargestellt, wird ein Bonddraht 180 an einer der Kontaktstellen 94 am Basischip 82 befestigt und mit einer Schicht 182 aus einem elastischen leitenden Material wie z.B. Nickel überzogen, um einen geraden Kontakt 184 vom Säulentyp auszubilden. Wie in 8B dargestellt, kann der Bonddraht 180 alternativ vor der Nickelbeschichtung zu einer freitragenden Form gebogen werden, so dass der resultierende Federkontakt 186 eine zusätzliche Elastizität aufweist. Der Bonddraht 180 am Kern des Federkontakts ist vorzugsweise aus einem weichen, leicht formbaren Material ausgebildet und die Überzugsschicht 182 ist vorzugsweise aus einem härteren Material ausgebildet, das der Federkontaktstruktur Festigkeit und Elastizität verleiht.
  • Das US-Patent Nr. 6 184 053, herausgegeben am 6. Feb. 2001, lehrt ein Verfahren zur Verwendung von lithographischen Verfahren zum Ausbilden von Federkontakten, die zur Verwendung als Federkontakte 92 von 4 geeignet sind. Wie in 9A dargestellt, wird der Basischip 82 nacheinander mit mehreren Maskierungsschichten 190–192 überzogen, die lithographisch strukturiert und geätzt werden, um die Kontaktstellen 94 freizulegen. Ein leitendes Keimmaterial wie z.B. Titan/Wolfram wird dann auf der Schicht 192 ausgebildet und strukturiert, um eine dünne Keimschicht 194 auszubilden, die die Form eines Federkontakts festlegt. Leitendes Material 196 wie z.B. Nickel wird dann auf die Keimschicht 194 elektroplattiert und die restlichen Teile der Maskierungsschichten 190–192 werden dann entfernt, um einen freitragenden Federkontakt 198 freizulegen, wie in 9B dargestellt.
  • Die US-Patentanmeldung Nr. 09/205 022 (US-Patentveröffentlichung Nummer US 6 268 015 ), eingereicht am 2. Dez. 1998, beschreibt ein weiteres Verfahren zur Herstellung eines Federkontakts 200, wie in 10 dargestellt, der zur Verwendung als Federkontakt 92 von 4 geeignet ist. Der Federkontakt 200 umfasst eine leitende Säule 202, die von der IC-Kontaktstelle 94 ansteigt, einen Balken 204, der sich horizontal von der Säule 202 nach außen erstreckt, und einen leitenden Kontakt 206, der an einem distalen Ende des Balkens 204 ausgebildet ist. Die Säule 202, der Balken 204 und der Kontakt 206 werden durch lithographisches Strukturieren und Ätzen von aufeinanderfolgenden Schichten aus leitendem Material, die auf der Oberfläche des Basischips 82 ausgebildet werden, ausgebildet.
  • Obwohl 4 eine Chipanordnung 89 mit drei sekundären Chips 84–86, die unter dem Basischip 82 angebracht sind, darstellt, können alternative Ausführungsbeispiele innerhalb des Schutzbereichs der Erfindung einen, zwei oder mehr als drei sekundäre Chips umfassen. Zusätzliche sekundäre Chips können auch vielmehr an der oberen Oberfläche des Basischips als an der unteren Oberfläche angebracht sein. Obwohl Lötmittel 90 verwendet wird, um die Bondkontaktstellen 81 der sekundären Chips 84–86 mit Kontaktstellen 83 des Basischips 82 zu verbinden, können andere Mittel wie z.B. Federkontakte, Kontakthöcker, Kontaktstellen zum Vorsehen von Signalwegen zwischen den Basis- und sekundären Chips verwendet werden. Obwohl das Verbindungssystem 80 von 4 Klemmen 100 verwendet, um die Anordnung 89 am Substrat 98 an der Stelle zu halten, können auch andere Mittel zum Halten der Anordnung 89 an der Stelle am Substrat 98 verwendet werden.
  • 11 stellt beispielsweise eine Mehrfachchipanordnung 210 mit einem Basischip 212 und einem sekundären Chip 214 dar, der durch Lötmittel 215 mit Kontaktstellen einer integrierten Schaltung verbunden ist, die auf der unteren Oberfläche 216 des Basischips 212 implementiert ist. Die freien Enden 217 eines Satzes von Federkontakten 218, die auf Oberflächen von zwei anderen sekundären Chips 220 und 221 ausgebildet sind, sind an Kontaktstellen 222 auf einer oberen Oberfläche 223 des Basischips 212 gelötet. Ein Satz von leitenden Kontaktlöchern 224, die vertikal durch oder um Kanten des Basischips 212 verlaufen, verbinden die Kontaktstellen 222 mit den Kontaktstellen 225, die auf der unteren Oberfläche 216 des Basischips 212 ausgebildet sind. Die freien Enden 226 eines weiteren Satzes von Federkontakten 227, die auf der unteren Oberfläche 216 der Basis-IC 212 ausgebildet sind, sind an Kontaktstellen 228 auf der oberen Oberfläche einer PCB 229 gelötet. Folglich kommuniziert die auf der unteren Oberfläche 216 der Basis-IC 212 ausgebildete integrierte Schaltung mit der sekundären IC 214 über Lötverbindungen 215, mit den sekundären ICs 220 und 221 über Federkontakte 218 und Kontaktlöcher 224 und mit Kontaktstellen 228 auf der PCB 229 über Federkontakte 227. Die US-Patentanmeldung Nr. 09/819 181, eingereicht am 27. März 2001, US-Veröffentlichung Nummer US 2002/139577, beschreibt verschiedene Verfahren zum Ausbilden von Kontaktlöchern in Halbleiterwafern.
  • In 4 bringen die Klemmen 100 einen Druck auf die Federkontakte 92 auf, um sie an den Kontaktstellen 93 auf der Oberfläche des PCB-Substrats 98 an der Stelle zu halten, während in 11 die freien Enden 226 der Federkontakte 227 an die Kontaktstellen 228 der PCB 229 gelötet sind. Alternative Ausführungsbeispiele der Erfindung können jedoch einen Federkontakt-Sockel verwenden, um die Federkontakte des Basis-IC-Chips mit dem Substrat zu verbinden. Das US-Patent Nr. 6 033 935, herausgegeben am 7. März 2000, beschreibt Federkontakt-Sockel im einzelnen. 12 ist beispielsweise eine Längsschnittansicht einer Mehrfachchipanordnung 230, die lösbar in einem Federkontakt-Sockel 232 angebracht ist. Ein Satz von Klemmen 234 schiebt die Anordnung 230 nach unten, um die freien Enden 236 eines Satzes von Federkontakten 238 der Anordnung 230 an Kontakten 240 des Federkontakt-Sockels 232 zu halten. Signalwege 242 innerhalb des Sockels 232 verbinden die Federkontakte 238 mit einem weiteren Satz von Federkontakten 244, die sich unter den Sockel 232 erstrecken und freie Enden 246 aufweisen, die an Leiterbahnen 247 auf einem Substrat 248 gelötet sind.
  • Obwohl die Federkontakte 92 von 4 den Basischip 82 einer Mehrfachchipanordnung 89 mit einem PCB-Substrat 98 verbinden, können sie alternativ den Basischip mit einem anderen IC-Chip verbinden, um eine hierarchische Chipanordnung mit mehr als zwei Chipebenen zu bilden. 13 zeigt beispielsweise eine Mehrfachchipanordnung 250 mit "zwei Ebenen" und eine Mehrfachchipanordnung 252 mit "drei Ebenen", die an einer Substrat-PCB 254 angebracht sind. Die Mehrfachchipanordnung 250 mit zwei Ebenen umfasst einen Basischip 256, der mit Kontaktstellen 257 eines PCB-Substrats 254 über Federkontakte 258 verbunden ist. Ein Paar von sekundären Chips 260 und 261 sind an den Basischip 256 gelötet. Die Mehrfachchipanordnung 252 mit drei Ebenen umfasst einen Basischip 262, ein Paar von Chips 264 und 265 "zweiter Ebene" und ein Paar von Chips 266 und 267 "dritter Ebene". Ein Satz von Federkontakten 268, die an Kontaktstellen 270 des Basischips 262 ausgebildet sind, verbinden den Basischip 262 mit dem PCB-Substrat 254. Die Federkontakte 268 sind an Kontaktstellen 272 auf der oberen Oberfläche des PCB-Substrats 254 gelötet. Der Chip 264 zweiter Ebene ist an eine untere Oberfläche 274 des Basischips 262 gelötet, während der Chip 265 zweiter Ebene mit dem Basischip 262 über einen Satz von Federkontakten 276 verbunden ist, die an Signalkontaktstellen 277 auf der unteren Oberfläche des Basischips 262 ausgebildet sind. Die Federkontakte 276 sind an die Signalkontaktstellen 278 an einer oberen Oberfläche 279 des sekundären Chips 265 gelötet. Die Chips 266 und 267 dritter Ebene sind an den Chip 265 zweiter Ebene gelötet.
  • Da sich die auf einem Halbleiterchip ausgebildete IC nur im obersten Teil des Chips befindet, kann der Chip durch Entfernen von Halbleitermaterial von seiner Unterseite verdünnt werden, ohne dass der im Chip ausgebildeten IC geschadet wird. Folglich können die Längen der Federkontakte 258, 268 und 276 von 13 durch Verdünnen der Chips 260, 261, 264, 265, 266 und 267 minimiert werden.
  • Herstellung und Testen
  • Der Basischip 82 und die sekundären Chips 84–86 von 4 können getestet werden, bevor sie von den Halbleiterwafern, auf denen sie ausgebildet sind, getrennt werden. Da die Federkontakte 92 auf dem Basischip 82 ausgebildet werden, bevor der Chip von seinem Wafer getrennt wird, können diese Federkontakte verwendet werden, um den Basischip mit einer Testanlage zu verbinden. Folglich kann die Testanlage auf den Basischip 82 über einen Signalweg mit denselben Impedanzeigenschaften wie die Wege, die später den Basischip 82 mit dem Substrat 98 in seiner vorgesehenen Betriebsumgebung verbinden, zugreifen.
  • 14A stellt einen IC-Wafer 280 dar, der einen Satz von Basischips 82 enthält, die sich einem Sondensubstrat 282 nähern, das mit einer externen Testanlage (nicht dargestellt) über ein Kabel 284 verbunden ist. Die externe Testanlage liefert Testsignale zu den Chips 82 und empfängt und verarbeitet Antwortsignale, die von den Chips erzeugt werden, um festzustellen, ob die Chips 82 korrekt auf die Testsignale antworten. Wenn sich der Wafer 280 dem Substrat 282 nähert, stellen die Kontaktstellen 286 auf der unteren Oberfläche des Substrats 282 einen Kontakt mit den freien Enden 93 der Federkontakte 92, die auf dem Basis-IC-Wafer 280 ausgebildet sind, her. Die freien Enden 287 eines weiteren Satzes von Federkontakten 288, die an Kontaktstellen 289 auf der unteren Oberfläche des Substrats 282 ausgebildet sind, stellen mit Bondkontaktstellen 83 auf der Oberfläche der Chips 83 einen Kontakt her. Kontaktlöcher 290, die durch das Substrat 282 verlaufen, und Leiterbahnen (nicht dargestellt) auf der Oberfläche des Substrats 282 verbinden die Kontaktstellen 286 und 289 mit einem Kabelverbindungsstecker 292. Die externe Testanlage steht mit den getesteten ICs 82 über das Kabel 284, den Verbindungsstecker 292, die Kontaktlöcher 290 und die Federkontakte 92 und 288 in Verbindung. Einige der Federkontakte 92 liefern Leistungs- und Erdungssignale vom Substrat 282 zu den ICs 82.
  • 14B stellt einen IC-Wafer 280 dar, der Basischips 82 enthält, die sich einem Sondensubstrat 300 nähern. Ein Satz von Test-ICs 302, die am Substrat 300 angebracht sind, und eine externe Testanlage (nicht dargestellt), die über ein Kabel 284 mit dem Substrat verbunden ist, sind vorgesehen, um die Chips 82 zu testen. Wenn sich der Wafer 280 dem Substrat 300 nähert, stellen Kontaktstellen 304 auf der unteren Oberfläche des Substrats 300 mit den freien Enden 93 der Federkontakte 92, die auf dem Basis-IC-Wafer 280 ausgebildet sind, einen Kontakt her. Die freien Enden 306 der Federkontakte 308, die an den Kontaktstellen 310 auf der unteren Oberfläche des Substrats 300 ausgebildet sind, stellen mit Bondkontaktstellen 83 auf der Oberfläche der Chips 82 einen Kontakt her. Kontaktlöcher 312, die durch das Substrat 300 verlaufen, verbinden die Test-ICs 302 mit Kontaktstellen 304 und 310. Test- und Antwortsignale verlaufen zwischen den Test-ICs 302 und den getesteten Chips 82 über die Kontaktlöcher 312 und Federkontakte 92 und 308. Einige der Federkontakte 92 liefern auch Leistungs- und Erdungssignale vom Substrat 300 zu den Chips 82. Testfunktionen werden zwischen der Test-IC 302, die am Substrat 300 angebracht ist, und der externen Testanlage zugewiesen. Die Test-ICs 302 können beispielsweise nur Puffer zum Weiterleiten von Testsignalen, die von der externen Testanlage erzeugt werden, zu den Chips 82 und zum Weiterleiten von Antwortsignalen, die von den Chips erzeugt werden, zurück zur externen Testanlage umfassen. Alternativ können die Test-ICs als weiteres Beispiel Schaltungen umfassen, die die ICs durch internes Erzeugen der Testsignale und Verarbeiten der Antwortsignale testen, und die die Testergebnisse wieder zur externen Testanlage weiterleiten.
  • Die in 14A, 14B und 15 dargestellten Testsysteme sind beispielhaft; andere Testsystemkonfigurationen können verwendet werden. Die Test-ICs 302 können beispielsweise außerhalb des Substrats 300 von 14B angebracht werden. Dagegen können Test-ICs an den Substraten 282 und 320 von 14A und 15 angebracht werden.
  • Nachdem sie getestet sind, werden die sekundären Chips 84–86 von ihren Wafern getrennt und an jedem korrekt funktionierenden Basischip 82 des Wafers 280 angebracht und die resultierenden Mehrfachchipanordnungen 89 können getestet werden, wie in 15 und 16 dargestellt. 15 zeigt den Wafer 280, der sich einem Sondensubstrat 320 nähert. 16 ist eine Schnittdraufsicht entlang der Linie 16-16 von 15. Das Sondensubstrat 320 umfasst Kontaktlöcher 322 zum Verbinden der Kontaktstellen 324 auf seiner unteren Oberfläche mit Leiterbahnen (nicht dargestellt) auf seiner oberen Oberfläche, die mit einem Verbindungsstecker 326 und einem Kabel 328 verbunden sind, das mit der externen Testanlage verbunden ist. Wenn sich der Wafer 280 dem Testsubstrat 320 nähert, stellen die Kontaktstellen 324 mit den freien Enden 93 der Federkontakte 92 des Basis-IC-Wafers 280 einen Kontakt her.
  • Test- und Antwortsignale verlaufen dann zwischen der Testanlage und den Chips 82 über das Kabel 328, den Verbindungsstecker 326, die Kontaktlöcher 322, die Kontaktstellen 324 und die Federkontakte 92. Die Federkontakte 92 übertragen auch Leistungs- und Erdungssignale zu den ICs 82.
  • 17 ist ein Ablaufplan, der ein beispielhaftes Verfahren zum Ausbilden und Testen der Mehrfachchipanordnung 89 von 4 gemäß einem Ausführungsbeispiel der Erfindung darstellt. Beginnend mit Schritt 330 werden sekundäre IC-Wafer, die sekundäre IC-Chips 84–86 enthalten, auf eine herkömmliche Weise hergestellt und herkömmlichen Waferebenen-Testprozeduren unterzogen (Schritt 332). Die sekundären IC-Wafer werden dann mit Lötmittel 90 strukturiert (Schritt 334) und geschnitten, um ihre sekundären IC-Chips zu vereinzeln (Schritt 336), wobei nicht-funktionstüchtige sekundäre IC-Chips weggeworfen werden. Beim Schritt 338 wird ein Basis-IC-Wafer, der mehrere Basis-IC-Chips 82 enthält, hergestellt und Federkontakte 92 werden auf dem Basis-IC-Wafer hergestellt (Schritt 340). Die Basis-ICs werden dann getestet, wie in 14A oder 14B dargestellt (Schritt 342).
  • Beim Schritt 344 werden sekundäre IC-Chips 84–86 an denjenigen Basis-IC-Chips 82 des Basis-IC-Wafers angeordnet, die den Test beim Schritt 342 bestehen. Die resultierende Anordnung wird dann erhitzt, um die Federkontakte 92 zu tempern und um die Kugeln aus Lötmittel 90 aufzuschmelzen, so dass sie die einzelnen sekundären IC-Chips fest an jeden zugehörigen Basis-IC-Chip bonden (Schritt 346). Nachdem die resultierenden Mehrfachchipanordnungen 89 einem letzten Waferebenentest unterzogen wurden, wie in 15 dargestellt (Schritt 348), wird der Basis-IC-Wafer dann geschnitten, um die Mehrfachchipanordnungen 89 zu trennen (Schritt 350). Das Substrat 98 oder das andere Substrat, an dem die Mehrfachchipanordnung 89 angebracht werden soll, wird beim Schritt 352 hergestellt und Klemmen 100 (4) werden zur PCB beim Schritt 354 hinzugefügt. Eine Mehrfachchipanordnung 89 wird dann an das Substrat 98 geklemmt, um das System 80 von 4 auszubilden (Schritt 356).
  • Folglich wurde ein System zum Verbinden einer Mehrfachchipanordnung mit einer PCB oder einem anderen Substrat auf eine Weise, die die Signalweglänge verringert und ermöglicht, dass jeder Teil der Anordnung separat auf der Waferebene in seiner vorgesehenen Verbindungsanordnung getestet wird, gezeigt und beschrieben.
  • Obwohl die vorangehende Patentbeschreibung das beschrieben hat, was der (die) Anmelder als beste Art (en) zur Ausführung der Erfindung betrachtet (betrachten), werden Fachleute erkennen, dass die Erfindung auf alternative Weise implementiert werden kann. Die beigefügten Ansprüche sollen alle Arten abdecken, die die Kombination von Elementen oder Schritten verwenden, die in irgendeinem der Ansprüche angeführt sind, einschließlich Arten, die Elemente oder Schritte verwenden, die funktionale Äquivalente der Elemente oder Schritte, wie hier vorstehend beschrieben, sind.

Claims (15)

  1. Elektronisches Mehrfachchipsystem (89, 210, 252) mit: einem Substrat (98) mit auf diesem ausgebildeten Leitern (96), einem Basis-IC-Chip (82) mit einer ersten Oberfläche, die dem Substrat (98) zugewandt ist, und einer zweiten Oberfläche parallel zur ersten Oberfläche, einem ersten sekundären IC-Chip (84–86), der sich zwischen der ersten Oberfläche des Basis-IC-Chips (82) und dem Substrat (98) befindet und mit der ersten Oberfläche des Basis-IC-Chips über erste leitende Signalwege (81, 83) verbunden ist, und leitenden Kontakten (92), die sich zwischen der ersten Oberfläche des Basis-IC-Chips (82) und den Leitern (96) auf dem Substrat (98) erstrecken und dazu ausgelegt sind, erste Signale zwischen dem Basis-IC-Chip (82) und den Leitern auf dem Substrat zu übertragen; dadurch gekennzeichnet, dass ein Prozessor (122, 150, 168) auf dem Basis-IC-Chip (82) implementiert ist; und die leitenden Kontakte (92) elastische Federkontakte aufweisen.
  2. Elektronisches Mehrfachchipsystem nach Anspruch 1, wobei mindestens eines von zweiten Signalen, die zwischen dem ersten sekundären IC-Chip (84–86) und dem Basis-IC-Chip (82) bereitgestellt werden, eine höhere Frequenz aufweist als die ersten Signale, die zwischen dem Basis-IC-Chip und dem Substrat (98) bereitgestellt werden.
  3. Elektronisches Mehrfachchipsystem nach Anspruch 1 oder 2, wobei Lötmittel die ersten leitenden Signalwege (81, 83) bildet.
  4. Elektronisches Mehrfachchipsystem nach Anspruch 1, 2 oder 3, wobei das Substrat (98) ein Leiterplattensubstrat ist.
  5. Elektronisches Mehrfachchipsystem nach Anspruch 1, 2 oder 3, wobei das Substrat (98) ein Halbleitersubstrat ist.
  6. Elektronisches Mehrfachchipsystem nach Anspruch 1, wobei die Federkontakte (92) auf der ersten Oberfläche des Basis-IC-Chips (82) ausgebildet sind und an die Leiter (96) auf dem Substrat (98) gelötet sind.
  7. Elektronisches Mehrfachchipsystem nach Anspruch 1, wobei die leitenden Kontakte (92) aufweisen: die elastischen Federkontakte, die auf der ersten Oberfläche des Basis-IC-Chips (82) ausgebildet sind, und einen Federkontakt-Sockel, der Signalwege zwischen den Federkontakten und den Leitern (96) auf dem Substrat (98) vorsieht.
  8. Elektronisches Mehrfachchipsystem nach Anspruch 5, welches ferner aufweist: ein Mittel (100), das dazu ausgelegt ist, den Basis-IC-Chip (82) nahe dem Substrat (98) zu halten, so dass die Federkontakte (92) gegen die Leiter (96) auf der Oberfläche des Substrats gedrückt werden.
  9. Elektronisches Mehrfachchipsystem (210) nach Anspruch 1, welches ferner aufweist: einen zweiten sekundären IC-Chip (220, 221); und zweite leitende Wege (217, 218), die den zweiten sekundären IC-Chip (220, 221) mit der zweiten Oberfläche des Basis-IC-Chips (212) verbinden.
  10. Elektronisches Mehrfachchipsystem nach Anspruch 9, welches ferner aufweist: leitende Kontaktlöcher (224), die dazu ausgelegt sind, Signalwege zwischen der ersten und der zweiten Oberfläche des Basis-IC-Chips (212) vorzusehen.
  11. Elektronisches Mehrfachchipsystem nach Anspruch 9, wobei die zweiten leitenden Wege (217, 218) Federkontakte (218) aufweisen.
  12. Elektronisches Mehrfachchipsystem (252) nach Anspruch 1, welches ferner aufweist: einen IC-Chip (266, 267) dritter Ebene, der sich zwischen der ersten Oberfläche des Basis-IC-Chips (262) und einer Oberfläche des ersten sekundären IC-Chips (265) befindet, wobei der IC-Chip (266, 267) dritter Ebene mit dem ersten sekundären IC-Chip (265) über leitende Signalwege verbunden ist.
  13. Verfahren zum Verbinden einer Mehrfachchipanordnung (89, 210, 252) einer integrierten Schaltung (IC) mit Leitern (96) auf einem Substrat (98) zum Übertragen von ersten Signalen zwischen diesen, wobei die Mehrfachchipanordnung einen Basis-IC-Chip (82) mit einer Oberfläche aufweist und mindestens einen sekundären IC-Chip (84–86) aufweist, der an der Oberfläche des Basis-IC-Chips (82) angebracht ist, wobei Signalwege (81, 83) zwischen diesen vorgesehen sind, und wobei ein Prozessor (122, 150, 168) auf dem Basis-IC-Chip (82) implementiert ist; wobei das Verfahren folgende Schritte aufweist: a.) Vorsehen von leitenden Kontakten (92) auf der Oberfläche des Basis-IC-Chips (82), wobei jeder leitende Kontakt (92) elastische Federkontakte aufweist und sich ein freies Ende (93) von der ersten Oberfläche über den sekundären IC-Chip (84–86) hinaus nach außen erstreckt; und b.) Anbringen der Mehrfachchipanordnung (89, 210, 252) am Substrat (98) derart, dass das freie Ende (93) von jedem leitenden Kontakt (92) mit den Leitern (96) auf dem Substrat in Kontakt gebracht wird, und derart, dass sich der sekundäre IC-Chip (84–86) zwischen der Oberfläche des Basis-IC-Chips (82) und dem Substrat (98) befindet, wobei die leitenden Kontakte (92) die ersten Signale zwischen dem Basis-IC-Chip und den Leitern auf dem Substrat übertragen.
  14. Verfahren nach Anspruch 13, wobei Schritt b.) ferner das Löten der freien Enden (93) der leitenden Kontakte (92) an die Leiter (96) auf dem Substrat (98) und die Oberfläche des Substrats aufweist.
  15. Verfahren nach Anspruch 14, wobei Schritt b.) aufweist: Klemmen der Mehrfachchipanordnung (89, 210, 252) an das Substrat (98), so dass die elastischen Federkontakte (92) gegen die Leiter (96) auf der Oberfläche des Substrats (98) gedrückt werden.
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TW (1) TW561800B (de)
WO (1) WO2003030255A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009054505A1 (de) * 2009-12-10 2011-06-16 Zf Friedrichshafen Ag Karten-Terminal

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729150A (en) * 1995-12-01 1998-03-17 Cascade Microtech, Inc. Low-current probe card with reduced triboelectric current generating cables
US5914613A (en) 1996-08-08 1999-06-22 Cascade Microtech, Inc. Membrane probing system with local contact scrub
US6034533A (en) * 1997-06-10 2000-03-07 Tervo; Paul A. Low-current pogo probe card
US6256882B1 (en) 1998-07-14 2001-07-10 Cascade Microtech, Inc. Membrane probing system
US6578264B1 (en) * 1999-06-04 2003-06-17 Cascade Microtech, Inc. Method for constructing a membrane probe using a depression
DE10143173A1 (de) 2000-12-04 2002-06-06 Cascade Microtech Inc Wafersonde
WO2003052435A1 (en) 2001-08-21 2003-06-26 Cascade Microtech, Inc. Membrane probing system
US6882546B2 (en) * 2001-10-03 2005-04-19 Formfactor, Inc. Multiple die interconnect system
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US7383058B2 (en) * 2002-07-16 2008-06-03 Intel Corporation RF/microwave system with a system on a chip package or the like
US8837161B2 (en) * 2002-07-16 2014-09-16 Nvidia Corporation Multi-configuration processor-memory substrate device
US6724205B1 (en) * 2002-11-13 2004-04-20 Cascade Microtech, Inc. Probe for combined signals
US6956291B1 (en) * 2003-01-16 2005-10-18 National Semiconductor Corporation Apparatus and method for forming solder seals for semiconductor flip chip packages
US8584353B2 (en) 2003-04-11 2013-11-19 Neoconix, Inc. Method for fabricating a contact grid array
US7244125B2 (en) * 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
JP2007517231A (ja) 2003-12-24 2007-06-28 カスケード マイクロテック インコーポレイテッド アクティブ・ウェハプローブ
WO2006031646A2 (en) 2004-09-13 2006-03-23 Cascade Microtech, Inc. Double sided probing structures
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
US7269025B2 (en) * 2004-12-30 2007-09-11 Intel Corporation Ballout for buffer
US7656172B2 (en) 2005-01-31 2010-02-02 Cascade Microtech, Inc. System for testing semiconductors
US7535247B2 (en) 2005-01-31 2009-05-19 Cascade Microtech, Inc. Interface for testing semiconductors
CN2886929Y (zh) * 2005-12-28 2007-04-04 华为技术有限公司 一种超传输总线接口板间互连装置
JP4884830B2 (ja) * 2006-05-11 2012-02-29 三菱電機株式会社 半導体装置
US7403028B2 (en) 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US20080225503A1 (en) * 2007-03-15 2008-09-18 Qimonda Ag Electronic system with integrated circuit device and passive component
US7876114B2 (en) 2007-08-08 2011-01-25 Cascade Microtech, Inc. Differential waveguide probe
US8149007B2 (en) * 2007-10-13 2012-04-03 Formfactor, Inc. Carbon nanotube spring contact structures with mechanical and electrical components
JP2009176947A (ja) * 2008-01-24 2009-08-06 Olympus Corp ３次元モジュール
US7888957B2 (en) 2008-10-06 2011-02-15 Cascade Microtech, Inc. Probing apparatus with impedance optimized interface
WO2010059247A2 (en) 2008-11-21 2010-05-27 Cascade Microtech, Inc. Replaceable coupon for a probing apparatus
US20100252317A1 (en) * 2009-04-03 2010-10-07 Formfactor, Inc. Carbon nanotube contact structures for use with semiconductor dies and other electronic devices
US8272124B2 (en) * 2009-04-03 2012-09-25 Formfactor, Inc. Anchoring carbon nanotube columns
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module
TWI387090B (zh) * 2009-06-05 2013-02-21 Walton Advanced Eng Inc Reverse staggered stack structure of integrated circuit module
TWI476865B (zh) * 2011-05-25 2015-03-11 Advanced Semiconductor Eng 堆疊式封裝結構之製造方法
US8641428B2 (en) 2011-12-02 2014-02-04 Neoconix, Inc. Electrical connector and method of making it
US20140185214A1 (en) * 2012-12-31 2014-07-03 Zhen Jia Stacked power module for graphics processing unit
US9680273B2 (en) 2013-03-15 2017-06-13 Neoconix, Inc Electrical connector with electrical contacts protected by a layer of compressible material and method of making it
WO2015058073A1 (en) * 2013-10-17 2015-04-23 Arkansas Power Electronics Int'l., Inc. High voltage power chip module
US9412674B1 (en) * 2013-10-24 2016-08-09 Xilinx, Inc. Shielded wire arrangement for die testing
US9356009B2 (en) 2014-05-27 2016-05-31 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US9252138B2 (en) * 2014-05-27 2016-02-02 General Electric Company Interconnect devices for electronic packaging assemblies
KR102222484B1 (ko) * 2014-05-27 2021-03-04 에스케이하이닉스 주식회사 윙부를 가지는 플렉시블 적층 패키지
WO2016085501A1 (en) * 2014-11-26 2016-06-02 Hewlett Packard Enterprise Development Lp Transceiver module
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9839146B2 (en) 2015-10-20 2017-12-05 Cree, Inc. High voltage power module
US10468369B2 (en) 2017-07-24 2019-11-05 Cerebras Systems Inc. Apparatus and method for securing substrates with varying coefficients of thermal expansion
WO2019022902A1 (en) 2017-07-24 2019-01-31 Cerebras Systems Inc. APPARATUS AND METHOD FOR INTERCONNECTING MULTIPLE CHIPS
US10242891B2 (en) 2017-08-24 2019-03-26 Cerebras Systems Inc. Apparatus and method for securing components of an integrated circuit
JP6732118B2 (ja) * 2017-09-14 2020-07-29 新電元工業株式会社 電子モジュール及び電子モジュールの製造方法
USD908632S1 (en) 2018-09-17 2021-01-26 Cree Fayetteville, Inc. Power module
US10840216B2 (en) 2019-03-05 2020-11-17 Cerebras Systems Inc. Systems and methods for powering an integrated circuit having multiple interconnected die
US11145530B2 (en) 2019-11-08 2021-10-12 Cerebras Systems Inc. System and method for alignment of an integrated circuit
US11114410B2 (en) 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US20210343650A1 (en) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power distribution structure and method
US11735575B2 (en) 2021-05-27 2023-08-22 International Business Machines Corporation Bonding of bridge to multiple semiconductor chips

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4674007A (en) * 1985-06-07 1987-06-16 Microscience Corporation Method and apparatus for facilitating production of electronic circuit boards
US4647126A (en) 1985-06-17 1987-03-03 Sperry Corporation Compliant lead clip
US5917707A (en) * 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5829128A (en) 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
US6330164B1 (en) * 1985-10-18 2001-12-11 Formfactor, Inc. Interconnect assemblies and methods including ancillary electronic component connected in immediate proximity of semiconductor device
US4996583A (en) * 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
US5191404A (en) * 1989-12-20 1993-03-02 Digital Equipment Corporation High density memory array packaging
EP0454447A3 (en) * 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
US5155661A (en) * 1991-05-15 1992-10-13 Hewlett-Packard Company Aluminum nitride multi-chip module
JP3119927B2 (ja) 1992-03-18 2000-12-25 株式会社東芝 半導体装置
JP3110922B2 (ja) 1993-08-12 2000-11-20 富士通株式会社 マルチチップ・モジュール
US6064213A (en) * 1993-11-16 2000-05-16 Formfactor, Inc. Wafer-level burn-in and test
AU4237696A (en) 1994-11-15 1996-06-06 Formfactor, Inc. Mounting spring elements on semiconductor devices, and wafer-level testing methodology
GB2297652B (en) 1995-02-03 1999-03-31 Plessey Semiconductors Ltd Microchip module assemblies
US5998864A (en) 1995-05-26 1999-12-07 Formfactor, Inc. Stacking semiconductor devices, particularly memory chips
US6033935A (en) * 1997-06-30 2000-03-07 Formfactor, Inc. Sockets for "springed" semiconductor devices
JPH11186688A (ja) * 1997-10-14 1999-07-09 Murata Mfg Co Ltd ハイブリッドｉｃおよびそれを用いた電子装置
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP3563604B2 (ja) 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
KR100313185B1 (ko) * 1998-09-29 2001-11-07 포만 제프리 엘 집적 회로 소자의 전기적 액세스 및 상호 접속 방법과 그 장치
JP2000183507A (ja) 1998-12-17 2000-06-30 Shinko Electric Ind Co Ltd 半導体チップ若しくは半導体装置の実装基板への実装構造
JP2000223656A (ja) 1999-02-03 2000-08-11 Rohm Co Ltd 無線通信装置用半導体装置およびこれを用いた無線通信装置
US6351028B1 (en) 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
JP2001068621A (ja) 1999-06-21 2001-03-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001024150A (ja) * 1999-07-06 2001-01-26 Sony Corp 半導体装置
EP1067602A1 (de) 1999-07-07 2001-01-10 EEMS Italia S.p.a. Unverpackte oder halbverpackte elektrisch getestete elektronische frühausfallsfreie Halbleitervorrichtung und deren Herstellungsverfahren
US6680212B2 (en) 2000-12-22 2004-01-20 Lucent Technologies Inc Method of testing and constructing monolithic multi-chip modules
US6477058B1 (en) * 2001-06-28 2002-11-05 Hewlett-Packard Company Integrated circuit device package including multiple stacked components
US6882546B2 (en) 2001-10-03 2005-04-19 Formfactor, Inc. Multiple die interconnect system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009054505A1 (de) * 2009-12-10 2011-06-16 Zf Friedrichshafen Ag Karten-Terminal

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