DE60208601T2

DE60208601T2 - Oszillatorschaltung mit hoher Geschwindigkeit und niedrigem Zittern

Info

Publication number: DE60208601T2
Application number: DE60208601T
Authority: DE
Inventors: Wei Burlington Yang; Frederick E. Burlington Sykes
Original assignee: Gennum Corp
Current assignee: Gennum Corp
Priority date: 2001-04-12
Filing date: 2002-04-10
Publication date: 2006-11-09
Anticipated expiration: 2022-04-11
Also published as: EP1267491A2; US7031482B2; US20020167363A1; US6633202B2; DE60208601D1; EP1267491A3; CA2381105A1; DK1267491T3; US20040075505A1; ATE315846T1; ES2256350T3; EP1267491B1

Description

HINTERGRUND
1. GEBIET DER ERFINDUNG
Die Erfindung betrifft im Allgemeinen Oszillatorschaltungen. Insbesondere sieht die Erfindung eine Präzisions-Oszillatorschaltung mit geringem Jitter vor, die insbesondere gut zum Erzeugen von Taktsignalen geeignet ist, die in digitalen Systemen verwendet werden, wie in einem digitalen Hörgerätsystem. Die Erfindung hat jedoch einen Nutzwert in jeder Schaltungsanwendung, die eine Präzisions-Taktquelle mit geringem Jitter erfordert.
2. BESCHREIBUNG DER VERWANDTEN TECHNIK
Oszillatoren zum Erzeugen von Taktsignalen sind bekannt. Die zwei bekanntesten Typen von Oszillatoren sind Kristalloszillatoren und Ringoszillatoren. Ein Kristalloszillator ist eine piezo-elektrische Vorrichtung, die bei einer bestimmten Frequenz in Resonanz tritt bzw. schwingt, wenn eine Spannung an den Kristall angelegt wird. Obwohl einige Kristalle eine Leistung mit geringem Jitter liefern können, begrenzen die mechanischen Dimensionen des Kristalls typischerweise seine Anwendbarkeit in miniaturisierten Schaltungen, wie digitalen Hörgeräten, implantierbaren bioelektrischen Vorrichtungen und Fühlern/Sensoren und/oder jeder anderen elektronischen Miniaturvorrichtung.
Ringoszillatoren bestehen im Allgemeinen aus einer Vielzahl von logischen Gattern. Die logischen Gatter sind typischerweise Differentialinverter, die in einer Rückkopplungsschleife konfiguriert sind, um ein Oszillationsausgabesignal zu liefern. Die kumulative Verzögerung durch die Vielzahl von Differentialinvertern bestimmt die Frequenz des Oszillationsausgabesignals. Diese Differentialinverter setzen jedoch typischerweise aktive Lasten (d.h. Transistorvorrichtungen) in ihren Ausgabestufen ein. Die aktiven Lasten begrenzen die Leistung mit geringem Jitter des Oszillators derart, dass, um einen geringen Jitter in dem Ausgabetaktsignal zu erreichen, die Differentialinverter mit einer relativ hohen Netzspannung, wie 3 bis 5 Volt, betrieben werden müssen. Miniaturisierte Schaltungen umfassen jedoch typischerweise nur eine niedrige Spannungsversorgung, wie eine einzelne Batterieversorgung mit 1.3 Volt, und somit haben diese bekannten Oszillatoren einen begrenzten Nutzwert. Ferner setzen, um die Frequenz des Ausgabetaktsignals zu modifizieren, diese Aktivlast-Differentialinverter typischerweise eine verstellbare Stromquelle ein, die weiter zu dem Stromverbrauch der Schaltung beiträgt. Aus diesen Gründen sind Ringoszillatoren, die Differentialinverter mit aktiven Lasten einsetzen, schwierig in eine miniaturisierte Schaltungsanwendung zu integrieren. (Siehe zum Beispiel A. Hajimire, S. Limotyrakis und T. H. Lee, „Jitter and Phase Noise in Ring Oscillators", IEEE Journal of Solid-State Circuits, Vol. 34, Nr. 6, Juni 1999, S. 790–804).
Ein digitales Hörgerätsystem benötigt einen Oszillator als eine Taktreferenz. Der Takt muss einen niedrigen Jitter aufweisen, um einen hohen Rauschabstand (S/N – signal-to-noise ratio) sowohl des Analog-Digital(A/D)-Wandlers als auch des Digital-Analog(D/A)-Wandlers sicherzustellen, die typischerweise in dem Hörgerät enthalten sind. Ein Stromverbrauch in diesem Typ eines Systems sollte minimiert werden, da die gesamte Vorrichtung typischerweise von einer 1.3 Volt Zink-Luft- Hörgerätbatterie mit Strom versorgt wird. Andere Anforderungen dieses Typs eines Systems umfassen eine kleine Größe und Taktpräzision.
US-A-5 191 301 beschreibt einen Differentialringoszillator VCO mit einer Differentialspannungssteuerung. Eine Spannungssteuerung der Frequenz wird erreicht durch Gleichstrom-(dc)-Differentialverstärker, die durch Kondensatoren mit einigen oder allen der logischen Blockausgänge verbunden sind. Jedoch verwendet der beschriebene VCO kein kapazitives Netzwerk zum Abgleichen (capacitive trimming network). Stattdessen verwendet dieses Dokument ein einzelnes Paar von Kondensatoren, um die die Frequenz jedes logischen Blocks zu steuern.
US-A-6 054 885 beschreibt einen Oszillator, der unter Verwendung variabler Kapazitätsschaltungen abgestimmt wird. Die variablen Kapazitätsschaltungen umfassen Übertragungsgatter, die konfiguriert sind, Kondensatoren mit einem Ausgabeknoten der variablen Kapazitätsschaltung zu verbinden.
ZUSAMMENFASSUNG
Es ist eine Präzisions-Oszillatorschaltung mit geringem Jitter vorgesehen, die insbesondere gut geeignet ist zum Erzeugen eines Taktsignals in digitalen Miniatursystemen, wie digitalen Hörgeräten. Der Oszillator umfasst eine Vielzahl von Differentialinvertern, die in einer Rückkopplungsschleife konfiguriert sind, um ein oszillierendes Taktsignal zu erzeugen. Die Differentialinverter umfassen ein kapazitives Netzwerk zum Abgleichen, um die Frequenz des oszillierenden Taktsignals anzupassen, und setzen ohmsche Belastungen (resistive loads) ein, um einen Jitter in dem Taktsignal zu minimieren. Die Komponenten des Oszillators werden in einem gewöhnlichen Siliziumprozess hergestellt, um die Größe des Oszillators zu minimieren.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Blockdarstellung eines beispielhaften digitalen Hörgerätsystems mit einer Präzisions-Oszillatorschaltung mit geringem Jitter gemäß der vorliegenden Erfindung;
2 ist eine schematische Schaltungsdarstellung einer beispielhaften Präzisions-Oszillatorschaltung mit geringem Jitter gemäß der vorliegenden Erfindung;
3 ist eine schematische Schaltungsdarstellung einer beispielhaften Differentialinverterstufe mit einem digitalen kapazitiven Netzwerk zum Abgleichen zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter;
4 ist eine detailliertere schematische Schaltungsdarstellung eines beispielhaften digitalen kapazitiven Netzwerks zum Abgleichen, das in der in 3 gezeigten Differentialinverterstufe verwendet wird;
5 ist eine detailliertere schematische Schaltungsdarstellung einer beispielhaften Bias-Schaltung zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter; und
6 ist eine detailliertere schematische Schaltungsdarstellung einer beispielhaften Vergleicherschaltung zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter.
DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
Unter Bezugnahme nun auf die Zeichnungen ist 1 eine Blockdarstellung eines beispielhaften digitalen Hörgerätsystems 12 mit einer Präzisions-Oszillatorschaltung 26 mit geringem Jitter gemäß der vorliegenden Erfindung. Es sollte jedoch angemerkt werden, dass dieses digitale Hörgerätsystem 12 nur eine von vielen Anwendungen für die hier beschriebene Präzisions-Oszillatorschaltung 26 mit geringem Jitter ist.
Das digitale Hörgerätsystem 12 umfasst mehrere externe Komponenten 14, 16, 18, 20, 22, 24, 26, 28 und vorzugsweise eine einzelne integrierte Schaltung (IC – integrated circuit) 12A. Die externen Komponenten umfassen ein Paar von Mikrofonen 24, 26, eine Tele-Spule (tele-coil) 28, ein Lautstärkesteuerungs-Potentiometer 14, einen Speicherwahl-Schalter 16, Batterieanschlüsse 18, 22 und einen Lautsprecher 20.
Töne bzw. Geräusche werden von dem Paar von Mikrofonen 24, 26 empfangen und in elektrische Signale umgewandelt, die über den FMIC-Eingang 12C und den RMIC-Eingang 12D mit dem IC 12A verbunden sind. FMIC bezeichnet ein „vorderes (front) Mikrofon" und RMIC bezeichnet ein „hinteres (rear) Mikrofon". Die Mikrofone 24, 26 sind zwischen einer regulierten Spannungsausgabe von den RREG- und FREG-Pins 12B und den Erde-Knoten FGND 12F, RGND 12G unter Vorspannung gesetzt. Die regulierte Spannungsausgabe auf FREG und RREG wird intern in der IC 12A von einer Regeleinrichtung 30 erzeugt.
Die Tele-Spule 28 ist eine Vorrichtung, die in einem Hörgerät verwendet wird, die magnetisch mit einem Telefon-Handapparat koppelt und einen Eingangsstrom erzeugt, der proportional zu dem Telefonsignal ist. Dieser Eingangsstrom von der Tele-Spule 28 wird in den A/D-Wandler 32B des hinteren Mikrofons auf der IC 12A verbunden, wenn der Schalter 76 mit dem „T"-Eingangs-Pin 12E verbunden wird, was anzeigt, dass der Benutzer des Hörgeräts am Telefon spricht. Die Tele-Spule 28 wird verwendet, um eine akustische Rückkopplung in das System zu verhindern, wenn an dem Telefon gesprochen wird.
Das Lautstärkesteuerungs-Potentiometer 14 ist mit dem Lautstärkesteuerungs-Eingang 12N der IC 12A verbunden. Dieser variable Widerstand wird verwendet, um die Lautstärkeempfindlichkeit des digitalen Hörgeräts einzustellen.
Der Speicherwahl-Schalter 16 ist zwischen die positive Spannungsversorgung VB 18 der IC 12A und der Speicherwahl-Eingangs-Pin 12L gekoppelt. Der Schalter 16 wird verwendet, um das digitale Hörgerätsystem 12 zwischen einer Reihe von Einstellungs-Konfigurationen hin und her zu schalten. Zum Beispiel kann die Vorrichtung vorher für eine Vielzahl von Umgebungseinstellungen, wie ruhiges Zuhören, Musikhören, lauter Hintergrund, usw., programmiert worden sein. Für jede dieser Einstellungen können die Systemparameter der IC 12A optimal für den bestimmten Benutzer konfiguriert worden sein. Durch wiederholtes Drücken des Speicherwahl-Schalters 16 kann der Benutzer dann durch die verschiedenen Konfigurationen schalten, die in dem Nur-Lese-Speicher 44 der IC 12A gespeichert sind.
Die Batterieanschlüsse 12K, 12H der IC 12A sind vorzugsweise mit einer einzelnen Zink-Luft-Batterie mit 1.3 Volt verbunden. Diese Batterie stellt die primäre Stromquelle für das digitale Hörgerätsystem dar.
Die letzte externe Komponente ist der Lautsprecher 20. Dieses Element ist mit den Differentialausgängen an den Pins 12J, 12I der IC 12A verbunden und wan delt die verarbeiteten digitalen Eingangssignale von den zwei Mikrofonen 24, 26 in ein hörbares Signal für den Benutzer des digitalen Hörgerätsystems 12.
Es gibt viele Schaltungsblöcke in der IC 12A. Eine primäre Ton- bzw. Lautverarbeitung in dem System wird von dem Ton- bzw. Lautprozessor 38 ausgeführt. Ein Paar von A/D-Wandlern 32A, 32B ist zwischen die vorderen und hinteren Mikrofone 24, 26 und den Lautprozessor 38 gekoppelt und wandelt die eingegebenen analogen Signale in die digitale Domäne zur digitalen Verarbeitung durch den Lautprozessor 38. Ein einzelner D/A-Wandler 48 wandelt die verarbeiteten digitalen Signale zurück in die analoge Domäne zur Ausgabe durch den Lautsprecher 20. Andere Systemelemente umfassen eine Regeleinrichtung 30, ein Lautstärkesteuerungs-A/D 40, eine Schnittstelle/System-Steuereinrichtung 42, einen EEPROM-Speicher 44, eine Einschalt-Rückstellschaltung 46 und einen Oszillator/System-Taktgeber 36. Der Oszillator/System-Taktgeber 36 wird im Folgenden unter Bezugnahme auf die 2–6 detaillierter beschrieben.
Der Lautprozessor 38 umfasst vorzugsweise einen Richtprozessor 50, einen Vorfilter 52, einen Breitband-Doppel-Detektor 54, einen Bandaufteilfilter 56, eine Vielzahl von Schmalband-Kanalverarbeitungs- und Doppel-Detektoren 58A–58D, einen Summierer 60, einen Nachfilter 62, einen Notch-Filter 64, eine Lautstärkesteuerungsschaltung 66, eine automatische Verstärkungsregelungs-Ausgabeschaltung 68, eine Spitzenunterdrückungsschaltung 70, eine Squelch-Schaltung 72 und einen Lauterzeuger 74.
In Betrieb verarbeitet der Lautprozessor 38 digitale Töne wie folgt. Lautsignale, die in die vorderen und hinteren Mikrofone 24, 26 eingegeben werden, werden mit den vorderen und hinteren A/D-Wandlern 32A, 32B verbunden, die vorzugsweise Sigma-Delta-Modulatoren sind gefolgt von Dezimierungsfiltern, welche die analogen Lauteingaben von den zwei Mikrofonen in ein digitales Äquivalent umwandeln. Es ist anzumerken, dass, wenn ein Benutzer des digitalen Hörgerätsystems am Telefon spricht, der hintere A/D-Wandler 32B mit dem Tele-Spule-Eingang „T" 12E über den Schalter 76 verbunden ist. Sowohl der vordere A/D-Wandler 32A als auch der hintere A/D-Wandler 32B werden getaktet mit dem von dem Oszillator/System-Taktgeber 36 ausgegebenen Taktsignal (im Folgenden detaillierter diskutiert). Dieses selbe ausgegebene Taktsignal ist auch mit dem Lautprozessor 38 und dem D/A-Wandler 48 verbunden.
Die vorderen und hinteren digitalen Lautsignale von den beiden A/D-Wandlern 32A, 32B sind mit dem Richtprozessor und der Headroom-Erweiterungsschaltung 50 des Lautprozessors 38 verbunden. Der hintere A/D-Wandler 32B ist mit dem Prozessor 50 über den Schalter 75 verbunden. In einer ersten Position verbindet der Schalter 75 die digitale Ausgabe des hinteren A/D-Wandlers 32B mit dem Prozessor 50 und in einer zweiten Position verbindet der Schalter 75 die digitale Ausgabe des hinteren A/D-Wandlers 32B mit dem Summierungsblock 71 zum Zweck der Kompensation einer Okklusion.
Eine Okklusion ist die Verstärkung der Stimme des Benutzers in dem Ohrkanal. Das hintere Mikrofon kann in dem Ohrkanal angebracht werden, um dieses unerwünschte Signal zu empfangen, das durch den Okklusionseffekt erzeugt wird. Der Okklusionseffekt wird in diesen Systemtypen normalerweise reduziert, indem eine mechanische Öffnung in dem Hörgerät vorgesehen wird. Diese Öffnung kann jedoch ein Oszillationsproblem verursachen, da das Lautsprechersignal durch die Öffnung zurück zu dem Mikrofon/den Mikrofonen geführt wird. Das in 1 gezeigte System löst dieses Problem, indem es das von dem hinteren Mikrofon 26 empfangene unerwünschte Signal durch Vorwärtsleiten des hinteren Signals von dem A/D-Wandler 32B an die Summierungsschaltung 71 unterdrückt. Die Summierungsschaltung 71 subtrahiert dann das unerwünschte Signal von dem verarbeiteten zusammengesetzten Signal, um dadurch den Okklusionseffekt zu kompensieren.
Der Richtprozessor und die Headroom-Erweiterungsschaltung 50 umfassen eine Kombination von Filter- und Verzögerungselementen, die, wenn sie auf die zwei digitalen Eingangssignale angewendet werden, eine einzelne Richtungs-empfindliche Antwort bilden. Diese Richtungs-empfindliche Antwort wird derart erzeugt, dass die Verstärkung des Richtprozessors 50 ein Maximalwert sein wird für Töne, die von dem vorderen Mikrofon 24 kommen, und ein Mimimumwert sein wird für Töne, die von dem hinteren Mikrofon 26 kommen.
Der Teil der Headroom-Erweiterungsschaltung des Prozessors 50 erweitert den dynamischen Bereich der A/D-Umwandlung signifikant, was sehr wichtig ist für eine High-Fidelity-Audiosignalverarbeitung. Dies geschieht durch dynamisches Anpassen der Arbeitspunkte der A/D-Wandler 32A/32B. Die Headroom-Erweiterungsschaltung 50 passt die Verstärkung vor und nach der A/D-Wandlung an, so dass die Gesamtverstärkung unverändert bleibt, aber der immanente dynamische Bereich der A/D-Wandlerblöcke 32A/32B optimiert wird auf den Pegel des verarbeiteten Signals.
Die Ausgabe aus dem Richtprozessor und der Headroom-Erweiterungsschaltung 50 ist mit einem Vorfilter 52 verbunden, der ein Mehrzweckfilter ist zur Vorkonditionierung des Lautsignals vor weiteren Signalverarbeitungsschritten ist. Diese „Vorkonditionierung" kann viele Formen annehmen und kann in Kombination mit einer entsprechenden „Nachkonditionierung" in dem Nachfilter 62 verwendet werden, um spezielle Effekte zu erzeugen, die für eine bestimmte Klasse von Benutzern geeignet sein können. Zum Beispiel kann der Vorfilter 52 konfiguriert werden, die Übertragungsfunktionen des Mittelohres des Benutzers nachzuahmen, wodurch das Lautsignal tatsächlich in die „Kochlear-Domäne" gebracht wird. Signalverarbeitungsalgorithmen zur Korrektur einer Gehörbeeinträchtigung basierend zum Beispiel auf Verlust der inneren Haarzellen und Verlust der äußeren Haarzellen können von dem Lautprozessor 38 angewendet werden. Anschließend kann der Nachfilter 62 mit der umgekehrten Antwort des Vorfilters 52 konfiguriert werden, um das Lautsignal von der „Kochlear-Domäne" zurück in die „akustische Domäne" zu wandeln. Selbstverständlich können andere Vorkonditionierungs-/Nachkonditionierungs-Konfigurationen und entsprechende Signalverarbeitungsalgorithmen verwendet werden.
Das vorkonditionierte digitale Lautsignal wird dann mit dem Bandaufteilfilter 56 verbunden, der vorzugsweise eine Bank von Filtern mit variablen Eckfrequenzen und Durchlassbandverstärkungen umfasst. Diese Filter werden verwendet, um das einzelne Eingangssignal in vier unterschiedliche Frequenzbänder zu teilen. Die vier von dem Bandaufteilfilter 56 ausgegebenen Signale sind vorzugsweise phasengleich, so dass, wenn sie in Block 60 nach einer Kanalverarbeitung zusammen summiert werden, Nullen oder Spitzen in dem zusammengesetzten (von dem Summierer) Signal minimiert werden.
Eine Kanalverarbeitung der vier unterschiedlichen Frequenzbänder von dem Bandaufteilfilter 56 wird durch eine Vielzahl von Kanalverarbeitungs/Doppel-Detektor-Blöcken 58A–58D erreicht. Obwohl in 1 vier Blöcke gezeigt werden, sollte offensichtlich sein, dass mehr als vier (oder weniger als vier) Frequenzbänder in dem Bandaufteilfilter 56 erzeugt werden können, und somit können mehr oder weniger als vier Kanalverarbeitungs/Doppel-Detektor-Blöcke 58 in dem System verwendet werden.
Jeder der Kanalverarbeitungs/Doppel-Detektoren 58A–58D sieht eine automatische Verstärkungsregelungs(ACG – automatic gain control)-Funktion vor, die eine Kompression und Verstärkung auf dem bestimmten verarbeiteten Frequenzband (oder Kanal) vorsieht. Eine Kompression der Kanalsignale ermöglicht, dass leisere Töne mit einer höheren Verstärkung verstärkt werden als lautere Töne, für wel che die Verstärkung komprimiert wird. Auf diese Weise kann der Benutzer des Systems den gesamten Umfang von Tönen hören, da die Schaltungen 58A–58D den Lautumfang eines normalen Hörens in den reduzierten dynamischen Umfang des individuellen Benutzers als eine Funktion des Gehörverlustes eines individuellen Benutzers in dem bestimmten Frequenzband des Kanals komprimieren.
Die Kanalverarbeitungsblöcke 58A–58D können konfiguriert werden, ein Doppel-Detektor-Durchschnitts-Detektionsschema bei der Kompression der Eingangssignale einzusetzen. Das Doppel-Detektionsschema umfasst sowohl langsame als auch schnelle Angriffs(attack)/Freigabe(release)-Verfolgungs(tracking)module, die eine schnelle Antwort auf Transienten (in dem schnellen Verfolgungsmodul) ermöglichen, während sie ein unerwünschtes „Pumpen" des Eingangssignals (in dem langsamen Verfolgungsmodul) verhindern, was nur eine schnelle Zeitkonstante erzeugen würde. Die Ausgaben der schnellen und langsamen Verfolgungsmodule werden verglichen und der Kompressionsanstieg wird dann entsprechend angepasst. Das Kompressionsverhältnis, die Kanalverstärkung, die unteren und oberen Schwellen (zurück zu linearem Punkt) und die schnellen und langsamen Zeitkonstanten (der schnellen und langsamen Verfolgungsmodule) können für jeden der Vielzahl der Kanalverarbeitungsblöcke 58A–58D unabhängig programmiert und in dem Speicher 44 gespeichert werden.
1 zeigt auch einen Kommunikationsbus 59, der eine oder mehrere Verbindungen umfassen kann, zum Verbinden der Vielzahl von Kanalverarbeitungsblöcken 58A–58D. Dieser Interkanal-Kommunikationsbus 59 kann verwendet werden, um eine Information zwischen der Vielzahl von Kanalverarbeitungsblöcken 58A–58D derart zu kommunizieren, dass jeder Kanal (Frequenzband) den „Energie"-Pegel (oder ein anderes Maß) der anderen Kanalverarbeitungsblöcke berücksichtigen kann. Vorzugsweise berücksichtigt jeder Kanalverarbeitungsblock 58A–58D den „Energie"-Pegel von den höheren Frequenzkanälen. Zu sätzlich kann der „Energie"-Pegel von dem Breitband-Detektor 54 von jedem der Kanalverarbeitungsblöcke 58A–58D mit relativ schmalem Band bei der Verarbeitung ihrer individuellen Eingangssignale verwendet werden.
Nachdem die Kanalverarbeitung abgeschlossen ist, werden die viel Kanalsignale von dem Summierer 60 summiert, um ein zusammengesetztes Signal zu bilden. Dieses zusammengesetzte Signal wird dann mit dem Nachfilter 62 verbunden, der eine Nachverarbeitungsfilterfunktion anwenden kann, wie oben diskutiert. Anschließend an die Nachverarbeitung wird das zusammengesetzte Signal an einen Notch-Filter 64 angelegt, der ein schmales Band von Frequenzen dämpft, das in dem Frequenzbereich anpassbar ist, in dem Hörgeräte zum Oszillieren neigen. Dieser Notch-Filter 64 wird verwendet, um eine Rückkopplung zu reduzieren und ein unerwünschtes „Pfeifen" der Vorrichtung zu verhindern. Vorzugsweise kann der Notch-Filter 64 eine dynamische Übertragungsfunktion umfassen, welche die Tiefe der Kerbe (notch) basierend auf der Größe des Eingangssignals ändert.
Nach dem Notch-Filter 64 wird das zusammengesetzte Signal mit einer Lautstärkesteuerungsschaltung 66 verbunden. Die Lautstärkesteuerungsschaltung 66 empfängt einen digitalen Wert von der Lautstärkesteuerungs-A/D 40, der den gewünschten Lautstärkepegel anzeigt, der von dem Benutzer über das Potentiometer 14 eingestellt wird, und verwendet diesen gespeicherten digitalen Wert, um die Verstärkung einer enthaltenen Verstärkerschaltung zu setzen.
Von der Lautstärkesteuerungsschaltung wird das zusammengesetzte Signal dann mit dem AGC-Ausgabeblock 68 verbunden. Die AGC-Ausgabeschaltung 68 ist ein Begrenzer mit hohem Kompressionsverhältnis und geringer Verzerrung, der verwendet wird, um zu verhindern, dass pathologische Signale stark verzerrte Ausgabesignale von dem Lautsprecher 20 verursachen, die für den Benutzer der Vorrichtung schmerzhaft und ärgerlich sein können. Das zusammengesetzte Si gnal wird von der AGC-Ausgabeschaltung 68 an eine Squelch-Schaltung 72 verbunden, die eine Expansion der Niedrigpegel-Signale unter einer einstellbaren Schwelle durchführt. Die Squelch-Schaltung 72 verwendet zu diesem Zweck ein Ausgabesignal von dem Breitband-Detektor 54. Die Expansion der Niedrigpegel-Signale dämpft ein Rauschen von den Mikrofonen und anderen Schaltungen, wenn der Eingangs-Rauschabstand gering ist, wodurch während ruhigen Situationen ein niedrigeres Rauschsignal erzeugt wird. Ebenfalls mit der Squelch-Schaltung 72 verbunden wird ein Lauterzeugerblock 74 gezeigt, der zur Kalibrierung und zum Testen des Systems vorgesehen ist.
Die Ausgabe der Squelch-Schaltung 72 wird mit einem Eingang des Summierers 71 verbunden. Die andere Eingabe an den Summierer 71 kommt von der Ausgabe des hinteren A/D-Wandlers 32B, wenn sich der Schalter 75 in der zweiten Position befindet. Diese zwei Signale werden in dem Summierer 71 summiert und an den Interpolator und die Spitzenunterdrückungsschaltung 70 weitergeleitet. Diese Schaltung 70 arbeitet ebenfalls an pathologischen Signalen, aber sie arbeitet fast unverzüglich an großen Spitzensignalen und begrenzt eine starke Verzerrung. Der Interpolator verschiebt das Signal in der Frequenz nach oben als Teil des D/A-Prozesses und dann wird das Signal gekappt (clipped), so dass die Verzerrungsprodukte nicht zurück in den Basisbandfrequenzbereich spiegeln („Alias").
Die Ausgabe des Interpolators und der Spitzenunterdrückungsschaltung 70 wird von dem Lautprozessor 38 zu der D/A-H-Brücke 48 verbunden. Diese Schaltung 48 wandelt die digitale Darstellung der eingegebenen Lautsignale in eine Pulsdichte-modulierte Darstellung mit komplementären Ausgaben. Diese Ausgaben werden durch die Ausgänge 12J, 12I mit dem Lautsprecher 20 außerhalb des Chips verbunden, der die Ausgaben Tiefpaß-filtert und einen akustischen Analog der Ausgabesignale erzeugt. Die D/A-H-Brücke 48 umfasst einen Interpolator, einen digitalen Delta-Sigma-Modulator und eine H-Brücke-Ausgabestufe. Die D/A-H-Brücke 48 ist auch mit dem Oszillator/System-Taktgeber 36 verbunden und empfängt das Taktsignal von diesem (im Folgenden beschrieben).
Die Schnittstelle/System-Steuereinrichtung 42 ist zwischen einem seriellen Datenschnittstellen-Pin 12M auf der IC 12 und dem Lautprozessor 38 vorgesehen. Diese Schnittstelle wird verwendet, um mit einer externen Steuereinrichtung zum Zweck des Setzens der Parameter des Systems zu kommunizieren. Diese Parameter könne auf dem Chip in dem EEPROM 44 gespeichert werden. Wenn eine „black-out" oder „brown-out" Bedingung auftritt, dann kann die Einschalt-Rückstellschaltung 46 verwendet werden, um der Schnittstelle/System-Steuereinrichtung 42 zu signalisieren, das System in einen bekannten Zustand zu konfigurieren. Eine derartige Bedingung kann zum Beispiel auftreten, wenn die Batterie ausfällt.
Unter Bezugnahme nun auf die verbleibenden Zeichnungen ist 2 eine schematische Schaltungsdarstellung einer beispielhaften Präzisions-Oszillatorschaltung 36 mit geringem Jitter gemäß der vorliegenden Erfindung. Die Oszillatorschaltung kann zum Beispiel als der in 1 gezeigte Oszillator/System-Taktgeber 36 für das digitale Hörgerätsystem verwendet werden.
Der bevorzugte Oszillator 36 umfasst eine Vielzahl von Differentialinvertern 100A–100C, die in einer Rückkopplungsschleife konfiguriert sind, um ein oszillierendes Signal zu erzeugen, einen Differential-zu-einseitig-Vergleicher(Komparator) 102, einen Inverter 114, einen ersten D-Flipflop 116, einen zweiten D-Flipflop 122 und einen Inverter 126.
Jeder der Differentialinverter 100A–100C umfasst ein Paar von Eingängen 104A/106A bis 104C/106C und ein Paar von Ausgängen 104B/106B bis 104D/106D.
Die Ausgaben von dem dritten Differentialinverter 1000 werden als die Eingaben zurück in den ersten Differentialinverter 100A eingegeben, was zu einem oszillierenden Ausgabesignalpaar 104D/106D führt. Die bevorzugte Differentialinverterschaltung 100A–100C wird im Folgenden in Verbindung mit den 3–4 beschrieben.
Die Differentialinverter 100A–100C weisen jeweils eine Verzögerungsstufe in dem Oszillator auf. Die Zeitdauer dieser Verzögerung bestimmt die Oszillationsfrequenz des Oszillators. Obwohl in 2 drei Verzögerungsstufen 100A–100C gezeigt werden, kann der Oszillator mehr als drei Stufen aufweisen. Jede der Verzögerungsstufen 100A–100C und die Vergleicherschaltung 102 werden unter Vorspannung gesetzt (biased) unter Verwendung eines gewöhnlichen Bias-Signals 112, das von der in 5 gezeigten Bias-Schaltung erzeugt wird.
Mit jedem der Differentialinverter 100A–100C ist auch ein digitales Abgleichwort (trimming word) 110 verbunden, das eine Vielzahl von digitalen Abgleichungs-Bits (trimming bits) (TRIM0–TRIM4) aufweist. Wie im Folgenden detaillierter beschrieben wird, werden diese Abgleichungs-Bits verwendet, um die Verzögerung der Differentialinverter 100A–100C zu ändern und somit die Oszillationsfrequenz des Oszillators zu ändern.
Die Differentialoszillations-Ausgabesignale 104D/106D werden mit dem Vergleicher 102 verbunden, der die Differentialoszillations-Ausgabesignale in ein einseitiges Oszillations-Ausgabesignal 108 wandelt. Dieses Signal 108 wird dann mit einem Inverter 114 verbunden, der das Oszillationssignal 108 weiter verstärkt. Die Ausgabe dieses Inverters 114 ist ein mit „CLK8M" bezeichneter Knoten, der anzeigt, dass der Oszillator vorzugsweise eingestellt ist, ein Ausgabetaktsignal mit 8 MHz zu erzeugen. Der erste D-Flipflop 116 ist konfiguriert, den „8 MHz"-Takt durch zwei zu teilen, um bei Knoten „CLK4M" ein Taktsignal mit 4 MHz zu er zeugen. Dieses „4 MHz"-Signal wird weiter von dem zweiten D-Flipflop 122 durch zwei geteilt, um ein Taktsignal mit 2 MHz „CLK2M" zu erzeugen, das von den A/D- und D/A-Wandlern 32A, 32B, 48 in dem in 1 gezeigten digitalen Hörgerät verwendet wird. Der zweite D-Flipflop 122 empfängt auch ein Rückstellsignal „RSTB" von einer Steuereinrichtung. Das Rückstellsignal wird verwendet, um den „2 MHz"-Takt mit anderen externen Taktsignalen in dem System zu synchronisieren. Durch Verwendung einer „8 MHz"-Oszillationsfrequenz und dann einer Teilung, um den gewünschten „2 MHz"-Systemtakt für das digitale Hörgerätsystem zu erreichen, wird ein Jitter reduziert und in dem Oszillator 36 können kleinere Komponenten verwendet werden.
3 ist eine schematische Schaltungsdarstellung einer beispielhaften Differentialinverterstufe 100A mit einem digitalen kapazitiven Netzwerk 150 zum Abgleichen zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter. Die Differentialinverterstufe 100A umfasst ein Paar von Eingangs-NMOS-Transistoren M1 140, M2 142, eine Bias-NMOS-Vorrichtung M5 144, ein Paar von Basisverzögerungskondensatoren C1, C2 146, 148, ein Paar von Widerstandslasten R1, R2 154, 152 und ein digitales kapazitives Netzwerk 150 zum Abgleichen.
Die zwei NMOS-Transistoren M1, M2 sind Source-verbunden mit dem Drain des NMOS-Transistors M5, der einen konstanten Bias-Strom erzeugt, der zwischen M1 und M2 geteilt wird. Der konstante Bias-Strom wird bestimmt von dem Biasspannungspegel 112, der von der in 5 gezeigten Bias-Schaltung in das Gate der NMOS-Vorrichtung M5 eingegeben wird. Das Gate von M1 ist mit dem positiven Eingangsknoten 104A verbunden und das Gate von M2 ist mit dem negativen Eingangsknoten 106A verbunden. Der Drain von M1 ist mit dem negativen Ausgangsknoten 104B verbunden und der Drain von M2 ist mit dem positiven Ausgangsknoten 106B verbunden. Diese Ausgangsknoten 106B, 104B sind miteinander über die Basisverzögerungskondensatoren C1, C2 146, 148 und das ka pazitive Netzwerk 150 zum Abgleichen verbunden, wie detaillierter im Folgenden in Verbindung mit 4 beschrieben wird. Die Ausgangsknoten 104B/106B sind mit der Vdd-Stromversorgung durch die Widerstandslasten R1, R2 154, 152 verbunden.
Die Eingangstransistoren M1, M2 sind vorzugsweise Vorrichtungen für große Bereiche, um ein 1/f-Rauschen zu reduzieren, und setzen große Breite/Länge(„W/L")-Verhältnisse auf der Gate-Struktur ein, um eine Transkonduktanz zu erhöhen. Die große Größe dieser Vorrichtungen liefert auch eine große parasitäre Kapazität verbunden mit den Basisverzögerungskondensatoren C1, C2 146, 148.
Die Lastwiderstände R1 und R2 sind monolithische Widerstände, die in demselben Siliziumprozess hergestellt werden, der verwendet wird, um die NMOS-Vorrichtungen, die Kondensatoren und alle anderen Schaltungselemente des Oszillators 36 zu erzeugen. Vorzugsweise werden diese Widerstände R1, R2 hergestellt aus einem Schmalbereichs-Widerstandsmaterial (d.h. nicht-salicidiertes Polysilizium) mit einer niedrigen parasitären Kapazität. Die Lastwiderstände bestimmen den DC-Arbeitspunkt des Inverters. Durch eine Verwendung von Lastwiderständen statt aktiver Lasten (d.h. PMOS-Transistoren) zeigt der Inverter 100A ein geringeres 1/f-Rauschen (was zu einem verbesserten niedrigen Jitter führt) und eine verbesserte Präzision.
Das kapazitive Netzwerk 150 zum Abgleichen empfängt als Eingaben die digitalen Abgleichungsbits 110. Wie im Folgenden in Verbindung mit 4 gezeigt wird, betreiben diese digitalen Abgleichungsbits eine Serie von NMOS-Durchgangstransistoren, die einen Satz von binär-gewichteten Kondensatoren zwischen den zwei Ausgangsknoten 104B/106B verbinden, um dadurch die Kapazität zwischen den Ausgangsknoten zu ändern. Die gesamte Kapazität zwischen diesen zwei Ausgangsknoten (C_L) bestimmt die Verzögerung durch den Inverter und somit die Oszillationsfrequenz des Oszillators (f_OSC).
Die Oszillationsfrequenz kann wie folgt berechnet werden. Es wird angenommen, dass ein Inverter eine Verzögerung von τ hat. Da die Anzahl von Verzögerungsstufen in dem in 2 gezeigten beispielhaften Oszillator n = 3 ist, wird die Ausgabefrequenz f_OSC geliefert durch:
Da
dann
wobei g_m die Transkonduktanz von M1 und M2 ist und C_L die Lastkapazität an den Ausgangsknoten 104B/106B ist. C_L umfasst die Basisverzögerungskondensator C1 oder C2, die parasitäre Kapazität des Eingangstransistors und die von dem kapazitiven Netzwerk 150 zum Abgleichen hinzugefügte Kapazität, wenn in der nominalen Frequenzeinstellung gesetzt.
Ein geringer Jitter in dem Differentialinverter wird erreicht durch die Verwendung von ohmschen Belastungen (statt von aktiven Lasten) und durch eine Optimierung der Gestaltung der aktiven Vorrichtungen und ihrer Signalausschläge. Die Transistoren M1, M2 des Differentialinverters 100A sind vorzugsweise derart skaliert, dass die Eingangs- und Ausgangspegel jeder Stufe 100A–100C übereinstimmen. Durch Verwendung von Vorrichtungen mit breiten Kanälen wird der Arbeitspunkt der Inverterstufe optimiert, um einen Signalausschlag zu maximieren und eine Triodenoperation der Transistoren zu verhindern. Eine Optimierung des Signalausschlags auf diese Weise verbessert die dv/dt-Leistung des Inverters bei einer bestimmten Frequenz, so dass ein Eingangsrauschen einen minimalen Effekt auf den Jitter hat.
4 ist eine detailliertere schematische Schaltungsdarstellung eines beispielhaften digitalen kapazitiven Netzwerks 150 zum Abgleichen, das in der in 3 gezeigten Differentialinverterstufe verwendet wird. Diese Schaltung 150 ist zwischen den Ausgangsknoten 104B/106B vorgesehen und umfasst eine Vielzahl von binär-gewichteten Kondensatoren C11–C52, die zwischen den Ausgangsknoten 104B/106B über Durchgangstransistoren M11–M52 verbunden sind. Die Gates der NMOS-Durchgangstransistoren sind mit den digitalen Abgleichungsbits 110 (TRIM0–TRIM4) verbunden.
Der erste Level von binär-gewichteten Kondensatoren ist die Kombination von C11 und C12. Jeder dieser Kondensatoren trägt vorzugsweise 0.014 Picofarad an Kapazität zu den Basis-Kondensatoren C1, C2 bei, die vorzugsweise 0.18 Picofarad haben. Die Kapazität des ersten Levels wird zu der Basis-Kapazität hinzugefügt durch Anlegen eines positiven Logik-Levels auf dem Abgleichungsbit TRIM0 110E. Wenn TRIM0 positiv ist, werden die Durchgangstransistoren M11 und M12 angeschaltet, wodurch die zwei Kondensatoren zwischen den Ausgangsknoten 104B/106B miteinander verbunden werden.
Ähnlich arbeitet der zweite, dritte, vierte und fünfte Level der binär-gewichteten Kondensatoren, um eine Kapazität zwischen den Ausgangsknoten 104B/106B hinzuzufügen, wenn die entsprechenden digitalen Abgleichungsbits aktiviert werden. Vorzugsweise sind die Kondensatoren C21, C22 des zweiten Levels 0.031 Picofarad, die Kondensatoren C31, C32 des dritten Levels 0.065 Picofarad, die Kondensatoren C41, C42 des vierten Levels 0.133 Picofarad und die Kondensatoren C51, C52 des fünften Levels 0.269 Picofarad. Durch geeignetes Aktivieren der fünf digitalen Abgleichungsbits (TRIM0–TRIM4) können zweiunddreißig Kapazitäts-Level (zwischen nur TRIM0 aktiviert bis alle fünf Bits aktiviert) zu der von C1, C2 vorgesehenen Basis-Kapazität hinzugefügt werden. Die fünf Abgleichungsbits tiefem eine Frequenzanpassung von +/–2.5% nominal mit einem Bereich von ungefähr +114% bis –45%. Obwohl fünf digitale Abgleichungsbits und fünf Sätze von Abgleichungskondensatoren bevorzugt sind, ist offensichtlich, dass jede Anzahl von Abgleichungs-Levels und Abgleichungskondensatorensätze mit der vorliegenden Erfindung verwendet werden können.
Nominell sind die fünf Abgleichungsbits konfiguriert, die nominale Frequenz des Oszillators zu erzeugen. Vorzugsweise liegt diese irgendwo zwischen dem achten und zwanzigsten Level der zweiunddreißig möglichen Level für die Abgleichungsbits. In dem in 1 und 2 gezeigten bevorzugten Ausführungsbeispiel ist die nominale Frequenz 8 MHz. Durch Konfigurieren der Abgleichungsbits auf diese Weise kann die nominale Frequenz nach oben und nach unten von dem nominalen Level angepasst werden.
5 ist eine detailliertere schematische Schaltungsdarstellung einer beispielhaften Bias-Schaltung zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter. Diese Schaltung umfasst die MOS-Vorrichtungen 170–184 und den Widerstand 186. Die Schaltung ist eine Konstant-Transkonduktanz-Bias-Schaltung mit Stromspiegeln, die in einem Paar von Rückkopplungsschleifen verbunden sind. Der von dieser Schaltung erzeugte Bias- Spannungspegel 112 wird an die Differentialinverter 100A–100C und den Vergleicher 102 angelegt, um diese Schaltungen an demselben Arbeitspunkt unter Vorspannung zu setzen (bias).
Die MOS-Transistoren M1–M4 180, 184, 174, 178 und der Widerstand R 186 bilden die Bias-Schaltung. Die Kanallänge dieser Vorrichtungen wird gewählt, um ein hohes Stromversorgungs-Rückweisungsverhältnis zu liefern. Die MOS-Transistoren Ms1, Ms2 und Ms3 170, 172, 176 bilden eine einfache Startschaltung für die Bias-erzeugenden Vorrichtungen. Der Transistor Mc 182 ist konfiguriert als ein MOS-Kondensator und wird verwendet, um das Ausgangsrauschen der Bias-Spannung 112 zu reduzieren.
6 ist eine detailliertere schematische Schaltungsdarstellung einer beispielhaften Vergleicherschaltung 102 zur Verwendung mit der in 2 gezeigten Präzisions-Oszillatorschaltung mit geringem Jitter. Die Vergleicherschaltung 102 ist fast identisch zu dem in 3 gezeigten Differentialinverter 100A, außer dass sie die Kondensatoren C1, C2 oder das kapazitive Netzwerk 150 zum Abgleichen nicht umfasst. Obwohl in 6 zwei Ausgänge gezeigt werden, wenn in dem in 2 gezeigten Oszillator konfiguriert, ist nur das negative Ausgabesignal 108 in der Schaltung betriebsfähig. Wie der Differentialinverter 100A verwendet auch der Vergleicher ohmsche Belastungen R1, R2, um ein 1/f-Rauschen zu reduzieren und somit einen Jitter zu minimieren.
Die vorliegende Erfindung liefert viele Vorteile gegenüber herkömmlichen Oszillatorenschaltungen. Einige dieser Vorteile umfassen: (1) keine externen Teile; die in den 2–4 gezeigten Komponenten werden alle in demselben Siliziumprozess hergestellt, wodurch die Größe der Oszillatorschaltung minimiert wird; (2) hohe Präzision; durch Verwendung der kapazitiven Netzwerke zum Abgleichen kann die Oszillationsfrequenz bis auf +/–2.5% der nominalen Frequenzein stellung abgestimmt werden; und (3) geringer Jitter; wie oben erläutert wird durch die Verwendung von ohmschen Belastungen in dem Differentialinverter und durch Optimierung und Anpassung der Gestaltung der aktiven Vorrichtungen der Jitter minimiert.
Nach der Beschreibung eines Beispiels der Erfindung durch die Zeichnungen sollte offensichtlich sein, dass dies nur ein Beispiel ist, und nichts in der detaillierten Beschreibung der Zeichnungen soll diese Erfindung auf dieses eine Beispiel beschränken.

Claims

Oszillator, welcher umfasst: eine Vielzahl von Differenzialinvertern (100A–100C), welche in einer Rückkopplungsschleife konfiguriert sind, um ein oszillierendes Ausgangssignal zu erzeugen, wobei jeder Differenzialinverter (100A–100C) ein kapazitives Netzwerk (150) zum Abgleichen enthält; und eine Vielzahl digitaler Bits (110) zum Abgleichen, die an die kapazitiven Netzwerke (150) zum Abgleichen gekoppelt sind, zur Auswahl eines oder mehrerer Kondensatoren (162A–162E, 164A–164E) in jedem kapazitiven Netzwerk (150) zum Abgleichen, wobei die Verzögerung eines jeden Differenzialinverters (100A–100C) gleichzeitig abgeglichen wird als Antwortverhalten auf die digitalen Bits (110) zum Abgleichen; wobei das kapazitive Netzwerk (150) zum Abgleichen eines jeden Differenzialinverters eine Vielzahl von binär gewichteten Kondensatoren (162A–162E, 164A–164E) enthält, welche in einer Vielzahl von binären Levels konfiguriert sind, wobei jeder binäre Level ein Paar Kondensatoren (162A–162E, 164A–164E) und ein Paar Durchgangstransistoren (M11–M52) enthält, wobei ein Ende eines jeden Kondensators an den Differenzialinverter (100A–100C) gekoppelt ist, wobei die Durchgangstransistoren (M11–M52) an eines der digitalen Bits (110) zum Abgleichen gekoppelt sind, und wobei die digitalen Bits (110) zum Abgleichen die Durchgangstransistoren (M11–M52) auf jedem der binären Levels einschalten und ausschalten, um das andere Ende eines jeden Kondensators des Paares der Kondensatoren (162A–162E, 164A–164E) in jedem der binären Levels mit einem Massepotenzial (V_SS) zu verbinden.
Oszillator nach Anspruch 1, welcher weiter umfasst: einen Komparator (102), welcher an einen der Differenzialinverter (100A–100C) gekoppelt ist, der das oszillierende Ausgangssignal von einem Differenzialsignal in ein einseitiges Signal umwandelt.
Oszillator nach Anspruch 2, welcher weiter umfasst: einen ersten Teiler (116) zur Teilung des Eintakt-Signals durch einen Faktor 2, um ein erstes geteiltes Signal zu bilden.
Oszillator nach Anspruch 3, welcher weiter umfasst: einen zweiten Teiler (122) zur Teilung des ersten geteilten Signals durch einen Faktor 2, um ein zweites geteiltes Signal zu bilden.
Oszillator nach Anspruch 4, wobei der zweite Teiler (122) an ein Rückstell-Signal gekoppelt ist und einen Schaltkreis enthält, um das zweite geteilte Signal mit einem externen Taktsignal zu synchronisieren.
Oszillator nach Anspruch 1, welcher weiter umfasst: eine Bias-Schaltung (112), die an die Vielzahl der Differenzialinverter (100A–100C) gekoppelt ist, um die Differenzialinverter (100A–100C) auf einen gemeinsamen Arbeitspunkt zu legen.
Oszillator nach Anspruch 1, wobei die Differenzialinverter (100A–100C) ein Paar von Eingängen (104A, 106A) und ein Paar von Ausgängen (104B, 106B) enthalten, ein Transistorpaar (140, 142) einer Eingangsstufe, welches zwischen das Paar der Eingänge (104A, 106A) und das Paar der Ausgänge (104B, 106B) gekoppelt ist, und ein Paar ohmscher Lasten (152, 154), die an jeden Ausgang im Paar der Ausgänge (104B, 106B) gekoppelt sind.
Oszillator nach Anspruch 7, wobei die Differenzialinverter (100A–100C) weiter ein Paar Basiskondensatoren (146, 148) enthalten, die zwischen das Paar der Ausgänge (104B, 106B) gekoppelt sind, wobei die Basiskondensatoren (146, 148) eine Basiszeitverzögerung für Signale festlegen, welche durch die Differenzialinverter (100A–100C) kommuniziert werden.
Oszillator nach Anspruch 8, wobei das kapazitive Netzwerk (150) zum Abgleichen parallel zu den Basiskondensatoren (146, 148) zwischen das Paar der Ausgänge (104B, 106B) gekoppelt ist.
Oszillator nach Anspruch 9, wobei die Differenzialinverter (100A–100C) weiter einen Bias-Transistor (144) enthalten, der an ein externes Bias-Signal und ein Paar von Eingangstransistoren (140, 142) gekoppelt ist.
Oszillator nach Anspruch 1, wobei das oszillierende Ausgangssignal dazu verwendet wird, um wenigstens einen A/D-Konverter (32A, 32B) und wenigstens einen D/A Konverter (48) in einem digitalen Hörgeräte-System zu takten.
Oszillator nach Anspruch 1, wobei die Vielzahl der Differenzialinverter (100A–100C) wenigstens drei Differenzialinverter (100A, 100C) enthält.
Oszillator nach Anspruch 2, welcher weiter umfasst: eine Bias-Schaltung (112), die an die Vielzahl der Differenzialinverter (100A–100C) und dem Komparator (102) gekoppelt ist, um die Differenzialinverter (100A–100C) und den Komparator (102) auf einen gemeinsamen Betriebspunkt zu legen.
Oszillator nach Anspruch 1, wobei die Vielzahl der binären Levels wenigstens fünf Levels enthält.
Oszillator nach Anspruch 1, wobei die kapazitiven Netzwerke (150) zum Abgleichen an eine Ausgangsstufe der Differenzialinverter (100A–100C) gekoppelt sind.
Oszillator nach Anspruch 7, wobei das Paar der ohmschen Lasten (154, 152) und das Transistorpaar (140, 142) der Eingangsstufe in einem gemeinsamen Halbleiter-Verfahren hergestellt werden.
Oszillator nach Anspruch 16, wobei das Paar der ohmschen Lasten (152, 154) aus einem nicht-silicidischen Polysilicium hergestellt ist.
Oszillator nach Anspruch 7, wobei das Transistorpaar (140, 142) der Eingangsstufe NMOS-Bausteine sind.
Oszillator nach Anspruch 1, wobei die Frequenz des oszillierenden Ausgangssignals durch Auswahl eines oder mehrerer der digitalen Bits (110) zum Abgleichen variiert wird.
Oszillator nach Anspruch 13, wobei die Bias-Schaltung (112) ein Bias-Schaltkreis mit einem konstanten Gegenwirkleitwert ist.
Oszillator nach Anspruch 19, wobei die Frequenz des oszillierenden Ausgangssignals um ungefähr +/–2,5% eines Nominalwertes einer Frequenz mit den digitalen Bits (110) zum Abgleichen variiert werden kann.