DE60209774T2

DE60209774T2 - Bitdetektionsanordnung und vorrichtung zur wiedergabe von informationen

Info

Publication number: DE60209774T2
Application number: DE60209774T
Authority: DE
Inventors: A. Josephus KAHLMAN
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-11-30
Filing date: 2002-10-24
Publication date: 2006-11-02
Anticipated expiration: 2022-10-25
Also published as: KR20040065566A; JP2005510936A; CN1636321A; WO2003047109A2; DE60209774D1; CN100417025C; JP4339121B2; AU2002339626A1; US20050018776A1; EP1459447A2; EP1459447B1; KR100899180B1; US7430239B2; WO2003047109A3; ATE320110T1

Description

Die vorliegende Erfindung bezieht sich auf eine Bitdetektionsanordnung zum Umwandeln eines analogen Signals mit einer Amplitude in ein digitales Signal, das eine Bitsequenz darstellt, von dem das analoge Signal hergeleitet wird, wobei diese Anordnung die nachfolgenden Elemente umfasst:

– eine Vorverarbeitungseinheit zum Umwandeln des analogen Signals in ein verarbeitetes Signal, geeignet zur Weiterverarbeitung und zur Erzeugung eines ersten Ausgangssignals, mit einem Analog-Digital-Wandler, der das verarbeitete Signal mit einer Abtastrate ausliefert, die von einem ersten Taktsignal gesteuert wird;
– eine digitale phasenverriegelte Schleife zum Verriegeln des verarbeiteten Signals und zum Ausliefen eines Phasensignals unter Verwendung des ersten Taktsignals, und
– eine Bitentscheidungseinheit zum Ausliefern des digitalen Signals und eines dritten Taktsignals unter Verwendung des Phasensignals, des ersten Taktsignals und des ersten Ausgangssignals.

Die vorliegende Erfindung bezieht sich ebenfalls auf eine Anordnung zum Wiedergeben von Information auf einem Informationsträger mit einer derartigen Bitdetektionsanordnung.
Eine Ausführungsform einer derartigen Bitdetektionsanordnung ist aus der Europäischen Patentanmeldung 0342736 bekannt.
Die bekannte Bitdetektionsanordnung verwandelt das analoge Signal in das verarbeitete Signal durch Verwendung des Analog-Digital-Wandlers ADC der Vorverarbeitungseinheit. Das verarbeitete Signal umfasst auf diese Weise Abtastwerte des analogen Signals. Der Analog-Digital-Wandler ADC wird von dem ersten Taktsignal gesteuert, das eine Frequenz von etwa der Bitrate oder höher der Bitsequenz hat, von der das analoge Signal hergeleitet wird. Die Bits in der Bitsequenz werden nachstehend auch als Kanalbits bezeichnet. Die Bitrate der Kanalbits in dem analogen Signal werden nachstehend auch als Kanalbitrate oder als die Kanalbitfrequenz bezeichnet. Die digitale PLL ist imstande, das Phasensignal auszuliefern, das die Kanalbitrate angibt. Die Bitentscheidungseinheit ist imstande, einen ersten Übergang mit einem vorbestimmten Pegel des Phasensignals zu bestimmen und ist imstande das digitale Signal dadurch auszuliefern, dass ein Vorzeichen eines Abtastwertes des analogen Signals zu einem Zeitpunkt in der Nähe des ersten Über gangs bestimmt wird, und zwar durch Verwendung des verarbeiteten Signals. Dazu wird in diesem Fall das verarbeitete Signal als das erste eingangs genannte Ausgangssignal verwendet. Die Bitentscheidungseinheit ist imstande, das dritte Taktsignal auszuliefern, das zu den digitalen Daten synchron ist. Das dritte Taktsignal wird von dem Phasensignal hergeleitet. Das Taktsignal wird verwendet um die einwandfreien Bits zu den richtigen Zeitpunkten auszutakten. Die bekannte Bitdetektionsanordnung umfasst ebenfalls einen Interpolator, der die Phasendifferenz zwischen einem Nullübergang des ersten Taktsignals und einem Nullübergang des verarbeiteten Signals bestimmt. Entsprechend dieser Phasendifferenz wird die Phase des verarbeiteten Signals korrigiert und daraufhin der digitalen PLL zugeführt.
Es dürfte einleuchten, dass der Analog-Digital-Wandler ADC mit einer Rate abtasten muss, die durch die Kanalbitrate bestimmt ist. Mit wachsenden Ansprüchen auf die Kanalbitrate muss der Analog-Digital-Wandler ADC auch mit zunehmenden Raten abtasten. Es ist ein Nachteil der bekannten Bitdetektionsanordnung, dass diese nicht imstande ist, analoge Signale mit relativ hohen Kanalbitraten zu verarbeiten. Weiterhin ist ein Analog-Digital-Wandler ADC, der mit relativ hohen Abtastraten abtasten kann, relativ teuer. Auch die Geschwindigkeit, mit der die digitale PLL arbeitet, wird durch die Kanalbitrate bestimmt, und deswegen werden die Ansprüche auf die digitale PLL höher bei zunehmenden Kanalbitraten.
Es ist daher u. a. eine Aufgabe der vorliegenden Erfindung, eine Bitdetektionsanordnung der eingangs beschriebenen Art zu schaffen, die imstande ist, analoge Signale mit relativ hohen Kanalbitraten zu verarbeiten und sogar auch noch zu relativgeringen Kosten.
Es ist eine zweite Aufgabe der vorliegenden Erfindung, ein Gerät zum Wiedergeben von Information zu schaffen, die auf einem Informationsträger aufgezeichnet ist, wobei dieses Gerät mit einer derartigen Bitdetektionsanordnung versehen ist.
Die erste Aufgabe wird darin verwirklicht, dass die Bitdetektionsanordnung weiterhin einen Taktverteiler aufweist um ein zweites Taktsignal zu verwenden um das erste Taktsignal zu erzeugen durch Teilung einer Frequenz des zweiten Taktsignals durch einen Faktor n, wobei n eine ganze Zahl größer als Eins ist, und die Vorverarbeitungseinheit (1) weiterhin die nachfolgenden Elemente umfasst:

– einen Quantisierer zum Erzeugen des ersten Ausgangssignals durch Quantisierung der Amplitude des analogen Signals, und
– einen Phasendetektor zum Ermitteln einer ersten Phasendifferenz zwischen dem ersten Ausgangssignal und dem zweiten Taktsignal, und zum Zuführen eines zweiten Ausgangssignals mit einer Amplitude, wobei die Amplitude des zweiten Ausgangssignals die erste Phasendifferenz angibt, zu dem Analog-Digital-Wandler, und wobei die Bitentscheidungseinheit eine Abtast- und Halteeinheit aufweist zum Abtasten des ersten Ausgangssignals unter Verwendung des zweiten Taktsignals und zum Festhalten von n Abtastwerten, Abtastwert_y=1 zu Abtastwert_y=n des ersten Ausgangssignals für eine Taktperiode des ersten Taktsignals, wobei n der Teilungsfaktor des zweiten Taktsignals ist.

Das zweite Ausgangssignal des Phasendetektors hat eine relativ niedrige Frequenz, wenn die Differenz der Frequenz des zweiten Taktsignals und des ersten Ausgangssignals relativ gering ist. Deswegen kann der Analog-Digital-Wandler ADC mit einer relativ geringen Rate abtasten und folglich kann der ADC ein relativ einfacher und preisgünstiger Wandler sein. Aus diesem Grund kann das erste Taktsignal eine niedrigere Frequenz haben als das zweite Taktsignal, im Wesentlichen wird das erste Taktsignal von dem zweiten Taktsignal dadurch hergeleitet, dass die Frequenz des zweiten Taktsignals durch einen Faktor n geteilt wird. Der Analog-Digital-Wandler ADC ist imstande, das erste Taktsignal zur Steuerung der Abtastrate zu verwenden, was zu dem verarbeiteten Signal führt.
Der Quantisierer quantisiert das analoge Signal. Ein allgemein verwendeter Quantisierer ist ein Schwellendetektor. Der Schwellendetektor verwandelt das analoge Signal in ein digitales Signal. Wenn das analoge Signal über einem vorbestimmten Schwellenpegel liegt, hat das erste Ausgangssignal einen Wert 1. Sonst hat das Ausgangssignal einen Wert 0. Die Abtast- und Halteeinheit kann nun diese Nullen und Einsen abtasten. Auch der Phasendetektor kann digital implementiert werden, so dass er einfacher sein kann und mit höheren Frequenzen arbeiten kann.
Die Bitentscheidungseinheit ist imstande, das Phasensignal zu verwenden zum Erzeugen des digitalen Signals, das in Bezug auf die Kanalbits synchron ist, wobei die Einheit imstande ist, das Taktsignal C₁ zu verwenden um das digitale Signal auszuliefern. Die Abtast- und Halteeinheit ist imstande, n Abtastwerte festzuhalten. Diese Einheit wird jeden Zyklus des ersten Taktsignals ausgelesen und während jedes Zyklus des ersten Taktsignals gibt es n Zyklen des zweiten Taktsignals. Die n Abtastwerte umfassen eine Anzahl Kanalbits, wobei diese Anzahl abhängig ist von dem Verhältnis der Kanalbitfrequenz zu der Frequenz des zweiten Taktsignals. Wenn beispielsweise die Frequenz des zweiten Taktsignals der Kanalbitfrequenz nahezu entspricht, umfassen die n Abtastwerte m Kanalbits. Wenn die Frequenz des zweiten Taktsignals anderthalb mal der Kanalbitfrequenz ist, dann umfassen die n Abtastwerte 2n/3 Kanalbits. Wenn mit diesem Verhältnis n gleich 3 ist, dann enthalten 3 Abtastwerte 2 Kanalbits.
Auf diese Weise kann ein einziger Abtastwert einen doppelten Wert eines Kanalbits haben, das durch einen anderen Abtastwert bereits dargestellt ist. Wenn die Phasendifferenz einen vorbestimmten Wert überschreitet, dann ist der entsprechende Abtastwert der Abtastwert, der einen doppelten Wert enthalten kann und die Bitentscheidungseinheit kann entscheiden, diesen Abtastwert in dem digitalen Signal nicht auszuliefern. Die Entscheidung, einen Abtastwert nicht auszuliefern, wird nachstehend auch als das Ablegen eines Abtastwertes bezeichnet. Weil die Amplitude des verarbeiteten Signals die Phasendifferenz darstellt, kann aus dem verarbeiteten Signal ermittelt werden, welcher Abtastwert abgelegt werden soll. Weil die digitale Phasenverriegelungsschleife das verarbeitete Signal verriegelt, kann auch das Phasensignal verwendet werden um zu ermitteln, welcher Abtastwert verwendet werden soll und welcher Abtastwert abgelegt werden soll. Zunächst können die Phasendifferenz und folglich die Amplitude des Phasensignals von Null an starten. Wenn die Amplitude einen vorbestimmten Wert übersteigt, kann der entsprechende Abtastwert abgelegt werden. Der entsprechende Abtastwert kann der Abtastwert sein, der dem Zeitpunkt am nächsten liegt, wo der vorbestimmte Wert gekreuzt wird. Nach der Kreuzung kann jeweils, wenn ein Vielfaches des vorbestimmten Wertes gekreuzt wird, ein entsprechender Abtastwert abgelegt werden.
Wenn die Frequenz des zweiten Abtastsignals der Kanalbitfrequenz nahezu entspricht, ist die Frequenz des verarbeiteten Signal relativ gering. Dann hat auch das Phasensignal eine relativ niedrige Frequenz. Weil die Amplitude von PH₁ nur zu Abtastzeitpunkten bekannt ist, die durch das erste Taktsignal bestimmt sind, sollen die Amplituden des Phasensignals entsprechend den Abtastwerten des ersten Ausgangssignals bestimmt werden, beispielsweise durch Interpolation der Amplitude zu den n Abtastzeitpunkten. Dies führt zu der Amplitude des Phasensignals an n Stellen zwischen jedem Zyklus des ersten Taktsignals. Wenn die Amplitude des Phasensignals an einer der n Stellen ein Vielfaches des vorbestimmten Wertes übersteigt, dann kann der entsprechende Abtastwert des ersten Ausgangssignals abgelegt werden.
Wenn die Frequenz des Phasensignals relativ niedrig ist, dann sind die Zeitpunkte, an denen die Amplitude des Phasensignals ein Vielfaches des vorbestimmten Wertes übersteigt, relativ selten. Dies führt dazu, dass nahezu jeder Abtastwert des ersten Ausgangssignals in das digitale Signal ausgeliefert wird. Dies ist das gewünschte Ergebnis, weil wenn die Frequenz des Phasensignals relativ niedrig ist, die Frequenz des zweiten Taktsignals und die Kanalbitrate nahezu gleich sind. Wenn diese Frequenzen genau dieselben sind, werden alle Abtastwerte ausgeliefert.
Wenn die Frequenz des Phasensignals relativ hoch ist, sind die Zeitpunkte, an denen die Amplitude des Phasensignals ein Vielfaches des vorbestimmten Wertes übersteigt, relativ oft. Dies führt dazu, dass eine geringere Anzahl Abtastwerte des ersten Ausgangssignals in das digitale Signal zwischen zwei aufeinander folgenden Zyklen des Taktsignals C₁ in das digitale Signal ausgeliefert werden.
Wenn n dem Wert n entspricht, tastet der Analog-Digital-Wandler ADC mit derselben Geschwindigkeit wie der Analog-Digital-Wandler ADC der bekannten Bitdetektionsanordnung ab. Auf diese Weise wird, wenn n gleich Eins ist, die Aufgabe der vorliegenden Erfindung nicht erfüllt. Das Taktsignal, das der digitalen phasenverriegelten Schleife sowie der Bitentscheidungseinheit zugeführt wird, braucht nicht unbedingt das erste Taktsignal zu sein. Ein Taktsignal, das dem Nyquist-Kriterium für das verarbeitete Signal entspricht, wird ausreichen. Weil das zweite Taktsignal immer eine höhere Rate hat als das erste Taktsignal, kann das zweite Taktsignal statt des ersten Taktsignals verwendet werden, und zwar in dem Fall der digitalen phasenverriegelten Schleife und der Bitentscheidungseinheit.
In einer Ausführungsform ist n gleich acht. Weil viele digitale Systeme mit Einheiten von acht Bits arbeiten, ist diese Ausführungsform relativ einfach implementierbar. Der Faktor n kann aber auch andere Werte haben, vorausgesetzt, dass n eine ganze Zahl ist. Wenn n gleich Eins ist, dann entspricht die Bitdetektionsanordnung nicht der Aufgabe der vorliegenden Erfindung, weil der ADC mit einer relativ hohen Rate abtasten muss. Übliche Werte von n sind Potenzen von 2: beispielsweise 16, 64, 128 oder 256.
Aus dem Vorstehenden geht hervor, dass zum Herleiten des digitalen Signals von dem analogen Signal der Analog-Digital-Wandler ADC nicht mit einer Rate gleich oder höher als die Kanalbitrate abzutasten braucht. Eine niedrigere Rate als die Kanalbitrate reicht, weil das Phasensignal PH₂ eine relativ niedrige Frequenz hat. In der bekannten Bit detektionsanordnung dagegen soll der Analog-Digital-Wandler ADC mit einer relativ hohen Rate abtasten, um das Nyquist-Kriterium zu erfüllen.
In einer Ausführungsform der Anordnung nach der vorliegenden Erfindung umfasst das Phasensignal n Anteile, die angeben, welcher der n Abtastwerte gültig ist zu einem Zeitpunkt, angegeben durch das erste Taktsignal, wobei n den oben genannten Wert hat. Die digitale phasenverriegelte Schleife kann die n Anteile auf dieselbe Art und Weise erzeugen, wie oben beschrieben, d.h. durch Interpolation des Phasensignals und durch Bestimmung, ob die Amplitude des Phasensignals ein Vielfaches des vorbestimmten Wertes überstiegen hat.
In einer bevorzugten Ausführungsform ist die Amplitude des zweiten Ausgangssignals umgekehrt proportional zu der ersten Phasendifferenz und die phasenverriegelte Schleife DPLL umfasst:

– einen Phasendetektor zum Erzeugen eines zweiten Phasendifferenzsignals, das eine Anzeige für eine Phasendifferenz zwischen dem verarbeiteten Signal und einem Rückkopplungssignal (FB) ist,
– ein integrierendes Tiefpassfilter zum Erzeugen eines gefilterten Signals durch Filterung des zweiten Phasendifferenzsignals,
– n diskrete Zeitoszillatoren DTO_x–1, bis DTO_x=n, wobei jeder DTO Folgendes umfasst: – einen Multiplizierer zum Erzeugen eines multiplizierten Signals, das eine Multiplikation des gefilterten Signals (Fs) mit einem Faktor x, gleich dem Index x des DTOs ist, und – einen Summierer zum Erzeugen eines summierten Signals SUM_x, das eine Summierung des multiplizieren Signals und des Rückkopplungssignals ist,
– eine Stutzeinheit zum Erzeugen eines gestutzten Signals durch Rückstellung aller Bits in einer Bitdarstellung des summierten Signals SUM_n, die signifikanter sind als k weniger signifikante Bits in der Bitdarstellung, und zum Erzeugen der n Komponenten des Phasensignals PH₁, wobei eine erste Komponente einen Wert 1 hat, wenn das Bit k + 1 in einer Bitdarstellung eines Abtastwertes des summierten Signals SUM₁ einen Wert hat, der anders ist als Bit k + 1 in einer Bitdarstellung eines unmittelbar vorhergehenden Abtastwertes des summierten Signals SUM_n, das angibt, dass der Abtastwert_y=1 gültig ist, und wobei eine x. Komponente, wobei x größer ist als 1, des Phasensignals einen Wert 1 hat, wenn das Bit k + 1 in einer Bitdarstellung des summierten Signals SUM_x einen Wert hat, anders als Bit k + 1 in einer Bitdarstellung des summierten Signals SUM_x–1, was angibt, dass der Ab tastwert_y=x gültig ist, und
– einen Puffer zum Erzeugen des Rückkopplungssignals dadurch, dass der Wert des gestutzten Signals eine Taktperiode des ersten Taktsignals festgehalten wird.

Die digitale phasenverriegelte Schleife ist imstande, das Rückkopplungssignal zu dem verarbeiteten Signal zu synchronisieren. Wenn das zweite Taktsignal eine Frequenz hat, die der Kanalbitfrequenz nahezu entspricht, dann können alle Abtastwerte in das digitale Signal ausgeliefert werden, d.h. alle Abtastwerte sind gültig. Dies bedeutet, dass das Bit k + 1 in der Bitpräsentation des summierten Signals SUM₁ von dem Bit k + 1 in der Bitpräsentation des summierten Signals SUM_n einer einzigen Taktperiode des ersten Taktsignals abweicht und dass das Bit k + 1 in der Bitpräsentation des summierten Signals SUM_x, wobei x größer ist als 1, von dem Bit k + 1 in der Bitpräsentation des summierten Signals SUM_x–1, aller summierten Signal abweicht. In dieser Situation hat das gefilterte Signal einen Wert, der dem Wert nahezu entspricht, der durch das Bit k + 1 in den Bitpräsentationen der summierten Signale dargestellt ist, so dass das Bit k + 1 zwischen den Bitpräsentationen der aufeinander folgenden summierten Signale wechselt.
Wenn die Kanalbitfrequenz abnimmt, dann nimmt die Frequenz des verarbeiteten Signals zu. Zu dem Abtastzeitpunkt des ersten Taktsignals nimmt die Amplitude des verarbeiteten Signals ab, weil das Signal umgekehrt proportional zu der ersten Phasendifferenz ist. Folglich nimmt die Amplitude des Rückkopplungssignals auch ab. Dies geschieht durch Verringerung des Wertes des gefilterten Signals. Weil das gefiltere Signal verringert wird, hat das Bit k + 1 der Bitpräsentation eines summierten Signals SUM_x zu einem bestimmten Zeitpunkt denselben Wert wie das Bit k + 1 des summierten Signals SUM_x–1. Dieses Bit ist nicht gültig und wird nicht in das digitale Signal ausgeliefert.
Wenn die digitale PLL verriegelt ist, dann hat das zweite Phasendifferenzsignal einen Wert gleich nahezu Null. Wegen des Integrationseffektes in dem integrierenden Tiefpassfilter behält das gefilterte Signal seinen Wert, wodurch die Frequenz des Rückkopplungssignals beibehalten wird.
Die oben beschriebene Interpolation erfolgt in dieser Ausführungsform im Wesentlichen durch die n diskreten Zeitoszillatoren DTO_x=1 bis DTO_x=n.
In einem Beispiel ist n gleich acht und zu einem bestimmten Abtastzeitpunkt sind die Bits k + 1 der Signale SUM₁ bis SUM₈ wie folgt:
SUM₁ = 0, SUM₂ = 1, SUM₃ = 0, SUM₄ = 0
SUM₅ = 1, SUM₆ = 0, SUM₇ = 1, SUM₈ = 0.
Die diesem Fall hat das Bit k + 1 dieselben Werte, wenn SUM₃ mit SUM₄ verglichen wird. Dies bedeutet, dass der Abtastwert_y=4 abgelegt werden kann.
Wenn das zweite Phasendifferenzsignal langsam ändert, dann ändert das Rückkopplungssignal schnell und das Bit k + 1 der Summierten Signale SUM_x wird oft umgeschaltet. Dies ist eine logische Folge, weil wenn das zweite Phasendifferenzsignal eine niedrige Frequenz hat, die Frequenz des zweiten Taktsignals der Kanalbitfrequenz nahezu entspricht, und folglich nahezu jeder Abtastwert ausgeliefert werden kann. Wenn das zweite Phasendifferenzsignal schneller ändert, dann ändert und das Rückkopplungssignal langsamer, und das Bit k + 1 des summierten Signals SUM_x schaltet öfter um. In diesem Fall ist die Frequenz des zweiten Taktsignals höher als die Kanalbitfrequenz und einige Abtastwerte können abgelegt werden. Die Abtastwerte in der Abtast- und Halteinheit können parallel ausgetaktet werden, und zwar unter Verwendung des ersten Taktsignals. In dem Fall wird das zweite Taktsignal als das dritte Taktsignal verwendet. Das digitale Signal umfasst dann die n Abtastwerte in der Abtast- und Halteeinheit. Das digitale Signal umfasst ebenfalls die n Anteile des Phasensignals um anzugeben, welche der n Abtastwerte gültig sind. Auf alternative Weise können die n Abtastwerte der Abtast- und Halteeinheit unter Verwendung des dritten Taktsignals ausgetaktet werden, wobei das dritte Taktsignal durch Anordnung der n Anteile des Phasensignals innerhalb der Taktperiode des ersten Taktsignals erhalten wird.
Eine weitere Ausführungsform umfasst weiterhin:

– einen spannungsgesteuerten Oszillator zum Erzeugen des zweiten Taktsignals mit einer Frequenz, die von der Spannung des VCOs abhängig ist, und
– einen Frequenzdetektor zum Erzeugen der Spannung des VCOs, in Abhängigkeit von einer Frequenz eines Signals, gewählt aus dem ersten Ausgangssignal, dem zweiten Ausgangssignal und dem verarbeiteten Signal, wobei der Frequenzdetektor zum Verarbeiten des gewählten Signals entworfen ist.

Weil in dieser Ausführungsform die Frequenz des zweiten Taktsignals mit der Frequenz des ersten Ausgangssignals, des zweiten Ausgangssignals oder der verarbeiteten Signals relatiert ist, und folglich auch mit der Kanalbitfrequenz, wird die Anzahl Bits in dem digitalen Signal konstant gehalten. Wenn die Frequenz des zweiten Taktsignals der Kanalbitfrequenz nahezu entspricht, können alle Abtastwerte jeden Taktzyklus des ersten Taktsignals in das digitale Signal ausgeliefert werden. Wenn das erste Ausgangssignal verwendet wird, ist die gemessene Frequenz unmittelbar die Kanalbitrate und die Frequenz des VCOs kann auf entsprechende Art und Weise gebildet wird. Auch der Frequenzdetektor und der VCO können in einer analogen Domäne arbeiten. Wenn das zweite Ausgangssignal verwendet wird, ist die gemessene Frequenz ein Maß der Frequenzdifferenz zwischen dem zweiten Taktsignal und der Kanalbitrate. Der VCO wird derart gesteuert, dass die Differenz minimal ist. In diesem Fall können auch der Frequenzdetektor und der VCO in der analogen Domäne arbeiten. Wenn das verarbeitete Signal verwendet wird, ist auch hier wieder die gemessene Frequenz die Frequenzdifferenz zwischen dem zweiten Taktsignal und der Kanalbitrate. Das verarbeitete Signal ist aber ein digitales Signal, so dass der Frequenzdetektor in diesem Fall dazu entworfen ist, digitale Signale zu meistern.
In wieder einer anderen Ausführungsform umfasst die Bitdetektionsanordnung Lagenbestimmungsmittel zum Liefern eines Lagensignals, das eine Angabe für eine relative Stelle oder für relative Stellen ist, wo das erste Ausgangssignal einen ersten vorbestimmten Pegel kreuzt und wo das zweite Taktsignal einen zweiten vorbestimmten Pegel kreuzt und wobei die Bitentscheidungseinheit das Lagensignal benutzt um zu bestimmen, ob ein Abtastwert geschaltet werden kann.
Weil die Phase des zweiten Taktsignals nicht zu der Phase des ersten Ausgangssignals verriegelt ist, kann die Abtast- und Halteeinheit Antastwerte nehmen, die einen anderen Wert als das entsprechende Kanalbit haben. Diese Situation könnte um sog. Nulldurchgänge auftreten. Ein Nulldurchgang ist die Stelle, wo die Amplitude eines AC-Signals einen Wert Null hat. Wenn das Signal ebenfalls einen DC-Anteil hat, wird der Nulldurchgang als die Stelle definiert, wo die Amplitude des Signals einen Wert dieses DC-Anteils hat. In dieser Ausführungsform werden die Nulldurchgänge durch einen Vergleich der Signals mit dem ersten und zweiten vorbestimmten Pegel bestimmt.
Die Phasendifferenz zwischen dem zweiten Taktsignal und dem ersten Ausgangssignal kann so groß sein, dass die Abtast- und Halteeinheit in einem Gebiet Um den Nulldurchgang herum abtastet. In dem nachfolgenden Beispiel wird vorausgesetzt, dass das zweite Taktsignal gegenüber dem ersten Ausgangssignal nacheilt, was bedeutet, dass die Abtastzeitpunkte in der Zeit später liegen als die Zeitpunkte der Kanalbits. Wenn das zweite Taktsignal der Abtast- und Halteeinheit angibt, dass diese vor dem Nulldurchgang des ersten Ausgangssignals abtasten soll, dann hat der Abtastwert einen einwandfreien Wert gegenüber dem entsprechenden Kanalbit. Wenn aber das zweite Taktsignal angibt, dass die Abtast- und Halteeinheit nach dem Nulldurchgang des ersten Ausgangssignals abtastet, dann hat der Abtastwert einen anderen Wert als das entsprechende Kanalbit. Dieser Abtastwert kann umgeschaltet werden, damit er einen einwandfreien Wert hat.
Wenn ein Bit umgeschaltet werden kann, hat das Lagensignal einen Wert, der dies angibt. Die Bitentscheidungseinheit kann dann den entsprechenden Abtastwert umschalten.
In einer Ausführungsform der Bitdetektionsanordnung umfasst die Vorverarbeitungseinheit erste Umwandlungsmittel zum:

– Erzeugen eines ersten umgewandelten Signals, das von dem zweiten Ausgangssignal hergeleitet wird, indem steile Übergänge durch Umschaltung zwischen einem invertierenden und einem nicht invertierenden Zustand entfernt werden, wenn die erste Phasendifferenz eine steile Phasenänderung zeigt,
– Zuführen des umgewandelten Signals zu einem Analog-Digital-Wandler und
– Ausliefern eines Steuersignals, das die Phasenänderungen angibt, und dass die digitale phasenverriegelte Schleife weiterhin zweite Umwandlungsmittel aufweist, die ein zweites umgewandeltes Signal erzeugen, das von dem verarbeiteten Signal hergeleitet wird, indem steile Übergänge durch Umschaltung zwischen einem invertierenden und einem nicht invertierenden Zustand durch Verwendung des Steuersignals addiert werden.

In vorhergehenden Ausführungsformen zeigt das zweite Ausgangssignal einen steilen Übergang, wenn die erste Phasendifferenz von 359 Grad zu 0 Grad geht. Dieser Übergang stellt an die Leistung des Analog-Digital-Wandlers ADC hohe Anforderungen. Die ersten Umwandlungsmittel nehmen die steilen Übergänge weg. Dazu können die Anforderungen an den Analog-Digital-Wandler ADC verringert werden. Die zweiten Umwandlungsmittel setzten die Übergänge zurück, so dass weiter Verarbeitung durch die digitale phasenverriegelte Schleife die gleiche sein kann wie bei den vorhergehenden Ausführungsformen.
Die zweite Aufgabe der vorliegenden Erfindung wird dadurch verwirklicht, dass das Gerät zum Wiedergaben von Information, die auf einem Informationsträger aufgezeichnet ist, mit der Bitdetektionsanordnung nach der vorliegenden Erfindung versehen ist.
Ein derartiges Gerät umfasst im Allgemeinen auch:

– einen Lesekopf, der imstande ist, Information von dem Informationsträger auszulesen,
– ein Verlagerungsmittel, das imstande ist, dafür zu sorgen, dass es zwischen dem Informationsträger und dem Lesekopf eine relative Verlagerung gibt,
– Eine Signalverarbeitungseinheit, die imstande ist, ein von dem Lesekopf herrührendes Signal zu einem analogen Signal zu verarbeiten,
– ein Kanaldecodierungsmittel, das imstande ist, das digitale Signal zu decodieren.

Das Gerät zum Wiedergeben von Information auf einem Informationsträger ist imstande, eine Bitdetektionsanordnung mit einem Analog-Digital-Wandler mit einer relativ langsamen Abtastrate zu verwenden.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 eine Ausführungsform der Bitdetektionsanordnung nach der vorliegenden Erfindung,
2a ein Beispiel des analogen Signals,
2b ein Signal, das die Kanalbitrate in dem Beispiel nach 2a darstellt,
2c das zweite Taktsignal in dem Beispiel nach 2a,
2d das zweite Ausgangssignal in dem Beispiel nach 2a,
3 ein Beispiel des verarbeiteten Signals gegenüber dem ersten und dem zweiten Taktsignal,
4 eine Ausführungsform einer digitalen phasenverriegelten Schleife, die imstande ist, ein Phasensignal auszuliefern, das 8 Anteile aufweist, die angeben, welcher der 8 Abtastwerte gültig ist,
5a ein Beispiel des Rückkopplungssignals gegenüber dem verarbeiteten Signal,
5b ein anderes Beispiel des Rückkopplungssignals gegenüber dem verarbeiteten Signal,
6 etwaige Ausführungsformen der Bitdetektionsanordnung mit einem Frequenzdetektor und einem spannungsgesteuerten Oszillator,
7 eine Ausführungsform der Bitdetektionsanordnung mit einem Stellenbestimmungsmittel,
8a ein Beispiel des ersten Ausgangssignals gegenüber den Abtastzeitpunkten des zweiten Taktsignals, wobei ein Abtastwert vor dem Nulldurchgang genommen wird,
8b ein Beispiel des ersten Ausgangssignals gegenüber den Abtastzeitpunkten des zweiten Taktsignals, wobei ein Abtastwert nach dem Nulldurchgang genommen wird,
9 eine Ausführungsform der Bitdetektionsanordnung, wobei Invertiermittel verwendet werden,
10a ein Beispiel der ersten Phasendifferenz,
10b das zweite Ausgangssignal, wenn im Falle der ersten Phasendifferenz aus 10a das erste Invertiermittel verwendet wird,
10c ein Beispiel des Steuersignals im Falle der Phasendifferenz aus 10a, und
10 eine Ausführungsform eines Geräts zum Wiedergeben von Information, das mit einer Bitdetektionsanordnung nach der vorliegenden Erfindung versehen ist.
In der Ausführungsform der in 1 dargestellten Bitdetektionsanordnung wird das analoge Signal AS durch die Vorverarbeitungseinheit 1 in das verarbeitete Signal PrS umgewandelt. Die digitale phasenverriegelte Schleife DPLL 2 verriegelt das verarbeitete Signal PrS und liefert ein Phasensignal PH₁. Die Bitentscheidungseinheit liefert das digitale Signal DS und das dritte Taktsignal C₃ unter Verwendung des Phasensignals PH₁, des Taktsignals C₁ und des Ausgangssignals S₁. Der Taktverteiler 4 erzeugt das Taktsignal C₁ durch Teilung der Frequenz des zweiten Taktsignals C₂ durch einen Faktor n. Der Quantisierer 11 quantisiert die Amplitude des analogen Signals AS und liefer das resultierende Signal S₁. Der Phasendetektor PD₁ 12 bestimmt die erste Phasendifferenz ΔP₁ zwischen dem ersten Ausgangssignal S₁ und dem zweiten Taktsignal C₂ und führt das zweite Ausgangssignal PH₂ dem ADC zu. Der ADC tastet dann das zweite Ausgangssignal PH₂ mit einer Rate ab, die durch das Taktsignal C₁ gesteuert wird. Die Abtast- und Halteschaltung 31 tastet das erste Ausgangssignal S₁ ab zum Erhalten binärer Abtastwerte unter Verwendung des zweiten Taktsignals C₂. Am Ende eines Taktzyklus des ersten Taktsignals C₁ enthält die Abtast- und Halteeinheit 31 n Abtastwerte. Die Bitentscheidungseinheit kann all diese Abtastwerte am Anfang des nächsten Zyklus des ersten Taktsignals C₁ ausliefern, oder sie liefert eine kleinere Selektion dieser Abtastwerte aus. Einige Abtastwerte können abgelegt werden.
In 2a ist das analoge Signal AS 5 dargestellt, und zwar zusammen mit einem Pegel 8. In dem nächsten Beispiel ist eine Ausführungsform des Quantisierers 11 ein Schwellendetektor. Ein Schwellendetektor interpretiert Antastwerte als eine logische 1, wenn der Abtastwert über einem vorbestimmten Pegel liegt, und als eine logische 0, wenn der Abtastwert unter einem vorbestimmten Pegel liegt. Der in 2a dargestellte Pegel 8 ist der vorbestimmte Pegel. Die Abtastzeitpunkte des zweiten Taktsignals C₂ sind durch die Kreise 6 angegeben. Die Abtastzeitpunkte der ursprünglichen Daten sind durch die Kreuze 7 angegeben. In 2b geben die ansteigenden Kanten der Impulse die Abtastzeitpunkte entsprechend den Kreuzen 7 an, d.h. dieses Signal stellt die Kanalbitrate dar. Die ansteigenden Kanten der Impulse in 2c geben die Abtastzeitpunkte entsprechend den Kreisen 6 an, d.h. dieses Signal stellt das zweite Taktsignal C₂ dar.
Die in dem analogen Signal AS nach 2a vorhandenen Kanalbits sind 11110001. Die Daten, welche die Abtast- und Halteeinheit nach der Abtastung des Ausgangssignals S₁ enthält, sind 1111 1 0001. Es dürfte einleuchten, dass ein Kanalbit zweimal abgetastet ist. In diesem Fall das fünfte Bit, d.h. der Abtastwert_y=5, den die Abtast- und Halteeinheit 31 enthält, kann abgelegt werden.
Weiterhin dürfte es aus 2d einleuchten, dass das zweite Ausgangssignal PH₂, angegeben durch die gezogene Linie, im Vergleich zu der Kanalbitrate eine relativ niedrige Frequenz hat. Der ADC 13 kann mit einer relativ niedrigen rate abtasten. Das zweite Ausgangssignal PH₂ ist geräuschempfindlich, und zwar wegen Störung in dem zweiten Taktsignal C₂ und weil die erste Phasendifferenz ΔP₁ nicht genau einen linearen Verlauf hat. Deswegen ist auch das verarbeitete Signal P₁S geräuschempfindlich, weil es eine abgetastete Version des zweiten Ausgangssignals PH₂ ist. Die digitale PLL 2 glättet das verarbeitete Signal P_rS um diese Störungen zu unterdrücken.
Wie aus 2a bis 2d ersichtlich, wird an einer ersten Stelle die Phasendifferenz zwischen dem zweiten Taktsignal C₂ und der Kanalbitrate so groß, dass ein einziges Kanalbit zweimal abgetastet wird. Diese erste Stelle entspricht einer zweiten Stelle, an der die Amplitude des Ausgangssignals PH₂ einen vorbestimmten Wert kreuzt. Weil ADC 13 mit einem Taktzyklus abtastet, der n-mal langsamer ist als der Taktzyklus des zweiten Taktsignals C₂, ist es aus dem verarbeiteten Signal PrS nicht deutlich, welcher Abtastwert der n Abtastwerte, welche die Abtast- und Halteeinheit 31 enthält, abgelegt werden kann. Wie in 3 dargestellt, kann das verarbeitete Signal PrS interpoliert werden zum Erhalten von Information darüber, welcher Abtastwert abgelegt werden kann. Der erste Abtastwert, der mit der Interpolation übereinstimmt, die größer ist als der vorbestimmte Pegel L, kann abgelegt werden. Ein nächster Abtastwert kann abgelegt werden, der eine entsprechende Interpolation hat, die größer ist als der doppelte vorbestimmte Wert L. Wenn das verarbeitete Signal PrS an einer bestimmten Stelle zu Null zurückkehrt, kann kreuzt selbstverständlich das Kriterium zum Ablegen des nächsten Abtastwertes den vorbestimmten Pegel L. In 3 sind C₁ und C₂ die Zyklen der entsprechenden Taktsignale. Wenn die Ausführungsform der digitalen PLL 2 ein ähnliches Signal wie das verarbeitete Signal PrS liefert, dann kann statt des verarbeiteten Signals PrS auch das Phasensignal PH₁ verwendet werden. In dem Fall kann die Interpolation durch die Bitdetektionseinheit 3 durchgeführt werden.
In 4 liefert der Phasendetektor 21 ein zweites Phasendifferenzsignal ΔP₂, das durch das integrierende Tiefpassfilter 22 gefiltert wird. Das gefilterte Signal FS wird den Multiplikatoren 231 bis 238 zugeführt. Die multiplizierten Signale werden den Summierern 241 bis 248 zugeführt. Die summierten Signale SUM₁ bis SUM₈ werden danach dem Stutzer 25 zugeführt. Das summierte Signal SUM₈ wird von dem Stutzer gestutzt und danach als das gestutzte Signal T_rS dem Puffer 26 zugeführt. Stutzen in diesem Kontext bedeutet das Rückstellen aller Bits in einer Bitdarstellung des summierten Signals SUM₈, die signifikanter sind als k weniger signifikante Bits in der Bitdarstellung. Wenn das summierte Signal SUM₈ des DTO 8 einen Wert von dezimal 83 hat, dann ist eine Bitdarstellung dieses Abtastwertes von 8 Bits 010 0011. Wenn k gleich 4 ist, dann entspricht der Abtastwert des gestutzten Signals T_rS dem Wert 0000 0011, was dezimal 3 darstellt. Das gestutzte Signal T_rS wird durch das erste Taktsignal C₁ in den Puffer getaktet und als das Rückkopplungssignal FB für einen Taktzyklus von C₁ ausgeliefert. Das Rückkopplungssignal FB wird durch die Summierer 241 bis 248 zu den multiplizierten Signalen hinzuaddiert. Auch wird die Phase des Rückkopplungssignals FB durch den Phasendetektor 21 mit der Phase des verarbeiteten Signals PrS verglichen. Das Phasensignal PH₁ enthält 8 Anteile S₁V bis S₈V. Die Signale S₁V bis S₈V geben an, welcher der 8 Abtastwerte zu einem Zeitpunkt, angegeben durch das erste Taktsignal C₁ gültig ist. Danach gibt ein Wert 1 dieser Signale an, dass der entsprechende Abtastwert gültig ist und in das digitale Signal DS ausgeliefert werden kann.
In 5a sind ein Beispiel des verarbeiteten Signals P_rS, des Rückkopplungssignals FB und eines Signals, das die Kanalbitfrequenz ChBf darstellt, dargestellt, wobei n gleich 8 ist. Auf der horizontalen Achse sind Perioden des ersten Taktsignals C₁ und des zweiten Taktsignals C₂ eingefügt. Das Rückkopplungssignal FB und das verarbeitete Signal P_rS werden mit dem ersten Taktsignal C₁ getaktet. Das zweite Taktsignal C₂ ist für Illustrationszwecke vorgesehen. In diesem Beispiel hat das zweite Taktsignal C₂ eine etwas höhere Frequenz als die Kanalbitfrequenz ChBf. Dadurch variiert das verarbeitete Signal P_rS relativ langsam. Bei jeder Taktperiode des ersten Taktsignals C₁ wird das Rückkopplungssignal FB gepuffert. Der Phasendetektor PD₂ 21 versucht das Rückkopplungssignal FB zu dem verarbeiteten Signal P_rS zu synchronisieren. Wenn dies der Fall ist, dann ist die augenblickliche Amplitude des Rückkopplungssignals FB im Wesentlichen gleich der Amplitude des verarbeiteten Signals P_rS. Weil fast alle von der Abtast- und Halteeinheit 31 erhaltenen Abtastwerte in das digitale Signal DS ausgeliefert werden, wechseln Bits k + 1 aufeinander folgender summierter Signale SUM_x. Dies bedeutet, dass das gefilterte Signal FS einen relativ hohen Wert hat. Wenn beispielsweise das Bit k + 1 einen Dezimalwert von 256 darstellt, dann hat das gefilterte Signal FS einen Wert von etwa 250. Dies sorgt dafür, dass das Bit k + 1 aufeinander folgender summierter Signale SUM_x wechselt, und die Signale S₁V bis S₈V einen Wert 1 haben, der angibt, dass alle Abtastwerte ausgeliefert werden können.
In 5b ist die Kanalbitfrequenz ChBf wesentlich niedriger als die Kanalbitfrequenz ChBf des in 5a dargestellten Beispiels. Dies sorgt dafür, dass das verarbeitete Signal P_rS schneller variiert. Dadurch nimmt die Frequenz des Rückkopplungssignals FB ab, damit das Rückkopplungssignal FB zu dem verarbeiteten Signal P_rS synchronisiert wird. Das gefilterte Signal FS wird verringert, damit die Frequenz des Rückkopplungssignals FB abnimmt. Das gefilterte Signal FS kann beispielsweise einen Wert von 200 haben. An einer Stelle wechselt das Bit k + 1 aufeinander folgender summierter Signale SUM_x nicht und der entsprechende Abtastwert wird nicht ausgeliefert.
In der in 6 dargestellten Ausführungsform wird das zweite Taktsignal C₂ von dem spannungsgesteuerten Oszillator VCO erzeugt. Der Frequenzdetektor erzeugt die VCO Spannung als eine Funktion der Frequenz des zweiten Ausgangssignals PH₂, oder die Frequenz des verarbeiteten Signals PrS, oder die Frequenz des ersten Ausgangssignals S₁. Der spannungsgesteuerte Oszillator VCO und der Frequenzdetektor FD einer Ausfüh rungsform, wobei die Frequenz des zweiten Ausgangssignals PH₂ oder des ersten Ausgangssignals S₁ verwendet wird, kann mit entsprechender Elektronik implementiert werden. Der Frequenzdetektor FD einer Ausführungsform, wobei das verarbeitete Signal PrS verwendet wird, wird vorzugsweise digital implementiert, weil das verarbeitete Signal PrS digital ist. Auch die Beziehung zwischen der VCO Spannung und der Frequenz des Eingangssignals des Frequenzdetektors FD ist von dem Signal abhängig, das als Eingangssignal des Frequenzdetektors FD verwendet wird. So hat beispielsweise das erste Ausgangssignal eine höhere Frequenz als das verarbeitete Signal PrS.
Das Stellenbestimmungsmittel LDM in 7 ist imstande, die Stelle des Nulldurchgangs des Ausgangssignals S₁ und die Stelle des Nulldurchgangs des zweiten Taktsignals C₂ zu bestimmen. Wenn, wie in 8a dargestellt, der Abtastwert 6 gerade vor dem Nulldurchgang des ersten Ausgangssignal S₁ genommen wird, dann ist der Abtastwert 1. Das entsprechende Kanalbit 7 hat auch einen Wert 1, so dass der Abtastwert den richtigen Wert hat. Wenn, wie in 8b dargestellt, der Abtastwert 6 gerade nach dem Nulldurchgang des ersten Ausgangssignals genommen wird, dann ist der Abtastwert 0. Der Abtastwert ist folglich nicht richtig und kann umgeschaltet werden. Das Stellensignal kann der Bitentscheidungseinheit mitteilen, diesen Abtastwert umzuschalten. Das Stellensignal kann beispielsweise ein Bitstrom mit derselben Frequenz wie die des Taktsignals C₂ sein, aber mit dem Wert 0, wenn das entsprechende Bit vorzugsweise nicht umgeschaltet werden soll und mit einem Wert 1, wenn das entsprechende Bit vorzugsweise umgeschaltet werden soll.
In 9 wird das zweite Ausgangssignal PH₂ einem Eingang des ersten Umwandlungsmittels 14 zugeführt. Das erste invertierte Signal CvS₁ wird dem Analog-Digital-Wandler ADC 13 zugeführt. Auch wird von dem ersten Umwandlungsmittel 14 ein Steuersignal CS erzeugt. Das Steuersignal CS wird dem zweiten Umwandlungsmittel 27 zugeführt. Das zweite Umwandlungsmittel 27 benutzt das Steuersignal CS um die steilen Übergänge zurückzusetzen.
In 10a zeigt das zweite Ausgangssignal PH₂ verschiedene steile Übergänge. Zwischen dem Punkt P1 und dem Punkt P2, dargestellt in 10b, wird das zweite Ausgangssignal PH₂ invertiert, wodurch die zwei steilen Übergänge an den Punkten P1 und P2 entfernt werden. Es wird auch ein Steuersignal CS erzeugt, wie in 10c ersichtlich. In diesem Beispiel enthält das Steuersignal CS Impulse an den steilen Übergängen. Das zweite Umwandlungsmittel 27 arbeitet auf eine gleiche Weise.
In 10 verlagern die verlagerungsmittel 200 den Informationsträger 100 gegenüber dem Lesekopf 300. Die Signalverarbeitungseinheit 400 verwandelt ein von dem Lesekopf 300 herrührendes Signal in das analoge Signal AS. Der Lesekopf 300 könnte beispielsweise eine Lasereinheit und ein Detektor sein zum Detektieren eines an der Oberfläche des Informationsträgers 100 reflektierten Laserbündels. Der Detektor kann vier Subdetektionsgebiete aufweisen. Die Signalverarbeitungseinheit 400 führt dann einen Summiervorgang an den von den Subdetektionsgebieten herrührenden Signal durch. Das analoge Signal AS wird daraufhin durch die Bitdetektionsanordnung 500 nach der vorliegenden Erfindung in das digitale Signal DS umgewandelt. Nach dieser Umwandlung decodiert das Kanaldecodiermittel 600 weiterhin das digitale Signal DS. Das digitale Signal DS kann beispielsweise ein EFM codiertes Signal sein.

Claims

Bitdetektionsanordnung zum Umwandeln eines analogen Signals (AS) mit einer Amplitude in ein digitales Signal (DS), das eine Bitsequenz darstellt, von dem das analoge Signal (AS) hergeleitet wird, wobei diese Anordnung die nachfolgenden Elemente umfasst: – eine Vorverarbeitungseinheit (1) zum Umwandeln des analogen Signals (AS) in ein verarbeitetes Signal (PrS), geeignet zur Weiterverarbeitung und zur Erzeugung eines ersten Ausgangssignals (S₁), mit einem Analog-Digital-Wandler (ADC, 13), der das verarbeitete Signal (PrS) mit einer Abtastrate ausliefert, die von einem ersten Taktsignal (C₁) gesteuert wird; – eine digitale phasenverriegelte Schleife (DPLL, 2) zum Verriegeln des verarbeiteten Signals (PrS) und zum Ausliefen eines Phasensignals (PH₁) unter Verwendung des ersten Taktsignals (C₁), und – eine Bitentscheidungseinheit (3) zum Ausliefern des digitalen Signals (DS) und eines dritten Taktsignals (C₃) unter Verwendung des Phasensignals PH₁, des ersten Taktsignals (C₁) und des ersten Ausgangssignals (S₁), dadurch gekennzeichnet, dass die genannte Bitdetektoranordnung weiterhin die nachfolgenden Elemente umfasst: – einen Taktimpulsteiler (4), der ein zweites Taktsignal (C₂) benutzt zum Erzeugen des ersten Taktsignals (C₁) durch Teilung einer Frequenz des zweiten Taktsignals (C₂) durch einen Faktor n, wobei n ein ganze Zahl größer als Eins ist, und die Vorverarbeitungseinheit (1) weiterhin die nachfolgenden Elemente umfasst: – einen Quantisierer (11) zum Erzeugen des ersten Ausgangssignals (S₁) durch Quantisierung der Amplitude des analogen Signals (AS), und – einen Phasendetektor (PD₁, 12) zum Ermitteln einer ersten Phasendifferenz (ΔP₁) zwischen dem ersten Ausgangssignal (S₁) und dem zweiten Taktsignal (C₂), und zum Zuführen eines zweiten Ausgangssignals (PH₂) mit einer Amplitude, wobei die Amplitude des zweiten Ausgangssignals (PH₂) die erste Phasendifferenz (ΔP₁) angibt, zu dem Analog-Digital-Wandler (ADC, 13), und wobei die Bitentscheidungseinheit (3) eine Abtast- und Halteein heit (31) aufweist zum Abtasten des ersten Ausgangssignals (S₁) unter Verwendung des zweiten Taktsignals (C₂) und zum Festhalten von n Abtastwerten, Abtastwert_y=1 zu Abtastwert_y=n des ersten Ausgangssignals (S₁) für eine Taktperiode des ersten Taktsignals (C₁), wobei n der Teilungsfaktor des zweiten Taktsignals (C₂) ist.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Phasensignals (PH₁) n Komponenten aufweist, die angeben, welcher der n Abtastwerte zu einem Zeitpunkt gültig ist, angegeben durch das erste Taktsignals (C₁).
Bitdetektionsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Amplitude des zweiten Ausgangssignals (PH₂) umgekehrt proportional zu der ersten Phasendifferenz (ΔP₁) ist, und dass die phasenverriegelte Schleife (DPLL, 2) Folgendes umfasst: – einen Phasendetektor (PD₂, 21) zum Erzeugen eines zweiten Phasendifferenzsignals (ΔP₂), das eine Anzeige für eine Phasendifferenz zwischen dem verarbeiteten Signal (PrS) und einem Rückkopplungssignal (FB) ist, – ein integrierendes Tiefpassfilter (22) zum Erzeugen eines gefilterten Signals (Fs) durch Filterung des zweiten Phasendifferenzsignals (ΔP₂), – n diskrete Zeitoszillatoren (DTO_x–1 bis DTO_x=n), wobei jeder DTO Folgendes umfasst: – einen Multiplizierer zum Erzeugen eines multiplizierten Signals, das eine Multiplikation des gefilterten Signals (Fs) mit einem Faktor x, gleich dem Index x des DTOs ist, und –einen Summierer zum Erzeugen eines summierten Signals SUM_x, das eine Summierung des multiplizierten Signals und des Rückkopplungssignals (FB) ist, – eine Stutzeinheit (25) zum Erzeugen eines gestutzten Signals (TrS) durch Rückstellung aller Bits in einer Bitdarstellung des summierten Signals SUM_n, die signifikanter sind als k weniger signifikante Bits in der Bitdarstellung, und zum Erzeugen der n Komponenten des Phasensignals (PH₁), wobei eine erste Komponente einen Wert 1 hat, wenn das Bit k + 1 in einer Bitdarstellung eines Abtastwertes des summierten Signals SUM₁ einen Wert hat, der anders ist als Bit k + 1 in einer Bitdarstellung eines unmittelbar vorhergehenden Abtastwertes des summierten Signals SUM_n, das angibt, dass der Abtastwert_y=1 gültig ist, und wobei eine x. Komponente, wobei x größer ist als 1, des Phasensignals (PH₁) einen Wert 1 hat, wenn das Bit k + 1 in einer Bitdarstellung des summierten Signals SUM_x einen Wert hat, anders als Bit k + 1 in einer Bitdarstellung des summierten Signals SUM_x–1, was angibt, dass der Abtastwert_y=x gültig ist, und – einen Puffer (26) zum Erzeugen des Rückkopplungssignals (FB) dadurch, dass der Wert des gestutzten Signals (TrS) eine Taktperiode des ersten Taktsignals (C₁) festgehalten wird.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass diese Anordnung weiterhin die nachfolgenden Elemente umfasst: – einen spannungsgesteuerten Oszillator (VCO) zum Erzeugen des zweiten Taktsignals (C₂) mit einer Frequenz, die von der Spannung des VCOs abhängig ist, und – einen Frequenzdetektor (FD) zum Erzeugen der Spannung des VCOs, in Abhängigkeit von einer Frequenz eines Signals, gewählt aus dem ersten Ausgangssignal (S₁), dem zweiten Ausgangssignal (PH₂) und dem verarbeiteten Signal (PrS), wobei der Frequenzdetektor (FD) entworfen ist zum Verarbeiten des gewählten Signals.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass wie weiterhin die nachfolgenden Elemente umfasst: – Lagenbestimmungsmittel zum Liefern eines Lagensignals, das eine Angabe für eine relative Stelle oder für relative Stellen ist, wo das erste Ausgangssignal (S₁) einen ersten vorbestimmten Pegel (L₁) kreuzt und wo das zweite Taktsignal (C₂) einen zweiten vorbestimmten Pegel (L₂) kreuzt und wobei die Bitentscheidungseinheit (3) das Lagensignal benutzt um zu bestimmen, ob ein Abtastwert geschaltet werden kann.
Bitdetektionsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass n gleich acht ist.
Bitdetektionsanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Vorverarbeitungseinheit (1) erste Umwandlungsmittel (14) aufweist zum: – Erzeugen eines ersten umgewandelten Signals (CvS₁), das von dm zweiten Ausgangssignal (PH₂) hergeleitet wird, indem steile Übergänge durch Umschaltung zwischen einem invertierenden und einem nicht invertierenden Zustand entfernt werden, wenn die erste Phasendifferenz (ΔP₁) eine steile Phasenänderung zeigt, – Zuführen des umgewandelten Signals (CvS₁) zu einem Analog-Digital-Wandler (ADC, 13) und – Ausliefern eines Steuersignals (CS), das die Phasenänderungen angibt, und dass die digitale phasenverriegelte Schleife (DPLL, 2) weiterhin zweite Umwandlungsmittel (27) aufweist, die ein zweites umgewandeltes Signal (CvS₂) erzeugen, das von dem verarbeiteten Signal (P_rS) hergeleitet wird, indem steile Übergänge durch Umschaltung zwischen einem invertierenden und einem nicht invertierenden Zustand durch Verwendung des Steuersignals (CS) addiert werden.
Gerät zum Wiedergeben von Information, die auf einem Informationsträger (100) aufgezeichnet ist, wobei dieses Gerät mit der Bitdetektionsanordnung nach Anspruch 1 versehen ist.