DE60217120T2 - Zellenanordnung mit einem darin enthaltenen Auswähl-Bipolartransistor sowie Verfahren zum Herstellen derselben - Google Patents

Zellenanordnung mit einem darin enthaltenen Auswähl-Bipolartransistor sowie Verfahren zum Herstellen derselben Download PDF

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Description

  • Die vorliegende Erfindung betrifft eine Zellenanordnung mit einem darin enthaltenen Auswähl-Bipolartransistor sowie ein Verfahren zum Herstellen derselben. Im Spezielleren betrifft die Erfindung eine Zellenanordnung einer Phasenänderungs-Speichervorrichtung (PCM-Vorrichtung), ist jedoch nicht darauf beschränkt.
  • Wie bekannt ist, verwenden Phasenänderungs-Speicherzellen eine Klasse von Materialien, die die spezielle Eigenschaft aufweisen, dass sie in reversibler Weise von einer Phase in eine andere Phase schaltbar sind, und zwar mit einem messbaren, unterschiedlichen speziellen Widerstand. Spezielle Materialien, die bei Phasenänderungs-Speicherzellen in geeigneter Weise verwendbar sind, sind Legierungen der Elemente aus der Gruppe VI der Periodentabelle, wie zum Beispiel Te oder Se, die auch als Chalkogenide oder chalkogene Materialien bezeichnet werden. Auf diese Weise kann eine dünne Schicht aus chalkogenem Material als programmierbarer Widerstand verwendet werden, der zwischen einem Zustand mit hohem Widerstand und einem Zustand mit niedrigem Widerstand umschaltet.
  • Die Verwendung von chalkogenen Speicherelementen ist auch bereits zum Bilden einer Speicherzelle vorgeschlagen worden. Zum Vermeiden von Störungen auf Grund von einander benachbarten Speicherzellen ist das chalkogene Element im Allgemeinen mit einem Auswählelement gekoppelt, wobei es sich im Allgemeinen um einen MOS-Transistor oder um eine Diode handelt.
  • Eine mögliche Organisation einer PCM-Anordnung ist in 1 veranschaulicht. Die Speicheranordnung 1 der 1 weist eine Mehrzahl von Speicherzellen 2 auf, von denen jede ein Speicherelement 3 des Phasenänderungstyps sowie ein Auswählelement 4 beinhaltet, das als bipolarer PNP-Transistor ausgebildet ist. Die gleiche Architektur kann jedoch für jede beliebige Anordnung von Speicherelementen verwendet werden, die durch jeweilige bipolare Transistor-Auswählelemente selektiv adressiert werden.
  • Die Speicherzellen 2 sind in Reihen und Spalten angeordnet. Bei jeder Speicherzelle 2 weist das Speicherelement 3 einen ersten Anschluss, der mit einer eigenen Bitleitung BLn – 1, BLn, BLn + 1, ... verbunden ist, sowie einen zweiten Anschluss auf, der mit einem Emitter eines eigenen Bipolartransistors 4 verbunden ist; der Bipolartransistor 4 besitzt eine Basis, die mit einer eigenen Steuerleitung verbunden ist, die auch als Wortleitung WLn – 1, WLn, WLn + 1, ... bezeichnet wird, sowie einen an Masse angeschlossenen Kollektor.
  • Zum Adressieren des Speicherelements 3, das einer speziellen Zelle 2 zugehörig ist, beispielsweise der Zelle, die mit der Bitleitung BLn und der Wortleitung WLn verbunden ist, wird die mit der adressierten Zelle verbundene Bitleitung (ausgewählte Bitleitung BLn) mit einer hohen Spannung VOP vorgespannt, und alle anderen (nicht ausgewählten) Bitleitungen BLn – 1, BL + 1 ... werden mit Masse verbunden. Ferner wird die mit der adressierten Zelle verbundene Wortleitung (ausgewählte Wortleitung WLn) mit Masse verbunden, und alle anderen (nicht ausgewählten) Wortleitungen WLn – 1, WLn + 1 ... werden mit VCC vorgespannt, so dass die nicht mit der ausgewählten Wortleitung verbundenen Bipolartransistoren 4 gesperrt sind.
  • Es sind bereits CMOS-kompatible Prozesse für die Herstellung von PCM-Vorrichtungen vorgeschlagen worden. Zum Beispiel beschreibt die am 5. Dezember 2001 eingereichte europäische Patentanmeldung EP 01 128 461.9 einen Prozess, bei dem ein kleinflächiger Kontakt zwischen dem chalkogenen Bereich und der Widerstandselektrode vorgesehen wird. Bei dieser früheren Patentanmeldung ist jede Zelle in einem eigenen aktiven Bereich untergebracht. Diese frühere Anmeldung befasst sich jedoch nicht mit der Optimierung der Auslegung der Speicherzelle.
  • Da elektronische Vorrichtungen immer kompakter sein müssen, ist es wünschenswert, eine äußerst kompakte Auslegung für die Anordnungsstruktur der 1 zu schaffen.
  • Die US 2002/0079483 lehrt eine Zellenanordnung sowie ein Herstellungsverfahren für diese gemäß dem Oberbegriff der Hauptansprüche. Hierbei erstrecken sich weitere Isolierbereiche zwischen Paaren einander benachbarter Transisto ren, so dass die ersten Leitungsbereiche, die Steuerbereiche und die Kontaktbereiche in Erhebungen des Substrats gebildet werden, die auf allen vier Seiten durch die Isolierungen abgegrenzt sind. Ferner sind die Kontaktbereiche in eigenen Erhebungen ausgebildet, die nicht mit den Erhebungen der Transistoren gemeinsam genutzt werden. Diese frühere Lösung lehrt somit eine nicht-planare Struktur, und zwar die sogenannte "duale STI" bzw. die "duale Isolierung mit seichtem Graben", die eigene Verfahrensschritte für die Herstellung erforderlich macht. Dies verursacht die Entstehung von sogenannten "Wangen", d.h. kleinen Streifen aus Silizium, bei denen es sich um Rückstände des Ätzvorgangs handelt, der zum Eingraben der zweiten Gräben erforderlich ist, und zwar an den Stellen, an denen der zweite Ätzvorgang die vergrabene Isolierung quert.
  • Die US 5 262 670 lehrt eine nicht-planare Struktur, bei der jeder Transistor in einem vorstehenden Bereich des Substrats gebildet ist und die Wortleitungen durch Polysiliziumleitungen gebildet sind, die in seitlicher Richtung zu den Erhebungen verlaufen und von den eigentlichen Erhebungen (mit Ausnahme der Basisbereiche) durch Oxid-Abstandselemente getrennt sind. Jede Erhebung nimmt nur einen Transistor auf, und die Steuerbereiche (Basisbereiche) erstrecken sich lediglich unterhalb des jeweiligen ersten Leitungsbereichs und werden nicht von verschiedenen Transistoren gemeinsam genutzt.
  • Gemäß der vorliegenden Erfindung werden eine Zellenanordnung und ein Verfahren zum Herstellen derselben geschaffen, wie diese in den Ansprüchen 1 bzw. 15 definiert sind.
  • Zum Steigern der kompakten Ausbildung der Anordnung wird gemäß einem Gesichtspunkt der Erfindung jeder Steuerbereich von zwei Bipolartransistoren gemeinsam genutzt, wobei jeder Steuerbereich die Emitter der beiden Bipolartransistoren sowie einen Kontaktbereich des gemeinsam genutzten Steuerbereichs umgibt.
  • Im Spezielleren sind bei einem Ausführungsbeispiel Streifen von aktiven Bereichen vorgesehen, wobei in jedem Streifen eine Mehrzahl von Emitterbereichen und Basiskontaktbereichen einer Mehrzahl von Auswähl-Bipolartransistoren un tergebracht sind, wobei die Emitterbereiche und die Basiskontaktbereiche in einander abwechselnder Weise angeordnet sind.
  • Gemäß einem weiteren Ausführungsbeispiel hat jeder aktive Bereich eine rechteckige Formgebung, wobei in jedem aktiven Bereich mindestens ein Basiskontaktbereich und zwei Emitterbereiche untergebracht sind, so dass mindestens zwei Zellen in den gleichen aktiven Bereichen angeordnet sind.
  • Gemäß einem weiteren Ausführungsbeispiel sind Streifen von aktiven Bereichen vorgesehen, wobei in jedem Streifen eine Mehrzahl von Emitterbereichen und Basiskontaktbereichen einer Mehrzahl von Auswähl-Bipolartransistoren untergebracht sind und wobei jeweils mindestens zwei Emitterbereiche zwischen zwei aufeinanderfolgenden Basiskontaktbereichen angeordnet sind.
  • Zum Verständnis der vorliegenden Erfindung werden nun bevorzugte Ausführungsformen lediglich als nicht einschränkende Beispiele unter Bezugnahme auf die beigefügten Zeichnungen beschrieben; darin zeigen:
  • 1 ein Schaltbild einer Anordnung von Zellen mit einem Speicherelement und einem Auswähl-Bipolartransistor;
  • 2 eine Darstellung der Masken, die für eine Zellenanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung verwendet werden;
  • 3 eine Schnittdarstellung des ersten Ausführungsbeispiels entlang der Linie III-III der 2;
  • 4 eine Schnittdarstellung des ersten Ausführungsbeispiels entlang der Linie IV-IV der 2;
  • 5 eine Darstellung der Masken, die für eine Zellenanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung verwendet werden;
  • 6 eine Schnittdarstellung des zweiten Ausführungsbeispiels entlang der Linie VI-VI der 5;
  • 7 eine Darstellung der Masken, die für eine Zellenanordnung gemäß einem dritten Ausführungsbeispiel der Erfindung verwendet werden; und
  • 8 eine Schnittdarstellung des dritten Ausführungsbeispiels entlang der Linie VIII-VIII der 7.
  • Gemäß dem Ausführungsbeispiel der 2 bis 4 ist eine Speicheranordnung in einem Körper 10 aus Halbleitermaterial gebildet, der einen gemeinsamen P-leitenden Kollektorbereich 11 aufweist. Wie insbesondere in 4 zu sehen ist, ist in dem Körper 10 eine Mehrzahl von aktiven Flächenstreifen 12 mit N-Leitfähigkeit untergebracht, die Basisbereiche bilden. Die aktiven Flächenstreifen 12 verlaufen entlang einer ersten Richtung (X-Richtung) parallel zueinander und sind durch Feldoxidbereiche 13 elektrisch voneinander isoliert (4).
  • In jedem aktiven Flächenstreifen 12 sind eine Mehrzahl von Emitterbereichen 14 mit P+-Leitfähigkeit und eine Mehrzahl von Basiskontaktbereichen 15 mit N+-Leitfähigkeit untergebracht, die in einander abwechselnder Weise angeordnet sind, d.h. jeder Emitterbereich 14 ist zwischen zwei Basiskontaktbereichen 15 angeordnet, und jeder Basiskontaktbereich 15 ist zwischen zwei Emitterbereichen 14 angeordnet. Jedes Paar von Bereichen, die einen Emitterbereich 14 und den benachbarten Basiskontaktbereich 15 beinhalten (z.B. einen Emitterbereich 14 und den rechts davon angeordneten Basiskontaktbereich 15), sowie der aktive Flächenstreifen 12, in dem diese untergebracht sind, und der darunter liegende Kollektorbereich 11 bilden einen Auswähltransistor 20 vom PNP-Typ, der dem Bipolartransistor 4 der 1 entspricht.
  • Ein dielektrischer Bereich 21 verläuft auf dem Körper 10, wobei in diesem Kontakte, Speicherelemente und Zwischenverbindungsleitungen untergebracht sind. Der dielektrische Bereich 21 ist im Allgemeinen durch mehrere Schichten gebildet, die in aufeinander folgender Weise aufgebracht werden, so dass in diesen verschiedene Bereiche gebildet werden können, wobei er auch unterschiedliche Materialien beinhalten kann.
  • Ein erster und ein zweiter Kontakt 22, 23 erstrecken sich in einer ersten und einer zweiten Öffnung 27a, 27b des dielektrischen Bereichs 21. Vorzugsweise sind die ersten und die zweiten Kontakte 22, 23 aus Wolfram gebildet, und an der Längsseite und der Bodenseite mit einem Barrierenmaterial (zum Beispiel Ti/TiN) bedeckt, das aus Gründen der Vereinfachung nicht dargestellt ist.
  • Die ersten Kontakte 22 erstrecken sich jeweils von einem Emitterbereich 14 weg zu einem chalkogenen Speicherelement 24, das das Speicherelement 3 der 1 bildet. Erste Metallleitungen 25, die den Bitleitungen BLn – 1, BLn, BLn + 1 der 1 entsprechende Bitleitungen bilden, erstrecken sich entlang einer zweiten Richtung (Y-Richtung) und somit senkrecht bzw. rechtwinklig zu den aktiven Flächenstreifen 12. Jede erste Metallleitung 25 steht mit den chalkogenen Speicherelementen 24 in Kontakt, die entlang der Y-Richtung ausgefluchtet sind, wie dies aus dem Querschnitt der 4 sichtbar ist. Die ersten Metallleitungen 25 sind vorzugsweise in einer ersten Metallebene gebildet.
  • Die zweiten Kontakte 23 sind höher als die ersten Kontakte 22 und erstrecken sich jeweils von einem Basiskontaktbereich 15 zu zweiten Metallleitungen 26. Die zweiten Metallleitungen 26, die den Wortleitungen WLn – 1, WLn, WLn + 1 der 1 entsprechende Wortleitungen bilden, erstrecken sich entlang der ersten Richtung (X-Richtung) und somit parallel zu den aktiven Flächenstreifen 12 sowie rechtwinklig zu den ersten Metallleitungen 25. Jede zweite Metallleitung 26 steht mit den zweiten Kontakten 23 in Kontakt, die in der X-Richtung ausgefluchtet sind, wie dies aus der Schnittdarstellung der 3 sichtbar ist. Die zweiten Metallleitungen 26 sind vorzugsweise in einer zweiten Metallebene gebildet.
  • 2 veranschaulicht einige Masken für die Verwendung bei der Herstellung der Speicheranordnung der 3 und 4. Im Spezielleren zeigt 2 eine aktive Flächenbereichsmaske 30 bzw. eine Maske für den aktiven Flächenbereich, eine Kontaktmaske 31 und eine Emittermaske 32.
  • Das Verfahren zum Herstellen der Speicheranordnung der 3 und 4 sieht folgendermaßen aus.
  • Zu Beginn lässt man die Feldoxidbereiche 13 in dem Körper 10 wachsen, der vorzugsweise ein Substrat und eine P-leitende Epitaxieschicht beinhaltet, und zwar unter Verwendung der aktiven Flächenbereichsmaske 30 der 2, um dadurch die aktiven Flächenstreifen 12 zu definieren.
  • Anschließend werden die aktiven Flächenstreifen 12 mit N-leitenden Dotierstoffen implantiert, um dadurch die Basisbereiche der Bipolartransistoren zu bilden. Der Körper 10 wird mit einer ersten Schicht aus isolierendem Material bedeckt, die den Bodenbereich des dielektrischen Bereichs 21 bildet, und Kontakte werden unter Verwendung der Kontaktmaske 31 geöffnet, um die ersten Öffnungen 27a und den unteren Bereich der zweiten Öffnungen 27b zu bilden. Anschließend erfolgt eine Bohr-Implantation (P+-Emitterimplantation) unter Verwendung der Emittermaske 32, um dadurch die Emitterbereiche 14 unter den ersten Kontakten 22 zu bilden. Anschließend werden unter Verwendung einer nicht dargestellten, eigenen Maske, bei der es sich um das Negativ der Emittermaske 32 handelt, die Basiskontaktbereiche 15 unter den zweiten Kontakten 23 implantiert. Die Basiskontaktbereiche 15 können auch vor den Emitterbereich 14 dotiert werden.
  • Anschließend werden die ersten Öffnungen 27a und der untere Teil der zweiten Öffnungen 27b mit einer Barrierenschicht, wie zum Beispiel Ti/TiN, sowie mit Wolfram gefüllt; anschließend werden die chalkogenen Speicherelemente 24, die ersten Metallleitungen 25, die zweiten Metallleitungen 26, der obere Bereich des dielektrischen Bereichs 21 und der obere Bereich der zweiten Kontakte 23 gebildet, wie dies zum Beispiel in der eingangs genannten europäischen Patentanmeldung EP 01 128 461.9 beschrieben ist.
  • Anstatt der chalkogenen Speicherelemente 24 können alternativ auch andere Speicherelemente oder andere zwei oder drei Anschlüsse aufweisende Elemente gebildet werden, die mit standardmäßigen CMOS-Backend-Prozessen kompatibel sind.
  • Gemäß einem anderen Ausführungsbeispiel wird ein dotierter Bereich 28 mit N-Leitfähigkeit, der einen Dotierungspegel nahe dem der aktiven Flächenstreifen 12 aufweist, unter jedem Emitterbereich 14 gebildet, wie dies in unterbrochenen Linien in 3 dargestellt ist. In diesem Fall wird ein zu N-Leitfähigkeit führendes Mittel unter Verwendung der Emittermaske 32 implantiert, und zwar unmittelbar nach oder unmittelbar vor der P+-Emitterimplantation. Dadurch werden der Basiswiderstand und somit der Emitter-Basis-Spannungsabfall reduziert, so dass wiederum die Unempfindlichkeit des Bipolartransistors gegen Emitter-Kollektor-Leckage und Durchschlagen erhöht wird.
  • Das Ausführungsbeispiel der 2 bis 4 hat folgende Vorteile. Als erstes hat die Zellenanordnung eine sehr kompakte Ausbildung, so dass die Gesamtabmessung der die Anordnung aufweisenden Vorrichtung reduziert sind. Ferner sind innerhalb der Anordnung keine Ecken der aktiven Flächenbereiche vorhanden, so dass Spannungsbelastungen auf Grund von Isolation auf ein Minimum reduziert sind. Ferner ist auch eine intrinsische Redundanz der Basiskontakte vorhanden; die Lösung gewährleistet sowohl eine Reduzierung von Defekten als auch eine Reduzierung der intrinsischen Stromleckage, so dass die Anordnung ferner auch sehr gute elektronische Eigenschaften aufweist.
  • Die 5 und 6 zeigen ein weiteres Ausführungsbeispiel, bei dem in der X-Richtung jeder Emitterbereich 14 von den benachbarten Emitterbereichen 14 auf der einen Seite (der linken Seite in den Zeichnungen) durch einen Basiskontaktbereich 15 getrennt ist und auf der anderen Seite (der rechten Seite in den Zeichnungen) durch einen Feldoxidbereich 40 getrennt ist. In diesem Fall hat die aktive Flächenbereichsmaske 41 (5) eine gitterartige Struktur, und ein Feldoxidbereich 40 mit einer gitterartigen Formgebung grenzt eine Mehrzahl von aktiven Bereichen 42 mit rechteckiger Formgebung ab. In jedem aktiven Bereich 42 sind nur ein einziger Basiskontaktbereich 15 und zwei Emitterbereiche 14 untergebracht, die in X-Richtung auf verschiedenen Seiten des Basiskontaktbereichs 15 angeordnet sind. Somit sind in jedem aktiven Bereich 42 zwei Bipolartransistoren 43 untergebracht, die sich den gleichen Basiskontaktbereich 15 teilen.
  • Die Schnittdarstellung in der zu 6 rechtwinkligen Ebene ist die gleiche wie in 4.
  • Wie aus 5 ersichtlich ist, unterscheiden sich die Formgebung der aktiven Flächenbereichsmaske 41 sowie die Formgebung der Emittermaske 44 von der aktiven Flächenbereichsmaske 30 und der Emittermaske 32 der 2; die Kontaktmaske 31 ist jedoch in etwa die gleiche wie in 2.
  • Der Herstellungsvorgang für die Speicheranordnung der 5 und 6 ist der gleiche wie der vorstehend unter Bezugnahme auf die 2 bis 4 beschriebene, mit der einzigen Ausnahme hinsichtlich der Formgebung der aktiven Flächenbereichsmaske 41 und der Emittermaske 44, wie dies vorstehend erwähnt worden ist.
  • Auch bei dem Ausführungsbeispiel der 5 und 6 kann ein N-dotierter Bereich 28 (nicht gezeigt) unter jedem Emitterbereich 14 vorgesehen werden, um den Basiswiderstand zu reduzieren.
  • Bei dem Ausführungsbeispiel der 5 und 6 besteht die Möglichkeit, etwa 20% der Siliziumfläche im Vergleich zu dem Ausführungsbeispiel der 2 und 4 einzusparen, obwohl die Ecken der aktiven Flächenbereiche zum Entstehen von Störstellen beitragen könnten.
  • Die 7 und 8 zeigen ein drittes Ausführungsbeispiel, bei dem einander benachbarte Emitterbereiche 14 nicht durch andere Ausbildungen (Basiskontakte oder Isoliermaterial) getrennt sind, sondern die elektrische Trennung von diesen nur durch den intrinsischen Basisbereich (die aktiven Flächenstreifen 12) gewährleistet ist.
  • Im Spezielleren sind die aktiven Bereiche hier als aktive Bereichsstreifen 12 ausgebildet, und zwar analog zu dem Ausführungsbeispiel der 2 bis 4, doch jeder Basiskontakt 15 ist nach je zwei Emitterbereichen 14 analog zu dem Ausführungsbeispiel der 5 und 6 gebildet. Somit bildet jeder Basiskontaktbereich 15 zwei Bipolartransistoren 50 mit den benachbarten Emitterbereichen 14.
  • Die Masken, die zum Erzielen der Struktur der 8 verwendet werden, sind in 7 dargestellt; wie zu erkennen ist, handelt es sich bei der aktiven Flächenbereichsmaske 30 um die gleiche wie in 2, und bei der Emittermaske 44 handelt es sich um die gleiche wie in 5.
  • Das Herstellungsverfahren für die Speicheranordnung der 7 und 8 ist das gleiche, wie es vorstehend unter Bezugnahme auf die 2 bis 4 beschrieben worden ist, und zwar mit der einzigen Ausnahme hinsichtlich der Formgebung der Emittermaske 44, wie dies vorstehend erwähnt worden ist.
  • Bei dem Ausführungsbeispiel der 7 und 8 besteht die Möglichkeit, den Flächenverbrauch noch weiter zu reduzieren, und zwar nach Maßgabe der Minimumdistanz, die zwischen zwei benachbarten Emitterbereichen 14 erzielbar ist; das Vorhandensein von lateralen parasitären PNP-Bipolartransistoren (gebildet durch zwei benachbarte Emitterbereiche 14 und den dazwischenliegenden Bereich des jeweiligen aktiven Flächenbereichsstreifens 12) erlaubt die Verwendung dieses Ausführungsbeispiels jedoch nur bei Lösungen, die Konstruktionsmaßnahmen zum Reduzieren des resultierenden Leckagestroms beinhalten.
  • Gemäß einem weiteren Ausführungsbeispiel können auch mehr als zwei Emitterbereiche 14, zum Beispiel 4, 8 usw., zwischen aufeinander folgenden Basiskontaktbereichen 15 angeordnet sein, ohne dass eine Oxid- oder Basisisolierung dazwischen vorhanden ist. In diesem Fall ist der Flächenverbrauch noch weiter reduziert, jedoch verschlimmert sich das Stromleckage-Problem, und der Basiswiderstand könnte ein Grenzen setzender Faktor für die weiter von dem Basiskontakt entfernt befindlichen Emitter werden.
  • Die Vorteile der vorliegenden Erfindung sind aus der vorstehenden Beschreibung klarer.
  • Ferner ist es auch klar, dass bei der vorstehend beschriebenen und dargestellten Zellenanordnung auch zahlreiche Variationen und Modifikationen vorgenommen werden können, die alle im Umfang der Erfindung liegen, wie diese in den beigefügten Ansprüchen definiert ist.
  • Zum Beispiel ist es möglich, auch bei den Ausführungsbeispielen der 2 bis 4 sowie 5 und 6 mehrere Emitterbereiche 14 auf jeder Seite eines Basiskontaktbereichs 15 anzuordnen und dadurch den Flächenverbrauch zu reduzieren, wobei jedoch die Stromleckage auf Grund von parasitären Komponenten schlechter wird.
  • Wie erwähnt worden ist, kann ferner die gleiche Auslegung der Anordnung für Zellen verwendet werden, die eine andere Speicherkomponente beinhalten.

Claims (17)

  1. Zellenanordnung (1) mit einer Mehrzahl von Zellen (2), wobei jede Zelle einen Auswähl-Bipolartransistor (4) und eine Speicherkomponente (3) aufweist und jeder Bipolartransistor (4) einen ersten Leitungsbereich (14) eines ersten Leitfähigkeitstyps, einen zweiten Leitungsbereich (11) des ersten Leitfähigkeitstyps sowie einen Steuerbereich (12; 42) eines zweiten Leitfähigkeitstyps und mit einem ersten Dotierungspegel aufweist, und wobei jede Speicherkomponente (3) einen ersten und einen zweiten Anschluss aufweist, wobei der erste Leitungsbereich (14) jedes Bipolartransistors mit dem ersten Anschluss einer jeweiligen Speicherkomponente verbunden ist, wobei die Zellenanordnung einen Körper (10) aus Halbleitermaterial aufweist, der Folgendes beinhaltet: – einen gemeinsamen Bereich (11), der die zweiten Leitungsbereiche (11) der Bipolartransistoren (4) bildet; und – eine Mehrzahl von aktiven Flächenbereichen (12; 42), die über dem gemeinsamen Bereich (11) liegen und durch isolierende Bereiche (13) abgegrenzt sind, wobei in den aktiven Flächenbereichen (12; 42) die ersten Leitungsbereiche (14) sowie die Steuerbereiche (12; 42) der Bipolartransistoren sowie Kontaktbereiche (15) der Steuerbereiche untergebracht sind, wobei die Kontaktbereiche (15) den zweiten Leitfähigkeitstyp und einen zweiten Dotierungspegel aufweisen, der höher ist als der erste Dotierungspegel der Steuerbereiche, wobei mindestens zwei Bipolartransistoren (20; 43; 50) sich einen jeweiligen aktiven Flächenbereich teilen, dadurch gekennzeichnet, dass jeder Steuerbereich (12; 42) die ersten Leitungsbereiche (14) der beiden Bipolartransistoren sowie mindestens einen Kontaktbereich (15) umgibt und sich mindestens zwei Bipolartransistoren einen jeweiligen Steuerbereich teilen.
  2. Zellenanordnung nach Anspruch 1, wobei die aktiven Flächenbereiche (12) eine streifenartige Formgebung aufweisen und in diesen jeweils eine Mehrzahl der ersten Leitungsbereiche (14) sowie eine Mehrzahl der Kontaktbereiche (15) untergebracht sind.
  3. Zellenanordnung nach Anspruch 2, wobei die ersten Leitungsbereiche (14) und die Kontaktbereiche (15) einander abwechselnd vorgesehen sind, wobei jeder erste Leitungsbereich (14) zwischen zwei aufeinander folgenden Kontaktbereichen (15) angeordnet ist und jeder Kontaktbereich (15) zwischen zwei aufeinander folgenden ersten Leitungsbereichen (14) angeordnet ist.
  4. Zellenanordnung nach Anspruch 2, wobei jeder Kontaktbereich (15) mindestens zwei aufeinander folgende Leitungsbereiche (14) auf jeder Seite aufweist.
  5. Zellenanordnung nach einem der Ansprüche 2 bis 4, wobei die Isolierbereiche (13) eine streifenartige Formgebung aufweisen und sich jeweils zwischen zwei benachbarten aktiven Flächenbereichen (12) erstrecken.
  6. Zellenanordnung nach Anspruch 1, wobei die aktiven Flächenbereiche (42) eine rechteckige Formgebung aufweisen und in diesen jeweils mindestens zwei erste Leitungsbereiche (14) und ein Kontaktbereich (15) untergebracht sind.
  7. Zellenanordnung nach Anspruch 6, wobei der Kontaktbereich (15) zwischen den ersten Leitungsbereichen (14) angeordnet ist.
  8. Zellenanordnung nach Anspruch 6 oder 7, wobei die Isolierbereiche (40) ein Gitter bilden, in dem die aktiven Flächenbereiche (42) untergebracht sind.
  9. Zellenanordnung nach Anspruch 8, wobei die aktiven Flächenbereiche (42) eine rechteckige Formgebung aufweisen und entsprechend einer Matrix angeordnet sind.
  10. Zellenanordnung nach einem der vorausgehenden Ansprüche, mit einem dielektrischen Bereich (21) oben auf dem Körper (10); mit einer Mehrzahl erster und zweiter elektrischer Kontakte (22, 23), die sich durch den dielektrischen Bereich (21) erstrecken, wobei sich jeder erste elektrische Kontakt (22) zwischen einem jeweiligen ersten Leitungsbereich (14) und dem ersten Anschluss eines jeweiligen Speicherelements (3) erstreckt und mit diesem in Kontakt steht, und wobei sich jeder zweite elektrische Kontakt (23) von einem jeweiligen Kontaktbereich (15) weg erstreckt und mit diesem in Kontakt steht.
  11. Zellenanordnung nach Anspruch (10), wobei in dem dielektrischen Bereich (21) eine erste und eine zweite Mehrzahl von leitfähigen Leitungen (25, 26) untergebracht ist, wobei sich die leitfähigen Leitungen (25) der ersten Mehrzahl oben an den Zellen (2) parallel zueinander entlang einer zweiten Richtung (Y) erstrecken und sich die leitfähigen Leitungen (26) der zweiten Mehrzahl oberhalb von der ersten Mehrzahl parallel zueinander entlang einer ersten Richtung (X) erstrecken, die zu der zweiten Richtung senkrecht ist, wobei die leitfähigen Leitungen (25), die zu der einen der ersten und der zweiten Mehrzahl von leitfähigen Leitungen zugehörig sind, mit den zweiten Anschlüssen der Speicherkomponenten (3) in Kontakt stehen, und wobei die leitfähigen Leitungen (26), die zu der anderen von der ersten und der zweiten Mehrzahl von leitfähigen Leitungen zugehörig sind, mit den zweiten Kontaktbereichen (23) in Kontakt stehen.
  12. Zellenanordnung nach einem der vorausgehenden Ansprüche, wobei es sich bei der Speicherkomponente (3) um ein Phasenänderungs-Speicherelement (24) aus chalkogenem Material handelt.
  13. Zellenanordnung nach einem der vorausgehenden Ansprüche, wobei der erste Leitungsbereich (14) ein Emitterbereich ist, der zweite Leitungsbereich (11) ein Kollektorbereich ist und der Steuerbereich (12; 42) ein Basisbereich ist.
  14. Zellenanordnung nach einem der vorausgehenden Ansprüche, mit angereicherten Bereichen (28) des zweiten Leitfähigkeitstyps und mit einem dritten Dotierungspegel, der höher ist als der erste Dotierungspegel, wobei sich die angereicherten Bereiche in den aktiven Flächenbereichen (12; 42) erstrecken und sich jeweils unter einem ersten leitfähigen Bereich (14) eines jeweiligen Bipolartransistors (20; 43) befinden.
  15. Verfahren zum Herstellen einer Zellenanordnung (1), wobei das Verfahren folgende Schritte aufweist: Bereitstellen eines Körpers (10, 11, 12) aus Halbleitermaterial eines ersten Leitfähigkeitstyps; Bilden einer Mehrzahl von isolierenden Bereichen (13), die die aktiven Flächenbereiche (12, 15; 42) in dem Körper (10) abgrenzen; in den aktiven Flächenbereichen erfolgendes Bilden von Steuerbereichen (12; 42) eines zweiten Leitfähigkeitstyps und mit einem ersten Dotierungspegel; in den aktiven Flächenbereichen erfolgendes Bilden von ersten Leitungsbereichen (14) des ersten Leitfähigkeitstyps, wobei jeder Leitungsbereich zusammen mit dem Steuerbereich (12; 42) und dem Körper (11) einen Auswähl-Bipolartransistor (20; 43; 50) bildet; in den aktiven Flächenbereichen erfolgendes Bilden von Kontaktbereichen (15) der Steuerbereiche (12; 42), wobei die Kontaktbereiche den zweiten Leitfähigkeitstyp sowie einen zweiten Dotierungspegel aufweisen, der höher ist als der erste Dotierungspegel der Steuerbereiche, sowie oben auf dem Körper erfolgendes Bilden von einer Mehrzahl von Speicherkomponenten (3), wobei jede Speicherkomponente einen mit einem jeweiligen ersten Leitungsbereich (14) verbundenen Anschluss aufweist und zusammen mit dem Bipolartransistor eine Zelle (2) der Zellenanordnung bildet, dadurch gekennzeichnet, dass der Schritt des Bildens von ersten Leitungsbereichen (14) das Bilden von mindestens zwei ersten Leitungsbereichen in jedem Steuerbereich beinhaltet und der Schritt des Bildens von Kontaktbereichen (15) das Bilden von mindestens einem Kontaktbereich (15) in jedem Steuerbereich beinhaltet, so dass sich mindestens zwei Bipolartransistoren einen jeweiligen Steuerbereich (12; 42) teilen und ein jeweiliger Steuerbereich die ersten Leitungsbereiche (14) der beiden Bipolartransistoren sowie mindestens einen Kontaktbereich (15) umgibt.
  16. Verfahren nach Anspruch 15, wobei die Isolierbereiche (13) und die aktiven Flächenbereiche (12) eine streifenartige Formgebung aufweisen.
  17. Verfahren nach Anspruch 15, wobei die Isolierbereiche (40) eine gitterartige Konstruktion bilden und die aktiven Flächenbereiche (43) eine rechteckige Formgebung aufweisen.
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